KR20150046124A - 멀티-다이 집적 회로에 사용을 위한 크기 유동성을 갖는 다이 - Google Patents

멀티-다이 집적 회로에 사용을 위한 크기 유동성을 갖는 다이 Download PDF

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Abstract

집적 회로(IC) 구조체(100)는 제1 다이(110) 및 제2 다이(115)를 포함할 수 있다. 제2 다이는 제1 기본 유닛(120) 및 제2 기본 유닛(130)을 포함할 수 있다. 각각의 제1 기본 유닛 및 제2 기본 유닛은 자립형이고, 어떠한 신호도 제2 다이 내에서 제1 기본 유닛과 제2 기본 유닛 사이에 통과하지 않는다. IC 구조체는 인터포저(105)를 포함할 수 있다. 인터포저는 제1 다이를 제1 기본 유닛에 결합하는 제1 복수의 다이간 와이어(215A), 제1 다이를 제2 기본 유닛에 결합하는 제2 복수의 다이간 와이어(215C), 및 제1 기본 유닛을 제2 기본 유닛에 결합하는 제3 복수의 다이간 와이어(215D)를 포함할 수 있다. 몇몇 실시예에서, 제1 및 제2 기본 유닛은 동일하다.

Description

멀티-다이 집적 회로에 사용을 위한 크기 유동성을 갖는 다이 {FLEXIBLE SIZED DIE FOR USE IN MULTI-DIE INTEGRATED CIRCUIT}
본 발명은 집적 회로(integrated circuit: IC)에 관한 것이다. 더 구체적으로, 본 발명은 다수의 다이를 사용하여 형성된 집적 회로에 관한 것이다.
멀티-다이 집적 회로(IC)는 다수의 다이가 단일의 패키지 내에 배치되어 있는 IC의 종류이다. 멀티-다이 IC는 또한 "시스템 패키지(system in a package)" 또는 "SiP"라 칭할 수 있다. 멀티-다이 IC는 인쇄 회로 기판 상에 장착된 개별 IC 패키지로서 또는 개별 IC로서 구현될 다이에서 얻어질 수 있는 것보다 고속으로 다이들이 단일 패키지 내에서 서로 통신하게 하는 회로 구조체를 포함할 수 있다.
현대식 집적 회로용 마스크 세트를 구성하는 것은 비용이 드는 노고이다. "마스크 세트"는 반도체 제조의 리소그래피 단계를 위한 기하학적 구조를 형성하는 전자 데이터를 칭한다. 생성되는 각각의 물리적 마스크는 "포토마스크"라 칭한다. 구문 "마스크 세트"는 특정 다이를 제조하는 데 요구된 이러한 포토마스크의 집합을 칭한다.
각각의 다이는 마스크 세트를 필요로 하기 때문에, 멀티-다이 IC를 위한 포토마스크 비용은 단일 다이 IC를 위한 포토마스크 비용을 상당히 초과할 수 있다는 것을 알 수 있다. 부가의 비용은 멀티-다이 IC의 상이한 변형예(예를 들어, 제품 라인 또는 패밀리)가 개발되는 상황으로 확장된다. 통상적으로, 멀티-다이 IC를 위한 부가의 제품 라인의 생성은, 예를 들어 제품 라인 요건에 따른 더 크거나 작은 용량의 하나 이상의 다른 대안적인 다이를 위하여 멀티-다이 IC의 하나 이상의 다이를 스위칭하는 것을 수반한다. 불행하게도, 멀티-다이 IC 제품 패밀리를 생성하는 데 사용된 각각의 다이를 위한 마스크 세트를 생성하기 위한 요구는 고비용일 수 있다.
집적 회로(IC) 구조체는 제1 다이 및 제2 다이를 포함할 수 있다. 제2 다이는 제1 기본 유닛 및 제2 기본 유닛을 포함할 수 있다. 각각의 제1 기본 유닛 및 제2 기본 유닛은 자립형(self-contained)이다. 어떠한 신호도 제2 다이 내의 제1 기본 유닛과 제2 기본 유닛 사이에 통과하지 않는다. IC 구조체는 인터포저(interposer)를 또한 포함할 수 있다. 인터포저는 제1 다이를 제1 기본 유닛에 결합하는 제1 복수의 다이간 와이어(inter-die wire), 제1 다이를 제2 기본 유닛에 결합하는 제2 복수의 다이간 와이어, 및 제1 기본 유닛을 제2 기본 유닛에 결합하는 제3 복수의 다이간 와이어를 포함할 수 있다.
선택적으로, 제1 기본 유닛과 제2 기본 유닛은 동일할 수 있다. 부가적으로 또는 대안적으로, 제1 기본 유닛과 제2 기본 유닛은 어떠한 회로 소자도 포함하지 않는 스크라이브 영역(scribe area)에 의해 분리된다.
선택적으로, 제1 다이는 제1 조인트 테스트 액션 그룹(Joint Test Action Group: JTAG) 인터페이스를 포함할 수 있고, 제1 기본 유닛은 제2 JTAG 인터페이스를 포함할 수 있고, 제2 기본 유닛은 제3 JTAG 인터페이스를 포함할 수 있다. 몇몇 이러한 다이스에서, 제2 JTAG 인터페이스는 제2 JTAG 인터페이스의 테스트 데이터 인 신호가 등록되는 제1 동작 모드와, 제2 JTAG 인터페이스의 테스트 데이터 인 신호가 등록되지 않는 제2 동작 모드를 제공할 수 있다. 몇몇 이러한 다이스에서, 제3 JTAG 인터페이스는 제3 JTAG 인터페이스의 테스트 데이터 인 신호가 등록되는 제1 동작 모드와, 제3 JTAG 인터페이스의 테스트 데이터 인 신호가 등록되지 않는 제2 동작 모드를 제공한다.
제2 JTAG 인터페이스는 JTAG 신호를 수신하고 JTAG 신호의 버퍼링된 버전을 출력으로서 생성하도록 구성된 버퍼를 포함할 수 있다.
인터포저는 제1 기본 유닛의 테스트 데이터 인 핀을 제2 기본 유닛의 피드-스루 바이패스 핀(Feed-Through Bypass pin)과 결합하는 다이간 와이어를 포함할 수 있고, 다이간 와이어는 제1 기본 유닛과 제2 기본 유닛 사이에 등록되지 않은 신호 경로를 형성한다. 제3 JTAG 인터페이스는 인터포저의 다이간 와이어를 통해 제2 JTAG 인터페이스의 테스트 데이터 아웃 핀에 결합된 테스트 데이터 인 핀; 테스트 데이터 인 핀에 결합되고 제3 JTAG 인터페이스를 위한 제1 중간 테스트 데이터 아웃 신호로서 테스트 데이터 인 핀 상에 수신된 신호의 등록된 버전을 생성하도록 구성된 레지스터; 및 제3 JTAG 인터페이스의 동작 모드에 따라 제2 기본 유닛의 테스트 데이터 아웃 핀에 등록되지 않은 제1 중간 테스트 데이터 아웃 신호 또는 제2 중간 테스트 데이터 아웃 신호를 통과시키도록 구성된 선택기 회로를 포함할 수 있다.
선택적으로, 각각의 기본 유닛은 테스트 데이터 인 신호를 수신하고 테스트 데이터 인 신호의 등록된 버전을 제1 중간 테스트 데이터 아웃 신호로서 생성하도록 구성된 JTAG 제어기; JTAG 제어기의 제어 하에서 피드-스루 바이패스 신호 또는 테스트 데이터 인 신호를 제2 중간 테스트 데이터 아웃 신호로서 통과시키도록 구성된 제1 선택기; 및 JTAG 제어기의 제어 하에서 제1 중간 테스트 데이터 아웃 신호 또는 제2 중간 테스트 데이터 아웃 신호를 통과시키도록 구성된 제2 선택기를 포함하는 조인트 테스트 액션 그룹(JTAG) 인터페이스를 포함할 수 있다.
선택적으로, 제1 기본 유닛은 제2 복수의 다이간 와이어를 통해 제1 다이에 결합된 동적 구성 포트를 포함하고; 제2 기본 유닛은 제3 복수의 다이간 와이어를 통해 제2 다이에 결합된 동적 구성 포트를 포함할 수 있다. 제1 기본 유닛은 복수의 동작 모드 중 하나를 구현하도록 구성 가능할 수 있고, 제2 기본 유닛은 제1 기본 유닛의 동작 모드에 독립적으로 복수의 동작 모드 중 하나를 구현하도록 구성 가능할 수 있다.
IC용 JTAG 인터페이스는 테스트 데이터 인 신호를 수신하고 테스트 데이터 인 신호의 등록된 버전을 제1 중간 테스트 데이터 아웃 신호로서 생성하도록 구성된 JTAG 제어기, JTAG 제어기의 제어 하에서 피드-스루 바이패스 신호 또는 테스트 데이터 인 신호를 제2 중간 테스트 데이터 아웃 신호로서 통과시키도록 구성된 제1 선택기, 및 JTAG 제어기의 제어 하에서 제1 중간 테스트 데이터 아웃 신호 또는 제2 중간 테스트 데이터 아웃 신호를 통과시키도록 구성된 제2 선택기를 포함할 수 있다.
집적 회로 다이는 제1 기본 유닛 및 제2 기본 유닛을 포함할 수 있다. 각각의 제1 기본 유닛 및 제2 기본 유닛은 스크라이브 영역에 의해 분리된 자립형이고, 어떠한 신호도 집적 회로 다이 내에서 제1 기본 유닛과 제2 기본 유닛 사이에 통과하지 않는다.
도 1은 IC 구조체(IC 구조)의 지형도를 도시하고 있는 제1 블록 다이어그램이다.
도 2는 IC 구조체의 측단면도를 도시하고 있는 제2 블록 다이어그램이다.
도 3은 프로그램 가능 다이를 위한 예시적인 아키텍처를 도시하고 있는 제3 블록 다이어그램이다.
도 4는 예시적인 웨이퍼를 도시하고 있는 제4 블록 다이어그램이다.
도 5는 IC 구조체의 지형도를 도시하고 있는 제5 블록 다이어그램이다.
도 6은 도 1 및 도 2를 참조하여 설명된 IC 구조체의 다른 양태를 도시하고 있는 제6 블록 다이어그램이다.
도 7은 도 6의 인터페이스의 예시적인 구현예를 도시하고 있는 제7 블록 다이어그램이다.
도 8은 도 6의 인터페이스의 예시적인 구현예를 도시하고 있는 제8 블록 다이어그램이다.
도 9는 인터포저를 사용하는 기본 유닛들 사이의 조인트 테스트 액션 그룹(Joint Test Action Group: JTAG) 접속성을 도시하고 있는 제9 블록 다이어그램이다.
도 10은 JTAG 인터페이스를 도시하고 있는 제10 블록 다이어그램이다.
도 11은 도 10의 JTAG 인터페이스의 동작 상태를 도시하고 있는 테이블이다.
본 명세서는 신규한 것으로서 간주되는 하나 이상의 특징을 규정하는 청구범위로 귀결되지만, 하나 이상의 실시예는 도면과 함께 상세한 설명의 고려로부터 더 양호하게 이해될 수 있을 것이다. 요구된 바와 같이, 하나 이상의 상세한 실시예는 본 명세서에 개시되어 있다. 그러나, 하나 이상의 실시예는 단지 예시일 뿐이라는 것이 이해되어야 한다. 따라서, 본 명세서에 개시된 특정 구조적 및 기능적 상세는 한정으로서 해석되어서는 안되고, 단지 사실상 임의의 적합하게 상세하게 설명된 구조에서 하나 이상의 실시예를 다양하게 이용하게 하도록 당 기술 분야의 숙련자를 교시하기 위한 대표적인 기초로서 그리고 청구범위의 기초로서만 해석되어야 한다. 또한, 본 명세서에 사용된 용어 및 구문은 한정이 되도록 의도된 것은 아니고, 오히려 본 명세서에 개시된 하나 이상의 실시예의 이해 가능한 설명을 제공하도록 의도된다.
본 명세서에 개시되어 있는 예시적인 구조체는 집적 회로(IC)에 관한 것으로서, 더 구체적으로는 다수의 다이를 사용하여 형성된 집적 회로에 관한 것이다. 본 명세서에 개시되어 있는 본 발명의 구성에 따르면, "멀티-다이 IC"라 칭하는 다수의 다이로 형성된 IC는 "N"개의 기본 유닛을 포함하는 적어도 하나의 다이를 사용하여 구성될 수 있고, 여기서 N은 정수값이다. 기본 유닛은 기본 유닛이 동일하고 스크라이브 라인(scribe line)을 사용하여 이격되어 있는 웨이퍼 상에 형성된다. 기본 유닛은 단일의 웨이퍼로부터 N개의 기본 유닛을 포함하는 다이를 형성하기 위해 선택된 스크라이브 라인을 따라 물리적으로 분리될 수 있고, 여기서 N은 1, 2, 3, 4 등이다.
일단 N개의 기본 유닛의 다이(본 명세서에서 기본 유닛 다이라 칭함)로 분리되면, 각각의 기본 유닛 다이는 멀티-다이 IC로서 단일 패키지 내에서 하나 이상의 다른 다이와 조합될 수 있다. 일 양태에서, 다수의 다이는 적층 실리콘 상호 접속(stacked silicon interconnect: SSI) 기술을 사용하여 조합될 수 있다. 기본 유닛 다이 내의 기본 유닛의 수를 변경함으로써, 상이한 멀티-다이 IC 제품이 요구된 마스크 세트의 수를 과도하게 증가하지 않고 생성될 수 있다. 예를 들어, 2개의 기본 유닛을 갖는 기본 유닛 다이는 제1 멀티-다이 IC 제품을 생성하도록 선택된 다이 내에서 조합될 수 있다. 2개의 기본 유닛을 갖는 기본 유닛 다이와 동일한 웨이퍼로부터 얻어지는 3개의 기본 유닛을 갖는 기본 유닛 다이가 제2 상이한 멀티-다이 IC 제품을 생성하도록 선택된 다이와 조합될 수 있다. 제2 멀티-다이 IC 제품은 제1 멀티-다이 IC 제품을 제조하는 데 필요한 것들을 넘는 임의의 부가의 마스크 세트 없이 제조될 수 있다.
도 1은 IC 구조체(100)의 지형도를 도시하고 있는 제1 블록 다이어그램이다. IC 구조체(100)는 멀티-다이 IC 구조체의 예이다. 도시되어 있는 바와 같이, IC 구조체(100)는 단일 패키지 내에 IC의 다수의 다이를 적층하는 데 사용될 수 있는 패키징 접근법의 예를 도시하고 있다. IC 구조체(100)는 인터포저(105), 다이(110), 및 다이(115)를 포함할 수 있다.
IC 구조체(100)는 SSI 기술의 예이고, 이와 같이 SSI 구조체라 칭할 수 있다. 일반적으로, SSI 구조체 및/또는 SSI 기술은 인터포저가 하나 이상의 다른 다이를 결합하는 데 이용되는 멀티-다이 IC 구조체라 칭한다. 인터포저는 임의의 다양한 재료를 사용하여 형성되고, 인터포저 상에 장착된 2개 이상의 상이한 다이를 결합하는 하나 이상의 다이간 와이어를 포함한다. 인터포저는 또한 하나 이상의 스루-실리콘 비아(through-silicon via: TSV)를 포함할 수 있다. 다이는 통상적으로 땜납 범프를 사용하여 인터포저에 결합되지만, 반드시 그러할 필요는 없다.
인터포저(105)는 다이(110, 115)가 수평으로 적층될 수 있는 평면형 표면을 갖는 다이일 수 있다. 도시되어 있는 바와 같이, 다이(110, 115)는 인터포저(105)의 평면형 표면 상에 나란히 위치될 수 있다. 도 1에는 2개의 수평으로 적층된 다이로 구현되어 있지만, IC 구조체(100)는 또한 인터포저(105)의 평면형 표면 상에 적층되는 2개 초과의 다이로 구현될 수 있다. 예를 들어, IC 구조체(100)는 인터포저(105)의 평면형 표면 상에 장착된 3개, 4개 또는 그 이상의 다이를 가질 수 있다. 다른 실시예에서, 다이(115)는 다이(110)의 상부에 수직으로 적층될 수 있다. 또 다른 실시예에서, 인터포저(105)는 2개의 수직으로 적층된 다이 사이에 중간층으로서 사용될 수 있다. 이 경우에, 인터포저(105)는 수직 적층된 다이를 멀티-다이 IC 패키지 내에서 서로로부터 격리할 수 있다.
인터포저(105)는 SSI 디바이스의 2개 이상의 다이에 대한 공통 장착면 및 전기 결합점을 제공할 수 있다. 인터포저(105)는 다이들 사이의 상호 접속 라우팅을 위한 중간층으로서 또는 IC 구조체(100)를 위한 접지 또는 전력 평면으로서 기능할 수 있다. 일 양태에서, 인터포저(105)는 N-형 및/또는 P-형 불순물로 도핑되거나 도핑되지 않건간에, 실리콘 웨이퍼 기판으로 구현될 수 있다. 인터포저(105)의 제조는 금속 상호 접속부의 하나 이상의 층(들)의 침착을 허용하는 하나 이상의 부가의 프로세스를 포함할 수 있다. 이들 금속 상호 접속층은 알루미늄, 금, 구리, 니켈, 다양한 실리사이드 등을 포함할 수 있다.
인터포저(105)는 예를 들어 이산화실리콘과 같은 하나 이상의 유전 또는 절연층(들)의 침착을 허용하는 하나 이상의 부가의 프로세스 단계를 사용하여 제조될 수 있다. 일반적으로, 인터포저(105)는 인터포저(105)가 어떠한 능동 회로 소자도 포함할 수 없는 점에서 수동 다이로서 구현될 수 있다. 그러나, 다른 양태에서, 인터포저(105)는 예를 들어 트랜지스터 디바이스 및/또는 다이오드 디바이스와 같은 능동 회로 소자의 생성을 허용하는 하나 이상의 부가의 프로세스 단계를 사용하여 제조될 수 있다. 설명된 바와 같이, 인터포저(105)는 일반적으로 다이이고, 본 명세서에서 더 상세하게 설명되는 바와 같이, 하나 이상의 TSV 및 다이간 와이어의 존재에 의해 특징화된다.
본 명세서에서 실리콘 인터포저로서의 인터포저(105)의 구현은 단지 예시의 목적일 뿐이다. 다른 유형의 인터포저 및 인터포저 내의 대응 구조체가 사용될 수 있다. 예를 들어, 유기 재료, 글래스 등으로 형성된 인터포저가 사용될 수 있다. 이와 관련하여, 스루-글래스 비아(through-glass via: TGV)와 같은 다른 구조체가 글래스 인터포저의 경우에 포함될 수 있다. 이에 따라, 본 명세서에 개시되어 있는 다양한 구조체 및 재료는 예시의 목적으로 제공된 것이고, 이와 같이 본 명세서에 개시되어 있는 하나 이상의 실시예의 한정으로서 의도된 것은 아니다.
다이(110) 및 다이(115)는 단지 인터포저(105)를 통해서만 서로 통신한다. 다이(115)는 N개의 기본 유닛을 갖는 기본 유닛 다이로서 구현된다. 도 1에 도시되어 있는 예에서, N은 3이다. 이에 따라, 다이(115)는 기본 유닛(120, 125, 130)을 포함한다. 각각의 기본 유닛(120, 125, 130)은 동일하다. 다이(110)는 인터포저(105)를 통해서만 각각의 기본 유닛(120, 125, 130)과 통신한다. 유사하게, 기본 유닛(120 내지 130)은 다이(115)를 통해 서로 통신하지 않는다. 오히려, 기본 유닛(120 내지 130)은 동일한 다이의 부분임에도 불구하고 단지 인터포저(105)만을 통해 서로 통신한다.
다이(115) 내에서, 각각의 기본 유닛(120 내지 130)은 완전히 자립형이다. 각각의 기본 유닛(120 내지 130)은 예를 들어 위상 동기화 루프(phase locked-loop: PLL), 조인트 테스트 액션 그룹(JTAG) 회로 등과 같은 웨이퍼 분류 시험, 파워, 접지, 클럭 생성을 위해 필요한 모든 리소스를 포함한다. 일 양태에서, 예를 들어, 기본 유닛(120)은 스크라이브 라인(135)에 의해 기본 유닛(125)으로부터 분리된다. 유사하게, 기본 유닛(125)은 스크라이브 라인(140)에 의해 기본 유닛(130)으로부터 분리된다. "스크라이브 라인"은 웨이퍼 상에 다이를 형성하는, 다수의 다양한 프로세싱층, 예를 들어 확산층 및 금속층을 통상적으로 포함하는 영역을 칭한다. 스크라이브 라인은 어떠한 회로 구조체도 포함하지 않는다. 웨이퍼 상의 스크라이브 라인은 웨이퍼 프로세싱이 완료될 때 웨이퍼의 구조체, 예를 들어 다이가 서로로부터 물리적으로 분리되는 영역이다. 스크라이브 라인은 또한 "스크라이브 영역", "스크라이브" 또는 "다이-시일(die-seal)"이라 칭할 수 있다. 기본 유닛(120 내지 130)은 도 4를 참조하여 더 상세히 설명되는 바와 같이, 다이(115)의 주계(perimeter)를 형성하는 스크라이브 링 내에 있다고 말할 수 있다.
다이(110) 및 다이(115)는 예를 들어 랜덤 액세스 메모리(Random Access Memory: RAM), 중앙 처리 유닛, 프로그램가능 IC, 아날로그-디지털(AD) 컨버터, 디지털-아날로그(DA) 컨버터, 응용 주문형 집적 회로(Application Specific Integrated Circuit: ASIC) 등과 같은 임의의 다양한 상이한 유형의 다이로서 구현될 수 있다. 일 양태에서, 다이(110) 및 다이(115)는 예를 들어 둘다 프로그램가능 IC로서, 둘다 메모리로서 등과 같이, 동일한 유형의 다이로서 각각 구현될 수 있다. 이 경우에, 둘다 동일한 유형을 가질 수 있지만, 2개의 다이는 동일할 수 있거나 상이한 구조, 아키텍처 및/또는 용량을 가질 수 있다. 다른 양태에서, 각각의 다이(110, 115)는 상이한 유형의 다이로서 구현될 수 있다. 예를 들어, 다이(110)는 프로그램가능 IC로서 구현될 수 있고, 반면에 다이(115)는 RAM으로서 또는 ASIC으로서 구현된다.
일 예에서, 다이(110)는 필드 프로그램가능 게이트 어레이(Field Programmable Gate Array: FPGA)와 같은 프로그램가능 IC로서 구현될 수 있고, 반면에 다이(115)는 각각의 기본 유닛(120 내지 130)이 동일한 회로 블록인 ASIC으로서 구현된다. 예를 들어, 각각의 기본 유닛(120 내지 130)은 고속 직렬 입출력(high-speed serial input/output: HSSIO)으로서, DA 컨버터로서, AD 컨버터로서 등으로 구현될 수 있다.
다이(115)의 기본 유닛(120 내지 130)을 구현하는 데 사용된 특정 유형의 회로 블록에도 불구하고, 각각은 다이(115)를 인터포저(105)에 접속하기 위한 접속 밀도 요건에 대응하는 피치를 갖고 구현될 수 있다. 적절한 피치에 의해, 기본 유닛을 포함하는 웨이퍼가 어떻게 다이싱되는지에 따라 1개, 2개, 3개, 4개 또는 그 이상의 기본 유닛을 포함하는 다이(115)의 다수의 상이한 크기의 버전이 형성될 수 있다.
다이(115)는 2개 이상의 개별 다이로 분리되는 데, 예를 들어 각각의 기본 유닛(120 내지 130)이 개별 다이인 경우에, 인터포저(105) 상에 각각의 다이를 장착하기 위한 간격 요건은 2개 이상의 기본 유닛이 단일의 다이 내에 포함되는 경우보다 상당히 클 것이라는 것이 이해되어야 한다. 달리 말하면, 인터포저(105) 상에 장착될 때, 단일 다이, 예를 들어 다이(115) 내의 기본 유닛(120)과 기본 유닛(125) 사이의 간격은 개별 다이로서 각각 구현되어 있는 기본 유닛(120)과 기본 유닛(125) 사이의 간격보다 작은데, 예를 들어 기본 유닛(120)은 스크라이브 라인(135)을 따라 절단함으로써 기본 유닛(125)으로부터 물리적으로 분리되어 있다. 또한, 인터포저(105)와 같은 인터포저를 이용하는 SSI 기술을 사용하여 구성된 멀티-다이 IC 구조체의 조립체의 비용은 인터포저에 부착된 다이의 수에 의존한다. 따라서, 각각의 기본 유닛이 단지 인터포저(105)를 통해 다른 기본 유닛들에 통신적으로 결합되는 것에 불구하고 단일 다이 내에 2개 이상의 기본 유닛을 포함함으로써, 인터포저(105) 상의 적은 영역이 사용되고 적은 비용이 발생한다.
도 2는 IC 구조체의 측단면도를 도시하고 있는 제2 블록 다이어그램이다. 더 구체적으로, 도 2는 절단 라인 2-2를 따라 취한 도 1의 IC 구조체(100)의 도면을 도시하고 있다. 이와 같이, 유사한 도면 부호가 본 명세서 전체에 걸쳐 동일한 아이템을 나타내는 데 사용될 것이다.
도 2를 참조하면, 각각의 다이(110, 115)는 땜납 범프(205)를 통해 인터포저(105)에 전기적으로 결합될 수 있다. 땜납 범프(205)는 임의의 다양한 상이한 유형의 땜납 범프를 사용하여 구현될 수 있다. 사용될 수 있는 상이한 유형의 땜납 범프의 예는 구리 필라(pillar), 은-주석(Ag-Sn) 범프, 납-주석 범프, 구리-주석 범프 등을 포함하지만, 이들에 한정되는 것은 아니다. 각각의 땜납 범프(205)는 다이(110, 115)를 인터포저(105)에 물리적으로 부착하는 기능을 할 수 있다. 땜납 범프(205)를 통해, 예를 들어 인터포저(105)는 다이(110)에 결합된다. 유사하게, 땜납 범프(205)를 통해, 다이(115)[도시되지 않은 기본 유닛(120 내지 130)을 포함함]는 인터포저(105)에 결합된다. 실시예에서, 땜납 범프(205)는 "마이크로-범프"의 형태로 구현될 수 있다.
인터포저(105)로의 다이(110, 115)의 결합은 땜납 범프(205)를 통해 성취될 수 있지만, 다양한 다른 기술이 인터포저(105)를 다이(110, 115)에 결합하는 데 사용될 수 있다. 예를 들어, 본드 와이어 또는 에지 와이어가 다이(110, 115)를 인터포저(105)에 결합하는 데 사용될 수 있다. 다른 예에서, 접착 재료가 다이(110, 115)를 인터포저(105)에 물리적으로 부착하는 데 사용될 수 있다. 이와 같이, 땜납 범프(205)를 통해 인터포저(105)로의 다이(110, 115)의 결합은 도 2에 도시된 바와 같이, 도시의 목적으로 제공된 것이고, 본 명세서에 개시되어 있는 하나 이상의 실시예를 한정하도록 의도된 것은 아니다.
인터포저(105) 내의 상호 접속 재료는 다이(110, 115) 사이에 다이간 신호를 통과시키는 다이간 와이어를 형성하는 데 사용될 수 있다. 인터포저(105)의 240으로 표기된 영역은 와이어 또는 상호 접속부를 형성하는 하나 이상의 도전성, 예를 들어 패터닝된 금속층을 포함할 수 있다. 예를 들어, 상호 접속부(215)는 영역(240)의 패터닝된 금속층의 하나 이상을 사용하여 형성될 수 있다. 이에 따라, 상호 접속부(215)는 땜납 범프(205A)를 땜납 범프(205B)에 결합하여, 이에 의해 다이(110)를 다이(115)에 결합하고 다이(110, 115) 사이의 다이간 신호의 교환을 허용하는 다이간 와이어를 표현하고 있다.
게다가, 인터포저(105)는 비아(도시 생략)와 함께 결합될 수 있는 다수의 도전층으로 구현될 수 있다. 이 경우에, 상호 접속부(215)는 인터포저(105) 내에 비아를 사용하여 함께 결합된 2개 이상의 도전층을 사용하여 구현될 수 있다. 인터포저(105) 내에 상호 접속부, 예를 들어 다이간 와이어를 구현하기 위한 다수의 도전층의 사용은 더 많은 수의 신호가 라우팅되게 하고 신호의 더 복잡한 라우팅이 인터포저(105) 내에서 성취되게 한다.
본 명세서에서, 동일한 도면 부호가 단자, 신호 라인, 와이어, 및 이들의 대응 신호를 나타내는 데 사용된다. 이와 관련하여, 용어 "신호", "와이어", "접속부", "단자", 및 "핀"은 때때로 본 명세서에서 상호 교환 가능하게 사용될 수도 있다. 용어 "신호", "와이어" 등은 하나 이상의 신호, 예를 들어 단일의 와이어를 통한 단일 비트의 전달 또는 다수의 병렬 와이어를 통한 다수의 병렬 비트의 전달을 표현할 수 있다는 것이 또한 이해되어야 한다. 또한, 각각의 와이어 또는 신호는 경우에 따라서는 신호 또는 와이어에 의해 접속된 2개, 또는 그 이상의 구성 요소들 사이의 양방향성 통신을 표현할 수도 있다.
땜납 범프(220)는 인터포저(105)를 표면(235)에 전기적으로 결합하는 데 사용될 수 있다. 표면(235)은 예를 들어 IC 구조체(100)가 구현되는 멀티-다이 IC 패키지를 표현할 수 있다. 땜납 범프(220)는 또한 IC 구조체(100)를 멀티-다이 IC 패키지의 외부의 노드에 직접 결합할 수 있다. 실시예에서, 땜납 범프(220)는 "제어된 콜랩스 칩 접속(controlled collapse chip connection)" 또는 "C4" 범프의 형태로 구현될 수 있다. 예를 들어, 땜납 범프(220)는 인터포저(105)를 표면(235)에 물리적으로 부착하는 데 사용될 수 있다. TSV(225)는 도전성 재료로 충전될 때, 수직으로 횡단하는 예를 들어 인터포저(105)의 전체가 아닌 상당한 부분을 통해 연장하는 전기 접속부를 형성하는 비아를 표현한다.
TSV(225)는 제1 평면형 표면, 즉 땜납 범프(205)가 결합되는 표면으로부터 제2 평면형 표면, 즉 땜납 범프(220)가 결합되는 표면을 통해 연장하는 인터포저(105) 내에 개구를 드릴링하거나 에칭함으로써 구현될 수 있다. 도전성 재료는 이어서 TSV(225) 내에 침착될 수 있다. TSV(225)를 충전하는 데 사용될 수 있는 도전성 재료의 예는 알루미늄, 금, 구리, 니켈, 다양한 실리사이드 등을 포함할 수 있지만, 이들에 한정되는 것은 아니다. 다른 예에서, TSV(225)는 상호 접속부(215)를 형성하는 데 사용되는 바와 같이 영역(240)의 하나 이상의 금속층과 땜납 범프(220)를 결합하기 위해 인터포저(105)를 통해 실질적으로 횡단할 수 있다. 상호 접속부(215) 및 하나 이상의 통상의 비아는 이어서 TSV(225)를 땜납 범프(205)에 결합할 수 있다.
설명된 바와 같이, 다른 기술들이 인터포저(105)를 구현하는 데 사용될 수 있다. 다른 기술이 다른 대응 구조체, 예를 들어 TGV와 함께 이용되는 정도로, 구문 "스루-비아(through-via: TV)"는 인터포저 구조체를 통해 또는 실질적으로 통해 연장하는 도전체를 표현하는 TSV, TGV 또는 다른 구조체를 칭하는 데 사용될 수 있다. 어느 경우든, 도 2를 재차 참조하면, 땜납 범프(220)와 조합하여, 다이(110) 및 다이(115)를 표면(235)에 결합한다. 도 2에 도시되어 있는 바와 같이, 인터포저(105)의 제1 평면형 표면은 다이(110, 115)에 물리적으로 결합될 수 있다. 인터포저(105)의 제2 평면형 표면은 표면(235)에 물리적으로 결합될 수 있다.
다이(115)의 개별 기본 유닛은 도 2에는 도시되어 있지 않지만, 설명된 바와 같이, 개별 기본 유닛들 사이의 통신은 다이(115) 내에서 발생하지 않는다. 오히려, 존재한다면 요구되는 정도로 개별 기본 유닛들 사이의 통신은 도 2에 도시되어 있는 다양한 다이간 와이어를 사용하여 인터포저(105)를 통해 발생한다. 이는 각각의 기본 유닛이 동일한 방식으로 구현되게 하고, 스크라이브 라인에 의해 웨이퍼 내에서 이격되어 이에 의해 가변 수의 기본 유닛을 갖는 다이의 생성을 허용한다.
도 3은 프로그램가능 다이를 위한 예시적인 아키텍처(300)를 도시하고 있는 제3 블록 다이어그램이다. 아키텍처(300)는 예를 들어 FPGA형 다이를 구현하는 데 사용될 수 있다. 도시되어 있는 바와 같이, 아키텍처(300)는 다수의 상이한 유형의 프로그램가능 회로, 예를 들어 로직, 블록을 포함한다. 예를 들어, 아키텍처(300)는 멀티-기가바이트 송수신기(multi-gigabit transeiver: MGT)(301), 구성가능 로직 블록(configurable logic block: CLB)(302), RAM 블록(BRAM)(303), 입출력 블록(input/output block: IOB)(304), 구성 및 클럭킹 로직(CONFIG/CLOCKS)(305), 디지털 신호 프로세싱 블록(digital signal processing block: DSP)(306), 특정화된 I/O 블록(307)(예를 들어, 구성 포트 및 클럭 포트), 및 다른 프로그램가능 로직(308), 예를 들어 디지털 클럭 관리자, AD 컨버터, 시스템 모니터링 로직 등을 포함할 수 있다.
몇몇 다이에서, 각각의 프로그램가능 타일은 각각의 인접한 타일에서 대응 INT(311)로/로부터의 표준화된 접속부를 갖는 프로그램가능 상호 접속 소자(INT)(311)를 포함한다. 따라서, 함께 취한 INT(311)는 예시되어 있는 다이를 위한 프로그램가능 상호 접속 구조체를 구현한다. 각각의 INT(311)는 도 3의 상부에 포함된 예에 의해 도시되어 있는 바와 같이, 동일한 타일 내의 프로그램가능 로직 요소로/로부터 접속부를 또한 포함한다.
예를 들어, CLB(302)는 사용자 로직에 더하여 단일의 INT(311)를 구현하도록 프로그램될 수 있는 구성가능 로직 요소(configurable logic element: CLE)(312)를 포함할 수 있다. BRAM(303)은 하나 이상의 INT(311)에 추가하여 BRAM 로직 요소(BRL)(313)를 포함할 수 있다. 통상적으로, 타일에 포함된 INT(311)의 수는 타일의 높이에 의존한다. 도시되어 있는 아키텍처에서, BRAM 타일은 5개의 CLB와 동일한 높이를 갖지만, 다른 수(예를 들어, 4개)가 또한 사용될 수 있다. DSP 타일(306)은 적절한 수의 INT(311)에 추가하여 DSP 로직 요소(DSPL)(314)를 포함할 수 있다. IOB(304)는 예를 들어 INT(311)의 하나의 인스턴스(instance)에 추가하여 I/O 로직 요소(IOL)(315)의 2개의 인스턴스를 포함할 수 있다. 당 기술 분야의 숙련자들에게 명백할 것인 바와 같이, 예를 들어 IOL(315)에 접속된 실제 I/O 패드는 통상적으로 IOL(315)에 국한되지 않는다.
도 3에 도시되어 있는 예에서, 예를 들어 영역(305, 307, 308)으로 형성된 다이의 중심 부근의 칼럼 영역은 구성, 클럭, 및 다른 제어 로직을 위해 사용될 수 있다. 이 칼럼으로부터 연장하는 수평 영역(309)은 프로그램가능 IC의 폭을 가로질ㄹ 클럭 및 구성 신호를 분배하는 데 사용된다.
아키텍처(300)는 하나 이상의 인터페이스(350)를 더 포함한다. 각각의 인터페이스(350)는 본 명세서의 도 5 및 도 6을 참조하여 더 상세히 설명된 다이간 인터페이스이다. 일반적으로, 인터페이스(350)는 다이간 통신을 용이하게 하는 프로그램가능 데이터 경로 및 구성 버퍼로서 구현된다. 더 구체적으로, 인터페이스(350)는 아키텍처(300)가 구현되는 다이로부터 기본 유닛으로의 통신을 지원한다. 아키텍처(300)는 하나 초과의 인터페이스(350)를 포함할 수 있다는 것이 이해되어야 한다. 일 양태에서, 아키텍처(300)는 아키텍처(300)가 구현되는 다이가 통신하게 되는 각각의 기본 유닛을 위한 하나의 인터페이스(350)를 포함한다.
도 3에 도시되어 있는 아키텍처를 이용하는 몇몇 IC는 IC의 대부분을 구성하는 규칙적인 칼럼형 구조체를 붕괴하는 부가의 로직 블록을 포함한다. 부가의 로직 블록은 프로그램가능 블록 및/또는 전용 회로일 수 있다. 예를 들어, PROC(310)으로서 도시되어 있는 프로세서 블록은 CLB 및 BRAM의 다수의 칼럼에 걸쳐 있다.
일 양태에서, PROC(310)은 IC의 프로그램가능 회로를 구현하는 다이의 부분으로서 제조되는 전용 회로로서, 예를 들어 유선 프로세서로서 구현된다. PROC(310)은 개별 프로세서, 예를 들어 프로그램 코드를 실행하는 것이 가능한 단일의 코어로부터 하나 이상의 코어, 모듈, 코프로세서, 인터페이스 등을 갖는 전체 프로세서 시스템까지 복잡성의 범위에 있는 임의의 다양한 상이한 프로세서 유형 및/또는 시스템을 표현할 수 있다.
다른 양태에서, PROC(310)은 아키텍처(300)로부터 생략되고, 다른 다양한 설명된 프로그램가능 블록 중 하나 이상으로 대체된다. 또한, 이러한 블록은 프로그램가능 회로의 다양한 블록이 PROC(310)의 경우에서와 같이 프로그램 코드를 실행할 수 있는 프로세서를 형성하는 데 사용될 수 있는 점에서 "소프트 프로세서"를 형성하는 데 이용될 수 있다.
구문 "프로그램가능 회로"는 IC 또는 다이 내의 프로그램가능 회로 소자, 예를 들어 본 명세서에 설명된 다양한 프로그램가능 또는 구성가능 회로 블록 또는 타일, 뿐만 아니라 다이 내에 로딩되는 구성 데이터에 따라 다양한 회로 블록, 타일 및/또는 요소를 선택적으로 결합하는 상호 접속 회로를 칭할 수 있다. 예를 들어, CLB(303) 및 BRAM(303)과 같은 PROC(310)의 외부에 있는 도 3에 도시되어 있는 부분은 다이의 프로그램가능 회로로 고려될 수 있다.
일반적으로, 프로그램가능 회로의 기능성은 구성 데이터가 다이 내로 로딩될 때까지 설정되지 않는다. 구성 비트의 세트는 FPGA와 같은 다이의 프로그램가능 회로를 프로그램하는 데 사용될 수 있다. 구성 비트(들)는 통상적으로 "구성가능한 비트스트림"이라 칭한다. 일반적으로, 프로그램가능 회로는 구성 비트스트림을 다이 내로 먼저 로딩하지 않고 동작하거나 기능하지 않는다. 구성 비트스트림은 프로그램가능 회로 내에 특정 회로 디자인을 효과적으로 구현하거나 인스턴스화한다(instantiate). 회로 디자인은 예를 들어 프로그램가능 회로 블록의 기능적 양태 및 다양한 프로그램가능 회로 블록들 사이의 물리적 접속성을 지정한다.
"유선" 또는 "경화된(hardened)", 즉 프로그램가능하지 않은 회로는 IC의 부분으로서 제조된다. 프로그램가능 회로와는 달리, 유선 회로 또는 회로 블록은 구성 비트스트림의 로딩을 통한 IC의 제조 후에 구현되지 않는다. 유선 회로는 일반적으로 예를 들어 PROC(310) 및/또는 인터페이스(350)와 같은 다이 내로 구성 비트스트림을 먼저 로딩하지 않고 기능하는 예를 들어 전용 회로 블록 및 상호 접속부를 갖는 것으로 고려된다.
몇몇 인스턴스에서, 유선 회로는 다이 내의 하나 이상의 메모리 요소 내에 저장된 레지스터 세팅 또는 값에 따라 설정되거나 선택될 수 있는 하나 이상의 동작 모드를 가질 수 있다. 동작 모드는 예를 들어 다이 내로의 구성 비트스트림의 로딩을 통해 설정될 수 있다. 이 능력에도 불구하고, 유선 회로는 유선 회로가 동작 가능하고 다이의 부분으로서 제조될 때 특정 기능을 갖기 때문에 프로그램가능 회로로 고려되지 않는다.
도 3은 프로그램가능 회로, 예를 들어 프로그램가능 패브릭(fabric)을 포함하는 다이를 구현하는 데 사용될 수 있는 예시적인 아키텍처를 예시하도록 의도된다. 예를 들어, 칼럼 내의 로직 블록의 수, 칼럼의 상대폭, 칼럼의 수 및 순서, 칼럼 내에 포함된 로직 블록의 유형, 로직 블록의 상대 크기, 및 도 3의 상부에 포함된 상호 접속/로직 구현들은 완전히 예시적이다. 실제 다이에서, 예를 들어, CLB이 하나 초과의 인접한 칼럼은 통상적으로 CLB가 나타나는 장소마다 포함되어, 사용자 회로 디자인의 효율적인 구현을 용이하게 한다. 그러나, 인접한 CLB 칼럼의 수는 다이의 전체 크기에 따라 다양할 수 있다. 또한, 다이 내의 PROC(310)과 같은 블록의 크기 및/또는 위치설정은 단지 예시의 목적일 뿐이고, 본 명세서에 개시되어 있는 하나 이상의 실시예의 한정으로서 의도된 것은 아니다.
도 1을 참조하면, 예를 들어 도 3의 아키텍처(300)는 다이(110) 내에 구현될 수 있다. 그러나, 다이(110) 내에 구현된 아키텍처는 도 3을 참조하여 설명된 모든 요소를 포함할 필요는 없다는 것이 이해되어야 한다. 다이(110)는 예를 들어, 도 3에 설명된 요소의 임의의 서브세트를 포함할 수 있다. 그러나, 일 양태에서, 다이(110)는 인터페이스(350)를 포함한다. 유사하게, 다이(115)는 도 3을 참조하여 설명된 요소의 임의의 서브세트를 포함할 수 있다. 특정 양태에서, 다이(110, 115)에 포함된 요소의 하나 이상 또는 모두는 IC 구조체(100)의 하나의 다이 내에 포함된 임의의 요소 유형 또는 블록이 중첩 기능성을 회피하기 위해 IC 구조체(100)의 임의의 다른 다이 내에 포함되지 않는다는 점에서 상호 배타적일 수 있다. 그러나, 다른 양태에서, 다이(110, 115)는 중첩 기능성을 갖는 하나 이상의 동일한 유형의 요소를 포함할 수 있다.
도 4는 예시적인 웨이퍼(400)를 도시하고 있는 제4 블록 다이어그램이다. 웨이퍼(400) 상의 각각의 음영된 정사각형 영역은 기본 유닛을 표현한다. 도시되어 있는 바와 같이, 각각의 기본 유닛은 스크라이브 라인 또는 영역에 의해 각각의 다른 기본 유닛으로부터 이격된다. 각각의 기본 유닛은 각각의 다른 기본 유닛에 동일하다. 도시되어 있는 바와 같이 각각의 기본 유닛 사이에 스크라이브 라인을 배치함으로써, 상이한 수의 기본 유닛을 갖는 다이가 웨이퍼(400)로부터 생성될 수 있다.
예를 들어, 단일의 기본 유닛을 갖는 다이는 두꺼운 윤곽선으로 도시되어 있는 스크라이브 링(405)에 따라 웨이퍼(400)로부터 물리적으로 분리되면 웨이퍼(400)로부터 생성될 수 있다. 다이의 주계는 스크라이브 링(405)에 의해 규정된다. 2개의 기본 유닛을 갖는 다이가 두꺼운 윤곽선으로 도시되어 있는 스크라이브 링(410)에 따라 웨이퍼(400)로부터 물리적으로 분리되면 웨이퍼(400)로부터 생성될 수 있다. 다이의 주계는 스크라이브 링(410)에 의해 규정된다. 다른 예로서, 3개의 기본 유닛을 갖는 다이 및 4개의 기본 유닛을 갖는 다이가 스크라이브 링(415, 420)을 각각 사용하여 웨이퍼(400)로부터 물리적으로 분리되면 웨이퍼(400)로부터 생성될 수 있다. 3개의 기본 유닛을 갖는 다이의 주계는 스크라이브 링(415)에 의해 규정된다. 4개의 기본 유닛을 갖는 다이의 주계가 스크라이브 링(420)에 의해 규정된다.
도 4에 도시되어 있는 예는 단지 예시의 목적일 뿐이다. 가변 수의 기본 유닛을 갖는 다이는 웨이퍼(400)를 다이싱하는 데 사용된 스크라이브 라인의 특정 패턴에 따라 얻어질 수 있다는 것이 이해되어야 한다. 도 1을 참조하면, 다이(115)는 웨이퍼(400)로부터 생성될 수 있는 3개의 기본 유닛을 갖는 다이의 예이다.
도 5는 IC 구조체(IC 구조)(500)의 지형도를 도시하고 있는 제5 블록 다이어그램이다. IC 구조체(500)는 도 1의 IC 구조체(100)에 유사하게 구현될 수 있는 멀티-다이 IC이다. IC 구조체(500)는 SSI 기술을 사용하여 구현된다. 도시되어 있는 바와 같이, IC 구조체(500)는 다이(510) 및 다이(515)가 장착되어 있는 인터포저(505)를 포함한다. 본 예에서, 다이(510)가 예를 들어 다이(110) 대신에 사용된다. IC 구조체(500)는 예를 들어 IC 구조체(100)와 유사하지만 더 적은 기능성을 제공하는 상이한 패밀리의 멀티-다이 IC와 같은 IC 구조체(100)의 더 소형의 버전일 수 있다. 도 1의 IC 구조체(100)는 3개의 기본 유닛을 갖는 다이(115)를 포함하지만, 도 5의 IC 구조체(500)는 단지 2개의 기본 유닛(520, 525)만을 갖는 다이(515)를 포함한다. 기본 유닛(520, 525)은 서로 동일할 수 있고, 기본 유닛(120)에 동일할 수 있다. 다이(515)는 도 1 및 도 4를 참조하여 설명된 바와 같은 웨이퍼, 즉 다이(115)가 얻어지는 동일한 웨이퍼로부터 얻어질 수 있다.
설명된 바와 같이, 각각의 기본 유닛은 다이 상의 개별의 독립적인 회로 블록이다. 일 양태에서, 각각의 기본 유닛은 도 3을 참조하여 도시되어 있는 바와 같이 프로그램가능 IC 아키텍처를 구현한다. 다른 양태에서, 각각의 기본 유닛은 하나 이상의 상이한 동작 모드가 구성 데이터의 로딩에 응답하여 구현되는 고정된 또는 실질적으로 고정된 회로를 구현한다. 예를 들어, 각각의 기본 유닛이 HSSIO를 구현하는 경우를 고려한다. 각각의 HSSIO는 구현을 위해, 멀티-다이 IC 구조체 내의 다른 다이, 예를 들어 마스터 다이로부터 구성을 요구하는 하나 이상의 상이한 동작 모드를 구현하도록 구성 가능할 수 있다.
각각의 기본 유닛은 HSSIO를 구현할 때, 예를 들어 하나 이상의 동작 모드를 구현할 수 있다. 각각의 동작 모드는 HSSIO 인터페이스 내에 포함된 송수신기를 위한 다양한 속성을 지정할 수 있다. 예를 들어, 송수신기는 초당 1, 2, 3, 4, 5 또는 그 이상의 기가비트(gbps)에서 통신하도록 구성될 수 있다. 송수신기는 주변 장치 상호 접속(Peripheral Component Interconnect: PCI) 익스프레스, 기가바이트 어태치먼트 유닛 인터페이스(Gigabit Attachment Unit Interface: XAUI) 등과 같은 복수의 상이한 통신 프로토콜 중 하나를 사용하여 통신하도록 구성될 수 있다. 동작 모드는 또한 멀티플렉서, 디멀티플렉서, 플립-플롭, 디코딩 패턴, 주기적 중복성 검사(cyclic redundancy check: CRC) 등과 같은 디바이스를 위한 세팅을 지정한다. 따라서, 기본 유닛을 위한 각각의 동작 모드는 통신 속도, 통신 프로토콜, 및 설명된 다양한 다른 파라미터를 지정할 수 있다. 각각의 기본 유닛 내에 구현된 특정 동작 모드는 기본 유닛 내에 로딩된 구성 데이터에 의존하고, 각각의 기본 유닛은 다른 기본 유닛들이 동일한 다이 상에 위치되는지 여부에 무관하게, 각각의 다른 기본 유닛으로부터 독립적으로 구성 가능하다는 것이 이해되어야 한다.
이에 따라, 일 양태에서, 각각의 기본 유닛은 기본 유닛을 구성하는 데 사용된 마스터 다이[예를 들어, 다이(110) 또는 다이(510)]로부터 전용 구성 경로를 갖는다. 다른 양태에서, 구성 데이터는 제1 기본 유닛에 제공될 수 있고, 이어서 하나의 기본 유닛으로부터 다음 기본 유닛으로 직렬로 캐스케이딩될 수 있다. 어느 경우든, 구성 정보가 기본 유닛으로부터 기본 유닛으로 캐스케이딩되는지 마스터 다이에 의해 독립적으로 각각의 기본 유닛에 제공되는지에 무관하게, 데이터 경로의 접속부는 인터포저(505)[또는 도 1의 경우에 인터포저(105)]를 통해 형성되거나 구현된다.
도 6은 도 1 및 도 2의 IC 구조체(100)의 다른 양태를 도시하고 있는 제6 블록 다이어그램이다. 예시의 목적으로, 다이(110)는 FPGA와 같은 프로그램가능 IC로서 구현되지만, 본 명세서에 개시되어 있는 실시예들인 이와 관련하여 한정되는 것은 아니다. 도시되어 있는 바와 같이, 다이(110)는 인터페이스(605, 610, 615)를 포함한다. 다이(110)는 다이(115) 내의 각각의 기본 유닛을 위한 하나의 인터페이스를 포함한다. 예를 들어, 각각의 인터페이스(605, 610, 615)는 도 3을 참조하여 설명된 바와 같이 인터페이스(350)로서 구현될 수 있다. 이에 따라, 각각의 기본 유닛(120, 125, 130)은 인터페이스(620, 625, 640)의 각각의 하나를 포함한다.
도시되어 있는 바와 같이, 인터페이스(605)는 설명된 바와 같이 인터포저(105) 내에 위치된 다이간 와이어(215A)와 땜납 범프(205)를 통해 인터페이스(620)에 결합한다. 인터페이스(610)는 인터포저(105) 내에 위치된 다이간 와이어(215B)와 땜납 범프(205)를 통해 인터페이스(625)에 결합한다. 유사하게, 인터페이스(615)는 인터포저(105) 내의 다이간 와이어(215C)와 땜납 범프(205)를 통해 인터페이스(630)에 결합한다. 각각의 다이간 와이어(215A 내지 215C)는 복수의 다이간 와이어, 예를 들어 수십, 수백 또는 수천개의 다이간 와이어를 표현할 수 있다는 것이 이해되어야 한다. 이와 관련하여, 각각의 땜납 범프(205)는 각각의 기본 유닛(120 내지 130)과 다이(110) 사이의 멀티-비트 병렬 인터페이스를 용이하게 하기 위해 복수의 범프를 표현할 수 있다.
도 6에 도시되어 있는 바와 같이, 기본 유닛(120 내지 130)은 또한 다이간 와이어(215D)를 통해 함께 결합된다. 다이간 와이어(215D)는 JTAG 기능과 연계된 복수의 다이간 와이어를 표현할 수 있다. 다이간 와이어(215D)는 기본 유닛(120 내지 130) 사이의 병렬 접속부, 기본 유닛(120 내지 130) 사이의 직렬 접속부, 또는 병렬 및 직렬 접속부의 조합을 표현할 수 있다. JTAG 상호 접속부는 도 9와 관련하여 더 상세히 설명된다.
도 6에 도시되어 있는 바와 같이, 각각의 기본 유닛(120 내지 130)은 다이(110) 내의 기본 유닛 특정 인터페이스와 통신하는 독립 인터페이스를 갖는다. 적절한 인터페이스(605 내지 615)를 사용하여, 다이(110)는 서로 독립적으로 그리고/또는 병렬로 각각의 기본 유닛(120 내지 130)을 프로그램할 수 있다. 이와 관련하여, 각각의 인터페이스(605 내지 615) 및 각각의 인터페이스(620 내지 630)는 구성 및 파워-업 초기화 신호의 완전한 보충부를 포함할 수 있다. 예를 들어, 다이(110)와 기본 유닛(120 내지 130) 중 하나 사이의 각각의 인터페이스는 데이터 경로 채널, 제어 채널, 및 동적 재구성 포트(dynamic reconfiguration port: DRP)를 포함할 수 있다.
도 7은 도 6의 인터페이스(605)의 예시적인 구현예를 도시하고 있는 제7 블록 다이어그램이다. 설명된 바와 같이, 다이(110)는 FPGA와 같은 프로그램가능 IC의 형태로 구현될 수 있다. 각각의 인터페이스(605 내지 615)는 다이(110)의 이용 가능한 리소스를 사용하여 도 7을 참조하여 설명된 바와 동일한 또는 유사한 방식으로 구현될 수 있다.
인터페이스(605)는 데이터 경로 채널, 제어 채널, 및 DRP를 포함하는 3개의 상이한 채널을 포함할 수 있다. 사용자 데이터를 전달하기 위해 이용 가능한 데이터 경로 채널은 블록(702, 706)을 포함한다. 블록(702)은 24개의 신호 와이어, 예를 들어 24 비트 병렬 인터페이스를 포함하는 각각의 서브-채널을 갖는 30개의 서브-채널을 제공할 수 있다. 블록(706)은 24개의 신호 와이어, 예를 들어 24 비트 병렬 인터페이스를 포함하는 각각의 서브-채널을 갖는 28개의 서브-채널을 제공할 수 있다.
블록(702)은 레벨 시프터(710) 및 구성 RAM(714)을 포함한다. 블록(702)은 클럭 멀티플렉서 블록(716) 및 프로그램가능 데이터 경로(718)를 더 포함할 수 있다. 도시되어 있는 바와 같이, 프로그램가능 데이터 경로(718)는 다이(110)의 라우팅 회로(720)에 결합하고, 이 라우팅 회로는 회로(722)에 또한 결합한다. 회로(722)는 다이(110) 내의 사용자 구현된 회로 디자인과 같은 다이(110) 내의 프로그램가능 회로를 표현한다.
블록(706)은 레벨 시프터(734) 및 구성 RAM(738)을 포함한다. 블록(706)은 클럭 멀티플렉서 블록(740) 및 프로그램가능 데이터 경로(742)를 더 포함할 수 있다. 도시되어 있는 바와 같이, 프로그램가능 데이터 경로(742)는 다이(110)의 라우팅 회로(744)에 결합하고, 이 라우팅 회로는 회로(746)에 또한 결합한다. 회로(746)는 다이(110) 내의 사용자 구현된 회로 디자인과 같은 다이(110) 내의 프로그램가능 회로를 표현한다.
인터페이스(605)의 제어 채널은 블록(704)에 의해 구현된다. 블록(704)은 24개의 신호 와이어, 예를 들어 24 비트 병렬 인터페이스를 포함하는 각각의 서브-채널을 갖는 2개의 서브-채널을 제공할 수 있다. 도시되어 있는 바와 같이, 블록(704)은 레벨 시프터(726), 클럭 및 제어 버퍼(728), 구성 RAM(730), 및 클럭 멀티플렉서 블록(732)을 포함한다. 글로벌 제어 신호 및 글로벌 클럭 신호가 도시되어 있는 바와 같이 다른 클럭 멀티플렉서 블록으로의 분배를 위해 다이(110) 내의 회로로부터 클럭 멀티플렉서 블록(732)으로 제공된다.
인터페이스(605)의 DRP는 블록(708)에 의해 구현된다. 블록(708)은 24개의 신호 와이어, 예를 들어 24 비트 병렬 인터페이스를 포함하는 각각의 서브-채널을 갖는 2개의 서브-채널을 제공할 수 있다. 도시되어 있는 바와 같이, 블록(708)은 레벨 시프터(750, 752), 구성 RAM(758, 760), 및 DRP 인터페이스(762)를 포함한다. DRP 인터페이스(762)는 마스터로서 기능하고 다이(110)의 라우팅 회로(764, 766)에 결합한다. 라우팅 회로(764, 766)는 다이(110) 내의 회로(768, 770)에 각각 결합한다.
DRP 인터페이스(762)는 구성 RAM 판독/기록 포트를 통해 구성 RAM(714, 730, 738, 750, 760)에 결합된다. DRP 인터페이스(762)는 다양한 소스로부터 수신된 구성 데이터의 프레임을 구성 RAM(714, 730, 738, 758, 768)으로 전달하고, 또한 그 내의 구성 RAM 내의 저장을 위해 기본 유닛, 예를 들어 기본 유닛(605)의 인터페이스(620)에 구성 데이터를 전송하도록 구성된다.
각각의 기본 유닛의 DRP 인터페이스는 또한 동작 중에, 예를 들어 필드 내에서 기본 유닛이 업데이트되거나 미세 조정되게 한다. 예를 들어, 동작 중에, 필터 또는 다른 회로는 DRP를 통해 기본 유닛에 업데이트된 구성 정보를 제공함으로써 필드 내에서 동적으로 조정될 수 있다. 이 동적 업데이트 능력을 용이하게 하는 동일한 포트, 예를 들어 DRP는 파워업시에 구성을 위해 독립적인 기본 유닛들을 위해 레버리징된다(leveraged). 각각의 기본 유닛은 필드 구성에서 DRP를 요구하기 때문에, DRP는 기본 유닛에 부가의 포트 또는 회로를 추가하지 않고 다른 다이로부터 각각의 기본 유닛을 초기에 구성하는 데 사용될 수 있다. 이 방식으로, 설명된 바와 같이 기본 유닛들을 격리하는 것은 각각의 기본 유닛이 이미 DRP를 포함하기 때문에 추가된 회로의 견지에서 부가의 오버헤드를 발생하지 않는다.
도 8은 도 6의 인터페이스(620)의 예시적인 구현예를 도시하고 있는 제8 블록 다이어그램이다. 설명된 바와 같이, 인터페이스(620)는 다이(115)의 기본 유닛(120) 내에 구현된다. 설명의 목적으로, 기본 유닛(120)은 HSSIO로서 구현된다. 각각의 인터페이스(620 내지 630)는 도 8을 참조하여 설명된 바와 같이 구현될 수 있다.
인터페이스(620)는 인터페이스(605)와 같이, 데이터 경로 채널, 제어 채널, 및 DRP를 포함하는 3개의 상이한 채널을 포함한다. 사용자 데이터를 전달하기 위해 이용 가능한 데이터 경로 채널은 블록(802, 806)을 포함한다. 블록(802)은 24개의 신호 와이어, 예를 들어 24 비트 병렬 인터페이스를 포함하는 각각의 서브-채널을 갖는 30개의 서브-채널을 제공할 수 있다. 블록(806)은 24개의 신호 와이어, 예를 들어 24 비트 병렬 인터페이스를 포함하는 각각의 서브-채널을 갖는 28개의 서브-채널을 제공할 수 있다. 인터페이스(605)의 블록(702)은 인터포저 내의 다이간 와이어를 통해 인터페이스(620)의 블록(802)에 결합된다.
블록(802)은 레벨 시프터(810) 및 구성 RAM(814)을 포함한다. 블록(802)은 클럭 멀티플렉서 블록(816) 및 프로그램가능 데이터 경로(818)를 더 포함할 수 있다. 도시되어 있는 바와 같이, 프로그램가능 데이터 경로(818)는 기본 유닛(120)의 회로(820)에 결합한다. 기본 유닛(120)의 회로(820)는 기본 유닛(120)의 HSSIO를 구현하는 기능 회로를 표현한다. 블록(806)은 레벨 시프터(830) 및 구성 RAM(834)을 포함한다. 블록(806)은 클럭 멀티플렉서 블록(836) 및 프로그램가능 데이터 경로(838)를 더 포함할 수 있다. 도시되어 있는 바와 같이, 프로그램가능 데이터 경로(838)는 회로(820)에 결합한다.
인터페이스(620)의 제어 채널은 블록(804)에 의해 구현된다. 블록(804)은 24개의 신호 와이어, 예를 들어 24 비트 병렬 인터페이스를 포함하는 각각의 서브-채널을 갖는 2개의 서브-채널을 제공할 수 있다. 도시되어 있는 바와 같이, 블록(804)은 레벨 시프트(822), 클럭 및 제어 버퍼(824), 구성 RAM(826), 및 클럭 멀티플렉서 블록(828)을 포함한다. 인터페이스(605)의 블록(704)으로부터 수신된 글로벌 제어 신호 및 글로벌 클럭 신호는 시스템 제어 신호 및 시스템 클럭 신호로 변환되고, 이 신호들은 이어서 회로(820)에 제공된다.
인터페이스(620)의 DRP 포트는 블록(808)에 의해 구현된다. 블록(808)은 24개의 와이어 신호, 예를 들어 24 비트 병렬 인터페이스를 포함하는 각각의 서브-채널을 갖는 2개의 서브-채널을 제공할 수 있다. 도시되어 있는 바와 같이, 블록(808)은 레벨 시프터(840, 842), 구성 RAM(848, 850), 및 슬레이브 인터페이스인 DRP 인터페이스(852)를 포함한다. DRP 인터페이스(852)는 구성 메모리(854)에 결합될 수 있다. DRP 인터페이스(852)는 도 7의 DRP 인터페이스(762)로부터 수신된 구성 데이터에 따라 구성 메모리(8854)를 프로그램한다. 구성 메모리(854)는 회로(820)의 기능성을 제어하는 데, 예를 들어 회로(820)를 복수의 상이한 동작 모드 중 하나로 배치한다.
슬레이브 인터페이스인 DRP 인터페이스(852)는 구성 RAM 판독/기록 포트를 통해 구성 RAM(814, 826, 834, 848, 850)에 결합된다. 구성 데이터의 프레임이 다이(110)로부터 수신될 때, DRP 인터페이스(762)는 구성 RAM(814, 826, 834, 848 또는 850) 중 적절한 것 또는 구성 메모리(854)에 프레임을 전달할 수 있다. 예를 들어, 구성 데이터를 송신하는 인터페이스(605)의 DRP 인터페이스(762)에 응답하여, DRP 인터페이스(852)는 적절한 구성 RAM 및/또는 구성 메모리(854) 내로 구성 데이터를 기록할 수 있다.
도 9는 인터포저를 사용하여 기본 유닛들 사이의 JTAG 접속성을 도시하고 있는 제9 블록 다이어그램이다. 도 1의 기본 유닛(120 내지 130)이 도시되어 있다. 설명된 바와 같이, 기본 유닛(120 내지 130)은 동일하다. 키이(key)는 각각의 기본 유닛(120 내지 130)의 핀 레이아웃을 예시하고 있다. 도시되어 있는 바와 같이, 각각의 기본 유닛(120 내지 130)은 TMS(테스트 모드 상태) 핀, TCK(테스트 클럭) 핀, TDI(테스트 데이터 인) 핀, 바이패스 모드 핀, 피드-스루 바이패스 핀, TMS_out 핀, TCK_out 핀, TDO(테스트 데이터 아웃) 핀, 및 바이패스 인에이블 핀을 포함하는 JTAG 인터페이스 구현예를 포함한다. 예를 들어, 도시되어 있는 다양한 핀들은 인터포저(105)(도시 생략)로의 마이크로 범프 접속부를 표현할 수 있다.
각각의 기본 유닛은 또한 TDI 핀으로부터 TDO 핀으로의 신호 경로(905)를 포함할 수 있다. 신호 경로(905)는 본 명세서에 더 상세히 설명되는 바와 같이 등록된 신호 경로 또는 등록되지 않은 신호 경로를 제공하도록 구성될 수 있다. 기본 유닛(120 내지 130) 중 개별의 것들 사이에 전파하는 신호는 인터포저(105)를 통해 전달된다. 기본 유닛(120) 및 기본 유닛(125)을 참조하면, 예를 들어, 이하의 신호가 인터포저(105) 내에 구현된다: 기본 유닛(120)의 TMS_out 핀을 기본 유닛(125)의 TMS 핀에 접속하는 신호; 기본 유닛(120)의 TCK_out 핀을 기본 유닛(125)의 TCK 핀에 접속하는 신호; 기본 유닛(120)의 TDO 핀을 기본 유닛(125)의 TDI 핀과 접속하는 신호; 및 기본 유닛(120)의 바이패스 인에이블 핀을 기본 유닛(125)의 바이패스 인에이블 핀과 접속하는 신호.
기본 유닛(125) 및 기본 유닛(130)을 참조하면, 예를 들어, 이하의 신호가 인터포저(105) 내에 구현된다: 기본 유닛(125)의 TMS 핀을 기본 유닛(130)의 TMS 핀에 접속하는 신호; 기본 유닛(125)의 TCK 핀을 기본 유닛(130)의 TCK 핀에 접속하는 신호; 기본 유닛(125)의 TDO 핀을 기본 유닛(130)의 TDI 핀과 접속하는 시호; 및 기본 유닛(125)의 바이패스 인에이블 핀[및 기본 유닛(120)의 바이패스 인에이블 핀]을 기본 유닛(130)의 바이패스 인에이블 핀과 접속하는 신호. 또한, 기본 유닛(130)의 피드-스루 바이패스 핀은 인터포저(105)를 통해 기본 유닛(120)(예를 들어, 다이의 최종 기본 유닛)에 의해 수신된 TDI 신호에 결합된다.
일 양태에서, 각각의 기본 유닛의 바이패스 모드 핀에 제공된 신호는 기본 유닛의 JTAG 인터페이스를 위한 동작 모드를 결정한다. 도시되어 있는 바와 같이, 기본 유닛(120, 125)이 바이패스 모드 핀은 전압 하이(high), 예를 들어 VCC에 결합되고, 반면에 기본 유닛(130)의 바이패스 모드 핀은 접지에 결합된다. 이에 따라, 기본 유닛(120, 125)의 JTAG 인터페이스는 정상 동작 모드에 있다. 기본 유닛(130)의 JTAG 인터페이스는 "피드-스루 바이패스"라 칭하는 상이한 동작 모드에 있다. JTAG 인터페이스를 위한 특정 동작 모드를 호출하기 위한 각각의 기본 유닛의 바이패스 모드 핀에 결합된 하이 또는 로우(low) 신호의 사용은 예시를 위한 것이고, 이와 같이 요구되면 역전될 수 있다는 것이 이해되어야 한다. 또한, 정적 접속부로서 도시되어 있지만, 각각의 바이패스 모드 핀은 다른 다이, 예를 들어 프로그램가능 IC 내의 제어 유닛에 결합하는 인터포저 내의 신호에 결합될 수 있어, 이에 의해 요구될 수도 있는 바와 같이 다른 다이가 각각이 기본 유닛 내의 JTAG 인터페이스의 특정 동작 모드를 제어하고 시험 목적으로 동작시에 각각의 기본 유닛의 JTAG 인터페이스의 동적 모드를 스위칭하게 한다(동적으로).
일반적으로, 피드-스루 바이패스 모드는 기본 유닛의 JTAG 인터페이스가 기본 유닛의 TDO 핀 상의 기본 유닛의 TDI 핀 상에 수신된 신호를 통과시키는지 또는 기본 유닛의 TDO 핀 상의 기본 유닛의 피드-스루 바이패스 핀 상에 수신된 신호를 통과시키는지 여부를 제어한다. 따라서, 정상 동작 모드에서, TDI 핀 상의 신호는 각각의 기본 유닛(120, 125)을 위한 TDO 핀에 통과된다. 각각의 기본 유닛(120, 125) 내의 다른 세팅은 신호 경로(905)가 등록되어 있는지 여부를 결정한다. 기본 유닛(130)은 피드-스루 바이패스 모드를 구현할 때, TDI 핀 상의 신호 대신에 피드-스루 바이패스 핀에서 수신된 신호를 TDO 핀에 통과한다. 도시되어 있는 바와 같이, 기본 유닛(130)의 피드-스루 바이패스 핀에 제공된 신호는 인터포저로부터 취해진 TDI 신호이다. 기본 유닛의 피드-스루 바이패스 핀으로부터 TDO 핀으로의 신호 경로는 등록되지 않은 신호 경로이다.
도 9에 도시되어 있는 그리고 도 10에서 더 상세히 설명될 특징들은 JTAG 관점으로부터 멀티-다이 IC가 단일의 디바이스로서 거동하게 한다. 전자 시스템에서, 디바이스들이 JTAG 바이패스 모드로 배치될 때, 각각은 하나의 값을 시프트 아웃하도록 구성된다. 소정의 시스템, 예를 들어 그 위에 장착된 다수의 IC를 갖는 회로 기판의 시프트 아웃된 것들의 수를 카운팅함으로써, 디바이스의 수를 결정할 수 있다.
그러나, 멀티-다이 IC의 경우에, 디바이스는 다수의 디바이스(예를 들어, 멀티-다이 IC 내의 각각의 다이가 하나의 값으로 시프트 아웃하는 경우에)에 대조적으로 단일 디바이스로서 최종 사용자에 나타나야 한다. 상기의 도 9 및 이어지는 도 10에 도시되어 있는 특징은 전체 멀티-다이 IC가 단일의 하나의 값을 시프트 아웃하도록 구성 가능하다는 점에서 단일의 디바이스로서, JTAG을 사용하여 최종 사용자 관점으로부터 멀티-다이 IC가 거동하게 한다. 등록되는 단지 이들 TDI-TDO 신호 경로만이 예를 들어 하나의 값을 시프트 아웃할 것이다. 등록되지 않은 이들 신호 경로는 거동을 통한 통과를 나타내고 시프트 아웃된 하나의 값을 생성하지 않는다. 도 9에 도시되어 있는 인터포저 구성을 사용하여, 어느 다이 또는 다이들이 JTAG 바이패스 모드에 대한 하나의 값을 생성하는지 어느 다이가 생성하지 않는지를 제어할 수 있다. 그러나, 멀티-다이 IC 자체의 개발시에 시험의 목적으로, JTAG 관점으로부터, 멀티-다이 IC가 다수의 디바이스로서 나타나게 하는 상이한 JTAG 모드가 구현될 수 있다.
도 10은 JTAG 인터페이스(1000)를 도시하고 있는 제10 블록 다이어그램이다. JTAG 인터페이스(1000)는 설명된 다양한 JTAG 동작 모드를 용이하게 하기 위해 각각의 기본 유닛, 즉 도 9를 참조하여 설명된 바와 같은 기본 유닛(120 내지 130)에서 구현될 수 있다. 일반적으로, 각각의 기본 유닛의 JTAG 인터페이스는 그 내에 포함된 DRP 슬레이브 인터페이스에 결합될 수 있다.
도시되어 있는 바와 같이, JTAG 인터페이스(1000)는 JTAG 제어기(1005), 버퍼(1010, 1015), 및 선택기 회로(1020, 1025)를 포함한다. JTAG 제어기(1005)는 TMS 신호, TCK 신호, TDI 신호, 및 바이패스 모드 신호를 수신한다. 버퍼(1010)는 또한 TCK 신호를 수신하고, 기본 유닛의 TCK_out 핀에 제공되는 TCK_out 신호로서 TCK 신호의 버퍼링된 버전을 생성한다. 버퍼(1015)는 TMS 신호를 수신하고, 기본 유닛의 TMS_out 핀에 제공된 TMS_out 신호로서 TMS 신호의 버퍼링된 버전을 생성한다. TMS 및 TCK 신호를 버퍼링하는 능력은 이러한 신호 상의 로드가 상당히 감소되게 한다. 기본 유닛(또는 다이)의 수가 TMS 및 TCK 신호 상에 예상보다 큰 부하를 배치하는 구현예에서, 이러한 버퍼링은 로딩 효과가 TCK 및 TMS 신호 상에 단지 작은 지연만을 발생하면서 감소되는 점에서 도움이 될 수 있다.
명백하게, TMS 신호 및 TCK 신호가 버퍼링되는지 여부는 기본 유닛이 배치되는 인터포저에 의해 설정된 접속부들에 따라 결정될 수 있다. 예를 들어, 도 9에 도시되어 있는 구성은, TMS_out 핀 및 TCK_out 핀이 기본 유닛(125)에 결합되기 때문에, 기본 유닛(120) 내의 TMS 신호 및 TCK 신호의 버퍼링을 이용한다. 그러나, 기본 유닛(125, 130)은, 기본 유닛(125)의 TMS 및 TCK 핀이 기본 유닛(125)의 TMS_out 및 TCK_out 핀을 바이패스하면서 기본 유닛(130)의 TMS 및 TCK 핀에 결합되기 때문에 TMS 및 TCK 신호의 버퍼링을 이용하지 않는다.
바이패스 모드 신호(바이패스 모드 핀에 대응함)는 기본 유닛의 JTAG 인터페이스가 정상 모드인지 또는 피드-스루 바이패스 모드인지 여부를 결정한다. 피드-스루 바이패스 모드에 있을 때, JTAG 제어기(1005)는 피드-스루 바이패스 신호를 신호(1035)로서 통과시키도록 제어 신호(1030)를 거쳐 선택기 회로(1020)에 명령한다. 정상 모드에 있을 때, JTAG 제어기(1005)는 TDI 신호를 신호(1035)로서 통과시키도록 제어 신호(1030)를 통해 선택기(1020)에 명령한다. 선택기 회로(1020)는 제어 신호에 응답하여 복수의 신호 중 하나를 선택적으로 통과시키거나 제어 신호에 응답하여 원하는 상태를 갖는 특정 신호를 생성하는 것이 가능한 멀티플렉서 또는 임의의 다른 회로로서 구현될 수 있다. 실제로, 선택기 회로(1020)는 TDI 신호가 이웃하는 기본 유닛 TDO의 캐스케이드로부터 오는 표준 TDI로부터 또는 기본 유닛의 캐스케이드 체인 내의 제1 TDI로부터 오는 피드-스루 바이패스로부터 오는지 여부를 결정한다.
바이패스 인에이블 신호는 선택기 회로(1025)가 신호(1040) 또는 신호(1035)를 TDO 신호로서 통과시키는지 여부를 제어한다. 신호(1035, 1040)는 신호(1035 또는 1040) 중 하나가 TDO로서 통과되기 때문에, 중간 TDO 신호로 고려될 수 있다. JTAG 제어기(1005)는 예를 들어, 바이패스 인에이블 신호의 상태에 따라 선택기 회로(1025)에 제어 신호(1045)를 제공한다. 선택기 회로(1025)는 제어 신호에 응답하여 복수의 신호 중 하나를 선택적으로 통과시키거나 제어 신호에 응답하여 원하는 상태를 갖는 특정 신호를 생성하는 것이 가능한 멀티플렉서 또는 임의의 다른 회로로서 구현될 수 있다. 어느 경우든, 선택기 회로(1025)는 신호(1035)(TDI 신호 또는 피드-스루 바이패스 신호) 또는 신호(1040)가 TDO로서 통과되게 한다. 선택기 회로(1020) 및 선택기 회로(1025)를 통한 신호 경로는 신호(1040)를 출력하는 TDI로부터 JTAG 제어기(1005) 및 레지스터(1055)를 통한 경로와는 달리, 등록되지 않은 경로이다. 이 방식으로, 선택기 회로(1025)는 등록되지 않은 신호가 통과되는지(TDI 신호 또는 피드-스루 바이패스 신호) 또는 레지스터 신호[신호(1040)]가 TDO로서 통과되는지 여부를 결정한다.
일 양태에서, 바이패스 인에이블 신호는 기본 유닛 내에서 약한 풀업 인에이블을 가질 수 있는 양방향성 개방 드레인 신호로서 구현된다. 각각의 기본 유닛은 모드에 무관하게, 피드-스루 바이패스 명령이 JTAG 제어기(1005)의 JTAG 명령 레지스터 내에 있지 않을 때 바이패스 인에이블을 로우로 구동할 것이다. 피드-스루 바이패스 명령 또는 하이-Z 명령이 JTAG 명령 레지스터 내에 있을 때, 테스트-로직-리셋 상태 후에, 바이패스 인에이블 신호는 3상화(tri-state)될 수 있다. 이에 따라, 모든 기본 유닛이 피드-스루 바이패스 모드에 있으면, 바이패스 인에이블 신호는 하이일 것이다. 각각의 기본 유닛은 모드에 무관하게, 피드-스루 바이패스 명령 또는 하이-Z 명령이 JTAG 명령 레지스터 내에 있을 때 또는 테스트-로직-리셋 상태 후에 TDO 신호로서 신호(1035)를 통과시킬 것이다. JTAG 인터페이스는 피드-스루 바이패스 모드에 있을 때, 리드-스루 바이패스 명령 또는 하이-Z 명령이 JTAG 명령 레지스터 내에 있을 때 TDO 신호로서 신호(1035)로서 피드-스루 바이패스를 통과시킨다. JTAG 인터페이스는 피드-스루 바이패스 모드에 있을 때, 테스트-로직-리셋 상태 및 피드-스루 바이패스 명령 또는 하이-Z 명령이 JTAG 명령 레지스터 내에 있은 후에 TDO 신호로서 피드-스루 바이패스 신호를 또한 통과시킨다. JTAG 인터페이스는 피드-스루 바이패스 모드에 있을 때, 테스트-로직-리셋 상태 및 바이패스 인에이블 신호가 하이인 후에 TDO 신호로서 피드-스루 바이패스 신호를 또한 통과시킨다. 바이패스 인에이블 신호가 로우이면, JTAG 제어기(1005)는 피드-스루 모드에 의해 결정된 바와 같이, 레지스터(1055)를 사용하여, 신호(1035)를 사용하여 또는 신호(1040)를 사용하여 TDI 핀을 TDO 핀에 접속한다. 이 바이패스는 설명된 바와 같이 다수의 기본 유닛을 사용하여 다이를 구현할 때 피드-스루 지연을 상당히 감소시킬 것이다.
도 10을 참조하여 설명된 바와 같은 JTAG 인터페이스는 임의의 다른 다이, 예를 들어 다이(110)에 추가될 수 있어, 피드-스루 지연을 더 감소시킨다. 이에 따라, 경우에 따라서는 각각의 다이 및/또는 기본 유닛 내의 JTAG 인터페이스의 모드에 기초하여, 멀티-다이 IC는 단일의 디바이스 식별자를 생성하거나 단일의 하나의 값을 통과시키도록 구성될 수 있다. 멀티-다이 IC 자체를 시험하기 위해, JTAG 인터페이스는 각각의 개별 다이 및/또는 기본 유닛이 디바이스 식별자로 응답하고 그리고/또는 하나의 값을 통과시키는 것이 가능한 동작 모드로 배치될 수 있다. JTAG 인터페이스를 위한 동작 모드의 임의의 조합은 다이당 및/또는 기본 유닛당 기초로 해당 JTAG 인터페이스에 대한 원하는 동작 모드를 실행하기 위해 각각의 다이 및/또는 기본 유닛 내의 JTAG 제어기에 신호값을 제공하는 것에 기초하여 구현될 수 있다.
본 명세서에 개시되어 있는 발명적 구성에 따르면, 각각의 기본 유닛은 또한 완전 자립식 내장형 자기 테스트(Built-In Self Test: BIST) 구조체를 포함하도록 설계될 수 있다. 각각의 기본 유닛은 또한 대략 50개의 프로브 핀에 더하여 파워(들) 및 GND(들)의 표준 로우 핀 카운트 인터페이스를 포함할 수 있다. 각각의 기본 유닛의 소형 크기는 멀티-사이트 시험을 용이하게 한다. 웨이퍼 분류 중에, 멀티-사이트 시험은 동시에 다수의 다이의 시험을 허용한다. 일 양태에서, 다수의 연속적인 기본 유닛이 양호한 다이에 대해 요구되기 때문에, 더 높은 수율의 웨이퍼가 최대 수의 기본 유닛을 갖는 다이를 제조하는 데 사용될 수 있다. 더 적은 연속적인 양호한 기본 유닛이 요구되기 때문에, 더 낮은 수율의 웨이퍼가 더 적은 수, 예를 들어 적은 기본 유닛을 갖는 다이를 생성하는 데 사용될 수 있다.
예시적인 동작 시나리오가 도 9와 도 10을 함께 참조하여 설명된다. 인터포저는 도 9에 도시되어 있고 본 명세서에 설명되어 있는 바와 같이 구성된 3개의 동일한 기본 유닛을 갖는다. 각각의 기본 유닛은 도 10을 참조하여 설명된 바와 같은 JTAG 제어기를 포함한다. 기본 유닛(120, 125)은 정상 모드에서 동작한다. 기본 유닛(130)은 피드-스루 바이패스 모드에서 동작한다. 도 10을 참조하여 설명된 부가의 특징들을 갖지 않는 제4 표준, 예를 들어 통상의 JTAG 제어기는 다른 다이, 예를 들어 인터포저 상에 또한 장착된 FPGA 내에 포함될 수 있다. 제4 JTAG 제어기는 기본 유닛(130)의 TDO 핀에 접속된 그 TDI 핀을 갖는다.
공통 TMS 핀이 하이로 설정된 상태로 모든 기본 유닛에 공통인 TCK 핀을 7회 클럭킹함으로써, 모든 JTAG 제어기는 테스트-로직-리셋 상태로 배치된다. 모든 JTAG 제어기는 피드-스루 바이패스 모드에 있을 것이고, 이에 의해 바이패스-인에이블 핀을 3상화하고 바이패스-인에이블 신호를 인터포저 내에서 하이 상태가 되게 한다.
JTAG 제어기는 재차 Shift-DR 상태에서 JTAG 제어기를 배치하기 위해 TMS 핀 및 TCK 핀을 사용하여 클럭킹될 수 있다. 정상 모드에서 동작하는 JTAG 제어기는 등록되지 않은 경로를 사용하여 TDI 핀을 TDO 핀에 접속한다. 피드-스루 바이패스 모드에서 동작하는 JTAG 제어기는 등록되지 않은 경로를 사용하여 피드-스루 바이패스 핀을 TDO 핀에 접속한다. 제4 JTAG 제어기는 정상 바이패스 모드에서 동작하고, TDI 핀과 TDO 핀 사이에 단일 레지스터 지연을 갖는다.
JTAG 제어기는 이어서 기본 유닛(120, 125, 130) 내의 JTAG 제어기 및 명령 "피드-스루 바이패스", "피드-스루 바이패스", "피드-스루 바이패스" 및 "extest" 각각을 갖는 제4 JTAG 제어기의 명령 레지스터를 로딩하기 위해 TMS 핀 및 TCK 핀을 사용하여 클럭킹될 수 있다.
JTAG 제어기는 재차 Shift-DR 상태를 구현하기 위해 TMS 핀 및 TCK 핀을 사용하여 클럭킹될 수 있다. 정상 모드에서 동작하는 JTAG 제어기는 등록되지 않은 경로를 사용하여 TDI 핀을 TDO 핀에 접속한다. 바이패스-인에이블 모드에서 동작하는 JTAG 제어기는 등록되지 않은 경로를 사용하여 피드-스루 바이패스 핀을 TDO 핀에 접속한다. 제4 JTAG 제어기는 그 유닛의 TDI 핀과 TDO 핀 사이에 JTAG 제어기의 I/O 경계 스캔 레지스터를 접속한다. 결과는 피드-스루 바이패스에서 3-기본 유닛에서 발생된 최소 지연을 갖는 디바이스의 TDI 핀과 TDO 핀 사이의 장소에 있는 제4 유닛의 경계 스캔 레지스터만을 갖는 디바이스(멀티-다이 IC를 참조하여)이다.
JTAG 제어기는 재차 각각의 기본 유닛(120, 125, 130)의 JTAG 제어기 및 명령 "하이-Z"를 갖는 제4 JTAG 제어기의 명령 레지스터를 로딩하기 위해 TMS 핀 및 TCK 핀을 사용하여 클럭킹될 수 있다.
JTAG 제어기는 재차 Shift-DR 상태를 구현하기 위해 TMS 및 TCK 핀을 사용하여 클럭킹될 수 있다. 정상 모드에서 동작하는 기본 유닛 JTAG 제어기는 등록되지 않은 경로를 사용하여 TDI를 TDO 핀에 접속한다. 바이패스-인에이블 모드에서 동작하는 JTAG 제어기는 등록되지 않은 경로를 사용하여 피드-스루 바이패스 핀을 TDO 핀에 접속한다. 제4 JTAG 제어기는 그 유닛의 TDI 핀과 TDO 핀 사이에 단일 바이패스 레지스터를 접속한다. 모든 JTAG 제어기는 하이-Z 명령에 의해 요구된 바와 같이 I/O를 3상화한다. 결과는 피드-스루 바이패스 모드에서 3-기본 유닛에서 발생된 최소 지연을 갖는 TDI 핀과 TDO 핀 사이에 단일 레지스터를 갖는 디바이스(멀티-다이 IC를 참조하여)이다.
도 11은 도 10의 JTAG 인터페이스의 동작 상태를 도시하고 있는 테이블이다. "바이패스 신호 모드" 열은 바이패스 신호의 상태를 지시하고 있다. "명령 레지스터" 열은 JTAG 제어기 내의 명령 레지스터의 특정 JTAG 명령을 지시하고 있다. "피드-스루 바이패스 신호"는 피드-스루 바이패스 신호가 테이블 11의 행에 의해 규정된 모드에 대해 사용되는지 여부를 지시하고 있고, 여기서 "바이패스-입력"은 신호가 사용되거나 사용될 수도 있다는 것을 지시하고 있다. "바이패스-인에이블 신호" 열은 JTAG 인터페이스의 바이패스-인에이블 신호의 상태를 지시하고 있다. "TDO로서 통과된 신호"는 신호 경로들 중 어느 것이 활성 상태이고 행 내의 JTAG 인터페이스에 대한 다른 요소의 상태가 제공되면 JTAG 인터페이스로부터 TDO 신호 출력을 생성하고 그리고/또는 전달하는 데 사용되는지를 지시하고 있다. TDO 신호로서 출력되는 특정 신호는 신호(1035)로서 통과되고 이어서 TDO로서 출력되는 TDI 신호(등록되지 않음); JTAG 제어기 내에 등록되고 신호(1040)로서 통과되고 TDO로서 출력되는 TDI 신호(등록됨); 또는 신호(1035)로서 통과되고 이어서 TDO로서 출력되는 피드-스루 바이패스 신호(등록되지 않음)일 수 있다.
본 명세서에 개시되어 있는 예는 요구된 마스크 세트의 수를 감소시키면서 다양한 멀티-다이 IC 제품을 개발하기 위한 기술을 제공한다. 인터포저 기술은 다이의 기본 유닛을 다른 다이와 통신적으로 결합하도록 레버리징된다. 설명된 바와 같이, 기본 유닛은 동일하고, 각각의 기본 유닛이 구현되는 다이를 경유하여 서로 통신하지 않는다. 인터포저 기술은 단지 수십개의 신호와 다이의 결합을 허용하는 패키징 기술의 제한에 대조적으로, 수천의 신호 밀도와 함께 다이가 결합되게 한다.
설명의 목적으로, 특정 명명법이 본 명세서에 개시되어 있는 다양한 발명적 개념의 철저한 이해를 제공하도록 설명된다. 그러나, 본 명세서에 사용된 용어는 단지 특정 실시예를 설명하기 위한 것이고, 한정으로 의도되지 않는다. 예를 들어, 본 명세서 전체에 걸쳐 "일 실시예", "실시예" 또는 유사한 언어의 참조는 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 명세서에 개시되어 있는 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 구문 "일 실시예에서", "실시예에서" 및 유사한 언어의 출현은 모두 동일한 실시예를 칭할 수도 있지만, 반드시 그러한 것은 아니다.
본 명세서에 사용될 때 단수 표현의 용어는 하나 또는 하나 초과로서 정의된다. 용어 "복수"는 본 명세서에 사용될 때, 2개 또는 2개 초과로서 정의된다. 용어 "다른"은 본 명세서에 사용될 때, 적어도 제2 또는 그 이상으로서 정의된다. 용어 "결합된"은 본 명세서에 사용될 때, 달리 지시되지 않으면, 임의의 개입 요소 없이 직접적으로 또는 하나 이상의 개입 요소를 갖고 간접적으로, 접속된 것으로서 정의된다. 2개의 요소는 또한 통신 채널, 경로, 네트워크 또는 시스템을 통해 기계적으로, 전기적으로 또는 통신적으로 결합될 수 있다.
본 명세서에 사용될 때 용어 "및/또는"은 연계된 열거된 아이템들 중 하나 이상의 임의의 및 모든 가능한 조합을 칭하고 포함한다. 용어 "포함한다" 및/또는 "포함하는"은 본 명세서에 사용될 때, 언급된 특징, 완전체, 단계, 동작, 요소 및/또는 구성 요소의 존재를 설명하지만, 하나 이상의 다른 특징, 완전체, 단계, 동작, 요소, 구성 요소 및/또는 그 그룹의 존재 또는 추가를 배제하지 않는다는 것이 또한 이해될 수 있을 것이다. 용어 제1, 제2 등은 다양한 요소들을 설명하기 위해 본 명세서에 사용될 수도 있지만, 이들 용어들은 하나의 요소로부터 다른 요소를 구별하기 위해서만 사용되기 때문에, 이들 요소들은 이들 용어에 의해 한정되어서는 안된다는 것이 또한 이해될 수 있을 것이다.
용어 "~한다면"은 문맥에 따라, "~할 때" 또는 "~시에" 또는 "~의 결정에 응답하여" 또는 "~의 검출에 응답하여"를 의미하도록 해석될 수도 있다. 유사하게, 구문 "~결정되면" 또는 "[언급된 조건 또는 이벤트]가 검출되면"은 문맥에 따라, "~결정시에" 또는 "~의 결정에 응답하여" 또는 "~[언급된 조건 또는 이벤트]의 검출시에" 또는 "~[언급된 조건 또는 이벤트]의 검출에 응답하여"를 의미하도록 해석될 수도 있다.
이하의 청구범위의 모든 수단 또는 기능식 요소(step plus function element)의 대응 구조, 재료, 동작 및 등가물은 구체적으로 청구된 바와 같은 다른 청구된 요소와 조합하여 기능을 수행하기 위한 임의의 구조, 재료 또는 동작을 포함하도록 의도된다. 도면에서, 도시되어 있는 다양한 요소 및/또는 블록은 실제 축적대로 도시되어 있는 것은 아니다. 이와 같이, 블록 및/또는 요소 중 하나 이상은 도시되어 있는 예로부터 크기가 다양할 수도 있다.
본 명세서에 개시되어 있는 발명은 그 사상 또는 본질적인 속성으로부터 벗어나지 않고 다른 형태로 실시될 수도 있다. 이에 따라, 본 발명의 범주를 지시할 때, 상기 설명보다는 이하의 청구범위를 참조해야 한다.

Claims (12)

  1. 집적 회로 구조체에 있어서,
    제1 다이;
    제1 기본 유닛 및 제2 기본 유닛을 포함하는 제2 다이로서, 상기 제1 기본 유닛 및 상기 제2 기본 유닛의 각각은 자립형(self-contained)이고, 어떠한 신호도 상기 제2 다이 내의 상기 제1 기본 유닛과 상기 제2 기본 유닛 사이에 통과하지 않는 것인 상기 제2 다이; 및
    상기 제1 다이를 상기 제1 기본 유닛에 결합시키는 제1 복수의 다이간 와이어(inter-die wire), 상기 제1 다이를 상기 제2 기본 유닛에 결합시키는 제2 복수의 다이간 와이어, 및 상기 제1 기본 유닛을 상기 제2 기본 유닛에 결합시키는 제3 복수의 다이간 와이어를 포함하는 인터포저(interposer)를 포함하는, 집적 회로 구조체.
  2. 제1항에 있어서, 상기 제1 기본 유닛 및 상기 제2 기본 유닛은 동일한 것인 집적 회로 구조체.
  3. 제1항 또는 제2항에 있어서, 상기 제1 기본 유닛 및 상기 제2 기본 유닛은 어떠한 회로 소자도 포함하지 않는 스크라이브 영역(scribe area)에 의해 분리되는 것인, 집적 회로 구조체.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 다이는 제1 조인트 테스트 액션 그룹(JTAG: Joint Test Action Group) 인터페이스를 포함하고;
    상기 제1 기본 유닛은 제2 JTAG 인터페이스를 포함하고;
    상기 제2 기본 유닛은 제3 JTAG 인터페이스를 포함하는 것인, 집적 회로 구조체.
  5. 제4항에 있어서, 상기 제2 JTAG 인터페이스는, 상기 제2 JTAG 인터페이스의 테스트 데이터 인(Test Data In) 신호가 등록되는 제1 동작 모드와, 상기 제2 JTAG 인터페이스의 테스트 데이터 인 신호가 등록되지 않는 제2 동작 모드를 제공하는 것인, 집적 회로 구조체.
  6. 제5항에 있어서, 상기 제3 JTAG 인터페이스는, 상기 제3 JTAG 인터페이스의 테스트 데이터 인 신호가 등록되는 제1 동작 모드와, 상기 제3 JTAG 인터페이스의 테스트 데이터 인 신호가 등록되지 않는 제2 동작 모드를 제공하는 것인, 집적 회로 구조체.
  7. 제4항에 있어서, 상기 제2 JTAG 인터페이스는,
    JTAG 신호를 수신하고 상기 JTAG 신호의 버퍼링된 버전을 출력으로서 생성하도록 구성된 버퍼를 포함하는 것인, 집적 회로 구조체.
  8. 제4항에 있어서, 상기 인터포저는,
    상기 제1 기본 유닛의 테스트 데이터 인 핀을 상기 제2 기본 유닛의 피드-스루 바이패스 핀(Feed-Through Bypass pin)과 결합시키는 다이간 와이어를 포함하고;
    상기 다이간 와이어는 상기 제1 기본 유닛과 상기 제2 기본 유닛 사이에 등록되지 않은 신호 경로를 형성하는 것인, 집적 회로 구조체.
  9. 제8항에 있어서, 상기 제3 JTAG 인터페이스는,
    상기 인터포저의 다이간 와이어를 통해 상기 제2 JTAG 인터페이스의 테스트 데이터 아웃(Test Data Out) 핀에 결합된 테스트 데이터 인(Test Data In) 핀;
    상기 테스트 데이터 인 핀에 결합되고 상기 제3 JTAG 인터페이스를 위한 제1 중간 테스트 데이터 아웃 신호로서 상기 테스트 데이터 인 핀 상에 수신된 신호의 등록된 버전을 생성하도록 구성된 레지스터; 및
    상기 제3 JTAG 인터페이스의 동작 모드에 따라 상기 제2 기본 유닛의 테스트 데이터 아웃 핀에 등록되지 않은 제1 중간 테스트 데이터 아웃 신호 또는 제2 중간 테스트 데이터 아웃 신호를 통과시키도록 구성된 선택기 회로를 포함하는 것인, 집적 회로 구조체.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 각 기본 유닛은 조인트 테스트 액션 그룹(JTAG) 인터페이스를 포함하고, 상기 JTAG 인터페이스는,
    테스트 데이터 인 신호를 수신하고 상기 테스트 데이터 인 신호의 등록된 버전을 제1 중간 테스트 데이터 아웃 신호로서 생성하도록 구성된 JTAG 제어기;
    상기 JTAG 제어기의 제어 하에서 피드-스루 바이패스 신호 또는 테스트 데이터 인 신호를 제2 중간 테스트 데이터 아웃 신호로서 통과시키도록 구성된 제1 선택기; 및
    상기 JTAG 제어기의 제어 하에서 상기 제1 중간 테스트 데이터 아웃 신호 또는 상기 제2 중간 테스트 데이터 아웃 신호를 통과시키도록 구성된 제2 선택기를 포함하는 것인, 집적 회로 구조체.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 기본 유닛은 상기 제2 복수의 다이간 와이어를 통해 상기 제1 다이에 결합된 동적 구성 포트를 포함하고;
    상기 제2 기본 유닛은 상기 제3 복수의 다이간 와이어를 통해 상기 제2 다이에 결합된 동적 구성 포트를 포함하는 것인, 집적 회로 구조체.
  12. 제11항에 있어서,
    상기 제1 기본 유닛은 복수의 동작 모드 중 하나를 구현하도록 구성 가능하고;
    상기 제2 기본 유닛은 상기 제1 기본 유닛의 동작 모드에 독립적으로 복수의 동작 모드 중 하나를 구현하도록 구성 가능한 것인, 집적 회로 구조체.
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