JP6944524B2

JP6944524B2 - 積層された列状集積回路

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Publication number: JP6944524B2
Application number: JP2019536815A
Authority: JP
Inventors: ウー，エフレム・シィ
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 2016-09-21
Filing date: 2017-08-29
Publication date: 2021-10-06
Anticipated expiration: 2037-08-29
Also published as: WO2018057251A1; JP2019533912A; US10141938B2; EP3516771B1; US20180083635A1; KR20190055826A; CN109792245B; KR102385763B1; EP3516771A1; CN109792245A

Description

技術分野
本開示の例は、一般に半導体デバイスに関し、特に積層された列状集積回路（ＩＣ）に関する。

背景
ユーザ設定可能な入力に従ってデジタル論理演算を実行するためにプログラマブル集積回路（ＩＣ）が使用される。１つの例示的なプログラマブルＩＣは、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）である。１つのタイプのＦＰＧＡは、プログラマブルタイルの列を含む。プログラマブルタイルは、さまざまなタイプの論理ブロックを備え、これらの論理ブロックは、たとえば入力／出力ブロック（ＩＯＢ）、コンフィギュラブル論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＤＬＬ）、バスまたはネットワークインターフェイス（周辺コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ）およびイーサネット（登録商標）など）などを含み得る。各プログラマブルタイルは、典型的には、プログラマブル相互接続およびプログラマブル論理を両方とも含む。プログラマブル相互接続は、典型的には、プログラマブル相互接続点（ＰＩＰ）によって相互接続されたさまざまな長さの多数の相互接続線を含む。プログラマブル論理は、たとえばファンクションジェネレータ、レジスタ、算術論理などを含み得るプログラマブル要素を使用して、ユーザ設計の論理を実現する。ＢＲＡＭ、ＤＳＰなどの特殊リソースの列のうちのいくつかは、たとえば下部リソースから上部リソースまで一方向に沿ったカスケード接続を含み得る。カスケード接続がリソース列内に埋設されているので、それらの性能は、設計によって保証され、ＣＬＢおよびプログラマブル相互接続を使用して構築されたパイプラインよりも効率的である。

いくつかの半導体デバイスは、インターポーザに固定された複数のプログラマブルＩＣを含む。たとえば、１つの大きなＦＰＧＡダイを製造するのではなく、複数の小さなＦＰＧＡダイを製造し、組み立てて、インターポーザ上で相互接続する。インターポーザは、高密度印刷回路基板としての役割を果たす。しかし、インターポーザ上で利用できる接続の数は限られているため、特殊リソースの列におけるカスケード接続は、ダイ境界を横断することはない。したがって、最大カスケード長は、単一の大きなＦＰＧＡダイよりも短い。

概要
積層された列状集積回路（ＩＣ）を提供するための技術について説明する。一例では、半導体デバイスは、カスケード結合されたリソースブロックの第１の列を含む第１の集積回路（ＩＣ）ダイと、カスケード結合されたリソースブロックの第２の列を含む第２のＩＣダイとを含み、上記第２のＩＣダイのアクティブ側は、上記第１のＩＣダイのアクティブ側に固定され、上記半導体デバイスはさらに、上記第１のＩＣの上記アクティブ側と上記第２のＩＣの上記アクティブ側との間の複数の電気接続を含み、上記複数の電気接続は、上記カスケード結合されたリソースブロックの第１の列と上記カスケード結合されたリソースブロックの第２の列との間に少なくとも１つの電気接続を含む。

任意に、上記第１のＩＣダイおよび上記第２のＩＣダイは、共通のフロアプランを含んでもよく、上記第２のＩＣダイは、上記第１のＩＣダイに対して反転されてもよい。

任意に、上記カスケード結合されたリソースブロックの第１の列は、上記第１のＩＣダイの中心線について対称であってもよく、上記カスケード結合されたリソースブロックの第２の列は、上記第２のＩＣダイの中心線について対称であってもよい。

任意に、上記少なくとも１つの電気接続は、上記カスケード結合されたリソースブロックの第１の列における少なくとも１つのリソースブロックと上記カスケード結合されたリソースブロックの第２の列におけるそれぞれの少なくとも１つのリソースブロックとの間に電気接続を含んでもよい。

任意に、上記カスケード結合されたリソースブロックの第１の列および上記カスケード結合されたリソースブロックの第２の列の各々は、一方向カスケードを含んでもよい。

任意に、上記カスケード結合されたリソースブロックの第１の列および上記カスケード結合されたリソースブロックの第２の列の各々は、二方向カスケードを含んでもよい。

別の例では、半導体デバイスを作製する方法は、カスケード結合されたリソースブロックの第１の列を含む第１の集積回路（ＩＣ）ダイを形成するステップと、カスケード結合されたリソースブロックの第２の列を含む第２のＩＣダイを形成するステップと、上記第２のＩＣダイのアクティブ側を上記第１のＩＣダイのアクティブ側に固定し、上記第１のＩＣの上記アクティブ側と上記第２のＩＣの上記アクティブ側との間に複数の電気接続を形成するステップとを含み、上記複数の電気接続は、上記カスケード結合されたリソースブロックの第１の列と上記カスケード結合されたリソースブロックの第２の列との間に少なくとも１つの電気接続を含む。

任意に、上記カスケード結合されたリソースブロックの第１の列は、上記第１のＩＣダイのＹ軸に平行であってもよく、その上記Ｙ軸に対して垂直な上記第１のＩＣダイのＸ軸について対称であってもよい。上記カスケード結合されたリソースブロックの第２の列は、上記第２のＩＣダイのＹ軸に平行であってもよく、その上記Ｙ軸に対して垂直な上記第２のＩＣダイのＸ軸について対称であってもよい。

任意に、上記固定するステップは、上記第１のＩＣダイに対して上記第２のＩＣダイを反転させるステップを含んでもよい。

任意に、上記第１のＩＣダイは、第１のウェハ上に形成されてもよく、上記第２のＩＣダイは、第２のウェハ上に形成されてもよい、上記固定するステップは、上記第１のウェハを上記第２のウェハに固定するステップを含んでもよい。

別の例では、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）は、第１の集積回路（ＩＣ）ダイ上に配設されたカスケード結合されたリソースブロックの第１の列と、第２のＩＣダイ上に配設されたカスケード結合されたリソースブロックの第２の列とを含み、上記第２のプログラマブルＩＣダイのアクティブ側は、上記第１のプログラマブルＩＣダイのアクティブ側に固定され、上記ＦＰＧＡはさらに、上記第１のＩＣダイの上記アクティブ側と上記第２のＩＣダイの上記アクティブ側との間の複数の電気接続を含み、上記複数の電気接続は、上記カスケード結合されたリソースブロックの第１の列と上記カスケード結合されたリソースブロックの第２の列との間に少なくとも１つの電気接続を含む。

任意に、上記カスケード結合されたリソースブロックの第１の列は、上記第１のプログラマブルＩＣダイの中心線について対称であってもよく、上記カスケード結合されたリソースブロックの第２の列は、上記第２のプログラマブルＩＣダイの中心線について対称であってもよい。

任意に、上記カスケード結合されたリソースブロックの第１の列および上記カスケード結合されたリソースブロックの第２の列の各々は、コンフィギュラブル論理ブロックおよびプログラマブル相互接続ブロック以外の特殊リソースブロックであってもよい。

これらのおよび他の局面は、以下の詳細な説明を参照して理解することができる。
上記の特徴を詳細に理解できるように、上で簡単に要約したさらに詳細な説明を、例示的な実現例を参照することによって行ってもよく、例示的な実現例のうちのいくつかは、添付の図面に示されている。しかし、添付の図面は、典型的な例示的な実現例を示しているに過ぎないため、その範囲を限定するものと考えられるべきではない、ということに留意されたい。

一例に係るフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のアーキテクチャを示す。一例に係る半導体デバイスの断面図である。図２Ａに示されるプログラマブルＩＣダイの回路の概略図を示す。一例に係る半導体デバイスにおけるカスケード接続されたリソースブロックの構成を示す。別の例に係る半導体デバイスにおけるカスケード接続されたリソースブロックの構成を示す。一例に係るリソースブロックを示すブロック図である。一例に係る２列のカスケード接続されたリソースブロックのレイアウトの概略図を示す。一例に係るリソースブロックのレイアウトの概略図を示す。別の例に係る半導体デバイスにおけるカスケード接続されたリソースブロックの構成を示す。一例に係る半導体デバイスを作製する方法を示すフロー図である。

理解を容易にするために、可能であれば、同一の参照番号を使用して、図面に共通する同一の要素を示した。一例の要素を他の例に有益に組み込むことができると考えられる。

詳細な説明
図面を参照して、さまざまな特徴について以下で説明する。図面は、一定の縮尺で描かれている場合もあればそうでない場合もあり、同様の構造または機能の要素は、図面全体を通して同様の参照番号によって表わされる、ということに留意されたい。図面は、特徴の説明を容易にすることを意図しているに過ぎない、ということに留意されたい。図面は、クレームされている発明の網羅的な説明として意図されるものではなく、クレームされている発明の範囲に対する限定として意図されるものでもない。また、図示例は、示されている全ての局面または利点を有していなくてもよい。特定の例に関連して記載される局面または利点は、必ずしも当該例に限定されるものではなく、たとえそのように図示されていなくても、またはたとえそのように明白に記載されていなくても、その他の例で実施することができる。

積層された列状集積回路（ＩＣ）を提供するための技術について説明する。本明細書に記載されている例では、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のタイプのプログラマブルＩＣなどのＩＣは、特殊リソースの列を含む。特殊リソースは、コンフィギュラブル論理ブロックおよびプログラマブル相互接続ブロック以外の任意のリソースである。列状特殊リソースは、たとえば下部リソースブロックから上部リソースブロックまで一方向に沿ってカスケード信号パイプラインを埋設している。本明細書に記載されている技術は、２つの同一のプログラマブルＩＣダイを用いて最大カスケード長を二倍にするためにアクティブ・オン・アクティブ三次元（３Ｄ）積層を使用する。さまざまな例では、上部プログラマブルＩＣダイは、その下端を中心として反転され、下部ＩＣダイに固定される。この物理的配置は、アクティブ・オン・パッシブ（２．５Ｄ）積層を使用して実現可能なものよりも高密度のダイ間接続を可能にする。プログラマブルＩＣダイの物理的配置は、カスケード接続された信号が１つ以上のリング（たとえば、一次元トーラス）を形成することを可能にし、データがリソースブロックの周囲で再循環することを必要とするアルゴリズムにとって有用なトポロジである。３Ｄダイスタックは、本質的には、カスケード接続されたリソースブロックの軸に対して垂直な軸に沿って折り畳まれた２Ｄダイである。これらのおよびさらなる局面については、図面に関連して以下で説明する。

図１は、多数の異なるプログラマブルタイルを含むフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）１００のアーキテクチャを示し、これらのプログラマブルタイルは、マルチギガビットトランシーバ（「ＭＧＴ」）１、コンフィギュラブル論理ブロック（「ＣＬＢ」）２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３、入力／出力ブロック（「ＩＯＢ」）４、コンフィギュレーションおよびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５、デジタル信号処理ブロック（「ＤＳＰ」）６、特殊入力／出力ブロック（「Ｉ／Ｏ」）７（たとえば、コンフィギュレーションポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログデジタル変換器、システムモニタリング論理などの他のプログラマブル論理８などを含む。いくつかのＦＰＧＡは、専用プロセッサブロック（「ＰＲＯＣ」）１０も含む。ＦＰＧＡ１００は、図１に示されるプログラマブルＩＣ１１８として使用することができる。このような場合、層回路１２０は、ＦＰＧＡ１００のプログラマブルファブリックを用いて実現される。

いくつかのＦＰＧＡでは、各プログラマブルタイルは、図１の上部に含まれる例によって示されるように、同一のタイル内のプログラマブル論理要素の入力および出力端子２０への接続を有する少なくとも１つのプログラマブル相互接続要素（「ＩＮＴ」）１１を含み得る。各プログラマブル相互接続要素１１は、同一のタイルまたは他のタイルにおける隣接するプログラマブル相互接続要素の相互接続セグメント２２への接続も含み得る。各プログラマブル相互接続要素１１は、論理ブロック（図示せず）間に一般的なルーティングリソースの相互接続セグメント２４への接続も含み得る。一般的なルーティングリソースは、相互接続セグメント（たとえば、相互接続セグメント２４）のトラックを備える論理ブロック（図示せず）と相互接続セグメントを接続するためのスイッチブロック（図示せず）との間にルーティングチャネルを含み得る。一般的なルーティングリソースの相互接続セグメント（たとえば、相互接続セグメント２４）は、１つ以上の論理ブロックにまたがっていてもよい。プログラマブル相互接続要素１１は、一般的なルーティングリソースとともに、示されているＦＰＧＡのためのプログラマブル相互接続構造（「プログラマブル相互接続」）を実現する。

例示的な実現例では、ＣＬＢ２は、ユーザ論理＋単一のプログラマブル相互接続要素（「ＩＮＴ」）１１を実現するようにプログラム可能なコンフィギュラブル論理要素（「ＣＬＥ」）１２を含み得る。ＢＲＡＭ３は、１つ以上のプログラマブル相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）１３を含み得る。典型的には、タイルに含まれる相互接続要素の数は、タイルの高さに左右される。示されている例では、ＢＲＡＭタイルは、５個のＣＬＢと同じ高さを有するが、他の数（たとえば、４個）も使用されてもよい。ＤＳＰタイル６は、適切な数のプログラマブル相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）１４を含み得る。ＩＯＢ４は、たとえば、プログラマブル相互接続要素１１の１つのインスタンスに加えて、入力／出力論理要素（「ＩＯＬ」）１５の２つのインスタンスを含み得る。当業者に明らかであるように、たとえばＩ／Ｏ論理要素１５に接続された実際のＩ／Ｏパッドは、典型的には、入力／出力論理要素１５の領域に限定されるものではない。

示されている例では、（図１に示される）ダイの中央付近の水平領域は、コンフィギュレーション、クロックおよび他の制御論理に使用される。この水平領域または列から延在する垂直な列９は、ＦＰＧＡの幅にわたってクロックおよびコンフィギュレーション信号を分布させるのに使用される。

図１に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列状構造を破壊するさらなる論理ブロックを含む。さらなる論理ブロックは、プログラマブルブロックおよび／または専用論理であってもよい。たとえば、プロセッサブロック１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがっている。プロセッサブロック１０は、単一のマイクロプロセッサからマイクロプロセッサ、メモリコントローラ、周辺装置などの完全なプログラマブル処理システムに及ぶさまざまな構成要素を含み得る。

なお、図１は、例示的なＦＰＧＡアーキテクチャを示すよう意図されているに過ぎない。たとえば、一行における論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、ならびに図１の上部に含まれる相互接続／論理実現例は、純粋に例示である。たとえば、実際のＦＰＧＡでは、ユーザ論理の効率的な実現を容易にするために、典型的には、ＣＬＢが現れるところはどこでもＣＬＢの２つ以上の隣接する行が含まれるが、隣接するＣＬＢ行の数は、ＦＰＧＡの全体サイズによって変わる。

図２Ａは、一例に係る半導体デバイス２００の断面図である。半導体デバイス２００は、第１のプログラマブル集積回路（ＩＣ）ダイ２０６と、第２のプログラマブルＩＣダイ２１０とを含む。第２のプログラマブルＩＣダイ２１０は、第１のプログラマブルＩＣダイ２０６上に固定されている。本明細書に記載されるように、デバイス２００の各プログラマブルＩＣダイは、Ｘ−Ｙ平面に形成された回路を含む。すなわち、デバイス２００の各プログラマブルＩＣダイは、Ｘ−Ｙ平面において定義される長さおよび幅を含む。Ｘ−Ｙ平面における回路のレイアウトは、本明細書ではフロアプランと称される。図２Ａに示される断面図は、Ｘ軸に沿って取られている。半導体デバイス２００の高さは、Ｘ−Ｙ平面に対して垂直なＺ軸に沿って定義される。図２Ａに示されるように、プログラマブルＩＣダイ２１０は、Ｚ軸に沿ってプログラマブルＩＣダイ２０６上に積層されている（すなわち、各プログラマブルＩＣダイのフロアプランは、Ｚ軸に沿って異なる位置にある）。

プログラマブルＩＣダイ２０６は、アクティブ側２０７を含み、プログラマブルＩＣダイ２１０は、アクティブ側２１１を含む。プログラマブルＩＣダイ２１０は、アクティブ側２１１がアクティブ側２０７に面するようにプログラマブルＩＣダイ２０６上に固定されている。すなわち、これらのプログラマブルＩＣダイは、対面で（アクティブ・オン・アクティブとも称される）固定されている。プログラマブルＩＣダイ２０６とプログラマブルＩＣダイ２１０との間には複数の電気接続２０８（「ダイ間接続」とも称される）が配設されている。電気接続２０８は、アクティブ側２１１の回路とアクティブ側２０７の他の回路とを電気的に結合する。電気接続２０８は、はんだボール、はんだバンプ、金属ピラー、金属ビアなどを用いて実現されてもよい。いくつかの例では、電気接続２０８は、プログラマブルＩＣダイ２１０をプログラマブルＩＣダイ２０６に固定する機械的接続でもある。一例では、電気接続２０８は、公知のバンプレス銅対銅（Ｃｕ−Ｃｕ）ボンディング技術を用いて実現される。

プログラマブルＩＣダイ２０６，２１０のいずれかまたは両方は、そのアクティブ側とその裏面の電気接点とを電気的に接続する貫通シリコンビア（ＴＳＶ）を含み得る。図２Ａに示される例では、プログラマブルＩＣダイ２０６は、その裏面に配設された電気接点２０４とアクティブ側２０７とを電気的に接続するＴＳＶ（図示せず）を含む。電気接点２０４は、はんだボール、はんだバンプなどであってもよい。電気接点２０４は、パッケージ基板または印刷回路基板（ＰＣＢ）などの基板２０２に電気的および機械的に結合され得る。プログラマブルＩＣダイ２１０がその裏面に接点を含む例では、半導体デバイス２００は、それらの接点と基板２０２とを電気的に結合するワイヤボンドなどを含み得る。

上記の例では、半導体デバイス２００は、プログラマブルＩＣダイ２０６，２１０を含むものとして記載されている。他の例では、半導体デバイス２００は、特定用途向け集積回路（ＡＳＩＣ）ダイなどの他のタイプのＩＣダイを含んでもよい。したがって、本明細書におけるさまざまな例ではプログラマブルＩＣダイについて説明しているが、本明細書に記載されている技術は、ＡＳＩＣダイを含む他のタイプのＩＣダイにも適用可能であるということが理解されるべきである。

図２Ｂは、プログラマブルＩＣダイ２０６および２１０の回路の概略図を示す。プログラマブルＩＣダイ２０６は、フロアプラン２１２を含む。フロアプラン２１２は、カスケード接続されたリソースブロックの列（「カスケード接続された列２１６」）を含むリソースブロックの列を含む。図２Ｂに示されるように、フロアプラン２１２の列は、Ｙ軸と平行であり、フロアプラン２１２の行は、Ｘ軸と平行である。一例では、プログラマブルＩＣダイ２０６は、ＦＰＧＡであってもよく、フロアプラン２１２は、図１に示されるものと同様である。リソースブロックの列は、ＣＬＢ、ＢＲＡＭ、ＤＳＰなどの列を含む。カスケード接続された列２１６におけるリソースブロックは、Ｙ軸に沿ってカスケード接続されて、リソースブロックのパイプライン（「カスケード」とも称される）を形成し得る。すなわち、各リソースブロックは、隣接する行におけるリソースブロックと送受信し得る。示されている例では、カスケード接続された列２１６に形成され得るカスケードは、矢印によって示されるように一方向である。カスケード接続された列２１６の例示的なリソースは、ＢＲＡＭブロック、ＤＳＰブロックおよび同様のタイプの特殊リソースブロック（ＣＬＢではない）を含む。カスケード接続されたリソースブロックは、ＢＲＡＭのための共有バスおよびＤＳＰのための鎖状加算器などのさまざまな機能を実行することができる。リソースブロックをカスケード接続するための回路は、カスケード接続された列２１６内に埋設され、一般のプログラマブル相互接続の一部ではない。したがって、カスケード接続されたリソースブロックの性能は、設計によって保証され、ＣＬＢおよびＩＮＴで構築されたパイプラインよりも高速かつ効率的である。

プログラマブルＩＣダイ２１０は、プログラマブルＩＣダイ２０６と同一であってもよい。すなわち、プログラマブルＩＣダイ２０６，２１０は、同一のマスクセットで製造されてもよい。図２Ｂに示されるように、プログラマブルＩＣダイ２１０は、プログラマブルＩＣダイ２０６と対面固定するために反転される。すなわち、プログラマブルＩＣダイ２１０は、その下端を中心として１８０度反転される。特に、プログラマブルＩＣダイ２１０は、（反転される前は）フロアプラン２１２と共通であり得るフロアプラン２１４を含む。フロアプラン２１４は、カスケード接続された列２１８を含むリソースブロックの列を含む。プログラマブルＩＣダイ２１０のフロアプラン２１４がフロアプラン２１２に対して反転されるので、カスケード接続された列２１８に形成され得るカスケードの方向は、カスケード接続された列２１６に形成され得るカスケードの方向とは逆である。

本明細書にさらに記載されるように、列内の各リソースブロックは、その出力をＹおよび／またはＺ方向に別のリソースブロックに送信し得る。さらに、各リソースブロックは、その出力（たとえば、カスケード接続されていない出力）をＸ方向にプログラマブル相互接続に送信し得る。列内の各リソースブロックは、その入力をＹおよび／またはＺ方向に別のリソースブロックから受信し得る。さらに、列内の各リソースブロックは、その入力（たとえば、カスケード接続されていない入力）をＸ方向にプログラマブル相互接続から受信し得る。Ｚ方向における接続は、ダイ２０６と２１０との間の電気接続２０８を用いて実現される。ダイ２０６上に形成され得るカスケードがダイ２１０上に形成され得るカスケードと反対方向であるので、以下でさらに説明するように、Ｚ方向における接続は、リングを実現するために使用ことができる。

図４は、一例に係るリソースブロック３０４を示すブロック図である。リソースブロック３０４は、入力インターフェイス４０２と、コア論理４０４と、出力インターフェイス４０６とを含む。リソースブロック３０４は、マルチプレクサ（ＭＵＸ）回路４０８とＭＵＸ回路４１０とを含むカスケード接続回路も含む。カスケード接続回路は、リソースブロック３０４の一部として示されているが、他の例では、カスケード接続回路は、リソースブロックの外側にあってもよい。ＭＵＸ回路４１０は、入力インターフェイス４０２に結合されている。入力インターフェイス４０２は、コア論理４０４に結合されている。コア論理４０４は、出力インターフェイス４０６に結合されている。出力インターフェイス４０６は、ＭＵＸ回路４０８に結合されている。コア論理４０４は、ＢＲＡＭブロックのためのメモリ機能またはＤＳＰブロックのためのＤＳＰ機能などのリソースブロックのコア機能を実行するように構成される。入力インターフェイス４０２は、入力信号を受信してコア論理４０４に提供する。コア論理４０４は、出力インターフェイス４０６を介して出力信号を提供する。

入力インターフェイス４０２は、ＭＵＸ回路４１０の構成に応じて、３つの異なるソースから信号を受信し得る。ＭＵＸ回路４１０は、プログラマブル相互接続からのＸ方向における入力を選択するように制御され得る。代替的には、ＭＵＸ回路４１０は、同一のダイ上の列内の隣接するリソースブロックからのＹ方向における入力を選択するように制御され得る。代替的には、ＭＵＸ回路４１０は、他のダイにおける隣接するリソースブロックからのＺ方向における入力を選択するように制御され得る。ＭＵＸ回路４１０は、外部制御論理（図示せず）を用いて、またはプログラマブルＩＣのコンフィギュレーションメモリを介して、制御され得る。

出力インターフェイス４０６は、ＭＵＸ回路４０８の構成に応じて、信号を３つの異なる宛先に送信し得る。ＭＵＸ回路４０８は、プログラマブル相互接続へのＸ方向における出力を選択するように制御され得る。代替的には、ＭＵＸ回路４０８は、同一のダイ上の列内の隣接するリソースブロックへのＹ方向における出力を選択するように制御され得る。代替的には、ＭＵＸ回路４０８は、他のダイ上の隣接するリソースブロックへのＺ方向における出力を選択するように制御され得る。ＭＵＸ回路４０８は、外部制御論理（図示せず）を用いて、またはプログラマブルＩＣのコンフィギュレーションメモリを介して、制御され得る。

図４は、リソースブロック３０４の一般的形態を示している。リソースブロック３０４の別の例では、入力インターフェイス４０２は、２つのソースのみから（たとえば、ＸおよびＹ方向のみから、またはＸおよびＺ方向のみから）受信するように構成されてもよい。別の例では、出力インターフェイス３０６は、２つの宛先のみに（たとえば、ＸおよびＹ方向にのみ、またはＸおよびＺ方向にのみ）送信するように構成されてもよい。なお、図４に示される入力および出力は、複数の信号を平行して送受信してもよい（たとえば、入力／出力は、複数ビット幅であってもよい）。

図３Ａは、一例に係る半導体デバイス２００におけるカスケード接続されたリソースブロックの構成を示す。この例では、リソースブロックＡ１〜Ａ８がプログラマブルＩＣダイ２０６（下部ＦＰＧＡダイと称される）に配設され、リソースブロックＢ１〜Ｂ８がプログラマブルＩＣダイ２１０（上部ＦＰＧＡダイと称される）に配設されている。リソースブロックＡ１〜Ａ４およびＢ１〜Ｂ４は、カスケード接続されたリソース列３０２−１を形成する。リソースブロックＡ５〜Ａ８およびＢ５〜Ｂ８は、カスケード接続されたリソース列３０２−２を形成する。リソースブロックＡ１〜Ａ８およびＢ１〜Ｂ８の各々は、図４に示されるリソースブロック３０４と同一または同様に構成される。Ｘ方向におけるリソースブロックへの／からの接続は、明確にするために省略されている。

下部ＦＰＧＡダイ内で、リソースブロックＡ１〜Ａ４は、下部ＦＰＧＡダイのアクティブ領域に形成された電気接続３０６を用いて連続的に結合されている。すなわち、リソースブロックＡ１の出力は、リソースブロックＡ２の入力に結合され、リソースブロックＡ２の出力は、リソースブロックＡ３に結合される、などである。同様に、リソースブロックＡ５〜Ａ８は、下部ＦＰＧＡダイのアクティブ領域に形成された電気接続３０６を用いて連続的に結合されている。リソースブロックにおけるカスケード接続回路は、ブロックＡ１〜Ａ４およびブロックＡ５〜Ａ８をカスケード接続するように構成され得る。

上部ＦＰＧＡ内で、リソースブロックＢ１〜Ｂ４は、上部ＦＰＧＡダイのアクティブ領域に形成された電気接続を用いて連続的に結合されている。すなわち、リソースブロックＢ１の出力は、リソースブロックＢ２の入力に結合され、リソースブロックＢ２の出力は、リソースブロックＢ３に結合される、などである。同様に、リソースブロックＢ５〜Ｂ８は、上部ＦＰＧＡダイのアクティブ領域に形成された電気接続を用いて連続的に結合されている。リソースブロックにおけるカスケード接続回路は、ブロックＢ１〜Ｂ４およびブロックＢ５〜Ｂ８をカスケード接続するように構成され得る。

さらに、リソースブロックＡ４の出力は、電気接続３０８を介してリソースブロックＢ１の入力に結合されている。電気接続３０８は、（カスケード接続された信号の幅に応じて）ダイ間電気接続２０８のうちの１つ以上によって実現される。リソースブロックＢ４の出力は、別の電気接続３０８（たとえば、ダイ間電気接続の別の組）を介してリソースブロックＡ１の入力に結合されている。リソースブロックＡ５〜Ａ８およびＢ５〜Ｂ８は、同様に構成され得る。プログラマブルＩＣダイ２０６，２１０は、図３Ａに示されるように構成される任意の数のカスケード接続された列３０２を含み得る。

個々の列状ＦＰＧＡでは、ダイ上のＹ方向に沿った隣接するリソースブロックは、相互接続されて、いかなるプログラマブルルーティングリソース（たとえば、ＩＮＴ）も消費することなくリソース列内に鎖を形成し得る。例示的な埋設カスケード接続は、図３Ａに示されるようにＡ５−＞Ａ６−＞Ａ７−＞Ａ８である。図３Ａに示される半導体デバイス２００では、カスケード接続されたリソース列の長さは延長される。すなわち、Ａ５−＞Ａ６−＞Ａ７−＞Ａ８−＞Ｂ５−＞Ｂ６−＞Ｂ７−＞Ｂ８である。さらに、Ｂ８における出力は、Ａ５における入力に結合されて、リング（たとえば、一次元（１Ｄ）トーラス）を形成し得る。Ｂ８からＡ５へのフィードバックは、ダイ間の電気接続を介して実現される。単一のプログラマブルＩＣでは、このようなフィードバックは、ファブリックリソースを消費して半導体デバイス２００におけるものよりも速度が遅いプログラマブルファブリックを介したパイプラインを必要とするであろう。

図３Ｂは、別の例に係る半導体デバイス２００におけるカスケード接続されたリソースブロックの構成を示す。この例は、上記のようにリソースブロックＡ１〜Ａ４およびＢ１〜Ｂ４を有するカスケード接続されたリソース列３０２−１を示す。この例では、各リソースブロックの出力は、同一のダイにおける１つのリソースブロックおよび他のダイにおける１つのリソースブロックに結合されている。たとえば、リソースブロックＡ１の出力は、リソースブロックＡ２の入力およびリソースブロックＢ４の入力に結合され、リソースブロックＡ２の出力は、リソースブロックＡ３の入力およびリソースブロックＢ３の入力に結合される、などである。したがって、（最後のリソースブロックＡ４およびＢ４以外の）各リソースブロックは、その出力をＹ方向に同一の列内の別のリソースブロックに送信するだけでなく、Ｚ方向に他のダイにおける別のリソースブロックにも送信することができる。この例では、最後のリソースブロックＡ４およびＢ４は、出力をＺ方向に送信し得る。他の例では、以下でさらに説明するように、任意のリソースブロックが出力をＺ方向に送信してもよい。同様に、（第１のリソースブロックＡ１およびＢ１以外の）各リソースブロックは、その入力をＹ方向に別のブロックから受信するだけでなく、Ｚ方向に他のダイにおける別のブロックからも受信することができる。第１のリソースブロックＡ１およびＢ１は、Ｚ方向から入力を受信し得る。

図３Ａに示される構成と同様に、カスケード接続されたリソース列の最大長は、単一のプログラマブルＩＣに対して延長される。しかし、図３Ｂでは、カスケード接続されたリソースのリングの長さは、可変である。さらに、所与の列は、カスケード接続されたリソースの２つ以上のリングで構成されてもよい。

図３Ａまたは図３Ｂにおいて、１Ｄトーラスのフィードバック接続は、Ｚ方向にダイ間電気接続（たとえば、ビア）と相互接続される。残りのブロック間接続は、列内に埋設されている。その結果、１Ｄトーラスの性能は、一般的なファブリックルーティングで達成できるものよりも高くなるように保証される。さらに、相互接続が列に埋設されているので、ＦＰＧＡ電子設計自動化（ＥＤＡ）ツールは、回路設計を１Ｄトーラスにマッピングして、高いクロックレートでのタイミングクロージャを保証することができる。さらに、列状カスケードが２つのダイ間で反対方向に動作するので、１Ｄトーラスを２つのダイ間で均一に分割することができる。対照的に、一方向列状カスケードを有する単一のダイでは、一周接続（ラップアラウンド接続）をファブリックリソースでパイプライン化しなければならない。半導体デバイス２００は、よりエネルギ効率のよい解決策を１Ｄトーラスネットワークに提供する。

Ｚ次元に延在するリングを形成するために、２つのダイ上のカスケードは、互いに逆並列である。２つのダイにまたがる全てのカスケード接続されたブロックのための送信ピンおよび受信ピンをＺ方向に整列させるために、以下の２つの対称制約が適用される。すなわち、１）列に沿ったリソースブロックは、ダイの水平方向中心線について対称に設置されなければならない、および２）受信ピンおよび送信ピンは、ブロックの水平方向中心線について対称でなければならない。いくつかの例では、作製プロセスは、ウェハ・オン・ウェハプロセスを含み得る。このような場合、第３の対称制約は、ダイがウェハの水平方向中心線について対称にウェハ上に設置されなければならない、というものである。

図３Ａおよび図３Ｂの例では、実現可能なカスケードは一方向である。他の例では、リソースブロック間のカスケード結合は二方向であってもよい。したがって、第１のブロック（たとえば、Ａ２）は、その出力を第２のブロック（たとえば、Ａ３）の入力に送信し得て、第２のブロック（たとえば、Ａ３）は、その出力を第１のブロック（たとえば、Ａ２）の入力に送信し得る。一方向カスケード結合の代わりに、二方向カスケード結合は、Ｙ方向にもＺ方向にも実現可能である。

図５は、一例に係る２列のカスケード接続されたリソースブロックのレイアウト５０４の概略図を示す。水平方向中心線５０２は、レイアウト５０４を、各々がＹ方向に沿って長さＹ０を有する上部部分および下部部分に分割する。カスケード接続されたリソースブロックの一方の列は、リソースブロックＤ１〜Ｄ６を含む。この列は、偶数のリソースブロックを含むため、水平方向中心線５０２は、中央の２つのブロック（たとえば、ブロックＤ３およびＤ４）の間の中間を通過する。ブロックを分離する距離Ｙ１，Ｙ２およびＹ３は、各部分において同一であって、水平方向中心線５０２についての対称性を確実にする。カスケード接続されたリソースブロックの別の列は、リソースブロックＥ１〜Ｅ７を含む。この列は、奇数のリソースブロックを含むため、水平方向中心線５０２は、中央のブロック（たとえば、Ｅ４）の中心を通過する。ブロックを分離する距離Ｙ４，Ｙ５，Ｙ６およびＹ７は、各部分において同一であって、水平方向中心線５０２についての対称性を確実にする。

図６は、一例に係るリソースブロックのレイアウト６０４の概略図を示す。水平方向中心線６０２は、レイアウト６０４を上部部分および下部部分に分割する。レイアウト６０４の上部部分は、送信ピンＴＸ１〜ＴＸ１２を含み、レイアウト６０４の下部部分は、受信ピンＲＸ１〜ＲＸ１２を含む。１２個の送信ピンおよび受信ピンが示されているが、一般に、リソースブロックは、Ｎ個の送信ピンおよび受信ピンを有してもよく、Ｎは正の整数である。幅Ｎは、一対のリソースブロック間にカスケード接続されるダイ間信号の数に左右される。送信ピンの行は、距離Ｙ８，Ｙ９およびＹ１０によって分離される。同様に、受信ピンの行は、同一の距離Ｙ８，Ｙ９およびＹ１０によって分離されて、水平方向中心線６０２についての対称性を確実にする。このように、１つのダイにおける１つのブロックの送信ピンは、他のダイにおける別のブロックの受信ピンと整列される。送信および受信ピン対は、ダイ間電気接続によって電気的に接続される。

図７は、別の例に係る半導体デバイス２００におけるカスケード接続されたリソースブロックの構成を示す。当該例では、リソースブロックＡ１〜Ａ８は、プログラマブルＩＣダイ２０６（下部ＦＰＧＡダイと称される）に配設され、リソースブロックＢ１〜Ｂ８は、プログラマブルＩＣダイ２１０（上部ＦＰＧＡダイと称される）に配設されている。リソースブロックＡ１〜Ａ４およびＢ１〜Ｂ４は、カスケード接続されたリソース列３０２−１を形成する。リソースブロックＡ５〜Ａ８およびＢ５〜Ｂ８は、カスケード接続されたリソース列３０２−２を形成する。リソースブロックＡ１〜Ａ８およびＢ１〜Ｂ８の各々は、図４に示されるリソースブロック３０４と同一または同様に構成される。

さらに、この例における半導体デバイス２００は、Ｘ方向に沿った水平方向カスケードを含む。したがって、ブロックＡ１およびＡ５は、Ｘ方向に沿ってカスケード接続され、ブロックＡ２およびＡ６は、Ｘ方向に沿ってカスケード接続される、などである。一例では、水平方向カスケードは、ＦＰＧＡのプログラマブルファブリック（たとえば、ＣＬＢおよびＩＮＴリソース）を用いて実現される。別の例では、水平方向カスケードは、ＹおよびＺ方向における接続について上記したものと同様の専用のカスケード接続回路を用いて実現される。図７に示される構成により、２Ｄトーラスネットワークを形成することができる。一方向カスケードが示されているが、他の例では、Ｙ、Ｚおよび／またはＸ方向におけるカスケードは、二方向であってもよい。さらに、２つのカスケード接続のみがＺ方向に示されているが、半導体デバイス２００は、図３Ｂに示すように３つ以上を含んでもよい。

図８は、一例に係る半導体デバイスを作製する方法８００を示すフロー図である。ステップ８０２において、第１のプログラマブルＩＣダイを形成する。一例では、第１のプログラマブルＩＣダイは、複数の他のプログラマブルＩＣダイとともにウェハ上に形成される。第１のプログラマブルＩＣダイ（および、ウェハ上の他のダイ）は、上記のようにリソースブロックのカスケード接続された列を含む。ステップ８０４において、第２のプログラマブルＩＣダイを形成する。一例では、第２のプログラマブルＩＣダイは、複数の他のプログラマブルＩＣダイとともにウェハ上に形成される。第２のプログラマブルＩＣダイ（および、ウェハ上の他のダイ）は、上記のようにリソースブロックのカスケード接続された列を含む。一例では、第２のプログラマブルＩＣダイは、第１のプログラマブルＩＣダイと同一である。

ステップ８０６において、第２のプログラマブルＩＣダイを第１のプログラマブルＩＣダイに対面で固定する。ダイがウェハ上に形成される場合には、第２のウェハは、第１のウェハに固定される。固定するステップ中に、ステップ８０７において、固定前の第１のプログラマブルＩＣダイに対して第２のプログラマブルＩＣダイをその下端を中心として反転させる。ダイがウェハ上に形成される場合には、第２のウェハは、第１のウェハに対して反転される。ステップ８０８において、第２および第１のプログラマブルＩＣダイ（または、第２および第１のウェハ上のプログラマブルＩＣダイ）の間にダイ間接続を形成する。ダイ間電気接続は、バンプレスＣｕ−Ｃｕボンディング技術を用いて形成される銅ピラーまたはビアであってもよい。代替的に、ダイ間電気接続は、リフローされて電気接続を形成するはんだボール、はんだバンプなどであってもよい。ステップ８０８中に、ステップ８１０において、第１のプログラマブルＩＣダイ上のカスケード接続された列と第２のプログラマブルＩＣダイ上のカスケード接続された列との間（または、第１および第２のウェハのプログラマブルダイ上のカスケード接続された列の間）にダイ間接続を形成する。カスケード接続された列は、上記のさまざまな例で説明したように、Ｚ方向に結合され得る。

上記は具体例に向けられているが、その基本的範囲から逸脱することなく他のおよびさらなる例が考案されてもよく、その範囲は、以下の特許請求の範囲によって決定される。

Claims

半導体デバイスであって、
リソースブロックのパイプラインを形成するように構成されカスケード結合されたリソースブロックの第１の列を含む第１の集積回路（ＩＣ）ダイを備え、前記カスケード結合されたリソースブロックの第１の列は、前記第１のＩＣダイの第１の軸に平行であり、
リソースブロックのパイプラインを形成するように構成されカスケード結合されたリソースブロックの第２の列を含む第２のＩＣダイをさらに備え、前記カスケード結合されたリソースブロックの第２の列は、前記第２のＩＣダイの第１の軸に平行であり、第２の集積回路が形成された前記第２のＩＣダイのアクティブ側は、第１の集積回路が形成された前記第１のＩＣダイのアクティブ側に、前記第１のＩＣダイの前記アクティブ側が前記第２のＩＣダイの前記アクティブ側に対面するように固定され、前記半導体デバイスはさらに、
前記第１のＩＣダイの前記アクティブ側と前記第２のＩＣダイの前記アクティブ側との間の複数の電気接続を備え、前記複数の電気接続は、前記カスケード結合されたリソースブロックの第１の列における前記リソースブロックのパイプラインと前記カスケード結合されたリソースブロックの第２の列における前記リソースブロックのパイプラインとの間に少なくとも１つの電気接続を含む、半導体デバイス。
前記第１のＩＣダイおよび前記第２のＩＣダイは、共通のフロアプランを含み、前記第２のＩＣダイは、前記第１のＩＣダイに対して反転される、請求項１に記載の半導体デバイス。
前記カスケード結合されたリソースブロックの第１の列は、前記第１のＩＣダイの中心線について対称であり、前記カスケード結合されたリソースブロックの第２の列は、前記第２のＩＣダイの中心線について対称である、請求項１または２に記載の半導体デバイス。
前記少なくとも１つの電気接続は、前記カスケード結合されたリソースブロックの第１の列における少なくとも１つのリソースブロックと前記カスケード結合されたリソースブロックの第２の列におけるそれぞれの少なくとも１つのリソースブロックとの間に電気接続を含む、請求項１から３のいずれか１項に記載の半導体デバイス。
前記カスケード結合されたリソースブロックの第１の列および前記カスケード結合されたリソースブロックの第２の列の各々は、一方向カスケードを含む、請求項１から４のいずれか１項に記載の半導体デバイス。
前記カスケード結合されたリソースブロックの第１の列および前記カスケード結合されたリソースブロックの第２の列の各々は、二方向カスケードを含む、請求項１から４のいずれか１項に記載の半導体デバイス。
半導体デバイスを作製する方法であって、
リソースブロックのパイプラインを形成するように構成されカスケード結合されたリソースブロックの第１の列を含む第１の集積回路（ＩＣ）ダイを形成するステップを備え、前記カスケード結合されたリソースブロックの第１の列は、前記第１のＩＣダイのＹ軸に平行であり、
リソースブロックのパイプラインを形成するように構成されカスケード結合されたリソースブロックの第２の列を含む第２のＩＣダイを形成するステップをさらに備え、前記カスケード結合されたリソースブロックの第２の列は、前記第２のＩＣダイのＹ軸に平行であり、
第２の集積回路が形成された前記第２のＩＣダイのアクティブ側を固定するステップをさらに備え、前記固定するステップにおいて、前記第１のＩＣダイの前記アクティブ側が前記第２のＩＣダイの前記アクティブ側に対面するように、前記第１のＩＣダイの前記アクティブ側と前記第２のＩＣダイの前記アクティブ側との間に複数の電気接続を形成し、前記複数の電気接続は、前記カスケード結合されたリソースブロックの第１の列における前記リソースブロックのパイプラインと前記カスケード結合されたリソースブロックの第２の列における前記リソースブロックのパイプラインとの間に少なくとも１つの電気接続を含む、方法。
前記カスケード結合されたリソースブロックの第１の列は、前記第１のＩＣダイの前記Ｙ軸に対して垂直な前記第１のＩＣダイのＸ軸について対称であり、前記カスケード結合されたリソースブロックの第２の列は、前記第２のＩＣダイの前記Ｙ軸に対して垂直な前記第２のＩＣダイのＸ軸について対称である、請求項７に記載の方法。
前記固定するステップは、前記第１のＩＣダイに対して前記第２のＩＣダイを反転させるステップを含む、請求項７または８に記載の方法。
前記少なくとも１つの電気接続は、前記カスケード結合されたリソースブロックの第１の列における少なくとも１つのリソースブロックと前記カスケード結合されたリソースブロックの第２の列におけるそれぞれの少なくとも１つのリソースブロックとの間に電気接続を含む、請求項７から９のいずれか１項に記載の方法。
前記カスケード結合されたリソースブロックの第１の列および前記カスケード結合されたリソースブロックの第２の列の各々は、一方向カスケードを含む、請求項７から１０のいずれか１項に記載の方法。
前記カスケード結合されたリソースブロックの第１の列および前記カスケード結合されたリソースブロックの第２の列の各々は、二方向カスケードを含む、請求項７から１０のいずれか１項に記載の方法。
前記第１のＩＣダイは、第１のウェハ上に形成され、前記第２のＩＣダイは、第２のウェハ上に形成され、前記固定するステップは、前記第１のウェハを前記第２のウェハに固定するステップを備える、請求項７から１２のいずれか１項に記載の方法。
前記半導体デバイスは、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）である、請求項１から６のいずれか１項に記載の半導体デバイス。