TWI745626B - 具有高密度z軸互連的三維計算電路 - Google Patents

具有高密度z軸互連的三維計算電路 Download PDF

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Abstract

本發明之一些具體實例提供一種三維（3D）電路，其藉由豎直地堆疊兩個或多於兩個積體電路（IC）晶粒以至少部分地重疊而形成。在此配置中，界定於每一晶粒上之若干電路區塊（1）與界定於一或多個其他晶粒上之其他電路區塊重疊，且（2）經由跨越結合一或多對晶粒之一或多個結合層的連接件而電連接至此等其他電路區塊。在一些具體實例中，連接之重疊電路區塊對包括計算區塊對以及計算及記憶體區塊對。跨越結合層以電連接不同晶粒上之電路區塊的該些連接件在下文被稱作z軸佈線或連接件。此係因為此等連接件完全或大部分在該3D電路之z軸上橫越，其中該3D電路之x-y軸界定IC晶粒基板或互連層之平面表面。此等連接件亦被稱作豎直連接件以將此等連接件與沿該些IC晶粒之該些互連層的水平平面連接件區分。

Description

具有高密度Z軸互連的三維計算電路
本申請案相關於具有高密度Z軸互連的三維計算電路。權益主張
本申請案主張以下申請案之權益：在2018年5月30日申請之美國臨時專利申請案62/678,246、在2018年1月21日申請之美國臨時專利申請案62/619,910、在2017年10月20日申請之美國臨時專利申請案62/575,221、在2017年10月20日申請之美國臨時專利申請案62/575,184、在2017年10月20日申請之美國臨時專利申請案62/575,240及在2017年10月20日申請之美國臨時專利申請案62/575,259。本申請案係以下申請案之部分接續申請案：美國非臨時專利申請案15/859,546、15/859,548、15/859,551及15/859,612，以上所有者係在2017年12月31日申請且以上所有者主張2017年8月3日申請的美國臨時專利申請案62/541,064之權益。本申請案亦係在2018年5月10日申請的美國非臨時專利申請案15/976,809之部分接續申請案，該美國非臨時專利申請案主張2018年1月21日申請的美國臨時專利申請案62/619,910之權益。本申請案亦係2016年10月4日申請的美國非臨時專利申請案15/250,030之部分接續申請案，該美國非臨時專利申請案主張2016年10月7日申請的美國臨時專利申請案62/405,833之權益。美國臨時專利申請案62/678,246、62/619,910、62/575,221、62/575,184、62/575,240、62/575,259及62/405,833係以引用之方式併入本文中。美國非臨時專利申請案15/859,546、15/859,548、15/859,551、15/859,612、15/976,809及15/250,030係以引用之方式併入本文中。
電子電路通常製造於諸如矽之半導體材料的晶圓上。典型地，將具有此等電路之晶圓切割成許多晶粒，其中每一晶粒被稱作積體電路（IC）。每一晶粒容納於IC殼體中且通常被稱作微晶片、「晶片」或IC晶片。根據莫耳定律（由戈登莫耳（Gordon Moore）首先提出），可界定於IC晶粒上之電晶體之數目每兩年將大致加倍。隨著半導體製造製程之進步，此定律對於過去五十年中之大部分時間適用。然而，近年來，已預測到莫耳定律之終結，此係因為正在達到可能界定於半導體基板上之電晶體的最大數目。因此，此項技術中需要將允許更多電晶體界定於IC晶片中之其他進步。
本發明之一些具體實例提供一種三維（3D）電路，其藉由豎直地堆疊兩個或多於兩個積體電路（IC）晶粒以至少部分地重疊而形成。在此配置中，界定於每一晶粒上之若干電路區塊（1）與界定於一或多個其他晶粒上之其他電路區塊重疊，且（2）經由跨越結合一或多對晶粒之一或多個結合層的連接件而電連接至此等其他電路區塊。在一些具體實例中，該3D電路可係任何類型之電路，諸如處理器，比如CPU（中央處理單元）、GPU（圖形處理單元）、TPU（張量處理單元）等，或其他種類之電路，比如FPGA（現場可規劃閘陣列）、AI（人工智慧）神經網路晶片、加密/解密晶片等。
在一些具體實例中，該些連接件在正交於結合表面之方向上跨越一或多個結合層。在一些具體實例中，連接之重疊電路區塊對包括計算區塊對以及計算及記憶體區塊對。跨越結合層以電連接不同晶粒上之電路區塊的該些連接件在下文被稱作z軸佈線或連接件。此係因為此等連接件完全或大部分在該3D電路之z軸上橫越，其中該3D電路之x-y軸界定IC晶粒基板或互連層之平面表面。此等連接件亦被稱作豎直連接件以將其與沿該些IC晶粒之該些互連層的水平平面連接件區分。
前述發明內容意欲充當對本發明之一些具體實例的簡要介紹。其並不意欲介紹或概述本文件中所揭示的所有發明性主題。下文之實施方式及實施方式中所參看的圖式將進一步描述發明內容中所描述之具體實例以及其他具體實例。因此，為理解本文件所描述的所有具體實例，需要完整地審閱發明內容、實施方式、圖式及申請專利範圍。
在本發明之以下實施方式中，闡述且描述本發明之許多細節、實例及具體實例。然而，所屬技術領域中具有通常知識者將明瞭且顯而易見，本發明不限於所闡述的具體實例，且可在無所論述之特定細節及實例中之一些的情況下實踐本發明。
本發明之一些具體實例提供一種三維（3D）電路，其藉由豎直地堆疊兩個或多於兩個積體電路（IC）晶粒以至少部分地重疊而形成。在此配置中，界定於每一晶粒上之若干電路區塊（1）與界定於一或多個其他晶粒上之其他電路區塊重疊，且（2）經由跨越結合一或多對晶粒之一或多個結合層的連接件而電連接至此等其他電路區塊。在一些具體實例中，連接之重疊電路區塊對包括計算區塊對以及計算及記憶體區塊對。
在以下論述中，跨越結合層以電連接不同晶粒上之電路區塊的連接件在下文被稱作z軸佈線或連接件。此係因為此等連接件完全或大部分在3D電路之z軸上橫越（例如，因為此等連接件在一些具體實例中在正交或幾乎正交於結合表面之方向上跨越結合層），其中3D電路之x-y軸界定IC晶粒基板或互連層之平面表面。此等連接件亦被稱作豎直連接件以將其與沿該些IC晶粒之該些互連層的水平平面連接件區分。
上文及下文之論述涉及彼此重疊之不同晶粒上的不同電路區塊。如在下文所描述之諸圖中所說明，兩個豎直地堆疊之晶粒上的兩個電路區塊在其水平橫截面（亦即，其水平佔據區）豎直地重疊（亦即，在豎直方向上具有重疊）時重疊。
圖 1 說明此3D電路之實例。具體而言，該圖說明藉由以下操作形成之3D電路100：豎直地堆疊兩個IC晶粒105及110使得一個晶粒上之若干電路區塊中之每一者（1）與另一晶粒上之至少一個其他電路區塊重疊，且（2）部分地經由跨越結合兩個IC晶粒之結合層的z軸連接件150電連接至重疊晶粒。在此實例中，兩個晶粒105與110經面對面安裝，如下文進一步所描述。又，儘管圖 1 中未展示，但在一些具體實例中，堆疊之第一晶粒及第二晶粒藉由囊封環氧樹脂及/或晶片殼體而囊封至一個積體電路封裝中。
如所展示，第一晶粒105包括第一半導體基板120及界定於第一半導體基板120上方之互連層125之第一集合。類似地，第二IC晶粒110包括第二半導體基板130及界定於第二半導體基板130下方之互連層135之第二集合。在一些具體實例中，許多電子組件（例如，主動組件，比如電晶體及二極體；或被動組件，如同電阻器及電容器）界定於第一半導體基板120及第二半導體基板130上。
第一基板120上之電子組件經由互連層125之第一集合上的互連佈線彼此連接以形成許多微電路（例如，布爾型閘，諸如「及」（AND）閘、「或」（OR）閘等）及/或較大電路區塊（例如，功能區塊，諸如記憶體、解碼器、邏輯單元、乘法器、加法器等）。類似地，第二基板130上之電子組件經由互連層135之第二集合上的互連佈線彼此連接以形成額外微電路及/或較大電路區塊。
在一些具體實例中，界定一個晶粒之基板（例如，第一晶粒105之基板120）上之電路區塊所需的互連佈線之一部分藉由另一晶粒（例如，第二晶粒110）之互連層（例如，第二集合互連層135）提供。換言之，在一些具體實例中，一個晶粒之基板（例如，第一晶粒105之第一基板120）上的電子組件亦經由另一晶粒之互連層集合（例如，第二晶粒110之互連層135之第二集合）上的互連佈線連接至同一基板（例如，基板120）上之其他電子組件，以形成第一晶粒上之電路區塊。
因而，在一些具體實例中，一個晶粒之互連層可由另一晶粒之電子組件及電路共用。一個晶粒之互連層亦可用以攜載用於另一晶粒之電子組件及電路的功率、時脈及資料信號，如描述於以引用之方式併入本文中的在2018年5月10日申請之美國專利申請案15/976,815中。在兩個晶粒之間共用的互連層在以下論述中被稱作共用互連層。
IC晶粒之每一互連層典型地具有較佳佈線方向（亦被稱作配線方向）。又，在一些具體實例中，IC晶粒之連續互連層的較佳佈線方向彼此正交。舉例而言，IC晶粒之較佳佈線方向典型地在水平較佳佈線方向與豎直較佳佈線方向之間交替，但已引入在連續互連層之較佳佈線方向之間使用45度及60度偏移的若干佈線架構。在IC晶粒之連續互連層之間交替佈線方向具有若干優點，諸如提供較佳信號投送及避免鄰近互連層上之長並列區段之間的電容耦合。
為形成圖 1 之3D電路100，第一晶粒與第二晶粒經面對面堆疊，使得互連層125及135之第一集合及第二集合面向彼此。頂部互連層160及165經由直接結合製程結合至彼此，該直接結合製程建立互連層之此等兩個集合之間的直接接觸式金屬間結合、氧化物結合或熔融結合此結合之實例係直接接觸之兩個銅導體之間的銅間（Cu至Cu）金屬結合。在一些具體實例中，直接結合係藉由諸如DBI®（直接結合互連）技術之混合結合技術及其他金屬結合技術（諸如，由Invensas Bonding Technologies公司（加利福尼亞州聖荷西的Xperi公司）提供之彼等結合技術）來提供。在一些具體實例中，DBI連接件橫跨氧化矽及氮化矽表面。
DBI製程進一步描述於美國專利6,962,835及美國專利7,485,968中，該兩個專利以引用之方式併入本文中。此製程亦描述於美國專利申請案15/725,030中，該申請案亦以引用之方式併入本文中。如描述於美國專利申請案15/725,030中，兩個面對面安裝之IC晶粒之間的直接結合連接件係允許信號在跨晶粒邊界處不具有標準介面且不具有輸入/輸出協定之情況下橫跨兩個不同晶粒的原生互連件。換言之，直接結合互連件允許原生信號自一個晶粒直接傳遞至另一晶粒而不修改原生信號或可忽略地修改本機信號，藉此放棄標準介接及聯合施加之輸入/輸出協定。
直接結合互連件允許跨越兩個面對面安裝晶粒形成及/或經由兩個面對面安裝晶粒之跨晶粒邊界存取電路。此類電路之實例進一步描述於美國專利申請案15/725,030中。併入的美國專利6,962,835、美國專利7,485,968及美國專利申請案15/725,030亦描述用於製造兩個面對面安裝晶粒之製造技術。
兩個晶粒之間的DBI連接件在每一晶粒之頂部互連層上的電接點（在此文件中被稱作襯墊）上終止。經由每一晶粒上之互連線及/或通孔，每一晶粒上之DBI連接襯墊將DBI連接件與晶粒上之電路節點電連接，該些電路節點需要將信號提供至DBI連接件或自DBI連接件接收信號。舉例而言，DBI連接襯墊連接至晶粒之頂部互連層上的互連區段，該互連區段接著經由一系列通孔及互連線將信號攜載至晶粒之基板上的電路區塊。通孔係每一晶粒上在晶粒之互連層之間及IC晶粒基板與晶粒之互連層之間攜載信號的z軸結構。
如圖 1 中所展示，一些具體實例之直接結合技術允許在第二晶粒110之頂部互連層165與第一晶粒105之頂部互連層160之間建立大量直接連接件150。為了使此等信號橫越至第一晶粒105之其他互連層或第一晶粒105之基板120，第一晶粒在一些具體實例中使用其他IC結構（例如，通孔）將此等信號自其頂部互連層攜載至此等其他層及/或基板。在一些具體實例中，可在第一晶粒105之頂部互連層160與第二晶粒110之頂部互連層165之間建立多於1,000個連接件/mm2 、10,000個連接件/mm2 、100,000個連接件/mm2 、1,000,000個連接件/mm2 或少於1,000,000個連接件/mm2 等，以便允許信號在第一IC晶粒與第二IC晶粒之間橫越。
第一晶粒與第二晶粒之間的直接結合連接件150之長度極短。舉例而言，基於當前製造技術，直接結合連接件之範圍可介於幾分之一微米至單數位或低雙數位微米（例如，2至10微米）。如下文進一步所描述，此等連接件之短長度允許橫穿此等連接件之信號迅速地到達其目的地，同時不經歷來自附近平面佈線及附近直接結合豎直連接件之電容性負載或經歷最小電容性負載。平面佈線連接件被稱作x-y佈線或連接件，因而佈線保持大部分在由3D電路之x-y軸界定的平面內。另一方面，兩個晶粒之間或兩個互連層之間的豎直連接件被稱作z軸佈線或連接件，因而佈線大部分在3D電路之z軸上橫越。在表述z軸連接件時對「豎直」之使用不應與橫越個別互連層之水平或豎直較佳方向平面佈線混淆。
在一些具體實例中，兩個相鄰的直接結合連接件150之間的間距（距離）可極小，例如兩個相鄰連接件之間距在0.5 μm至15 μm之間。此緊密接近性允許第一晶粒105之頂部互連層160與第二晶粒110之頂部互連層165之間的此等連接件之大數目及高密度。此外，因為此等連接件之短長度及小的互連襯墊大小，此等連接件之緊密接近性不在兩個相鄰的z軸連接件之間引入太多的電容性負載。舉例而言，在一些具體實例中，直接結合連接件之長度小於接著1或2 μm（例如，長度為0.1至0.5 μm），且甚至在考慮晶粒中之每一者上的通孔之長度之後仍促成兩個晶粒上之兩個不同位置之間的短z軸連接件（例如，長度為1至10 μm）。總之，兩個晶粒之間的直接豎直連接件提供此等晶粒上之不同位置之間的短的快速路徑。
經由z軸連接件150（例如，DBI連接件），第一晶粒及第二晶粒上之電路區塊的重疊部分中之電節點電連接。此等電節點可在IC晶粒基板上（例如，基板的含有電路區塊之電子組件之節點的部分上）或IC晶粒互連層上（例如，形成電路區塊之互連層佈線上）。當此等電節點不在經由z軸連接件而連接之頂部互連層上時，通孔用以將信號攜載至z軸連接件或自z軸連接件攜載至此等節點。在每一IC晶粒上，通孔係在互連層之間及IC晶粒基板與互連層之間攜載信號的z軸結構。
圖 1 說明頂部互連層160及165中之重疊區181至185之間的許多z軸連接件150。此等區中之每一者對應於界定於IC晶粒基板120及130中之一者上的電路區塊171至175。又，一個晶粒之頂部互連層上的每一區經由許多z軸連接件而連接至另一晶粒之頂部互連層中的一或多個重疊區。具體而言，如所展示，z軸連接件連接重疊區181與184、區182與184及區183與185。通孔用以將信號自IC晶粒基板及互連層提供至此等z軸連接件。又，通孔用以在需要接收信號之電節點在晶粒基板或低於頂部層之互連層上時攜載來自z軸連接件之信號。
當z軸連接件係DBI連接件時，重疊連接區之間的連接件之密度可在1,000個連接件/mm2 至1,000,000個連接件/mm2 之範圍內。又，兩個相鄰的直接結合連接件150之間的間距可極小，例如兩個相鄰連接件之間距在0.5 μm至15 μm之間。此外，此等連接件可極短，例如在幾分之一微米至低單數位微米之範圍內。甚至在考慮互連層通孔及導線之後，此等短的DBI連接件仍將允許IC晶粒105及110之兩個基板上的兩個電連接之電路節點之間的極短信號路徑（例如，單數位或低雙數位微米，諸如2至20微米）。
在圖 1 中所說明之實例中，每一頂部互連層區181至185對應於IC晶粒基板120或130上之電路區塊區171至175。所屬技術領域中具有通常知識者將認識到，電路區塊之對應頂部互連層區（亦即，用以建立用於彼電路區塊之z軸連接件的區）不必較佳地與IC基板上之電路區塊之區重疊。此外，在一些具體實例中，用以連接兩個不同晶粒中之兩個重疊電路區塊的所有z軸連接件不將一個晶粒之頂部互連層中的一個連續區與另一晶粒之頂部互連層中的另一連續區連接。
又，在一些具體實例中，z軸連接件連接不重疊之兩個晶粒（亦即，不使其水平橫截面中之任一者豎直地重疊）上的電路。然而，使用z軸連接件電連接兩個晶粒105及110上之重疊電路（例如，電路區塊173及175、電路區塊171及174等）（亦即，具有豎直地重疊之水平橫截面的電路）係有益的，此係因為此類重疊顯著增加用於連接兩個電路之候選位置之數目。當兩個電路彼此緊靠地置放於一個基板時，可在其間建立之連接件之數目受到可在一或多個互連層上穿過電路周邊形成的連接件之數目限制。然而，藉由將兩個電路置放於兩個豎直地堆疊之晶粒上的兩個重疊區中，兩個電路之間的連接件不限於穿過電路周邊的周邊連接件，且亦包括穿過重疊區之區域可得的z軸連接件（例如，DBI連接件及通路連接件）。
在許多狀況下，堆疊IC晶粒允許用於遞送信號之佈線短得多，此係因為堆疊為需要互連以接收此等信號之重疊電路區塊之間的較短連接件提供更多候選位置。舉例而言，在圖 1 中，晶粒105及110上之電路區塊173及175共用第二晶粒110之頂部互連層上的資料匯流排190。此資料匯流排將資料信號攜載至此等兩個電路。
直接結合連接件用以將信號自此資料匯流排190攜載至第一晶粒105上之電路區塊175。此等直接結合連接件比將在第一晶粒上圍繞若干功能區塊投送資料匯流排信號以便自此區塊之周邊到達電路區塊175的連接件短得多。橫越短的直接結合連接件之資料信號極迅速地（例如，在1或2個時脈循環內）到達第一晶粒上之此電路175，此係因為不需要自目的地區塊之周邊投送該些信號。在較少壅塞之共用互連層上，資料匯流排線可定位於第一晶粒上之目的地電路上方或附近以確保此線上之資料匯流排信號可經由短的直接結合連接件提供至目的地電路。
z軸連接件及共用多個晶粒上之互連層的能力減少壅塞及配線限制，該些限制在一個晶粒上可能比另一晶粒更受約束。堆疊IC晶粒亦減小兩個晶粒之互連層的總數，此係因為該堆疊允許兩個晶粒共用較高層級互連層中之一些以便分佈信號。減少較高層級互連層係有益的，此係因為此等層上之佈線由於其較厚、較寬及較粗糙配置而常常消耗更多空間。
即使在圖 1 中，兩個晶粒經面對面安裝，但所屬技術領域中具有通常知識者將認識到，在其他具體實例中，兩個晶粒在其他配置中豎直地堆疊。舉例而言，在一些具體實例中，此等兩個晶粒經面對背堆疊（亦即，一個晶粒之互連層集合緊靠另一晶粒之半導體基板的背側安裝）或背對背堆疊（亦即，一個晶粒之半導體基板的背側緊靠另一晶粒之半導體基板的背側安裝）。
在其他具體實例中，第三晶粒（例如，插入晶粒）置放於第一晶粒與第二晶粒之間，該第一晶粒與該第二晶粒經面對面堆疊、面對背堆疊（其中第三晶粒處於一個晶粒之基板的背側與另一晶粒之互連層集合之間）或背對背堆疊（其中第三晶粒處於第一晶粒及第二晶粒之基板的背側之間）。又，如參看圖 4 進一步所描述，在一些具體實例中，晶粒之豎直堆疊在堆疊中包括三個或多於三個IC晶粒。雖然一些具體實例使用直接結合技術建立兩個面對面堆疊之晶粒的頂部互連層之間的連接件，但其他具體實例使用替代連接件方案（諸如，矽穿孔TSV、氧化物穿孔TOV或玻璃穿孔TGV）建立面對背晶粒之間及背對背晶粒之間的連接件。
在圖 1 中，兩個晶粒105及110上之重疊電路區塊171至175在不同具體實例中係不同類型的區塊。在一些具體實例中，此等區塊之實例包括儲存資料之記憶體區塊、對資料執行計算之計算區塊以及接收及輸出來自3D電路100之資料的I/O區塊。為提供重疊電路區塊之更特定實例，圖 2 、圖 4 及圖 6 說明一些具體實例之若干不同的重疊記憶體區塊、計算區塊及/或I/O區塊架構。此等實例中之一些說明高效能3D多核心處理器。圖 10 至圖 11 接著說明重疊計算區塊之若干實例，包括多核心處理器之不同核心置放於不同IC晶粒上。圖 13 說明處理器核心之重疊功能區塊的實例。
圖 2 說明高效能3D處理器200之實例，該高效能3D處理器具有在一個晶粒205上之多核心處理器250及在另一晶粒210上之嵌入式記憶體255。如此圖中所展示，多核心處理器之水平橫截面實質上與嵌入式記憶體之水平橫截面豎直重疊。又，在此實例中，兩個晶粒205與210經由諸如DBI製程之直接結合製程面對面安裝。在其他具體實例中，此等兩個晶粒可經面對背或背對背安裝。
如圖 2 中所展示，許多z軸連接件150跨越結合兩個IC晶粒205及210之直接結合層，以便建立多核心處理器250與嵌入式記憶體255之間的許多信號路徑。當DBI製程用以結合兩個晶粒205及210時，z軸連接件可在1,000個連接件/mm2 至1,000,000個連接件/mm2 之範圍內。因而，DBI z軸連接件允許在多核心處理器250與嵌入式記憶體255之間界定大量信號路徑。
DBI z軸連接件150亦支援極快速信號路徑，此係因為DBI連接件典型地極短（例如，0.2 μm至2 μm）。信號路徑之總長度典型地亦係短的，此係因為信號路徑大部分豎直。信號路徑常常依賴於互連線（在互連層上）及通孔（在互連層之間）來連接處理器250及嵌入式記憶體255之節點。然而，信號路徑大部分豎直，此係因為其常常連接在同一的近z橫截面中的節點。鑒於DBI連接件極短，豎直信號路徑之長度主要考慮晶粒205及210之互連層的高度，其典型地為單數位至低雙數位微米（例如，豎直信號路徑典型地在10至20 μm長之範圍內）。
由於z軸連接件提供多核心處理器250與嵌入式記憶體255之間的短、快速且充足的連接件，因此其允許嵌入式記憶體255替換現今通常用於使用多核心處理器之裝置中的許多外部記憶體。換言之，豎直地堆疊之IC晶粒之間的穩固z軸連接件實現下一代系統單晶片（SoC）架構，該些架構組合最快多核心處理器之計算能力與替換外部記憶體之大容量嵌入式記憶體。
為較佳地說明此情形，圖 3 說明多核心處理器現今通常如何用於許多裝置中。如所展示，裝置305中之多核心處理器350典型地經由外部I/O介面355（諸如，雙資料速率（DDR）介面）與裝置305之多個外部記憶體310通信。如進一步展示，多核心處理器具有多個一般處理核心352及形成處理器350之圖形處理單元356的一或多個圖形處理核心354。
處理核心中之每一者具有其自身的1階（L1）快取記憶體362以儲存資料。又，多個2階（L2）快取記憶體364用以允許不同處理核心儲存其資料以供其自身及其他核心存取。一或多個3階（L3）快取記憶體366亦用以儲存自外部記憶體310擷取之資料及將資料供應至外部記憶體310。不同核心經由仲裁器368存取L2及L3快取記憶體。如所展示，I/O介面355用以擷取用於L3快取記憶體366以及處理核心352及354之資料。L1快取記憶體典型地具有比L2快取記憶體快之存取時間，該L2快取記憶體又具有常常比L3快取記憶體快之存取時間。
I/O介面消耗大量功率且亦具有有限的I/O能力。常常，I/O介面必須將輸出資料及輸入資料串列化及解串列化，其消耗功率且亦限制多核心處理器輸入/輸出。又，圖 3 中所說明之架構需要足夠佈線以在多核心處理器之各種組件與I/O介面之間投送信號。
藉由用在同一IC封裝中與多核心處理器250豎直地堆疊之一或多個嵌入式記憶體255替換外部記憶體來改良功率消耗、佈線及處理器之I/O瓶頸。此配置顯著地減小在多核心處理器250與其外部記憶體（在圖 2 中其係嵌入式記憶體255）之間攜載信號所需的導線之長度。此佈線之長度現係低的數微米而非數毫米。此係線長之100至1000倍改良。
線長之減小允許圖 2 之3D處理器200具有比圖 3 之現今設計低得多的功率消耗。3D處理器之堆疊設計亦消耗少得多的功率，此係因為其使用嵌入式記憶體255與多核心處理器250之間的充足的短z軸連接件而放棄了外部記憶體310與多核心處理器350之間的低輸送量、高功率消耗I/O介面。3D處理器200仍需要其晶粒（例如，第一晶粒205、第二晶粒210或另一堆疊晶粒，圖中未示）中之一者上的I/O介面，但此處理器200不需要依賴於I/O介面來大量輸入資料以供消耗，此係因為大量資料（例如，多於200 MB、500 MB、1 GB等）可儲存於嵌入式記憶體255中。
3D處理器200（圖 2 ）之堆疊設計亦由於需要較少I/O介面電路及將I/O介面電路257置放於第二晶粒210上而減小多核心處理器之大小。在其他具體實例中，I/O介面電路257在第一晶粒205上，但係較少及/或較小電路。在另外其他具體實例中，I/O介面電路置放在與第一晶粒及第二晶粒堆疊之第三晶粒上，如下文進一步所描述。
3D處理器200之堆疊設計亦釋放使用多核心處理器之裝置中的空間，此係因為其將外部記憶體中之一些移至與多核心處理器相同之IC晶片外殼中。可係與多核心處理器250堆疊之嵌入式記憶體255的記憶體之實例包括任何類型的記憶體，諸如靜態隨機存取記憶體（SRAM）、動態隨機存取記憶體（DRAM）、磁阻式隨機存取記憶體（MRAM）、三態內容可定址隨機存取記憶體（TCAM）、NAND快閃記憶體、NOR快閃記憶體、電阻式隨機存取記憶體（RRAM）、相變隨機存取記憶體（PCRAM）等。
儘管圖 2 說明第二晶粒210上之一個嵌入式記憶體，但在一些具體實例中，多個嵌入式記憶體界定於第二晶粒210上，同時多個嵌入式記憶體界定於與含有多核心處理器250之第一晶粒205豎直地堆疊的兩個或多於兩個晶粒上。在使用多個不同嵌入式記憶體之一些具體實例中，不同嵌入式記憶體皆屬於相同類型，而在其他具體實例中，不同嵌入式記憶體係不同類型（例如，一些係SRAM，而其他係NAND/NOR快閃記憶體）。在一些具體實例中，不同嵌入式記憶體界定於同一IC晶粒上，而在其他具體實例中，不同嵌入式記憶體界定於不同IC晶粒上。
圖 2 說明在一些具體實例中，多核心處理器250如同其他多處理器核心具有類似之組件（例如，多個一般處理核心270；L1、L2及L3快取記憶體272、274及276；快取記憶體仲裁器278及280；圖形處理核心282等）。然而，在3D處理器200中，用於多核心處理器250之I/O介面電路257置放於第二晶粒205上，如上文所提及。
I/O電路257將資料自外部裝置及記憶體寫入至嵌入式記憶體255，且自嵌入式記憶體255讀取資料以用於外部裝置及記憶體。在一些具體實例中，I/O電路255亦可自外部裝置及記憶體擷取資料以用於L3快取記憶體，或自L3快取記憶體接收資料以用於外部裝置及記憶體，而資料不會首先通過嵌入式記憶體255。此等具體實例中之一些具有在L3快取記憶體與I/O電路257之間的直接豎直（z軸）匯流排。在此等或其他具體實例中，第一晶粒205亦包括I/O電路作為I/O電路255與L3快取記憶體276之間的介面，或作為L3快取記憶體276與外部裝置/記憶體之間的介面。
替代或結合將I/O電路置放在與多核心處理器之其餘部分不同的晶粒上，一些具體實例將多核心處理器之其他組件置放於不同IC晶粒上，該些不同IC晶粒置放於豎直堆疊中。舉例而言，圖 4 說明藉由豎直地堆疊三個晶粒405、410及415而形成的3D處理器400之實例，其中第一晶粒405包括多核心處理器之多個處理器核心422及424，第二晶粒410包括用於處理核心之L1至L3快取記憶體426、428及430，且第三晶粒415包括I/O電路435。在此實例中，第一晶粒405與第二晶粒410經面對面安裝（例如，經由直接結合製程，諸如DBI製程），而第二晶粒410與第三晶粒415經背對面安裝。
在此實例中，處理器核心在四個核心之兩個集合432及434中。如所展示，第一晶粒405上之每一核心（1）與第二晶粒410上之彼核心的L1快取記憶體426重疊，（2）與第二晶粒410上的由同一四核心集合432或434中之其他三個核心共用的一個L2快取記憶體428重疊，且（3）與第二晶粒410上之L3快取記憶體430重疊。在一些具體實例中，許多z軸連接件（例如，DBI連接件）建立每一核心與其所重疊之每一L1、L2或L3快取記憶體之間的許多信號路徑。此等信號路徑亦藉由第一晶粒及第二晶粒之互連層上的互連區段及互連層之間的通孔建立。
在一些具體實例中，快取記憶體（例如，L2快取記憶體428及L3快取記憶體430）中之一些或全部係可藉由不同核心同時存取之多埠記憶體。在一些具體實例中，快取記憶體中之一或多者包括仲裁（例如，控制及調節）不同處理核心對記憶體之同時及在時間上衝突的存取的快取記憶體仲裁器電路。如所展示，3D處理器400亦包括第一晶粒405上之處於兩個四核心集合432與434之間的一個L2快取記憶體436，以便允許在處理器核心之此等集合之間共用資料。在一些具體實例中，L2快取記憶體436包括快取記憶體仲裁器電路（圖中未示）。在其他具體實例中，3D處理器400不包括L2快取記憶體436。在此等具體實例中之一些中，不同處理器核心集合432及434經由L3快取記憶體430共用資料。
L3快取記憶體430儲存供所有處理核心422及424存取之資料。此資料中之一些係藉由界定於第三晶粒415上之I/O電路435自外部記憶體（亦即，在3D處理器400外部之記憶體）擷取。在一些具體實例中，第三晶粒415與第二晶粒面對背安裝。為進行此安裝，界定穿過第二晶粒之基板的TSV 460，且此等TSV電連接（直接或經由界定於第二晶粒之背側上的互連區段）至直接結合連接件，該些直接結合連接件將第二晶粒之背側連接至第三晶粒之前側（亦即，連接至第三晶粒之前側上的頂部互連層）。如圖 5 中所展示，在面對面結合第一晶粒與第二晶粒之後但在將第三晶粒面對背安裝至第二晶粒之前，第二晶粒之背側經由薄化製程而薄化。此薄化允許穿過第二晶粒之基板的TSV較短。TSV之較短長度又允許TSV具有較小橫截面及較小間距（亦即，至相鄰TSV之較小中心間距離），其藉此改良其密度。
第二晶粒410與第三晶粒415之間的大多數信號路徑極短（例如，典型地在10至20 μm長之範圍內），此係因為其大部分在豎直方向上橫穿經薄化之第二晶粒之基板及第三晶粒之互連層，該些互連層具有相對較低高度。在一些具體實例中，大量短的豎直信號路徑界定於第二晶粒410上之L3快取記憶體430與第三晶粒415上之I/O電路435之間。此等信號路徑使用（1）第三晶粒415之頂部互連層與第二晶粒410之背側之間的直接結合連接件、（2）穿過第二晶粒之基板的TSV 460，及（3）第二晶粒及第三晶粒之互連層之間及互連層上之互連區段之間的通孔。此等信號路徑之數目及短長度允許I/O電路快速地寫入至L3快取記憶體及自L3快取記憶體讀取。
第一晶粒405與第二晶粒410之間的信號路徑使用（1）第一晶粒405及第二晶粒410之頂部互連層之間的直接結合連接件，及（2）第一晶粒405及第二晶粒410之互連層之間及互連層上之互連區段之間的通孔。第一晶粒405與第二晶粒410之間的大多數此等信號路徑亦極短（例如，典型地在10至20 μm長之範圍內），此係因為其大部分在豎直方向上橫穿第一晶粒及第二晶粒之互連層，該些互連層具有相對較低高度。在一些具體實例中，大量短的豎直信號路徑界定於第一晶粒405上之處理核心與其相關聯之L1至L3快取記憶體之間。
在一些具體實例中，處理器核心使用此等快速且充足的信號路徑以執行大的資料位元集合至L1至L3快取記憶體之快速寫入及該些資料位元集合自該些快取記憶體之快速讀取。處理器核心接著基於此等較大資料集執行其操作（例如，其指令提取、指令解碼、算術邏輯及資料寫回操作），此又允許該些處理核心更迅速地執行更複雜指令集及/或執行較小指令集。
圖 6 說明一些具體實例之另一3D處理器600。此處理器600組合圖 2 之3D處理器200的特徵與圖 4 之3D處理器400的特徵。具體而言，如同處理器400，處理器600將多個處理器核心422及424置放於第一晶粒605上，將L1至L3快取記憶體426、428及430置放於第二晶粒610上，且將I/O電路435置放於第三晶粒615上。然而，如同處理器200，處理器600亦具有含有嵌入式記憶體622之一個晶粒。此嵌入式記憶體界定於第四晶粒620上，該第四晶粒置放於第二晶粒610與第三晶粒615之間。
在圖 6 中，第一晶粒605與第二晶粒610經面對面安裝（例如，經由直接結合製程，諸如DBI製程），第四晶粒620與第二晶粒610經面對背安裝，且第三晶粒615與第四晶粒620經面對背安裝。為進行面對背安裝，界定穿過第二晶粒及第三晶粒之基板的TSV 460。穿過第二晶粒610之TSV電連接（直接或經由界定於第二晶粒之背側上的互連區段）至將第二晶粒610之背側連接至第四晶粒620之前側的直接結合連接件，而穿過第四晶粒620之TSV電連接（直接或經由界定於第二晶粒之背側上的互連區段）至將第四晶粒620之背側連接至第三晶粒615之前側的直接結合連接件。
為允許此等TSV較短，在面對面結合第一晶粒與第二晶粒之後但在將第四晶粒620面對背安裝至第二晶粒610之前，第二晶粒之背側經由薄化製程而薄化。類似地，在面對面安裝第四晶粒620與第二晶粒610之後但在將第三晶粒615面對背安裝至第四晶粒620之前，第四晶粒620之背側經由薄化製程而薄化。再次，TSV之較短長度允許TSV具有較小橫截面及較小間距（亦即，至相鄰TSV之較小中心間距離），其藉此改良其密度。
如在圖 4 中，圖 6 中之L3快取記憶體430儲存供所有處理核心422及424存取之資料。然而，在圖 6 中，L3快取記憶體不連接至I/O電路435，而是經由豎直信號路徑連接至第四晶粒上之嵌入式記憶體622。在此設計中，嵌入式記憶體622經由豎直信號路徑連接至第三晶粒615上之I/O電路435。在一些具體實例中，藉由z軸直接結合連接件及TSV以及互連層上之互連區段及互連層之間的通孔建立第二晶粒610與第四晶粒620之間及第四晶粒620與第三晶粒615之間的豎直信號路徑。大多數此等信號路徑極短（例如，典型地在10至20 μm長之範圍內），此係因為其大部分豎直且經薄化基板及其相關聯互連層之高度相對較低。
在一些具體實例中，如同圖 2 之嵌入式記憶體255，嵌入式記憶體622係大容量記憶體（例如，大於200 MB、500 MB、1 GB等）。因而，在一些具體實例中，嵌入式記憶體可替換現今通常用於使用多核心處理器之裝置中的一或多個外部記憶體。嵌入式記憶體622之實例包括SRAM、DRAM、MRAM、NAND快閃記憶體、NOR快閃記憶體、RRAM、PCRAM等。在一些具體實例中，兩個或多於兩個不同類型的嵌入式記憶體界定於包括一或多個晶粒之晶粒堆疊中之一個晶粒或多個晶粒上，多核心處理器界定於該一或多個晶粒上。
經由許多短的豎直信號路徑，嵌入式記憶體622自I/O電路435接收資料且將資料供應至I/O電路。經由此等信號路徑，I/O電路435將資料自外部裝置及記憶體寫入至嵌入式記憶體622，且自嵌入式記憶體622讀取資料以用於外部裝置及記憶體。在一些具體實例中，I/O電路435亦可自外部裝置及記憶體擷取資料以用於L3快取記憶體，或自L3快取記憶體接收資料以用於外部裝置及記憶體，而資料不會首先通過嵌入式記憶體622。此等具體實例中之一些具有在L3快取記憶體與I/O電路435之間的直接豎直（z軸）匯流排。在此等或其他具體實例中，第二晶粒610及/或第四晶粒620亦包括I/O電路作為I/O電路435與L3快取記憶體430之間的介面，或作為L3快取記憶體430與外部裝置/記憶體之間的介面。
圖 7 說明一些具體實例之又一3D處理器700。此處理器700相同於圖 6 之處理器600，惟該處理器在第二晶粒710上僅具有兩層快取記憶體L1及L2除外，該第二晶粒面對面安裝於具有八個處理器核心722之第一晶粒705上。如所展示，每一L1快取記憶體726僅與一個核心722重疊。不同於L1快取記憶體726，L2快取記憶體728在所有核心722間共用且與核心722中之每一者重疊。在一些具體實例中，每一核心經由以下各者連接至與其重疊的每一L1或L2快取記憶體：（1）連接晶粒705及721之頂部互連層的許多z軸DBI連接件，及（2）將信號自此等DBI連接件攜載至晶粒705及710之其他金屬及基板層的互連件及通孔。在一些具體實例中，DBI連接件允許快取記憶體與核心之間的資料匯流排比快取記憶體與核心之間的傳統資料匯流排寬得多且快得多。
在一些具體實例中，L1快取記憶體係藉由比用以形成L2快取記憶體之記憶體更快速地被存取（亦即，具有更快讀取或寫入時間）的記憶體形成。在一些具體實例中，每一L1快取記憶體726僅由一組記憶體構成，而在其他具體實例中，其由若干組記憶體構成。類似地，在一些具體實例中，L2快取記憶體728僅由一組記憶體構成，而在其他具體實例中，其由若干組記憶體構成。又，在一些具體實例中，L1快取記憶體726及/或L2快取記憶體728比傳統的L1及L2快取記憶體更密集，此係因為其使用z軸DBI連接件將其信號提供至重疊核心722及自該些重疊核心接收其信號。在一些具體實例中，L1快取記憶體726及L2快取記憶體728比傳統的L1及L2快取記憶體大得多，此係因為其界定於另一晶粒而非界定有核心之晶粒上，且因此對其置放之空間限制及其在晶片上消耗之空間量較少。
其他具體實例使用另外其他架構用於3D處理器。舉例而言，一些具體實例使用與四個核心（例如，四個左方核心726及四個右方核心726）或兩個核心（例如，四對垂直對準核心722中之一者）重疊的兩個或四個L2快取記憶體，而非僅使用一個L2快取記憶體728。圖 8 說明一些具體實例之另一3D處理器800。此處理器800相同於圖 7 之處理器700，惟其不具有L2快取記憶體728除外。代替此L2快取記憶體，處理器900具有晶粒810上之晶片上網路（NOC） 8028，該晶粒經由DBI結合製程面對面安裝至晶粒705。
在一些具體實例中，NOC 828係核心722通信所經由的介面。此介面包括一或多個匯流排及相關聯之匯流排電路系統。在一些具體實例中，NOC 828亦將每一核心以通信方式連接至與其他核心重疊的L1快取記憶體。經由此NOC，第一核心可存取由第二核心儲存在與第二核心重疊之L1快取記憶體中的資料。又，經由此NOC，第一核心在一些具體實例中可將資料儲存在與第二核心重疊之L1快取記憶體中。在一些具體實例中，L1及L2快取記憶體與每一核心722重疊，且NOC 828將核心連接至其他核心之L2快取記憶體，但不連接至此等核心之L1快取記憶體。在其他具體實例中，NOC 828將核心連接至與其他核心重疊之L1及L2快取記憶體兩者，以及連接至其他核心。
圖 9 說明一些具體實例之又一3D處理器900。此處理器900相同於圖 4 之處理器400，惟其針對六個中央處理單元（CPU）核心922中之每一者在晶粒910僅具有一個L1快取記憶體932且針對兩個圖形處理單元（GPU）核心924中之每一者具有一個L1快取記憶體934除外，該些核心界定於經由DBI結合製程面對面安裝至晶粒910之晶粒905上。處理器900不使用第2層及第3層快取記憶體，此係因為處理器使用大容量L1快取記憶體用於其CPU及GPU核心。L1快取記憶體可大於傳統的L1快取記憶體，此係因為其界定於另一晶粒上而非界定有核心之晶粒上，且因此對其置放之空間限制及其在晶片上消耗之空間量較少。
在圖 9 中，處理器900具有其界定於面對背安裝於晶粒910上之第三晶粒415上的I/O介面。在其他具體實例中，處理器900不包括第三晶粒415，而僅包括第一晶粒905及第二晶粒910。在此等具體實例中之一些中，處理器900之I/O介面界定於第一晶粒905及/或第二晶粒910上。又，在其他具體實例中，跨越多個CPU核心922及/或多個GPU核心924共用一個L1快取記憶體932。
圖 10 說明一些具體實例將執行連續計算之兩個計算電路置放於不同堆疊晶粒上。計算電路係接收多位元值作為輸入且基於所接收之輸入計算多位元值作為輸出的電路。在圖 10 中，一個計算電路1015界定於第一晶粒1005上，而另一計算電路1020界定於第二晶粒1010上。
第一晶粒與第二晶粒經由直接結合製程（例如，DBI製程）面對面安裝。此安裝界定兩個晶粒1005與1010之間的許多z軸連接件。連同兩個晶粒之互連層上之互連線及互連層之間的通孔，z軸連接件界定兩個計算電路1015與1020之間的許多豎直信號路徑。此等豎直信號路徑係短的，此係因為其大部分在豎直方向上橫穿相對較短之晶粒互連層。由於此等豎直信號路徑極短，因此其係連接兩個計算電路1015及1020之極快並列路徑。
在圖 10 中，第一計算電路1015接收多位元輸入值1030且基於此輸入值計算多位元輸出值1040。在一些具體實例中，多位元輸入值1030及/或輸出值1040係大位元值，例如32個位元、64個位元、128個位元、256個位元、512個位元、1024個位元等。經由此等兩個計算電路之間的豎直信號路徑，第一計算電路1015提供其多位元輸出值1040作為至計算電路1020之輸入值。基於此值，計算電路1020計算另一多位元輸出值1045。
在給定第一計算電路1015與第二計算電路1020之間的大量豎直信號路徑的情況下，可在此等兩個電路1015及1020之間傳送大量位元而不需要使用串列化及解串列化電路。豎直信號路徑之數目及所交換資料之大小亦允許每一時脈循環執行更多計算。因為此等豎直信號路徑之短長度，兩個電路1015及1020可在一個時脈循環內交換資料。當兩個計算電路置放於一個晶粒上時，因為兩個電路之間的距離及/或壅塞，有時可採用8個或多於8個時脈循環來將信號自一個電路提供至另一電路。
在一些具體實例中，兩個晶粒1005及1010上之兩個重疊計算電路係多核心處理器之不同核心。圖 11 說明具有在不同晶粒上之重疊處理器核心的高效能3D處理器1100之實例。在此實例中，兩個晶粒1105與1110經由直接結合製程（例如，DBI製程）面對面安裝。第一晶粒1105包括第一處理器核心1112，而第二晶粒1110包括第二處理器核心1114。
第一晶粒1105亦包括用於第二晶粒1110上之第二核心1114的L1快取記憶體1116，以及用於核心1112及1114兩者之L2快取記憶體1122及L3快取記憶體1126。類似地，第二晶粒1110亦包括用於第一晶粒1105上之第一核心1112的L1快取記憶體1118，以及用於核心1112及1114兩者之L2快取記憶體1124及L3快取記憶體1128。如所展示，每一核心完全與其對應的L1快取記憶體重疊，且經由許多豎直信號路徑連接至其L1快取記憶體，該些豎直信號路徑部分地由晶粒1105及1110之兩個頂部互連層之間的z軸連接件界定。如上文所提及，此等豎直信號路徑亦由（1）每一晶粒之互連層之間的通孔及/或（3）每一晶粒之互連層上的互連區段界定。
一個晶粒上之每一核心亦與另一晶粒上之一個L2快取記憶體及一個L3快取記憶體重疊，且定位成接近其自身晶粒上之另一L2快取記憶體及另一L3快取記憶體。每一L2及L3快取記憶體1122至826可由每一核心1112或1114存取。每一核心經由許多豎直信號路徑存取重疊的L2或L3快取記憶體，該些豎直信號路徑部分地由以下各者界定：晶粒1105及1110之兩個頂部互連層之間的z軸連接件；及（1）每一晶粒之互連層之間的通孔；及/或（3）每一晶粒之互連層上的互連區段。
每一核心亦可經由信號路徑存取其自身晶粒上之L2或L3快取記憶體，該些信號路徑由其自身晶粒之互連層之間的通孔及互連層上之互連區段界定。在一些具體實例中，當每一核心與其自身晶粒上之L2或L3快取記憶體之間需要額外信號路徑時，每一核心亦經由信號路徑連接至此L2或L3快取記憶體，該些信號路徑不僅由其自身晶粒之互連層之間的通孔及互連層上之互連區段界定，而且由另一晶粒之互連層之間的通孔及互連層上之互連區段界定。
然而，其他具體實例不使用橫穿另一晶粒之互連層的信號路徑來將核心與其自身晶粒上之L2快取記憶體或L3快取記憶體連接，此係因為此等信號路徑可具有不同於此核心與此快取記憶體之間的僅使用核心自身晶粒之互連層的信號路徑的延遲（亦即，較大延遲）。另一方面，在給定z軸連接件之極短長度的情況下，其他具體實例在信號路徑延遲之差極小（相較於僅使用核心晶粒之互連層的信號路徑之速度）時使用經由另一晶粒之互連層（例如，經由其頂部互連層）而界定的信號路徑。
圖 11 中所說明之3D架構顯著增加每一核心1112或1114與其對應的L1、L2及L3快取記憶體之間的連接件（穿過豎直信號路徑）之數目。由於此增加，每一核心1112或1114擷取資料位元之大得多的集合，且利用資料位元之此等更大集合更快速地執行更複雜的操作。在一些具體實例中，每一核心在其管線中使用更寬的指令及資料匯流排，此係因為其可自重疊記憶體擷取更寬指令及資料。在此等或其他具體實例中，每一核心具有並列地執行更多操作之更多管線，此係因為該核心可自重疊記憶體擷取更多指令及資料位元。
在一些具體實例中，一個晶粒上之每一核心僅使用另一晶粒上之L2快取記憶體或L3快取記憶體（亦即，僅使用與該核心豎直地重疊之L2或L3快取記憶體），以便利用其與重疊L2快取記憶體之間的大量豎直信號路徑。在此等具體實例中之一些中，每一核心儲存每一資料之冗餘複本，每一核心將該資料儲存在界定於該核心之自身晶粒上的對應快取記憶體中（例如，在另一L2快取記憶體中）之其自身重疊快取記憶體（例如，其自身重疊L2快取記憶體）中，使得資料亦可用於另一核心。在此等具體實例中之一些中，每一核心經由信號路徑到達其自身晶粒上之快取記憶體，該些信號路徑不僅經由該核心之晶粒上的互連線及通孔界定，而且經由另一晶粒之互連線及通孔界定。
圖 12 說明高效能3D處理器1200之另一實例，該高效能3D處理器具有在一個晶粒上的與另一晶粒上之快取記憶體重疊的處理器核心。在此實例中，兩個晶粒1205與1210經由直接結合製程（例如，DBI製程）面對面安裝。第一晶粒1205包括第一處理器核心1212，而第二晶粒1210包括第二處理器核心1214。第一晶粒1205包括用於界定於第二晶粒1210上之第二處理器核心1214的L1快取記憶體1216，而第二晶粒1210包括用於界定於第一晶粒1205上之第一處理器核心1212的L1快取記憶體1218。
在此實例中，一個晶粒上之每一L1快取記憶體的橫截面與另一晶粒上之對應核心的橫截面完全重疊。此情形確保用於在每一核心與其對應的L1快取記憶體之重疊區中界定z軸連接件（例如，DBI連接件）的最大區。此等z軸連接件極短且因此可用以界定每一核心與其對應的L1快取記憶體之間的極快匯流排。又，當使用高密度z軸結合時（例如，當使用DBI時），此z軸匯流排可係寬的，且其可完全界定於核心及其L1快取記憶體之x-y橫截面內，如下文進一步所描述。藉由完全包含於此橫截面內，z軸匯流排將不會消耗圍繞核心及其L1快取記憶體之配線資源。又，此匯流排之速度及寬度允許匯流排具有極高的輸送量頻寬，其極佳地補充L1快取記憶體之高速。
如圖 1 2中所展示，3D處理器1200針對同一晶粒上之每一核心界定一L2快取記憶體，該核心界定於該晶粒上。在一些具體實例中，每一核心可經由z軸連接件存取另一核心之L2快取記憶體，該些z軸連接件係經由兩個IC晶粒之面對面結合而建立。又，由於L1快取記憶體之大小，3D製程1200在一些具體實例中不使用L3快取記憶體。
在一些具體實例中，多處理器核心之處理器核心的不同組件置放於不同晶粒上。圖 13 說明3D處理器1300之實例，該3D處理器具有在兩個面對面安裝之晶粒1305及1310上之處理器核心的不同部分。在此實例中，第一晶粒1305包括多個管線1390，其中每一管線具有指令提取（IF）單元1312、指令解碼單元1314、執行單元1316及寫回單元1318。第二晶粒包括指令記憶體1322以及資料暫存器及記憶體1324。
如所展示，第二晶粒上之指令記憶體1322與第一晶粒1305上之IF單元1312重疊。又，第二晶粒上之資料暫存器及記憶體1324與執行單元1316及寫回單元重疊。許多豎直信號路徑藉由以下各者界定於重疊的核心組件之間：晶粒1305及1310之兩個頂部互連層之間的z軸連接件；及（1）每一晶粒1305或1310之互連層之間的通孔；及/或（2）每一晶粒之互連層上的互連區段。
經由豎直信號路徑，每一IF單元1312自指令記憶體擷取指令且將所擷取之指令提供至其指令解碼單元1314。此解碼單元解碼其接收之每一指令且將經解碼指令供應至其執行單元以執行。經由豎直信號路徑，每一執行單元自資料暫存器及記憶體1324接收其執行所接收指令所需的運算元，且將其執行結果提供至其寫回單元1318。經由豎直信號路徑，每一寫回單元1318將執行結果儲存於資料暫存器及記憶體1324中。其他具體實例使用其他架構在兩個不同晶粒之間分割處理器核心。舉例而言，一些具體實例將指令解碼單元1314及執行單元1316與指令提取單元1312及寫回單元1318置放於不同層上。另外其他具體實例使用其他配置在不同晶粒之間分割處理器核心。此等或其他具體實例將處理器核心之不同ALU或同一ALU之不同部分置於豎直地堆疊之不同晶粒上（例如，經由DBI結合製程面對面安裝之兩個晶粒上）。
如上文所提及，使用DBI連接件來連接豎直地堆疊之兩個晶粒上的重疊連接區係有利的，此係因為DBI允許連接件密度遠大於其他z軸連接方案。圖 14 呈現說明此情形之實例。此圖展示第一晶粒1405上之計算電路1415，該計算電路與豎直地堆疊於第一晶粒1405上方之第二晶粒1410上之記憶體電路1420重疊。計算電路可係任何類型之計算電路（例如，處理器核心、處理器管線計算單元、神經網路神經元、邏輯閘、加法器、乘法器等），且記憶體電路可係任何類型之記憶體電路（例如，SRAM、DRAM、非揮發性記憶體、快取記憶體等）。
在此實例中，兩個電路1415及1420佔據其各別晶粒1405及1410（圖 14 中僅展示其基板表面）上之250×250微米的正方形區。又，在此實例中，100位元z軸匯流排1425界定於此等電路之間，其中術語匯流排在此實例中係指在此等兩個電路1415與1420之間交換的資料及控制信號（在其他實例中，匯流排可僅包括資料信號）。圖 14 說明當TSV用以界定此z軸匯流排1425時，此匯流排將在每一晶粒消耗為彼晶粒上之任一電路之大小的至少2.5倍大的區1435。此係因為TSV具有40微米間距。對於TSV連接件，兩個晶粒1405及1410將係前後安裝的，其中TSV穿過兩個晶粒中之一者的基板。
另一方面，當兩個晶粒經由安裝面對面結合且DBI連接件用以界定100位元z軸匯流排1425時，DBI匯流排之橫截面1430可包含於兩個電路1415及1420在其各別晶粒上之佔據區（亦即，基板區）內。具體而言，假定DBI連接件具有2微米間距，則100個DBI連接件可適配小至20×20微米的正方形，此係因為100個連接件可界定為10×10陣列，其中每一連接件與其相鄰連接件具有2微米的最小中心間間隔。藉由包含於電路1415及1420之佔據區內，DBI連接件典型地將不消耗晶粒1405及1410上的超出已由該些電路消耗之部分的任何寶貴的配線空間。在一些具體實例中，DBI連接件可具有範圍為小於1微米（例如，0.2或0.5微米）至5微米之間距。
隨著匯流排1425中之位元數增加，由TSV連接件所消耗之空間量與由DBI連接件所消耗之空間量之間的差變得甚至更明顯。舉例而言，當在兩個電路1415與1420之間交換3600個位元時，60×60 TSV陣列將需要最小為2400×2400微米的區（DBI間距為40微米），而60×60 DBI陣列將需要最小為120×120的區（DBI間距為2微米）。換言之，TSV將具有比DBI連接件之佔據區大至少400倍的佔據區。當在某些計算環境（例如，機器訓練之神經網路中）執行計算（例如，點積計算）時，在記憶體電路與計算電路之間交換大量位元係相當常見的。此外，DBI連接件之密度允許重疊的計算電路與記憶體電路之間的極大頻寬（例如，在高的十億位元組或萬億位元組範圍內）。
DBI連接之密度亦有利於連接豎直地堆疊之兩個晶粒上的重疊電路區。圖 15 呈現說明此情形之實例。此圖展示兩個豎直地堆疊之晶粒1505及1510上的兩個重疊之計算電路1515及1520。該些電路中之每一者佔據其對應晶粒之基板上的250×250微米的正方形，且可係任何類型之計算電路（例如，處理器核心、處理器管線計算單元、神經網路神經元、邏輯閘、加法器、乘法器等）。
如同圖 14 中之實例，圖 15 中之實例展示當使用DBI連接件（亦即，當兩個晶粒1505與1510經由DBI面對面安裝）且DBI連接件具有2微米間距時，兩個電路1515與1520之間的100位元匯流排1525可包含於區1530中，該區係可完全包含於電路之佔據區內的20×20微米正方形。另一方面，當使用TSV連接件時（例如，當兩個晶粒經面對背安裝且使用TSV連接）時，100位元匯流排1525將消耗最小為400×400微米的正方形區1535，其大於計算電路1515及1520之佔據區。此較大佔據區將消耗額外的配線空間且將不如可藉由DBI連接件達成之較小佔據區有益。
高密度DBI連接件亦可用以減小藉由許多計算電路及其相關聯記憶體形成之電路之大小。DBI連接件亦可提供在計算電路與其相關聯記憶體之間具有極高頻寬的此較小電路。圖 16 呈現說明此等益處之實例。具體而言，其說明藉由將用於計算電路1615之記憶體1620移至第二晶粒1610來減小此等電路之陣列1600之大小，該第二晶粒經由DBI黏合製程與第一晶粒1605面對面安裝。在此實例中，說明計算電路之6×10陣列，但在其他實例中，該陣列可具有更大數目個電路（例如，多於100個電路，多於1000個電路）。又，在其他具體實例中，可按不同於陣列之配置來組織計算電路及其相關聯之記憶體電路。
計算電路1615及記憶體電路1620可係任何類型之計算處理電路及記憶體電路。舉例而言，在一些具體實例中，電路陣列1600係具有邏輯電路（例如，邏輯閘及/或查找表LUT）之陣列及記憶體電路之陣列的FPGA之部分，其中記憶體陣列中之每一記憶體對應於電路陣列中之一個邏輯電路。在其他具體實例中，計算電路1615係神經網路之神經元或神經元之乘法器累加器（MAC）電路。在此等具體實例中，記憶體電路1620儲存用於神經元或MAC電路之權重及/或輸入/輸出資料。在另外其他具體實例中，計算電路1615係GPU之處理電路，且記憶體電路儲存來自此等處理電路之輸入/輸出資料。
如圖 17 中所展示，現今在大多數單晶粒實施中，記憶體陣列典型地與電路陣列交錯。在圖 17 中之實例中，兩個交錯陣列之組合長度係X微米。為連接陣列中之同一行中的兩個電路，佈線將必須至少為X微米。但藉由將記憶體電路移至第二晶粒1610上，如圖 16 中所展示，同一行中之兩個電路可藉由X/2微米之最小佈線長度連接。
此外，因為界定用於將信號輸出至電路之共用周邊通道所消耗的空間減少，所以每一記憶體電路可具有儲存單元之較高密度，空間減少係因為此等輸出信號現可在z軸上橫越。又，藉由將記憶體電路移至第二IC晶粒1610上，更多配線空間可用於第一晶粒1605上之計算陣列1600中的計算電路之間及第二晶粒1610上之記憶體陣列1602中的記憶體電路之間的開放通道1650（在基板及金屬層上）。此額外配線空間使得更易於連接計算電路之輸出。在許多情況下，此額外配線空間允許此等互連件具有較短導線長度。在一些具體實例中，計算電路亦更易於對其他計算電路之記憶體電路讀取或寫入資料。在一些具體實例中，DBI連接件亦用以經由第二晶粒1610之金屬層投送信號，以便界定用於連接界定於第一晶粒1605上之計算電路1615的信號路徑（亦即，路線）。
DBI連接件之較高密度亦允許在完全包含於一對對應的記憶體及計算電路之佔據區內（亦即，由該對對應的記憶體及計算電路佔據的基板區內）的對應記憶體與計算電路之間界定較高數目個z軸連接件。如先前所提及，此等DBI連接件連接一個晶粒之頂部互連層與另一晶粒之頂部互連層，而一對記憶體及計算電路之間的剩餘連接件係藉由此等晶粒上之互連件及通孔建立。再次，當計算電路需要至其對應記憶體電路之寬匯流排（例如，128位元匯流排、256位元匯流排、512位元匯流排、1000位元匯流排、4000位元匯流排等）時，此方法將高度有益。一個此實例將係計算電路之陣列為需要自其對應的記憶體電路存取大量資料之神經元陣列時。
圖 18 及圖 19 說明展示高密度DBI連接件可如何用以減小計算電路之配置之大小的兩個實例，該計算電路由若干連續電路級形成，該些連續電路級中之每一者執行產生結果之計算，該結果經傳遞至另一電路級直至到達最終電路級。在一些具體實例中，計算電路之此配置可係加法器樹，其中該樹中之每一計算電路係一加法器。在其他具體實例中，配置中之電路係乘法累加（MAC）電路，諸如在神經網路中用以計算點積之彼等電路。
圖 1 8及圖 19 中之實例皆說明基於八個輸入值執行計算（例如，加法或乘法）之電路1800之一個實施。在一些具體實例中，每一輸入值係多位元值（例如，三十二位元值）。電路1800具有三級，其中第一級1802具有四個計算電路A至D，第二級1804具有兩個計算電路E及F，且第三級1806具有計算電路G。第一級1802中之每一計算電路基於兩個輸入值執行運算。在第二級1804中，計算電路E基於計算電路A及B之輸出執行計算，而計算電路F基於計算電路C及D之輸出執行計算。最後，第三級1806中之計算電路G基於計算電路E及F之輸出執行計算。
圖 18 說明電路1800在一個IC晶粒1805上之先前技術實施。在此實施中，計算電路A至G按以下順序配置成一列：A、E、B、G、C、F及D。如所展示，第一級計算電路A至D（1）自在平面y軸方向上處於上方及下方之電路（例如，記憶體電路或其他電路）接收其輸入，且（2）將其結果提供至計算電路E或F。計算電路E及F將其計算結果提供至在該列中間之計算電路G。自計算電路E及F之信號路徑相對較長且消耗附近的配線資源。隨著電路配置（例如，加法器或乘法樹）之大小增長，互連件之長度及壅塞變得更糟。舉例而言，為實施將100或1000個輸入值相加之加法器樹，在許多級中需要許多加法器，其迅速地導致長的大的資料匯流排在加法器之連續級之間輸送計算結果。
圖 19 說明顯著減小將計算電路E及F之輸出供應至計算電路G所需的連接件之大小的電路1800之新穎實施。如所展示，此實施在第一晶粒1910上界定計算電路A、B、E及G，同時在經由DBI黏合製程面對面安裝於第一晶粒1905上之第二晶粒1905上界定計算電路C、D及F。計算電路A、B、E及G界定於第一晶粒1910上的與第二晶粒1905上界定有計算電路C、D及F之區重疊的區中。
在此實施中，計算電路G在平面y方向上置放於計算電路E下方。在此位置處，計算電路G經由界定於晶粒1910上之短資料匯流排接收計算電路E之輸出，同時經由以下各者接收計算電路F之輸出：（1）連接晶粒1905及1910之頂部互連層上的重疊位置1950及1952的z軸DBI連接件；及（2）採用電路F之輸出作為電路G之輸入的此等晶粒上之互連件及通孔。在此實施中，將輸入提供至計算電路G之互連件極短。計算電路E及G彼此緊靠且因此信號路徑僅包括電路E與G之間的長度短的互連件及通孔。又，將計算電路F之輸出提供至計算電路G的互連件、通孔及z軸DBI連接件之長度極短。
因此，藉由在兩個晶粒1905與1910之間分散電路1800之配置，連續計算電路可置放成彼此靠近（此係因為額外尺寸，亦即z軸現可用於將電路置放成彼此靠近），此又允許在連續級之計算電路之間界定較短互連件。又，DBI連接件之高密度使得更易於在用以界定連續計算電路之區的橫截面內界定較大數目個z軸連接件（較大z軸資料匯流排所需的）。
計算電路配置可具有多於三級。舉例而言，大型加法器或MAC樹可具有更多級（例如，8級、10級、12級等）。為實施此等電路配置，一些具體實例（1）將計算電路劃分成接著界定於兩個或多於兩個豎直地堆疊之晶粒上的兩個或多於兩個群組，且（2）將電路之不同群組配置於此等晶粒上以最小化連接連續級中之計算電路所需的互連件之長度。
圖 20 呈現說明此點的實例。此實例展示對十六個多位元輸入值執行計算（例如，加法或乘法）的計算電路2000之一個實施。此電路包括圖 18 及圖 19 之計算電路1800的兩個版本2012及2014。第二版本中之計算電路被標記為電路H至N。此等版本中之每一者具有三級。此等兩個版本之輸出被提供至基於此等輸出執行計算之第四級計算電路O，如所展示。
為實施四級電路2000，兩個版本2012及2014具有反轉佈局。此係因為計算電路A、B及E（對第一版本2012之前四個輸入進行運算）界定於IC晶粒2010上，而計算電路H、I及L（對第二版本之前四個輸入進行運算）界定於IC晶粒2005上。類似地，計算電路C、D及F（對第一版本2012之接下來四個輸入進行運算）界定於IC晶粒2005上，而計算電路J、K及M（對第二版本之接下來四個輸入進行運算）界定於IC晶粒2010上。又，第一版本之第三級電路G界定於IC晶粒2010上，而第三級電路N界定於IC晶粒2005上。第四級聚集電路O亦界定於IC晶粒2010上。最後，第二版本2014在x軸方向上置放於第一版本右方。
第二版本2014相對於第一版本之此總體反轉配置確保將第三級計算電路G及N之輸出提供至第四級計算電路O所需的互連件之長度係短的。此係因為如同計算電路E、F及G，計算電路L、M及N置放於附近及/或重疊位置中，此允許此等三個電路L、M及N經由短的DBI連接件而連接，且大部分豎直信號路徑藉由小的平面互連件加上若干通路連接件促成。此配置亦將計算電路G、N及O置放於附近及/或重疊位置中，此同樣允許該些電路經由短的DBI連接件而連接，且大部分豎直信號路徑藉由小的平面互連件加上若干通路連接件促成。
圖 21 說明使用3D IC 2100（如3D IC 210、200、400、600至900中之任一者）的裝置2102。在此實例中，3D IC 2100係藉由兩個面對面安裝之IC晶粒2105及2110形成，該兩個晶粒在其間具有許多直接結合連接件2115。在其他實例中，3D IC 2100包括三個或多於三個豎直地堆疊之IC晶粒。如所展示，3D IC晶粒2100包括將此IC在晶粒囊封於安全外殼2125中的罩蓋2150。一或多個TSV及/或互連層2106界定於晶粒2110之背側上，以將3D IC連接至球狀柵格陣列2120（例如，微型凸塊陣列），該球狀柵格陣列允許此3D IC安裝於裝置2102之印刷電路板2130上。裝置2102包括其他組件（圖中未示）。在一些具體實例中，此等組件之實例包括一或多個記憶體儲存器（例如，半導體或磁碟儲存器）輸入/輸出介面電路、一或多個處理器等。
在一些具體實例中，第一晶粒2105及第二晶粒2110係圖 1 至圖 2 、圖 4 、圖 6 至圖 16 及圖 19 至圖 20 中之任一者中所展示的第一晶粒及第二晶粒。在此等具體實例中之一些中，第二晶粒2110經由球狀柵格陣列接收資料信號，且經由互連層上之互連線及互連層之間的通孔將所接收之信號投送至第一晶粒及第二晶粒上之I/O電路。當此等資料信號需要橫越至第一晶粒時，此等信號橫穿跨越面對面結合層之z軸連接件。
圖 22 提供藉由安裝於球狀柵格陣列2240上之兩個面對面安裝之IC晶粒2205及2210形成的3D晶片2200之另一實例。在此實例中，第一晶粒2205及第二晶粒2210經由直接結合連接件（例如，DBI連接件）面對面連接。如所展示，界定穿過第二晶粒2210之若干TSV 2222。此等TSV電連接至第二晶粒2210之背側上的互連件/襯墊，多個互連件層級界定於該第二晶粒上。
在一些具體實例中，第二晶粒2210之背側上的互連件產生用於界定3D晶片2200之一或多個系統層級電路（亦即，第一晶粒2205及第二晶粒2210之電路）的信號路徑。系統層級電路之實例係電源電路、時脈電路、資料I/O信號、測試電路等。在一些具體實例中，作為系統層級電路（例如，電源電路等）之部分的電路組件界定於第二晶粒2210之前側上。電路組件可包括主動組件（例如，電晶體、二極體等）或被動/類比組件（例如，電阻器、電容器（例如，解耦電容器）、電感器、濾波器等。
在一些具體實例中，用於將此等電路組件互連以形成系統層級電路的佈線中之一些或全部界定於第二晶粒2210之背側上的互連層上。使用此等背側互連層實施3D晶片2200之系統層級電路會釋放第二晶粒2210之前側上的一或多個互連層以與第一晶粒2205共用其他類型之互連線。在一些具體實例中，背側互連層亦用以界定電路組件（例如，解耦電容器等）中之一些。如下文進一步所描述，在一些具體實例中，第二晶粒2210之背側亦可連接至第三晶粒之前側或背側。
在一些具體實例中，第二晶粒2210之背側上的層中之一或多者亦用以將此晶粒安裝至球狀柵格陣列2240，該球狀柵格陣列允許3D晶片2100安裝於印刷電路板上。在一些具體實例中，系統電路系統經由連接至第三晶粒之背側的球狀柵格陣列2240接收系統層級信號（例如，電源信號、時脈信號、資料I/O信號、測試信號等）中之一些或全部。
圖 23 說明一些具體實例用以產生圖 22 之3D晶片2200的製造製程2300。此圖將參看展示在製程之不同階段的兩個晶圓2405及2410的圖 24 至圖 27 進行解釋。一旦經切割，兩個晶圓便產生諸如晶粒2205及2210之兩個堆疊晶粒。即使圖 23 之製程2300在晶圓已安裝及處理之後將晶圓切割成晶粒，其他具體實例之製造製程亦至少針對晶圓中之一者在不同階段執行切割操作。具體而言，一些具體實例將第一晶圓2405切割成若干第一晶粒，該些第一晶粒各自在第二晶圓經切割成個別第二晶粒之前安裝於第二晶圓上。
如所展示，製程2300開始於（在2305處）在第一晶圓2405及第二晶圓2410之基板上界定組件（例如，電晶體），及在每一基板上方界定多個互連層以界定在每一晶粒上形成微電路（例如，閘）之互連件。在一些具體實例中，為在每一晶圓上界定此等組件及互連件，製程2300對每一晶圓執行多個IC製造操作（例如，薄膜沈積、圖案化、摻雜等）。圖 24 說明在已於第一晶圓2405及第二晶圓2410上界定組件及互連件之若干製造操作之後的此等晶圓。如所展示，第二晶圓2410之製造操作界定橫越第二晶圓2410之互連層且穿透此晶圓之基板2416之一部分的若干TSV 2412。
在第一晶圓及第二晶圓已經處理以界定其組件及互連件之後，製程2300經由諸如DBI製程之直接結合製程將第一晶圓2205與第二晶圓2210面對面安裝（在2310處）。圖 25 說明在已經由DBI製程面對面安裝之後的第一晶圓2405及第二晶圓2410。如所展示，此DBI製程產生第一晶圓2405與第二晶圓2410之間的數個直接結合連接件2426。
接下來，在2315處，製程2300在第二晶圓2410之背側上執行薄化操作以移除此晶圓之基板層之一部分。如圖 26 中所展示，此薄化操作曝露第二晶圓2410之背側上的TSV 2412。在薄化操作之後，製程2300界定（在2320處）一或多個互連層2430第二晶圓之背側。圖 27 說明在互連層已界定於第二晶圓2410之背側上之後的第一晶圓2405及第二晶圓。
此等互連層2430包括允許3D晶片堆疊電連接至球狀柵格陣列之一或多個層。在一些具體實例中，第三晶圓之背側上的互連線/襯墊亦產生允許信號重布至背側上之不同位置的一或多個重布層（RDL層）。在一些具體實例中，第二晶粒之背側上的互連層2430亦產生用於界定第一晶粒及第二晶粒之電路之一或多個系統層級電路（例如，電源電路、時脈電路、資料I/O信號、測試電路等）的信號路徑。在一些具體實例中，系統層級電路係由界定於第二晶粒之前側上的電路組件（例如，電晶體等）界定。在一些具體實例中，製程2300不在第二晶圓之背側上界定互連層以產生用於系統層級電路之信號路徑，此係因為該製程僅使用第一晶粒及第二晶粒之在其兩個面之間的互連層用於建立系統層級信號路徑。
在將互連層界定於第二晶圓2410之背側上之後，該製程將堆疊晶圓切割（在2325處）成個別晶片堆疊，其中每一晶片堆疊包括兩個堆疊之IC晶粒2205及2210。該製程接著將每一晶片堆疊安裝（在2330處）於球狀柵格陣列上且將晶片堆疊囊封於一個晶片外殼內（例如，藉由使用晶片殼體）。該製程接著結束。
在一些具體實例中，三個或多於三個IC晶粒經堆疊以形成3D晶片。圖 28 說明具有三個堆疊之IC晶粒2805、2810及2815的3D晶片2800之實例。在此實例中，第一晶粒2805與第二晶粒2810經由直接結合連接件（例如，DBI連接件）面對面連接，而第三晶粒2815與第二晶粒2810經面對背連接（例如，第三晶粒2815之面安裝於第二晶粒2810之背面上）。在一些具體實例中，第一晶粒2805及第二晶粒2810係圖 1 至圖 2 、圖 4 、圖 6 至圖 16 及圖 19 至圖 20 中之任一者中所展示的第一晶粒及第二晶粒。
在圖 28 中，界定穿過第二晶粒2810之若干TSV 2822。此等TSV電連接至第二晶粒2810之背側上的互連件/襯墊，該些互連件/襯墊連接至第三晶粒2815之頂部互連層上的互連件/襯墊。第三晶粒2815亦具有將此晶粒之前側上的信號連接至此晶粒之背側上之互連件/襯墊的數個TSV。經由互連件/襯墊，第三晶粒之背側連接至允許3D晶片2800安裝於印刷電路板上之球狀柵格陣列2840。
在一些具體實例中，第三晶粒2815包括系統電路系統，諸如電源電路、時脈電路、資料I/O電路、測試電路等。在一些具體實例中，第三晶粒2815之系統電路系統將系統層級信號（例如，電源信號、時脈信號、資料I/O信號、測試信號等）供應至第一晶粒2805及第二晶粒2810之電路。在一些具體實例中，系統電路系統經由連接至第三晶粒之背側的球狀柵格陣列2840接收系統層級信號中之一些或全部。
圖 29 說明具有多於兩個堆疊之IC晶粒的3D晶片2900之另一實例。在此實例中，3D晶片2900具有四個IC晶粒2905、2910、2915及2920。在此實例中，第一晶粒2905與第二晶粒2910經由直接結合連接件（例如，DBI連接件）面對面連接，而第三晶粒2915與第二晶粒2910經面對背連接（例如，第三晶粒2915之面安裝於第二晶粒2910之背面上），且第四晶粒2920與第三晶粒2915經面對背連接（例如，第四晶粒2920之面安裝於第三晶粒2915之背面上）。在一些具體實例中，第一晶粒2905及第二晶粒2910係圖 1 至圖 2 、圖 4 、圖 6 至圖 16 及圖 19 至圖 20 中之任一者中所展示的第一晶粒及第二晶粒。
在圖 29 中，界定穿過第二晶粒2910、第三晶粒2915及第四晶粒2920之若干TSV 2922。此等TSV電連接至此等晶粒之背側上的互連件/襯墊，該些互連件/襯墊連接至下方晶粒之頂部互連層上或下方互連層上的互連件/襯墊。經由互連件/襯墊及TSV，自球狀柵格陣列2940接收來自晶片外部之信號。
其他具體實例使用其他3D晶片堆疊架構。舉例而言，替代圖 29 中的將第四晶粒2920與第三晶粒2915面對背安裝，另一具體實例之3D晶片堆疊使此等兩個晶粒面對面安裝，且使第二晶粒2910與第三晶粒2915背對背安裝。此配置將使第三晶粒2915及第四晶粒2920共用其前側上之互連層的更緊密配置集合。
雖然已參考許多特定細節來描述本發明，但所屬技術領域中具有通常知識者將認識到，在不背離本發明之精神的情況下，可用其他特定形式來實施本發明。舉例而言，在圖 1 至圖 2 、圖 4 、圖 6 至圖 16 及圖 19 至圖 20 中所說明的實例中，第一IC晶粒展示為與第二IC晶粒面對面安裝。在其他具體實例中，第一IC晶粒與被動插入件面對面安裝，該被動插入件將晶粒電連接至3D晶片外部之電路或連接至面對面安裝或背對面安裝於插入件上之其他晶粒。一些具體實例將被動插入件置放於兩個晶粒之兩個面之間。一些具體實例使用插入件以允許較小晶粒連接至較大晶粒。
又，已參考具有垂直對準之IC晶粒的若干3D結構描述了一些具體實例之3D電路及IC。然而，其他具體實例藉由多種其他3D結構而實施。舉例而言，在一些具體實例中，3D電路形成有置放於較大晶粒或晶圓上之多個較小晶粒。圖 30 說明一個此實例。具體而言，其說明藉由將三個較小晶粒3010a至3010c面對面安裝於較大晶粒3005上而形成的3D晶片3000。所有四個晶粒容納於一個晶片3000中，此係藉由使此晶片之一側被罩蓋3020囊封且另一側安裝於連接至裝置1935之板3030的微凸塊陣列3025上來實現。一些具體實例係實施於藉由豎直地堆疊豎直堆疊之多晶粒結構之兩個集合而形成的3D結構中。
100‧‧‧3D電路 105‧‧‧IC晶粒/第一晶粒 110‧‧‧IC晶粒/第二IC晶粒 120‧‧‧第一半導體基板/IC晶粒基板 125‧‧‧互連層 130‧‧‧第二半導體基板/IC晶粒基板 135‧‧‧互連層 150‧‧‧z軸連接件/直接連接件 160‧‧‧頂部互連層 165‧‧‧頂部互連層 171‧‧‧電路區塊/電路區塊區 172‧‧‧電路區塊/電路區塊區 173‧‧‧電路區塊/電路區塊區 174‧‧‧電路區塊/電路區塊區 175‧‧‧電路區塊/電路區塊區 181‧‧‧重疊區/頂部互連層區 182‧‧‧重疊區/頂部互連層區 183‧‧‧重疊區/頂部互連層區 184‧‧‧重疊區/頂部互連層區 185‧‧‧重疊區/頂部互連層區 190‧‧‧資料匯流排 200‧‧‧高效能3D處理器/3D IC 205‧‧‧IC晶粒/第一晶粒 210‧‧‧IC晶粒/第二晶粒//3D IC 250‧‧‧多核心處理器 255‧‧‧嵌入式記憶體 257‧‧‧I/O介面電路 270‧‧‧一般處理核心 272‧‧‧L1快取記憶體 274‧‧‧L2快取記憶體 276‧‧‧L3快取記憶體 278‧‧‧快取記憶體仲裁器 280‧‧‧快取記憶體仲裁器 282‧‧‧圖形處理核心 305‧‧‧裝置 310‧‧‧外部記憶體 350‧‧‧多核心處理器 352‧‧‧一般處理核心 354‧‧‧圖形處理核心 355‧‧‧外部I/O介面 356‧‧‧圖形處理單元 362‧‧‧1階（L1）快取記憶體 364‧‧‧2階（L2）快取記憶體 366‧‧‧3階（L3）快取記憶體 368‧‧‧仲裁器 400‧‧‧3D處理器//3D IC 405‧‧‧第一晶粒 410‧‧‧第二晶粒 415‧‧‧第三晶粒 422‧‧‧處理器核心 424‧‧‧處理器核心 426‧‧‧L1快取記憶體 428‧‧‧L2快取記憶體 430‧‧‧L3快取記憶體 432‧‧‧四核心集合 434‧‧‧四核心集合 435‧‧‧I/O電路 436‧‧‧L2快取記憶體 460‧‧‧TSV 600‧‧‧3D處理器//3D IC 605‧‧‧第一晶粒 610‧‧‧第二晶粒 615‧‧‧第三晶粒 620‧‧‧第四晶粒 622‧‧‧嵌入式記憶體 700‧‧‧3D處理器//3D IC 705‧‧‧第一晶粒 710‧‧‧第二晶粒 722‧‧‧處理器核心 726‧‧‧L1快取記憶體/核心 728‧‧‧L2快取記憶體 800‧‧‧3D處理器//3D IC 810‧‧‧晶粒 828‧‧‧晶片上網路（NOC） 900‧‧‧3D處理器//3D IC 905‧‧‧第一晶粒 910‧‧‧第二晶粒 922‧‧‧中央處理單元（CPU）核心 924‧‧‧圖形處理單元（GPU）核心 932‧‧‧L1快取記憶體 934‧‧‧L1快取記憶體 1005‧‧‧第一晶粒 1010‧‧‧第二晶粒 1015‧‧‧第一計算電路 1020‧‧‧第二計算電路 1030‧‧‧多位元輸入值 1040‧‧‧多位元輸出值 1045‧‧‧多位元輸出值 1100‧‧‧高效能3D處理器 1105‧‧‧第一晶粒 1110‧‧‧第二晶粒 1112‧‧‧第一處理器核心 1114‧‧‧第二處理器核心 1116‧‧‧L1快取記憶體 1118‧‧‧L1快取記憶體 1122‧‧‧L2快取記憶體 1124‧‧‧L2快取記憶體 1126‧‧‧L3快取記憶體 1128‧‧‧L3快取記憶體 1200‧‧‧高效能3D處理器 1205‧‧‧第一晶粒 1210‧‧‧第二晶粒 1212‧‧‧第一處理器核心 1214‧‧‧第二處理器核心 1216‧‧‧L1快取記憶體 1218‧‧‧L1快取記憶體 1300‧‧‧3D處理器 1305‧‧‧第一晶粒 1310‧‧‧晶粒 1312‧‧‧指令提取（IF）單元 1314‧‧‧指令解碼單元 1316‧‧‧執行單元 1318‧‧‧寫回單元 1322‧‧‧指令記憶體 1324‧‧‧資料暫存器及記憶體 1390‧‧‧管線 1405‧‧‧第一晶粒 1410‧‧‧第二晶粒 1415‧‧‧計算電路 1420‧‧‧記憶體電路 1425‧‧‧100位元z軸匯流排 1430‧‧‧橫截面 1435‧‧‧區 1505‧‧‧晶粒 1510‧‧‧晶粒 1515‧‧‧計算電路 1520‧‧‧計算電路 1525‧‧‧100位元匯流排 1530‧‧‧區 1535‧‧‧正方形區 1600‧‧‧計算電路之陣列/電路陣列/計算陣列 1602‧‧‧記憶體陣列 1605‧‧‧第一晶粒 1610‧‧‧第二IC晶粒 1615‧‧‧計算電路 1620‧‧‧記憶體/記憶體電路 1650‧‧‧開放通道 1800‧‧‧計算電路 1802‧‧‧第一級 1804‧‧‧第二級 1805‧‧‧IC晶粒 1806‧‧‧第三級 1905‧‧‧第二晶粒 1910‧‧‧第一晶粒 1950‧‧‧重疊位置 1952‧‧‧重疊位置 2000‧‧‧計算電路/四級電路 2005‧‧‧IC晶粒 2010‧‧‧IC晶粒 2012‧‧‧計算電路之第一版本 2014‧‧‧計算電路之第二版本 2100‧‧‧3D IC/3D晶片 2102‧‧‧裝置 2105‧‧‧IC晶粒/第一晶粒 2106‧‧‧TSV及/或互連層 2110‧‧‧IC晶粒/第二晶粒 2115‧‧‧直接結合連接件 2120‧‧‧球狀柵格陣列 2125‧‧‧安全外殼 2130‧‧‧印刷電路板 2150‧‧‧罩蓋 2200‧‧‧3D晶片 2205‧‧‧IC晶粒/第一晶粒 2210‧‧‧IC晶粒/第二晶粒 2222‧‧‧TSV 2240‧‧‧球狀柵格陣列 2300‧‧‧製造製程 2305‧‧‧步驟 2310‧‧‧步驟 2315‧‧‧步驟 2320‧‧‧步驟 2325‧‧‧步驟 2330‧‧‧步驟 2405‧‧‧第一晶圓 2410‧‧‧第二晶圓 2412‧‧‧TSV 2416‧‧‧基板 2426‧‧‧直接結合連接件 2430‧‧‧互連層 2800‧‧‧3D晶片 2805‧‧‧第一晶粒/IC晶粒 2810‧‧‧第二晶粒/IC晶粒 2815‧‧‧第三晶粒/IC晶粒 2822‧‧‧TSV 2840‧‧‧球狀柵格陣列 2900‧‧‧3D晶片 2905‧‧‧第一晶粒/IC晶粒 2910‧‧‧第二晶粒/IC晶粒 2915‧‧‧第三晶粒/IC晶粒 2920‧‧‧第四晶粒/IC晶粒 2922‧‧‧TSV 2940‧‧‧球狀柵格陣列 3000‧‧‧3D晶片 3005‧‧‧晶粒 3010a‧‧‧晶粒 3010b‧‧‧晶粒 3010c‧‧‧晶粒 3020‧‧‧罩蓋 3025‧‧‧微凸塊陣列 3030‧‧‧板 3035‧‧‧裝置 A‧‧‧計算電路 B‧‧‧計算電路 C‧‧‧計算電路 D‧‧‧計算電路 E‧‧‧計算電路 F‧‧‧計算電路 G‧‧‧計算電路/第三級電路 H‧‧‧計算電路 I‧‧‧計算電路 J‧‧‧計算電路 K‧‧‧計算電路 L‧‧‧計算電路 M‧‧‧計算電路 N‧‧‧第三級電路 O‧‧‧第四級計算電路/第四級聚集電路
本發明的新穎特徵闡述於所附申請專利範圍中。然而，出於解釋之目的，在以下諸圖中闡述本發明之若干具體實例。圖 1 說明本發明之一些具體實例的3D電路。圖 2 說明高效能3D處理器之實例，該高效能3D處理器具有在一個晶粒上之多核心處理器及在另一晶粒上之嵌入式記憶體。圖 3 說明多核心處理器現今通常如何用於許多裝置中。圖 4 說明藉由豎直地堆疊三個晶粒而形成之3D處理器的實例。圖 5 說明三個豎直地堆疊之晶粒，其中在面對面結合第一晶粒與第二晶粒之後但在將第三晶粒面對背安裝至第二晶粒之前，第二晶粒之背側經由薄化製程而薄化。圖 6 至圖 9 說明一些具體實例之其他3D處理器。圖 10 說明一些具體實例將執行連續計算之兩個計算電路置放於不同堆疊晶粒上。圖 11 說明具有在不同晶粒上之重疊之處理器核心的高效能3D處理器之實例。圖 12 說明高效能3D處理器之另一實例，該高效能3D處理器具有在一個晶粒上的與另一晶粒上之快取記憶體重疊的處理器核心。圖 13 說明具有在兩個面對面安裝晶粒上之處理器核心之不同部分的3D處理器之實例。圖 14 展示第一晶粒上的與第二晶粒上之記憶體電路重疊的計算電路，該第二晶粒豎直地堆疊於第一晶粒上方。圖 15 展示兩個豎直地堆疊之晶粒上的兩個重疊之計算電路。圖 16 說明第一晶粒上的與第二晶粒上之記憶體陣列重疊的計算電路陣列，該第二晶粒經由直接結合互連（DBI）黏合製程與第一晶粒面對面安裝。圖 17 說明使記憶體陣列與計算陣列交錯之傳統方式。圖 18 及圖 19 說明展示高密度DBI連接件可如何用以減小計算電路之配置之大小的兩個實例，該計算電路由若干連續電路級形成，該些連續電路級中之每一者執行產生結果之計算，該結果經傳遞至另一電路級直至到達最終電路級。圖 20 呈現在兩個面對面安裝晶粒上對十六個多位元輸入值執行計算（例如，加法或乘法）之計算電路。圖 21 說明使用3D IC之裝置。圖 22 提供3D晶片之實例，該3D晶片藉由安裝於球狀柵格陣列上之兩個面對面安裝之IC晶粒形成。圖 23 說明一些具體實例用以產生3D晶片之製造製程。圖 24 至圖 27 展示在圖 23 之製造製程之不同階段的兩個晶圓。圖 28 說明具有三個堆疊IC晶粒之3D晶片的實例。圖 29 說明具有四個堆疊IC晶粒之3D晶片的實例。圖 30 說明藉由在較大晶粒上面對面安裝三個較小晶粒而形成之3D晶片。
100‧‧‧3D電路
105‧‧‧IC晶粒/第一晶粒
110‧‧‧IC晶粒/第二IC晶粒
120‧‧‧第一半導體基板/IC晶粒基板
125‧‧‧互連層
130‧‧‧第二半導體基板/IC晶粒基板
135‧‧‧互連層
150‧‧‧z軸連接件/直接連接件
160‧‧‧頂部互連層
165‧‧‧頂部互連層
171‧‧‧電路區塊/電路區塊區
172‧‧‧電路區塊/電路區塊區
173‧‧‧電路區塊/電路區塊區
174‧‧‧電路區塊/電路區塊區
175‧‧‧電路區塊/電路區塊區
181‧‧‧重疊區/頂部互連層區
182‧‧‧重疊區/頂部互連層區
183‧‧‧重疊區/頂部互連層區
184‧‧‧重疊區/頂部互連層區
185‧‧‧重疊區/頂部互連層區
190‧‧‧資料匯流排

Claims (23)

  1. 一種三維(3D)電路，其包含：第一積體電路(IC)晶粒，其包含記憶體；第二積體電路晶粒，其經由直接結合製程與該第一積體電路晶粒以面對面安裝方式堆疊，該直接結合製程將所述第二積體電路晶粒的頂部互連層定位在所述第一積體電路晶粒的頂部互連層上方並且結合該第一積體電路晶粒與該第二積體電路晶粒，該第二積體電路晶粒包含與該記憶體至少部分地重疊之計算電路；及複數個連接件，其在所述第一積體電路晶粒的所述頂部互連層和所述第二積體電路晶粒的所述頂部互連層之間以連接該記憶體及該計算電路之重疊部分中的位置，從而在該計算電路與該記憶體之間攜載信號，所述直接結合製程製造具有小於5微米之中心間間距的多對相鄰連接件，其中在該第一積體電路晶粒的與該第二積體電路晶粒之第二區重疊的至少第一區中，該些連接件的密度係至少1,000個連接件/mm2以允許大量信號在該第一積體電路晶粒之該第一區與該第二積體電路晶粒之該第二區之間橫越。
  2. 如請求項1所述之三維電路，其中至少兩個連接件之該中心間間距小於3微米。
  3. 如請求項1所述之三維電路，其中至少兩個連接件之該中心間間距小於0.5微米。
  4. 如請求項1所述之三維電路，其中連接件子集中之每一者是10微米或更短。
  5. 如請求項4所述之三維電路，其中所述連接件子集中之每一者短於5微米。
  6. 如請求項1所述之三維電路，其中在該第一積體電路晶粒的所述 第一區中，該些連接件的所述密度係至少10,000個連接件/mm2以允許大量信號在該第一積體電路晶粒之該第一區與該第二積體電路晶粒之該第二區之間橫越。
  7. 如請求項1所述之三維電路，其中在該第一積體電路晶粒的所述第一區中，該些連接件的所述密度係至少100,000個連接件/mm2以允許大量信號在該第一積體電路晶粒之該第一區與該第二積體電路晶粒之該第二區之間橫越。
  8. 如請求項1所述之三維電路，其中在該第一積體電路晶粒的所述第一區中，該些連接件的所述密度係至少1,000,000個連接件/mm2以允許大量信號在該第一積體電路晶粒之該第一區與該第二積體電路晶粒之該第二區之間橫越。
  9. 如請求項1所述之三維電路，其中該記憶體係SRAM、DRAM、TRAM、MRAM、NAND快閃記憶體、NOR快閃記憶體、RRAM及PCRAM中之一者。
  10. 如請求項1所述之三維電路，其中該三維電路進一步包含第三積體電路晶粒，該第三積體電路晶粒包含輸入/輸出介面，該第三積體電路晶粒結合至該第一積體電路晶粒，複數個連接件攜載在該輸入/輸出介面與該記憶體之間交換的信號。
  11. 如請求項1所述之三維電路，其中該記憶體係第一記憶體，該三維電路進一步包含結合至該第二積體電路晶粒之第三積體電路晶粒，該第三積體電路晶粒包含與該計算電路至少部分地重疊之第二記憶體，複數個連接件攜載在該第二記憶體與該計算電路之間交換的信號。
  12. 如請求項1所述之三維電路，其中該記憶體係第一記憶體，且該第二晶粒包含連接至該計算電路之第二記憶體，該第二記憶體係類型與該第一記憶體不同之記憶體。
  13. 一種三維(3D)電路，其包含：第一積體電路(IC)晶粒，其包含記憶體；第二積體電路晶粒，其經由直接結合製程與該第一積體電路晶粒以面對面安裝方式堆疊，該直接結合製程將所述第二積體電路晶粒的頂部互連層定位在所述第一積體電路晶粒的頂部互連層上方並且結合該第一積體電路晶粒與該第二積體電路晶粒，該第二積體電路晶粒包含與該記憶體至少部分地重疊之計算電路；及複數個連接件，其在所述第一積體電路晶粒的所述頂部互連層和所述第二積體電路晶粒的所述頂部互連層之間以連接該記憶體及該計算電路之重疊部分中的位置，從而在該計算電路與該記憶體之間攜載信號，所述直接結合製程製造具有小於5微米之中心間間距的多對相鄰連接件，該計算電路係第一計算電路，該第一積體電路晶粒進一步包含與該第一計算電路部分地重疊之第二計算電路，且該複數個連接件包含連接該第一計算電路及該第二計算電路之重疊部分中之位置的連接件集合，以在該第一計算電路與該第二計算電路之間攜載信號。
  14. 如請求項13所述之三維電路，其中該記憶體係第一記憶體，且該第二晶粒包含與該第二計算電路至少部分地重疊之第二記憶體，且複數個連接件攜載在該第二計算電路與該第二記憶體之間交換的信號。
  15. 一種三維(3D)電路，其包含：第一積體電路(IC)晶粒，其包含記憶體；第二積體電路晶粒，其經由直接結合製程與該第一積體電路晶粒以面對面安裝方式堆疊，該直接結合製程將所述第二積體電路晶粒的頂部互連層定位在所述第一積體電路晶粒的頂部互連層上方並且結合該第一積體電路晶粒與該第二積體電路晶粒，該第二積體電路晶粒包含與該記憶體至少部分地重疊之計算電路；及複數個連接件，其在所述第一積體電路晶粒的所述頂部互連層和所述第二積體電路晶粒的所述頂部互連層之間以連接該記憶體及該計算電路之重疊部分中的位置，從而在該計算電路與該記憶體之間攜載信號，所述直接結合製程製造具有小於5微米之中心間間距的多對相鄰連接件，該計算電路係第一計算電路，該記憶體係第一記憶體，且該複數個連接件係第一複數個連接件，該第一積體電路晶粒進一步包含第二計算電路，且該第二積體電路晶粒進一步包含與該第二計算電路至少部分地重疊之第二記憶體，該三維電路包含第二複數個連接件，該第二複數個連接件連接該第二記憶體及該第二計算電路之重疊部分中的節點，從而在該第二計算電路與該第二記憶體之間攜載信號，該第二複數個連接件中之至少兩個連接件具有小於5微米之中心間間距。
  16. 一種三維(3D)電路，其包含：第一積體電路(IC)晶粒，其包含記憶體；第二積體電路晶粒，其經由直接結合製程與該第一積體電路晶粒以面對面安裝方式堆疊，該直接結合製程將所述第二積體電路晶粒的頂部互連層定位在所述第一積體電路晶粒的頂部互連層上方並且結合該第一積體電路晶粒與該第 二積體電路晶粒，該第二積體電路晶粒包含與該記憶體至少部分地重疊之計算電路；及複數個連接件，其在所述第一積體電路晶粒的所述頂部互連層和所述第二積體電路晶粒的所述頂部互連層之間以連接該記憶體及該計算電路之重疊部分中的位置，從而在該計算電路與該記憶體之間攜載信號，所述直接結合製程製造具有小於5微米之中心間間距的多對相鄰連接件，該記憶體係第一記憶體，且該第一晶粒進一步包含第二記憶體，該第二記憶體與計算電路至少部分地重疊且經由複數個連接件而連接至該計算電路，該複數個連接件攜載在該計算電路與該第二記憶體之間交換的信號。
  17. 如請求項16所述之三維電路，其中該第一記憶體及該第二記憶體係不同類型之記憶體。
  18. 如請求項16所述之三維電路，其中該第一記憶體及該第二記憶體係不同階快取記憶體且該計算電路包含多核心處理器之至少一個核心。
  19. 如請求項16所述之三維電路，其中該第一記憶體包含多核心處理器之快取記憶體，該第二記憶體包含該多核心處理器之複數個暫存器，且該計算電路包含該多核心處理器之至少一個核心。
  20. 一種三維(3D)電路，其包含：第一積體電路(IC)晶粒，其包含記憶體；第二積體電路晶粒，其經由直接結合製程與該第一積體電路晶粒以面對面安裝方式堆疊，該直接結合製程將所述第二積體電路晶粒的頂部互連層定位在所述第一積體電路晶粒的頂部互連層上方並且結合該第一積體電路晶粒與該第二積體電路晶粒，該第二積體電路晶粒包含與該記憶體至少部分地重疊之計算電路；及 複數個連接件，其在所述第一積體電路晶粒的所述頂部互連層和所述第二積體電路晶粒的所述頂部互連層之間以連接該記憶體及該計算電路之重疊部分中的位置，從而在該計算電路與該記憶體之間攜載信號，所述直接結合製程製造具有小於5微米之中心間間距的多對相鄰連接件，該第一積體電路晶粒包含複數個記憶體電路之第一配置，且該第二積體電路晶粒包含複數個計算電路之第二配置，且該第一配置中之每一記憶體電路與該第二配置中之至少一個計算電路重疊且經由複數個連接件而連接至該至少一個計算電路，該複數個連接件具有與至少一個相鄰連接件之小於5微米的中心間間距。
  21. 如請求項20所述之三維電路，其中該第一配置及該第二配置係所述記憶體電路及所述計算電路之第一及第二重疊陣列。
  22. 如請求項20所述之三維電路，其中該些計算電路係機器訓練神經網路之神經元，每一神經元包含乘法累加電路以執行點積計算，且所述記憶體電路之至少一集合中之每一者儲存資料，該些神經元對該資料執行計算。
  23. 如請求項20所述之三維電路，其中該些計算電路係兩個乘法累加(MAC)電路，且所述記憶體電路之至少一集合中之每一者儲存資料，該些乘法累加電路對該資料執行計算。
TW107136961A 2017-10-20 2018-10-19 具有高密度z軸互連的三維計算電路 TWI745626B (zh)

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