CN111725187B - 基于通用结构硅连接层构成的多裸片fpga - Google Patents

Abstract

本申请公开了一种基于通用结构硅连接层构成的多裸片FPGA，涉及FPGA技术领域，该多裸片FPGA内部使用了一个通用结构的硅连接层实现，硅连接层表面布设连接点、内部布设硅连接层配置电路和硅连接层互连网络，通过硅连接层配置电路对硅连接层互连网络的配置可以实现任一硅连接层输入连接点和任一硅连接层输出连接点之间的互连通路，从而使得多个FPGA裸片级联实现大规模大面积的FPGA芯片，利用该通用结构的硅连接层不仅可以集成内容不同的裸片形成不同的FPGA，还可以级联不同个数的裸片形成不同FPGA产品，灵活性高，减少加工难度，提高芯片生产良率，加快设计速度。

Description

基于通用结构硅连接层构成的多裸片FPGA

技术领域

本发明涉及FPGA技术领域，尤其是一种基于通用结构硅连接层构成的多裸片FPGA。

背景技术

FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)是一种硬件可编程的逻辑器件，除了应用于移动通信、数据中心等领域，还广泛应用于集成电路设计中的原型验证，能够有效验证电路功能的正确性，同时加快电路设计速度。原型验证需要利用FPGA内部的可编程逻辑资源实现电路设计，随着集成电路规模的不断增大及复杂功能的实现，对FPGA的可编程逻辑资源的数量的需求不断提高，后续技术发展和需求的不断增加，FPGA可编程资源数量会成为更大的瓶颈，给该行业发展提出更大的挑战。FPGA规模的增加代表芯片面积不断增大，这样会导致芯片加工难度的提高以及芯片生产良率的降低。

发明内容

本发明人针对上述问题及技术需求，提出了一种基于通用结构硅连接层构成的多裸片FPGA，本发明的技术方案如下：

一种基于通用结构硅连接层构成的多裸片FPGA，该多裸片FPGA至少包括硅连接层以及层叠设置在硅连接层上的m个FPGA裸片，m≥2；

硅连接层的表面预置有若干个硅连接层输入连接点和若干个硅连接层输出连接点，硅连接层输入连接点和硅连接层输出连接点在硅连接层表面呈阵列结构排布；硅连接层内布设有硅连接层配置电路和硅连接层互连网络，硅连接层互连网络中包括若干条互连线路，硅连接层输入连接点和硅连接层输出连接点之间通过硅连接层互连网络中的互连线路相连，硅连接层配置电路连接并配置硅连接层互连网络；

每个FPGA裸片的表面预置有若干个裸片输入连接点和若干个裸片输出连接点，FPGA裸片上的连接点与FPGA裸片内部的裸片可配置逻辑模块相连，裸片输入连接点和裸片输出连接点在FPGA裸片表面呈阵列结构排布，FPGA裸片上的各个连接点之间的相对排布结构与硅连接层上的各个连接点之间的相对排布结构匹配；

每个FPGA裸片上的连接点分别与硅连接层上的连接点贴合，FPGA裸片上的各个裸片输入连接点分别与各个硅连接层输出连接点对接，FPGA裸片上的各个裸片输出连接点分别与各个硅连接层输入连接点对接；硅连接层配置电路连接并配置硅连接层互连网络中各条互连线路的通断使得每个硅连接层输入连接点与任意一个硅连接层输出连接点之间形成通路，实现任意两个FPGA裸片之间的互连。

其进一步的技术方案为，硅连接层互连网络包括若干个互连资源模块，每个互连资源模块内包括配置位和若干个互连的可编程多路选择器，配置位的值控制各个可编程多路选择器的工作状态；任意两个互连资源模块之间通过相应跨度的互连线相连，各个硅连接层输入连接点和硅连接层输出连接点均接入相应的互连资源模块，每条互连线路中包括若干个互连资源模块中的若干个可编程多路选择器以及若干条互连线；硅连接层配置电路连接各个互连资源模块中的配置位并写入配置码流，配置位的值用于控制各个可编程多路选择器的工作状态实现对各条互连线路通断的控制。

其进一步的技术方案为，每个互连资源模块中的每个可编程多路选择器由若干个NMOS管搭建而成且在输出端口处设置有电平回复电路，配置位的值控制各个NMOS管的通断。

其进一步的技术方案为，硅连接层互连网络采用Crossbar架构，硅连接层互连网络包括配置位阵列和交叉开关阵列，交叉开关阵列包括若干行绕线和若干列绕线，每行绕线与每列绕线的交叉位置处分别设置一个可编程开关；交叉开关阵列的各行绕线分别连接各个硅连接层输入连接点，交叉开关阵列的各列绕线分别连接各个硅连接层输出连接点，任意一个硅连接层输入连接点通过交叉开关阵列与任意一个硅连接层输出连接点之间形成一条互连线路，硅连接层配置电路连接各个配置位阵列并写入配置位，配置位阵列的值用于控制各个可编程开关的状态实现对各条互连线路通断的控制。

其进一步的技术方案为，交叉开关阵列中的每一根绕线上设置有若干个有源器件和/或，绕线具有预定绕线结构，绕线上的有源器件包括缓冲器和多路选择器中的至少一种。

其进一步的技术方案为，硅连接层互连网络采用CLOS架构，硅连接层互连网络包括配置位阵列和多级交换网络，多级交换网络由若干个可编程交换单元构成，多级交换网络的输入端口连接各个硅连接层输入连接点，多级交换网络的输出端口连接各个硅连接层输出连接点，任意一个硅连接层输入连接点通过多级交换网络与任意一个硅连接层输出连接点之间形成一条互连线路，硅连接层配置电路连接各个配置位阵列并写入配置码流，配置位阵列的值用于控制各个可编程交换单元的状态实现对各条互连线路通断的控制。

其进一步的技术方案为，硅连接层上的各个连接点之间的相对排布结构为：硅连接层上排布有若干个输入连接点列和若干个输出连接点列，每个输入连接点列中包括成列排布的若干个硅连接层输入连接点，每个输出连接点列中包括成列排布的若干个硅连接层输出连接点，输入连接点列和输出连接点列间隔交替排布，任意相邻两列之间的间距均相等。

其进一步的技术方案为，硅连接层配置电路连接并配置硅连接层互连网络中各个互连线路的通断实现m个FPGA裸片中任意两个FPGA裸片之间的互连；

或者，当m≥3时，硅连接层配置电路连接并配置硅连接层互连网络中各个互连线路的通断实现其中n个FPGA裸片中任意两个FPGA裸片之间的互连，另外m-n个FPGA裸片不与其他FPGA裸片互连，n＜m。

其进一步的技术方案为，硅连接层配置电路还分别连接各个FPGA裸片内部的裸片可配置逻辑模块，硅连接层配置电路实现对硅连接层互连网络和各个裸片可配置逻辑模块的统一配置。

其进一步的技术方案为，硅连接层中还布设有与硅连接层配置电路相连的硅连接层配置端口，硅连接层配置电路通过硅连接配置端口从多裸片FPGA的外接设备中获取配置码流，多裸片FPGA的外接设备为外部FPGA、CPU以及非易失性存储器中的任意一种；

或者，硅连接层中还布设有与硅连接层配置电路相连的Flash存储器，Flash存储器中存储有配置码流，硅连接层配置电路从Flash存储器中获取配置码流。

其进一步的技术方案为，硅连接层中布设有定时器，硅连接层配置电路连接定时器并根据定时器每隔预定时间间隔进行配置刷新。

其进一步的技术方案为，硅连接层配置电路具有码流监视修正功能，硅连接层配置电路每隔预定时间间隔读取多裸片FPGA内部的配置码流进行校验，并在检测到配置码流出现错误时进行修正并重新写入。

本发明的有益技术效果是：

本申请的多裸片FPGA基于通用结构的硅连接层实现，硅连接层表面布设连接点、内部布设硅连接层配置电路和硅连接层互连网络，通过硅连接层配置电路对硅连接层互连网络的配置可以实现任一硅连接层输入连接点和任一硅连接层输出连接点之间的互连通路，从而使得多个FPGA裸片级联实现大规模大面积的FPGA芯片，硅连接层的通用结构设计使得可以在其上采用不同排布方式排布不同大小、不同内容、不同个数的FPGA裸片，灵活性高，减少加工难度，提高芯片生产良率，加快设计速度。

利用该通用结构的硅连接层可以集成内容不同的FPGA裸片形成不同的FPGA，只需通过相应的配置码流进行配置即可。另外，利用该通用结构的硅连接层还可以级联不同个数的FPGA裸片，从而形成不同的FPGA产品。硅连接层的通用性强，适用场景广泛，可以用于构建各种类型的多裸片FPGA产品，便于大规模生产使用。

附图说明

图1是本申请的多裸片FPGA的结构剖视图。

图2是本申请中硅连接层上的连接点与裸片FPGA的连接点的排布结构示意图。

图3是硅连接层互连网络的一种结构示意图。

图4是图3中每个INT的结构图。

图5是图4中配置位对每个多路选择器的控制示意图。

图6是硅连接层互连网络的另一种结构示意图。

图7是硅连接层互连网络的另一种结构示意图。

图8是多个FPGA裸片在硅连接层上的排布示意图。

图9是本申请的多裸片FPGA内部的一种电路结构图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请提供一种基于通用结构硅连接层构成的多裸片FPGA，请参考图1，该多裸片FPGA至少包括硅连接层1和m个FPGA裸片，m≥2，分别以裸片1、裸片2等表示，依次类推。

请参考图2，硅连接层1的表面预置有若干个硅连接层输入连接点11和若干个硅连接层输出连接点12。硅连接层输入连接点11和硅连接层输出连接点12在硅连接层1的表面呈阵列结构排布，各个连接点之间形成预定的相对排布结构。在本申请中，硅连接层1表面的连接点按列排布，也即硅连接层1上排布有若干个输入连接点列和若干个输出连接点列，每个输入连接点列中包括成列排布的若干个硅连接层输入连接点11，每个输出连接点列中包括成列排布的若干个硅连接层输出连接点12，输入连接点列和输出连接点列间隔交替排布，且任意相邻两列之间的间距均相等，如图2所示，间隔均为L。每一个输入连接点列中的相邻两个硅连接层输入连接点11之间的间隔通常均相等为L1，每一个输出连接点列中的相邻两个硅连接层输出连接点12之间的间隔通常均相等为L2。其中，L1和L2可以相等也可以不等，但实际操作时通常相等。L1、L2与L可以相等也可以不等，但实际操作时也通常排布为相等，使得硅连接层1表面任意两个相邻的连接点之间的间距均相等，形成等间距的规整行列结构。

硅连接层1内布设有硅连接层配置电路和硅连接层互连网络，硅连接层互连网络中包括若干条互连线路，所有硅连接层输入连接点11和硅连接层输出连接点12均连接到硅连接层互连网络，如图1因为结构有限，仅示出了其中部分连接结构，实际其余的连接点也要连接到硅连接层互连网络。硅连接层输入连接点11和硅连接层输出连接点12之间通过硅连接层互连网络中的互连线路相连，硅连接层配置电路连接并配置硅连接层互连网络中各条互连线路的通断。其中，硅连接层互连网络具有多种实现方式和结构，如下所示：

1、硅连接层互连网络的结构与现有FPGA裸片内部的互连资源的结构类似，也即，如图3所示，硅连接层互连网络包括若干个互连资源模块INT，INT可以按照阵列结构排布。请参考图4，每个互连资源模块INT内包括配置位和若干个互连的可编程多路选择器MUX，各个可编程多路选择器MUX的输入和输出连接该互连资源模块INT内部的其他MUX或者引出到该INT外部与其他INT相连。配置位的值控制各个INT中可编程多路选择器MUX的工作状态，从而在该INT内部形成不同结构的线路，配置位可以由SRAM、锁存器(Latch)、移位寄存器(shift register)以及flash等实现，本申请以SRAM为例说明。在本申请中，请参考图5，互连资源模块INT中的每个可编程多路选择器MUX由若干个NMOS管搭建而成，具有面积优势，但也存在阈值损失的问题，因此在输出端口处还设置有电平回复电路，同时也可以通过提高配置RAM电压来减轻阈值损失现象，配置位的值控制各个NMOS管的通断从而实现对MUX工作状态的控制。

任意两个互连资源模块INT之间通过相应跨度的互连线相连，每个INT可以通过小跨度的互连线与相邻的INT相连，也可以通过大跨度的互连线与间隔的INT相连，硅连接层内存在不同跨度的互连线，可以快速实现长距离的信号传输。

各个硅连接层输入连接点11和硅连接层输出连接点12均接入相应的互连资源模块INT。每个硅连接层输入连接点11和硅连接层输出连接点12之间的一条互连线路中包括若干个互连资源模块INT中的若干个可编程多路选择器MUX以及若干条互连线，硅连接层配置电路连接各个互连资源模块INT中的配置位并写入配置码流，配置位的值用于控制各个可编程多路选择器MUX的工作状态，通过各个INT内部各个配置位对MUX的控制，可以实现对各条互连线路通断的控制。

2、硅连接层互连网络采用Crossbar架构，请参考图6，硅连接层互连网络包括配置位阵列和交叉开关阵列，交叉开关阵列包括若干行绕线和若干列绕线，每行绕线与每列绕线的交叉位置处分别设置一个可编程开关。交叉开关阵列的各行绕线分别连接各个硅连接层输入连接点11，交叉开关阵列的各列绕线分别连接各个硅连接层输出连接点12，任意一个硅连接层输入连接点11通过交叉开关阵列与任意一个硅连接层输出连接点12之间形成一条互连线路，硅连接层配置电路连接各个配置位阵列并写入配置位，配置位阵列的值用于控制各个可编程开关的状态实现对各条互连线路通断的控制。配置位阵列的实现方式也有多种，与上述第一种情况中对配置位的介绍类似，本申请不再赘述。

该结构具有低延迟、高吞吐量的优点，通过有源的绕线和硅连接层的配置能力，满足任意的硅连接层输入连接点11可以连接到任意的硅连接层输出连接点12的要求。进一步的，在适当的配置下，交叉开关阵列中的每一根绕线上还设置有若干个有源器件，和/或，绕线还具有预定绕线结构，绕线上的有源器件包括缓冲器BUFF和多路选择器MUX中的至少一种。

3、Crossbar架构虽然具有低延迟和高吞吐量，但是多裸片FPGA中通常硅连接层输入连接点11和硅连接层输出连接点12的数量很大，通过Crossbar架构实现难度较大且代价高昂。为了解决这一问题，硅连接层互连网络可以采用CLOS架构，请参考图7，硅连接层互连网络包括配置位阵列和多级交换网络，多级交换网络由若干个可编程交换单元构成多级结构，在每一级，每个可编程交换单元都和下一级的可编程交换单元相连接，一个典型的多级交换网络由K和N两个参数定义，如图7以三级结构为例，参数K是中间级可编程交换单元的数量，N表示的是第一级(第三级)可编程交换单元的数量，第一级和第三级由N个K*K的可编程交换单元组成，中间级由K个N*N的可编程交换单元组成，整个构成了K*N的多级交换网络，即该网络有K*N个输入端口和输出端口。多级交换网络的输入端口连接各个硅连接层输入连接点11，多级交换网络的输出端口连接各个硅连接层输出连接点12，任意一个硅连接层输入连接点11通过多级交换网络与任意一个硅连接层输出连接点12之间形成一条互连线路，硅连接层配置电路连接各个配置位阵列并写入配置码流，配置位阵列的值用于控制各个可编程交换单元的状态实现对各条互连线路通断的控制。同样的，配置位阵列的形式与上述第一种情况中对配置位的介绍类似，本申请不再赘述。

CLOS网络也可以递归构建，也即对于需要更高容量的多级交换网络，中间级也可以是一个3级的CLOS网络，比如4个第一(三)级N*N芯片的加上2个N*N的第二级芯片可构成一个2N*2N的交换网络。由于CLOS网络的递归特性，它理论上具有无与伦比的可扩展性，支持交换机端口数量、端口速率和系统容量的平滑扩展。CLOS架构可以做到严格的无阻塞(Non-blocking)、可重构(Re-arrangeable)、可扩展(Scalable)。

请参考上述图2，每个FPGA裸片的表面也预置有若干个裸片输入连接点21和若干个裸片输出连接点22，FPGA裸片上的连接点与FPGA裸片内部的裸片可配置逻辑模块相连。裸片输入连接点21和裸片输出连接点22在FPGA裸片的表面呈阵列结构排布，各个连接点之间形成的相对排布结构与硅连接层1上的各个连接点的相对排布结构相匹配，裸片输入连接点21与硅连接层输入连接点11对应，裸片输出连接点22与硅连接层输出连接点12对应。在本申请的结构中，FPGA裸片表面的连接点也按列排布，也即FPGA裸片表面排布有若干个裸片输入连接点列和若干个裸片输出连接点列，每个裸片输入连接点列中包括成列排布的若干个裸片输入连接点21，每个裸片输出连接点列中包括成列排布的若干个裸片输出连接点22，输入连接点列和输出连接点列间隔交替排布，且任意相邻两列之间的间距均相等，且间距与硅连接层1上的相邻两列之间的间距相等也为L。每一个裸片输入连接点列中的相邻两个裸片输入连接点21之间的间隔通常均相等，且该间隔与硅连接层1上输出连接点列中的相邻两个硅连接层输出连接点12之间的间隔相等，也即为L2。每一个裸片输出连接点列中的相邻两个裸片输出连接点22之间的间隔通常均相等，且该间隔与硅连接层1上输入连接点列中相邻两个硅连接层输入连接点11之间的间隔相等，也即为L1。

由于连接点形成等间距的规整行列结构，因此每个FPGA裸片可以设置在硅连接层1上的多个不同位置，位置无需固定，如图2所示，FPGA裸片可以设置在硅连接层1的位置A处或位置B处或位置C处。硅连接层1和FPGA裸片上这种匹配的连接点排布结构使得FPGA裸片在设置于硅连接层1上任意一个位置处时，FPGA裸片上的连接点分别与硅连接层1上的连接点贴合，且FPGA裸片上的各个裸片输入连接点21分别与各个硅连接层输出连接点对接12，FPGA裸片上的各个裸片输出连接点22分别与各个硅连接层输入连接点11对接，如图2中通过虚线箭头示出了当FPGA裸片设置在位置A、B、C三个不同位置处时，FPGA裸片上的连接点与硅连接层1上的连接点的分别的对应关系。图1可以看出FPGA裸片上的连接点与硅连接层1上的连接点之间的对应关系，实际应用时，FPGA裸片上的各个连接点处生长微凸球，完成与硅连接层上连接点的对接，图1为了清楚示意，直接以微凸球结构的示意图来替代FPGA裸片的连接点。

本申请的硅连接层是一种通用结构，可以适应于不同FPGA裸片，也即硅连接层1上布设的多个FPGA裸片的结构、形状、尺寸和裸片类型可以相同也可以不同，由于每个FPGA裸片在硅连接层上的排布位置无需固定，因此各个FPGA裸片可以根据实际需要排布在硅连接层1上合理布局摆放在相应位置，这多个FPGA裸片可以在硅连接层1上按照一维堆叠方式排布和/或二维堆叠方式排布，如图8所示的示意图。比如根据芯片形状和面积紧凑排布在硅连接层1上，使得整个多裸片FPGA的面积更小。

当各个FPGA裸片排布在硅连接层1上后，FPGA裸片上的连接点与硅连接层1上的连接点对应连接，一个FPGA裸片上的裸片输出连接点-硅连接层输入连接点-硅连接层互连网络的互连线路-硅连接层输出连接点-另一个FPGA裸片上的裸片输入连接点形成一条路径，整个多裸片FPGA内部形成上述结构的多条路径。硅连接层配置电路配置硅连接层互连网络中各条互连线路的通断使得每个硅连接层输入连接点与任意一个硅连接层输出连接点之间形成通路，从而使得上述所述的路径连通，实现任意两个FPGA裸片之间的互连。每个FPGA裸片可以通过硅连接层1与相邻位置的FPGA裸片互连，也可以与间隔若干个位置的FPGA裸片互连。

在本申请的多裸片FPGA内，通过硅连接层配置电路的配置，该多裸片FPGA可以实现成为不同的产品：硅连接层配置电路连接并配置硅连接层互连网络中各个互连线路的通断从而实现m个FPGA裸片中任意两个FPGA裸片之间的两两互连。或者，当m≥3时，硅连接层配置电路连接并配置硅连接层互连网络中各个互连线路的通断实现其中n个FPGA裸片中任意两个FPGA裸片之间的互连，另外m-n个FPGA裸片不与其他FPGA裸片互连，n＜m，也即实现其中部分FPGA裸片之间的两两互连。比如在上述图8所示的包括3个FPGA裸片的结构中，多裸片FPGA内部的裸片1、裸片2和裸片3可以彼此互连，使得多裸片FPGA＝裸片1+裸片2+裸片3+硅连接层。或者，多裸片FPGA内部仅有裸片1和裸片2彼此互连，使得多裸片FPGA＝裸片1+裸片2+硅连接层。或者，多裸片FPGA内部仅有裸片2和裸片3彼此互连，使得多裸片FPGA＝裸片2+裸片3+硅连接层。其余组合方式以此类推。

在本申请的多裸片FPGA中，无论采用何种架构的硅连接层互连网络，硅连接层配置电路在根据配置码流对硅连接层互连网络进行配置时，可以是从多裸片FPGA的外接设备中获取配置码流，则硅连接层1中还布设有与硅连接层配置电路相连的硅连接层配置端口，硅连接层配置电路通过硅连接配置端口从多裸片FPGA的外接设备中获取配置码流，多裸片FPGA的外接设备为外部FPGA、CPU以及非易失性存储器中的任意一种。硅连接层配置电路也可以直接从多裸片FPGA内部的Flash存储器中获取配置码流，则请参考图9，此时硅连接层1中还布设有与硅连接层配置电路相连的Flash存储器，Flash存储器中存储有配置码流，硅连接层配置电路直接从Flash存储器中获取配置码流，这种方式相比于从外接设备中获取配置码流的方式来说，更有利于提高系统的稳定性。其中，Flash存储器支持串行模式，则硅连接层配置电路对Flash存储器中的配置码流进行串行下载。或者，Flash存储器支持并行模式，硅连接层互连网络和各个裸片可配置逻辑模块对应的配置码流在Flash存储器中分段存储，硅连接层配置电路对若干个可配置逻辑模块对应的配置码流进行并行下载，如图9以并行模式为例。另外，该多裸片FPGA还支持压缩码流下载，也即Flash中存储有压缩后的配置码流，硅连接层配置电路从Flash存储器中获取压缩后的配置码流，无需解压、直接根据压缩后的配置码流进行配置，从而可以加快下载速度，减小码流文件。该多裸片FPGA还支持位流加密，也即Flash存储器中存储有加密后的配置码流，则硅连接层配置电路还包括用于对加密后的配置码流进行解密的解密电路，硅连接层配置电路从Flash存储器中获取加密后的配置码流，对加密后的配置码流解密后进行配置，从而可以有效防止非法窃取用户设计数据的情况出现，提高安全性。

本申请的多裸片FPGA中，各个FPGA裸片内部可以分别设置配置电路进行配置，或者，由硅连接层配置电路统一配置，则FPGA裸片内部只有配置链而无专用的配置电路，由硅连接层配置电路根据获取到的配置码流对硅连接层互连网络和各个FPGA裸片内的裸片可配置逻辑模块进行统一配置。硅连接层配置电路可以采用串行统一配置方式对硅连接层互连网络和各个裸片可配置逻辑模块进行配置，也即硅连接层互连网络和各个裸片可配置逻辑模块的相应引脚均相连后连接到硅连接层配置电路。或者，硅连接层配置电路可以采用并行独立配置方式对硅连接层互连网络和各个裸片可配置逻辑模块进行配置，也即硅连接层互连网络和各个裸片可配置逻辑模块分别连接到硅连接层配置电路，如图9即以这种情况为例。

无论采用串行统一配置还是并行独立配置的方式，硅连接层配置电路都可以对硅连接层互连网络和各个裸片可配置逻辑模块进行全配置或部分配置，本申请的做法是：硅连接层配置电路对硅连接层互连网络和各个裸片可配置逻辑模块统一进行配置地址编码，配置地址内部包括片选信号，硅连接层配置电路通过配置地址中的片选信号对部分或所有可配置部分进行配置。

本申请中的硅连接层配置电路采用的配置模式包括但不限于JTAG、主串、从串、主SPI、从SPI和主BPI。硅连接层配置电路可以支持多种配置模式，此时硅连接层配置电路通过硅连接层1连接至多裸片FPGA的配置模式设置端口，如图9所示，硅连接层配置电路的MODE引脚连接到多裸片FPGA的配置模式设置端口，可以通过配置模式设置端口输入MODE值，从而采用模式选择信号MODE值对应的一种配置模式。

硅连接层1中还布设有定时器，如图9所示，硅连接层配置电路连接定时器并根据定时器每隔预定时间间隔进行配置刷新，防止配置RAM状态翻转，从而可以解决单粒子翻转导致的错误，提高在太空等复杂环境中的可靠性。在当硅连接层1上设置Flash存储器时，如图9所示，定时器同时连接硅连接层配置电路和Flash存储器。

硅连接层配置电路还具有码流监视修正功能，硅连接层配置电路每隔预定时间间隔读取多裸片FPGA内部的配置码流进行校验，并在检测到配置码流出现错误时进行修正并重新写入。硅连接层配置电路支持动态部分重配置，可以在不影响系统工作的同时完成对部分功能的修正和更新。码流监视修正功能可以由ECC电路和/或CRC电路实现：

(1)由ECC电路实现码流监视修正功能，则硅连接层配置电路内包括ECC电路，ECC电路每隔预定时间间隔依次读取配置码流中的各个数据帧进行ECC校验，并在回读检测到数据帧出现错误时修正数据帧并重新写入修正后的数据帧，实现配置修正更新。ECC电路以72位为单位，其中64位为数据、8位为数据校验位，支持单比特错误检测修正和双比特错误报告。

(2)由CRC电路实现码流监视修正功能，则硅连接层配置电路内包括CRC电路，CRC电路通过定时器每隔预定时间间隔读取可配置逻辑模块对应的配置码流进行CRC校验，其中可配置逻辑模块包括硅连接层互连网络/裸片可配置逻辑模块。当在检测到可配置逻辑模块对应的配置码流出现错误时，对该可配置逻辑模块对应的配置码流进行码流重下载。

CRC电路在读取可配置逻辑模块对应的配置码流进行CRC校验时，可以读取所有可配置逻辑模块对应的配置码流进行校验或者读取部分有可配置逻辑模块对应的配置码流。CRC电路可以采用CRC16、CRC32以及CRC8中的任意一种结构。

如图1所示，本申请的多裸片FPGA除了包含上述通用结构的硅连接层1以及若干个FPGA裸片之外，还包括基板2以及封装在基板2、硅连接层1和FPGA裸片外部的用于保护各个组件的封装外壳，以及还包括与基板相连的用于信号引出的管脚等。硅连接层1上还开设有硅通孔3，FPGA裸片上的IOB通过硅连接层1上的硅通孔3连接至基板2以最终进行信号引出。

为了结构的完整同时便于本领域技术人员理解，本申请接下来对FPGA裸片内部的裸片可配置逻辑模块进行介绍如下：FPGA裸片内部的裸片可配置逻辑模块除了包含CLB、IOB和其他功能模块这些常规可配置功能模块之外，还包括根据裸片间信号互连需求专门在裸片内部设计的硅堆叠连接模块，每个硅堆叠连接模块内包括若干个硅堆叠连接点4，硅堆叠连接模块是一种新增的专用于裸片信号引出的可配置功能模块，本申请中的FPGA裸片是将常规FPGA裸片中的某些常规可配置功能模块替换设置成了硅堆叠连接模块。且根据信号互连需求可以对任意位置的常规可配置功能模块进行替换，比如以现有常规的Column-Based的FPGA架构为例，其中每个column都是相同的模块，如CLB column是以CLB模块由上到下排列占满一个芯片column。每个模块设计时高度与INT对齐，CLB的高度和INT高度相等，其他功能模块的高度则可能等于多个INT高度，这种结构使得整个FPGA看起来是一个以INT形成的二维阵列，此阵列内模块的高度一致，同一个column的宽度一样，但不同column的宽度则可能不同。则基于这种二维阵列架构，既可以将硅堆叠连接模块设置在可编程逻辑单元所在的行列结构中，也可以将硅堆叠连接模块设置在其他功能模块所在的行列结构中以得到本申请中的FPGA裸片。硅堆叠连接模块的模块尺寸较小，其高度与CLB和INT的高度相等、宽度略小于CLB，而诸如DSP和BRAM之类的其他功能模块的高度和宽度都大于CLB，因此在将硅堆叠连接模块放在尺寸较大的其他功能模块(DSP、BRAM)处时会形成留空区域，而留空区域处可以设置电容、测试电路、降噪电路和监控电路中的至少一种常规电路结构以提高电路性能、丰富功能。

每个硅堆叠连接模块也具有一个环于该硅堆叠连接模块分布的互连资源模块，因此本申请中的FPGA裸片的绕线结构可以与常规FPGA裸片保持一致，无需做改变。硅堆叠连接模块与其他各个可配置功能模块之间的水平或垂直连线皆经由互连资源相连，硅堆叠连接模块直接与其对应的互连资源中的互连开关相连，是互连线的一部分，硅堆叠连接模块与互连开关之间根据连通度需要可以是全互连或部分互连。硅堆叠连接点4通过重布线层(RDL层)内的顶层金属线5与相应的裸片裸片输入连接点21或裸片输出连接点22相连。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (12)

1.一种基于通用结构硅连接层构成的多裸片FPGA，其特征在于，所述多裸片FPGA至少包括硅连接层以及层叠设置在所述硅连接层上的m个FPGA裸片，m≥2；

所述硅连接层的表面预置有若干个硅连接层输入连接点和若干个硅连接层输出连接点，硅连接层输入连接点和硅连接层输出连接点在所述硅连接层表面呈阵列结构排布；所述硅连接层内布设有硅连接层配置电路和硅连接层互连网络，所述硅连接层互连网络中包括若干条互连线路，硅连接层输入连接点和硅连接层输出连接点之间通过所述硅连接层互连网络中的互连线路相连，所述硅连接层配置电路连接并配置所述硅连接层互连网络；

每个所述FPGA裸片的表面预置有若干个裸片输入连接点和若干个裸片输出连接点，所述FPGA裸片上的连接点与所述FPGA裸片内部的裸片可配置逻辑模块相连，裸片输入连接点和裸片输出连接点在所述FPGA裸片表面呈阵列结构排布，所述FPGA裸片上的各个连接点之间的相对排布结构与所述硅连接层上的各个连接点之间的相对排布结构匹配；

每个所述FPGA裸片上的连接点分别与所述硅连接层上的连接点贴合，所述FPGA裸片上的各个裸片输入连接点分别与各个硅连接层输出连接点对接，所述FPGA裸片上的各个裸片输出连接点分别与各个硅连接层输入连接点对接；所述硅连接层配置电路连接并配置所述硅连接层互连网络中各条互连线路的通断使得每个硅连接层输入连接点与任意一个硅连接层输出连接点之间形成通路，实现任意两个FPGA裸片之间的互连，所述硅连接层上布设的每个FPGA裸片在所述硅连接层上的排布位置可变。

2.根据权利要求1所述的多裸片FPGA，其特征在于，所述硅连接层互连网络包括若干个互连资源模块，每个所述互连资源模块内包括配置位和若干个互连的可编程多路选择器，所述配置位的值控制各个可编程多路选择器的工作状态；任意两个所述互连资源模块之间通过相应跨度的互连线相连，各个硅连接层输入连接点和硅连接层输出连接点均接入相应的互连资源模块，每条互连线路中包括若干个互连资源模块中的若干个可编程多路选择器以及若干条互连线；所述硅连接层配置电路连接各个所述互连资源模块中的配置位并写入配置码流，所述配置位的值用于控制各个可编程多路选择器的工作状态实现对各条互连线路通断的控制。

3.根据权利要求2所述的多裸片FPGA，其特征在于，每个所述互连资源模块中的每个可编程多路选择器由若干个NMOS管搭建而成且在输出端口处设置有电平回复电路，所述配置位的值控制各个NMOS管的通断。

4.根据权利要求1所述的多裸片FPGA，其特征在于，所述硅连接层互连网络采用Crossbar架构，所述硅连接层互连网络包括配置位阵列和交叉开关阵列，所述交叉开关阵列包括若干行绕线和若干列绕线，每行绕线与每列绕线的交叉位置处分别设置一个可编程开关；所述交叉开关阵列的各行绕线分别连接各个硅连接层输入连接点，所述交叉开关阵列的各列绕线分别连接各个硅连接层输出连接点，任意一个硅连接层输入连接点通过所述交叉开关阵列与任意一个硅连接层输出连接点之间形成一条互连线路，所述硅连接层配置电路连接各个所述配置位阵列并写入配置位，所述配置位阵列的值用于控制各个可编程开关的状态实现对各条互连线路通断的控制。

5.根据权利要求4所述的多裸片FPGA，其特征在于，所述交叉开关阵列中的每一根绕线上设置有若干个有源器件和/或，所述绕线具有预定绕线结构，所述绕线上的有源器件包括缓冲器和多路选择器中的至少一种。

6.根据权利要求1所述的多裸片FPGA，其特征在于，所述硅连接层互连网络采用CLOS架构，所述硅连接层互连网络包括配置位阵列和多级交换网络，所述多级交换网络由若干个可编程交换单元构成，所述多级交换网络的输入端口连接各个硅连接层输入连接点，所述多级交换网络的输出端口连接各个硅连接层输出连接点，任意一个硅连接层输入连接点通过所述多级交换网络与任意一个硅连接层输出连接点之间形成一条互连线路，所述硅连接层配置电路连接各个所述配置位阵列并写入配置码流，所述配置位阵列的值用于控制各个可编程交换单元的状态实现对各条互连线路通断的控制。

7.根据权利要求1-6任一所述的多裸片FPGA，其特征在于，所述硅连接层上的各个连接点之间的相对排布结构为：所述硅连接层上排布有若干个输入连接点列和若干个输出连接点列，每个输入连接点列中包括成列排布的若干个硅连接层输入连接点，每个输出连接点列中包括成列排布的若干个硅连接层输出连接点，输入连接点列和输出连接点列间隔交替排布，任意相邻两列之间的间距均相等。

8.根据权利要求1-6任一所述的多裸片FPGA，其特征在于，所述硅连接层配置电路连接并配置所述硅连接层互连网络中各个互连线路的通断实现所述m个FPGA裸片中任意两个FPGA裸片之间的互连；

或者，当m≥3时，所述硅连接层配置电路连接并配置所述硅连接层互连网络中各个互连线路的通断实现其中n个FPGA裸片中任意两个FPGA裸片之间的互连，另外m-n个FPGA裸片不与其他FPGA裸片互连，n＜m。

9.根据权利要求1-6任一所述的多裸片FPGA，其特征在于，所述硅连接层配置电路还分别连接各个FPGA裸片内部的裸片可配置逻辑模块，所述硅连接层配置电路实现对所述硅连接层互连网络和各个裸片可配置逻辑模块的统一配置。

10.根据权利要求1-6任一所述的多裸片FPGA，其特征在于，

所述硅连接层中还布设有与所述硅连接层配置电路相连的硅连接层配置端口，所述硅连接层配置电路通过所述硅连接配置端口从所述多裸片FPGA的外接设备中获取配置码流，所述多裸片FPGA的外接设备为外部FPGA、CPU以及非易失性存储器中的任意一种；

或者，所述硅连接层中还布设有与所述硅连接层配置电路相连的Flash存储器，所述Flash存储器中存储有配置码流，所述硅连接层配置电路从所述Flash存储器中获取配置码流。

11.根据权利要求1-6任一所述的多裸片FPGA，其特征在于，所述硅连接层中布设有定时器，所述硅连接层配置电路连接所述定时器并根据所述定时器每隔预定时间间隔进行配置刷新。

12.根据权利要求1-6任一所述的多裸片FPGA，其特征在于，所述硅连接层配置电路具有码流监视修正功能，所述硅连接层配置电路每隔预定时间间隔读取所述多裸片FPGA内部的配置码流进行校验，并在检测到配置码流出现错误时进行修正并重新写入。

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