CN109326576B - 互连结构 - Google Patents

互连结构 Download PDF

Info

Publication number
CN109326576B
CN109326576B CN201711257865.6A CN201711257865A CN109326576B CN 109326576 B CN109326576 B CN 109326576B CN 201711257865 A CN201711257865 A CN 201711257865A CN 109326576 B CN109326576 B CN 109326576B
Authority
CN
China
Prior art keywords
interconnect
different
configurations
package
interconnect structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711257865.6A
Other languages
English (en)
Other versions
CN109326576A (zh
Inventor
L·英格兰德
M·W·屈默勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kaiwei International
Marvell International Ltd
Marvell Asia Pte Ltd
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN109326576A publication Critical patent/CN109326576A/zh
Application granted granted Critical
Publication of CN109326576B publication Critical patent/CN109326576B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及半导体结构，更特别地，涉及在不同的封装配置之间连接的互连结构以及制造方法。该结构包括互连，该互连包括被配置成位于绝缘体材料内的网格图案的多个导电层级和列，该多个导电层级和列被对准以连接到不同的封装配置；以及控制电路，其向互连提供信号以连接到不同的封装配置的组合。

Description

互连结构
技术领域
本公开涉及半导体结构，更特别地，涉及在不同的封装配置之间连接的互连结构以及制造方法。
背景技术
计算机技术中的除了其他之外的经受持续发展的领域是集成电路的封装。将集成电路封装到有限的空间中变得越来越困难，因为许多器件尺寸不断缩小或需要与使用不同连接技术的更多芯片通信。不同连接技术的实例包括用于不同的封装配置的硅通孔(TSV)和微柱。封装配置可以包括例如2D、2.5D、3D等。
典型地，单个连接设计用于单个封装配置。这导致用于多种不同封装配置的多种不同连接设计，使得组装包括不同封装配置的模块非常困难。此外，这需要针对每种不同的配置重新设计相同的电路，导致增加的成本以及昂贵的制造和设计考虑。
发明内容
在本公开的一方面中，一种结构包括：互连，其包括被配置成位于绝缘体材料内的网格图案的多个导电层级和列，所述多个导电层级和列被对准以连接到不同的封装配置；以及控制电路，其向所述互连提供信号以连接到所述不同的封装配置的组合。
在本公开的一方面中，一种互连结构包括：后段制程互连，其包括导电网格图案，所述导电网格图案包括被配置为连接到不同的封装配置的多个列；以及具有与所述不同的封装配置相关联的可编程熔丝的控制电路，并且所述熔丝在熔断后将所述后段制程互连连接到所述不同的封装配置的任何组合。
在本公开的一个方面中，一种方法包括：制造控制电路和互连结构；确定将在模块组件中使用哪种类型的封装配置；以及为所述模块组件中使用的希望的封装类型熔断所述控制电路的适当的熔丝，以便所述互连结构形成到所述希望的封装类型的电连接。
附图说明
通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。
图1示出了除了其他特征之外的根据本公开的方面的互连结构以及相应的制造工艺。
图2示出了除了其他特征之外的根据本公开的另外方面的互连结构以及相应的制造工艺。
图3示出了除了其他特征之外的根据本公开的另外方面的互连结构以及相应的制造工艺。
图4是根据本公开的方面的编程流程图。
图5示出了根据本公开的方面的用于高带宽存储器(HBM)实施的示例Tx-Rx示意图。
具体实施方式
本公开涉及半导体结构，并且更特别地，涉及在不同的封装配置之间连接的互连结构以及制造方法。更具体地，本公开涉及用于双I/O电路连接的3-D互连列以及制造方法。作为示例，在实施例中，本文描述的互连结构可以有利地通过硅通孔(TSV)和非TSV封装来实现。
在实施例中，本文描述的互连结构包括直接电连接到在管芯(die)布局中对准的TSV I/O和微柱I/O的后段制程(BEOL)互连列。尽管互连结构电连接到I/O电路(例如，TSVI/O和/或微柱I/O)，但是其也可以通过绝缘材料与其他BEOL布线电隔离。此外，互连列可以与控制电路配对，该控制电路为2.5D和/或3D封装配置设置I/O。晶片探测/测试期间的熔丝熔断过程可用于对控制电路进行编程。
有利地，通过实现本文描述的互连结构，现在可以针对不同的封装配置(即，2D、2.5D、3D)使用单个互连结构，而无需任何重新设计。将单个互连结构用于不同的封装配置节省大量的设计资源，以及消除了针对每种不同的封装类型进行额外的设计、表征和鉴定过程的需要，因此提供更快的关于新产品进入市场的时间。另外，本文描述的单个互连结构符合现有的技术设计规则。
本公开的互连结构可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(IC)技术中采用了用于制造本公开的互连结构的方法，即，技术。例如，互连结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，互连结构的制造使用三个基本构建块：(i)材料的沉积，(ii)通过光刻成像施加图案化的掩模，以及(iii)选择性地将材料蚀刻到掩模。
图1示出了除了其他特征之外的根据本公开的方面的互连结构以及相应的制造工艺。特别地，结构10包括被配置成网格图案的互连结构105，该互连结构105电连接不同的封装配置110和115(使用控制电路135)。作为示例，不同的封装配置110和115可以包括在相同的x-y位置对准的并且直接电连接到互连结构105的I/O连接。以这种方式，现在可以使用单个控制电路控制不同的封装配置之间的电连接，如本文进一步所描述的。
在实施例中，封装配置110包括通过例如铝的盖层145连接到互连结构105的微柱。在实施例中，例如微柱的封装配置110可以电接线到另一个目标器件。另一方面，封装配置115包括TSV连接，该TSV连接电连接到例如高带宽存储器(HBM)叠层120。本领域的技术人员应理解，通过使用本文描述的互连结构105，不同的封装配置(即，2D、2.5D、3D、单芯片模块(SCM)、多芯片模块(MCM)等)的任何组合可以与图1示出的作为示例性示例的配置电连接在一起。在实施例中，TSV 115形成在由任何合适材料组成的基板115’中，该任何合适的材料包括但不限于Si、SiGe、SiGeC、SiC、GE合金、GaAs、InAs、InP以及其他III/V或II/VI化合物半导体。
仍然参考图1，互连结构105是包括多个行(例如，层级)1051-105n和多个列105'1-105'n的后段制程(BEOL)叠层。在实施例中，多个行1051-105n和列105'1-105'n可以由形成在绝缘材料125中的导电材料组成。导电材料可以是例如用于互连结构的任何导电材料，包括例如，钨、铝、铜等。另外，绝缘材料125可以是使用例如化学气相沉积(CVD)工艺的常规沉积工艺沉积的任何层间电介质材料，例如，SiO2。本领域技术人员还应理解，互连结构105可以通过绝缘材料125与通常用附图标记130表示的其他BEOL结构电隔离。
在实施例中，互连结构105可以通过包括例如双镶嵌工艺的常规光刻、蚀刻和沉积工艺例如逐层级形成，以形成每个层级和多个列的相应部分。例如，在沉积每层绝缘体材料125之后，将形成在绝缘体材料125之上的抗蚀剂暴露于能量(光)以形成图案(开口)。将使用例如反应离子蚀刻(RIE)的具有选择性化学的蚀刻工艺，通过抗蚀剂(以及形成如本领域众所周知的结构所需的其他掩模材料)中的相应的开口，在绝缘体材料125中形成一个或多个沟槽和过孔。然后可以通过常规的氧气灰化工艺或其他已知的剥离剂(stripant)来去除抗蚀剂。在去除抗蚀剂之后，可以通过任何常规的沉积工艺，例如化学气相沉积(CVD)工艺来沉积导电材料。可以通过常规的化学机械抛光(CMP)工艺去除绝缘材料125表面上的任何残留的材料。然后可以重复该过程以形成多个层级1051-105n和列105'1-105'n。
如在图1中进一步示出的，互连结构105通过布线结构140电连接到控制电路135。虽然布线结构140被示出为连接到互连结构105的最上层105n，但应该认识到，布线结构140可以电连接到互连结构105的任何列105'1...105'n或层级1051...105n。与关于互连结构105描述的类似，可以通过常规的光刻、蚀刻和沉积工艺形成布线结构135。在一个设想的方面中，例如，可以使用相同的导电材料在相同的处理步骤期间形成布线结构140和互连结构105。
在实施例中，控制电路135包括在不同的封装配置110和115(例如，TSV或微柱配置)的任何组合之间切换的功能，以针对不同的信号长度进行优化。例如，控制电路135可以包括用于控制I/O电路的可编程熔丝，以优化功率或信号完整性，以及指示哪个封装配置要被连接在模块之内，例如，电连接。以这样的方式，控制电路135可以提供控制信号(如虚线箭头所示)以控制I/O电路，在图1所示的实施例中，该I/O电路提供到封装配置110、115二者的电连接。
图2示出了除了其他特征之外的根据本发明的另外方面的互连结构以及相应的制造工艺。特别地，图2中所示的结构10’包括可以位于任一相对的例如盖层145或绝缘材料125的管芯上的虚设垫150。虚设垫150将使封装配置110与互连结构105和封装配置115电隔离。以这种方式，促进(force)电信号(例如，I/O连接)到封装配置115。
图3示出了除了其他特征之外的根据本公开的附加方面的互连结构以及相应的制造工艺。特别地，图3中所示的结构10”不包括封装配置115。因此，在这个附加方面中，将促进电信号(例如，I/O连接)到封装配置110。
图4是根据本公开的方面的编程流程图。更具体地，图4示出了编程控制电路的步骤，以调谐封装芯片或器件，例如，控制IO电路以优化功率或信号完整性。在步骤400中，除了其他特征之外，控制电路和互连结构在晶片制造设备处被制造。在实施例中，控制电路将包括一个或多个可被熔断的熔丝，如本领域已知的。在步骤405中，确定将在模块(例如，3D、单芯片模块(SCM)、多芯片模块(MCM)、2.5D等)的组件中使用哪种类型的封装配置。在步骤410中，基于在模块中使用的希望的封装类型来熔断适当的熔丝。在步骤415中，组装例如封装类型的模块，并且在步骤420中，进行模块最终测试。
图5示出了根据本公开的方面的用于HBM存储器实施的示例Tx-Rx示意图。应注意，为了简单起见，没有示出全部的功能。更具体地，图5示出了具有用于例如CLK1、CLK2、CLK3的三种不同熔丝的控制电路135。如本领域技术人员应理解的，三种不同的熔丝与用于不同类型配置(例如，3D、2.5、MCM配置)的连接有关。(例如，根据e-熔丝编码表)通过熔断相应的熔丝，可以使用本文描述的互连结构来制造到任何不同的配置的连接。在实施例中，不同的封装配置也可以共享时钟或者针对每个封装配置类型具有单独的时钟。
如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。

Claims (18)

1.一种半导体结构，包括：
互连，其包括被配置成位于绝缘体材料内的网格图案的多个导电层级和列，所述多个导电层级和列被对准以连接到使用不同的连接技术的不同的封装配置；以及
控制电路，其包括与所述不同的封装配置相关联的可编程熔丝并被配置为向所述互连提供信号以连接到所述不同的封装配置的组合。
2.根据权利要求1所述的半导体结构，其中所述不同的封装配置包括2D、2.5D和3D配置。
3.根据权利要求1所述的半导体结构，其中所述不同的连接技术包括微柱连接和硅通孔连接。
4.根据权利要求1所述的半导体结构，其中所述控制电路连接到所述互连的任何层级。
5.根据权利要求4所述的半导体结构，其中所述互连与后段制程布线隔离。
6.根据权利要求3所述的半导体结构，进一步包括位于所述微柱与所述互连之间的虚设垫以促进到不同的封装配置的I/O连接。
7.根据权利要求1所述的半导体结构，其中所述导电层级和列的材料为铝、铜和钨中的一种。
8.根据权利要求1所述的半导体结构，其中所述互连是后段制程结构。
9.一种互连结构，包括：
后段制程互连，其包括导电网格图案，所述导电网格图案包括被配置为连接到使用不同的连接技术的不同的封装配置的多个列；以及
具有与所述不同的封装配置相关联的可编程熔丝的控制电路，所述熔丝在熔断后将所述后段制程互连连接到所述不同的封装配置的组合。
10.根据权利要求9所述的互连结构，其中所述不同的封装配置包括使用不同连接技术的2D、2.5D和3D配置。
11.根据权利要求10所述的互连结构，其中所述不同的连接技术包括微柱连接和硅通孔连接中的至少一种。
12.根据权利要求11所述的互连结构，其中所述控制电路被连接到所述后段制程互连的任何层级。
13.根据权利要求11所述的互连结构，其中所述后段制程互连与后段制程布线隔离。
14.根据权利要求9所述的互连结构，进一步包括位于一个所述不同的封装配置的微柱与所述后段制程互连之间的虚设垫，以促进到不同的封装配置的I/O连接。
15.根据权利要求9所述的互连结构，其中所述不同的封装配置至少包括单芯片模块和多芯片模块。
16.一种用于制造半导体结构的方法，包括：
制造控制电路和互连结构，所述互连结构包括导电网格图案，所述导电网格图案包括被配置为连接到使用不同的连接技术的不同的封装配置的多个列；
确定将在模块组件中使用哪种类型的封装配置；以及
为所述模块组件中使用的希望的封装类型熔断所述控制电路的适当的熔丝，以便所述互连结构形成到所述希望的封装类型的电连接。
17.根据权利要求16所述的方法，进一步包括测试所述模块组件。
18.根据权利要求16所述的方法，其中所述希望的封装类型是3D、单芯片模块、多芯片模块、2.5D和2D封装类型中的至少一种。
CN201711257865.6A 2017-07-31 2017-12-04 互连结构 Active CN109326576B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/664484 2017-07-31
US15/664,484 US10381304B2 (en) 2017-07-31 2017-07-31 Interconnect structure

Publications (2)

Publication Number Publication Date
CN109326576A CN109326576A (zh) 2019-02-12
CN109326576B true CN109326576B (zh) 2022-09-09

Family

ID=65038914

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711257865.6A Active CN109326576B (zh) 2017-07-31 2017-12-04 互连结构

Country Status (3)

Country Link
US (1) US10381304B2 (zh)
CN (1) CN109326576B (zh)
TW (1) TWI645525B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740543A (zh) * 2008-11-13 2010-06-16 台湾积体电路制造股份有限公司 用于集成电路器件的熔丝结构
US20110110064A1 (en) * 2009-11-12 2011-05-12 International Business Machines Corporation Integrating Circuit Die Stacks Having Initially Identical Dies Personalized With Fuses
CN102272916A (zh) * 2009-01-22 2011-12-07 国际商业机器公司 具有熔丝型硅通孔的3d芯片叠层
US9006794B1 (en) * 2014-01-24 2015-04-14 Altera Corporation Low-voltage programmable electrical fuses
US20160225679A1 (en) * 2015-02-02 2016-08-04 Globalfoundries Inc. Dft structure for tsvs in 3d ics while maintaining functional purpose

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547720B2 (en) 2010-06-08 2013-10-01 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines
TWI440167B (zh) 2011-11-01 2014-06-01 Macronix Int Co Ltd 記憶體裝置及其製造方法
EP2925290B1 (en) * 2013-03-07 2018-05-09 Innovacos Corp. Waxes having oil-in-water self-emulsifying and water gel-forming properties, compositions, uses and methods relating to same
US8907480B2 (en) * 2013-03-14 2014-12-09 Intel Mobile Communications GmbH Chip arrangements
US10008287B2 (en) * 2016-07-22 2018-06-26 Micron Technology, Inc. Shared error detection and correction memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740543A (zh) * 2008-11-13 2010-06-16 台湾积体电路制造股份有限公司 用于集成电路器件的熔丝结构
CN102272916A (zh) * 2009-01-22 2011-12-07 国际商业机器公司 具有熔丝型硅通孔的3d芯片叠层
US20110110064A1 (en) * 2009-11-12 2011-05-12 International Business Machines Corporation Integrating Circuit Die Stacks Having Initially Identical Dies Personalized With Fuses
US9006794B1 (en) * 2014-01-24 2015-04-14 Altera Corporation Low-voltage programmable electrical fuses
US20160225679A1 (en) * 2015-02-02 2016-08-04 Globalfoundries Inc. Dft structure for tsvs in 3d ics while maintaining functional purpose

Also Published As

Publication number Publication date
CN109326576A (zh) 2019-02-12
TWI645525B (zh) 2018-12-21
US10381304B2 (en) 2019-08-13
US20190035731A1 (en) 2019-01-31
TW201911504A (zh) 2019-03-16

Similar Documents

Publication Publication Date Title
Beyne The 3-D interconnect technology landscape
US8970047B2 (en) Method for creating a 3D stacked multichip module
US9686852B2 (en) Multi-dimensional integrated circuit structures and methods of forming the same
US8945998B2 (en) Programmable semiconductor interposer for electronic package and method of forming
JP6175701B2 (ja) ３ｄ積層マルチチップモジュールの製造方法
KR20170011366A (ko) 반도체 칩 및 이를 가지는 반도체 패키지
US9305902B1 (en) Chip package and method for forming the same
US11817305B2 (en) Front end of line interconnect structures and associated systems and methods
TWI713125B (zh) 系統晶片、製造具有複數個元件之系統晶片的方法以及將系統晶片的複數個元件進行分區的方法
US10438887B2 (en) Semiconductor chip and multi-chip package using thereof and method for manufacturing the same
US20240136295A1 (en) Front end of line interconnect structures and associated systems and methods
EP2672511B1 (en) 3d stacked multichip module and method of fabrication
CN109326576B (zh) 互连结构
US8884398B2 (en) Anti-fuse structure and programming method thereof
US9842827B2 (en) Wafer level system in package (SiP) using a reconstituted wafer and method of making
CN116075927A (zh) 前段工艺互连结构以及相关联系统和方法
US11876078B2 (en) Through-silicon via interconnection structure and methods for fabricating same
US20240088037A1 (en) Integrated circuit chip with backside power delivery and multiple types of backside to frontside vias
CN115064504A (zh) 半导体封装体
KR20140038195A (ko) Ｔｓｖ구조 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220927

Address after: Grand Cayman, Cayman Islands

Patentee after: Kaiwei International

Address before: Bermuda Hamilton

Patentee before: MARVELL INTERNATIONAL Ltd.

Effective date of registration: 20220927

Address after: Singapore, Singapore

Patentee after: Marvell Asia Pte. Ltd.

Address before: Grand Cayman, Cayman Islands

Patentee before: Kaiwei International

Effective date of registration: 20220927

Address after: Bermuda Hamilton

Patentee after: MARVELL INTERNATIONAL Ltd.

Address before: Grand Cayman, Cayman Islands

Patentee before: GLOBALFOUNDRIES INC.