KR20220036955A - 복수의 적층 다이들을 갖는 집적 회로 디바이스 및 그 집적 회로 디바이스를 제조하는 방법 - Google Patents

복수의 적층 다이들을 갖는 집적 회로 디바이스 및 그 집적 회로 디바이스를 제조하는 방법 Download PDF

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KR20220036955A
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Abstract

복수의 적층 다이들을 갖는 집적 회로 디바이스가 설명된다. 집적 회로 디바이스는 입력 신호를 수신하도록 구성된 입력/출력 엘리먼트를 갖는, 복수의 적층 다이들 중 제1 다이 ― 제1 다이는 복수의 적층 다이들의 각각의 다이에 입력 신호를 제공하도록 구성된 신호 드라이버 회로 및 복수의 적층 다이들에 대한 복수의 칩 선택 신호들을 생성하기 위한 칩 선택 회로를 포함함 ―; 및 복수의 적층 다이들 중 제2 다이를 포함하며, 제2 다이는 제1 다이에 커플링되며, 제2 다이는 입력 신호를 수신하도록 구성된 기능 블록을 가지며, 제2 다이는 복수의 칩 선택 신호들 중에서 제2 다이에 대응하는 칩 선택 신호에 대한 응답으로 입력 신호를 수신한다. 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법이 또한 설명된다.

Description

복수의 적층 다이들을 갖는 집적 회로 디바이스 및 그 집적 회로 디바이스를 제조하는 방법
본 발명은 일반적으로 집적 회로 디바이스들에 관한 것으로, 특히 복수의 적층 다이들을 갖는 집적 회로 디바이스 및 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법에 관한 것이다.
집적 회로 디바이스들의 구현은 집적 회로 디바이스들의 크기를 감소시키고, 집적 회로 디바이스들의 전력을 감소시키며 집적 회로 디바이스들의 성능을 향상시키려는 노력들과 함께 계속해서 변화하고 있다. 상이한 타입들의 집적 회로 디바이스들은 보통 칩들로 또한 지칭되는 다수의 다이들을 포함할 수 있다. 다수의 다이들을 갖는 집적 회로 디바이스들은 종종 3D 집적 회로 디바이스들로 지칭된다. 다수의 다이들을 갖는 일부 3D 집적 회로 디바이스들은 인터포저를 포함할 수 있으며, 종종 SSIT(Stacked Silicon Interconnect Technology)를 구현하는 디바이스들로 지칭된다. 예컨대, 다수의 다이들은 서로 적층되기 보다는 인터포저의 표면에 개별적으로 배치될 수 있다. 마이크로범프(microbump)들 및 TSV(through-silicon via)들은 다이들 각각을 인터포저에 연결하는 데 사용될 수 있다. 그러나, 마이크로범프들의 크기는 다이들 간의 연결들이 제한되게 할 수 있다. 3D IC 디바이스들의 보다 최근의 세대들은 실리콘 인터포저를 포함하지 않을 수 있으며, 여기서 다이들 간의 연결들은 하이브리드 범프들 및 TSV(through-silicon via)를 사용하여 구현될 수 있는 직접 연결들에 의해 제공된다. 하이브리드 범프의 크기는 일반적으로 마이크로범프들보다 더 작아서, 다이들 간에 더 많은 연결들을 가능하게 한다.
적층 집적 회로 디바이스에서 다이들을 적층하면 집적 회로 디바이스의 논리 용량이 증가하지만, 집적 회로 디바이스 그 자체의 콘택(contact)에 의해 액세스될 수 있는 다이들의 접촉 패드(contact pad)들을 갖는 다이 표면적 및 다이 에지 폭이 또한 감소한다. 다이 표면적의 이러한 감소의 결과로써, 적층 집적 회로 디바이스 상의 콘택으로부터 액세스 가능한, 다이의 최상부상의 적은 패드들이 집적 회로 디바이스의 다이들에 대한 테스트 및 다른 액세스를 위해 이용가능하다. 최상부 다이에서 이용 가능한 패드들의 수의 감소로 인해, 최상부 다이상의 전력 공급 패드들 및 접지 패드들의 수는 종래의 모놀리식 집적 회로 디바이스 또는 다수의 다이들이 인터포저의 표면상에 개별적으로 배치되는 집적 회로 디바이스와 비교하여 감소될 필요가 있을 수 있다. 최상부 다이상에서 종종 입력/출력(IO) 패드들로 지칭되는 IO 콘택들의 가용성은 또한 테스트 기능과 같은 적층 IC 디바이스들의 일부 필수 기능들에 영향을 미칠 수 있다.
따라서, 적층 다이들과 연관된 문제점들, 이를테면 적층 다이들의 최상부 다이상의 감소된 수의 IO 콘택들과 연관된 문제점들을 극복한, 적층 다이들을 갖는 집적 회로 디바이스를 구현하기 위한 회로 및 방법이 필요하다.
복수의 적층 다이들을 갖는 집적 회로 디바이스가 설명된다. 집적 회로 디바이스는 입력 신호를 수신하도록 구성된 입력/출력 엘리먼트를 갖는 복수의 적층 다이들 중 제1 다이 ― 제1 다이는 복수의 적층 다이들의 각각의 다이에 입력 신호를 제공하도록 구성된 신호 드라이버 회로 및 복수의 적층 다이들에 대한 복수의 칩 선택 신호들을 생성하기 위한 칩 선택 회로를 포함함 ―; 및 복수의 적층 다이들 중 제2 다이를 포함하며, 제2 다이는 제1 다이에 커플링되며, 제2 다이는 입력 신호를 수신하도록 구성된 기능 블록을 가지며, 제2 다이는 복수의 칩 선택 신호들 중에서 제2 다이에 대응하는 칩 선택 신호에 대한 응답으로 입력 신호를 수신한다.
복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법이 또한 설명된다. 방법은 입력/출력 엘리먼트에서 입력 신호를 수신하도록 복수의 적층 다이들 중 제1 다이를 구성하는 단계; 복수의 적층 다이들의 각각의 다이에 입력 신호를 제공하도록 제1 다이의 신호 드라이버 회로를 구성하는 단계; 복수의 적층 다이들에 대한 복수의 칩 선택 신호들을 생성하기 위한 칩 선택 회로를 구성하는 단계; 복수의 적층 다이들 중 제2 다이를 제1 다이에 커플링하는 단계 ― 제2 다이는 입력 신호를 수신하도록 구성된 기능 블록을 가짐 ―; 및 복수의 칩 선택 신호들 중에서 제2 다이에 대응하는 칩 선택 신호에 대한 응답으로 제2 다이에서 입력 신호를 수신하는 단계를 포함한다.
도 1은 예시적인 적층 집적 회로 디바이스의 블록도이다.
도 2는 도 1의 집적 회로 디바이스와 같은 예시적인 적층 집적 회로 디바이스의 단면도이다.
도 3은 적층 집적 회로 다이들을 갖는 집적 회로 디바이스의 일부의 블록도이다.
도 4는 적층 집적 회로 디바이스의 다이에서 구현될 수 있는 칩 선택 회로의 블록도이다.
도 5는 적층 집적 회로 다이를 갖는 집적 회로 디바이스의 일부의 다른 블록도이다.
도 6은 적층 집적 회로 디바이스의 다이에서 구현될 수 있는, 집적 회로 디바이스의 다이 사이에서 신호들을 송신하기 위한 신호 드라이버 회로의 블록도이다.
도 7은 적층 집적 회로 디바이스의 다이에서 구현될 수 있는, 신호 드라이버 회로의 시프트 레지스터들을 사용하여 송신될 수 있는 예시적인 데이터의 다이어그램이다.
도 8은 집적 회로 디바이스에서 신호들을 송신하기 위한 회로들 및 방법들을 구현할 수 있는 프로그램 가능 논리 디바이스의 블록도이다.
도 9는 도 8의 프로그램 가능 논리 디바이스의 구성 가능 논리 엘리먼트의 블록도이다.
도 10은 적층 집적 회로 디바이스에서 복수의 다이들을 구현하는 방법을 도시하는 흐름도이다.
적층 다이들을 갖는 집적 회로 디바이스를 구현하기 위한 회로들 및 방법들은 다이의 IO 콘택과 적층 다이들의 하나 이상의 다른 다이 상의 기능 블록들 사이에서 제어 회로를 포함한다. 복수의 적층 다이들 중 하나의 다이 상의 제어 회로는 프로그래밍 목적들, 테스트 목적들 또는 동작 목적들을 포함하는 임의의 목적을 위해 복수의 적층 다이들의 다른 다이들에 대한 액세스를 가능하게 한다. 예컨대, 제1 다이 상의 칩 선택 회로는 신호 드라이버 회로로부터의 신호들이 복수의 적층 다이들의 다른 다이들 중 하나의 다이의 회로, 이를테면 기능 블록에 라우팅되도록 하는 데 사용될 수 있다. 즉, 칩 선택 회로를 사용함으로써, 공통 신호 드라이버 회로는 칩 선택 회로에 의해 다른 다이들 중 어느 다이가 선택되는지에 따라 다른 다이들의 각각에 신호들을 송신하는데 사용될 수 있다. 일부 구현들에 따르면, 회로들 및 방법들은 프로그램 가능 논리 디바이스(PLD)들과 함께 사용될 수 있으며, 여기서 데이터는 기능 블록과 관련되며 종종 구성 랜덤 액세스 메모리(CRAM)로 지칭되는 구성 메모리 어레이들로 라우팅될 수 있다. 회로들 및 방법들은 또한 3D 적층 다이 기술에서 테스트 가능성(testability)을 개선하는 데 사용할 수 있다. 스택 다이 어레인지먼트(stacked die arrangement)에서 다른 다이들의 회로 엘리먼트들에 액세스하기 위해 다이상의 제어 회로를 사용함으로써, 다이의 최상부상의 적은 수의 IO 패드들이 적층 다이들 각각에서 테스트 회로들, 이를테면 CRAM 또는 기능 블록에 할당될 수 있다.
명세서가 신규한 것으로 간주되는 본 발명의 하나 이상의 구현들의 특징들을 정의하는 청구항들을 포함하지만, 도면들과 함께 상세한 설명을 고려할 때 회로들 및 방법들이 더 양호하게 이해될 것이라고 여겨진다. 다양한 회로들 및 방법들이 개시되지만, 회로들 및 방법들이 다양한 형태들로 구현될 수 있는 단지 본 발명의 어레인지먼트들의 예시일 뿐이라는 것이 이해되어야 한다. 따라서, 본 명세서 내에서 개시된 특정한 구조적 및 기능적 세부사항들은 제한으로서 해석되는 것이 아니라, 오로지, 청구항들에 대한 기반으로서 그리고 사실상 임의의 적절하게 상세한 구조로 본 발명의 어레인지먼트들을 다양하게 이용하기 위해 당업자에게 교시하기 위한 대표적인 기반으로서 해석되어야 한다. 추가로, 본원에서 사용된 용어들 및 어구들은 제한하는 것으로 의도되는 것이 아니라 오히려, 회로들 및 방법들의 이해 가능한 설명을 제공하도록 의도된다.
먼저 도 1을 참조하면, 예시적인 적층 집적 회로 디바이스(100)의 블록도가 도시되어 있다. 보다 구체적으로, 패키지 기판으로 본원에서 예로서 도시된 기판(102)은 도 2에서 더 상세히 설명되는 바와 같이 상호연결 엘리먼트들에 의해 전기적으로 연결된 복수의 다이들을 수용하도록 구성된다. 패키지 기판은 솔더 볼(solder ball)들(103)을 포함하며, 솔더 볼들(103)은 예컨대 회로 기판에 부착하기 위해 사용될 수 있고, 패키지 기판에 부착된 다이들에 신호들을 제공하거나 또는 이들 다이들로부터 신호들을 수신하는데 사용될 수 있다. 대안적으로, 기판은 패키지 기판 상에 포지셔닝된 인터포저, 또는 집적 회로 디바이스의 다이들을 수용하는데 사용되는 임의의 다른 엘리먼트를 포함할 수 있다. 도 1에 도시된 바와 같이, 다이들의 제1 스택은 신호들을 패키지 기판으로 라우팅하는 것을 가능하게 하는 상호연결 엘리먼트들을 포함하는 대응 상호연결 층(108)을 갖는 제1 기판(106)을 포함한다. 상호연결 엘리먼트들은 예컨대 솔더 범프들, 하이브리드 상호연결 기술, 또는 신호들을 다이에 라우팅하고 그리고 다이로부터 신호들을 라우팅하기 위한 임의의 다른 전도성 엘리먼트를 포함할 수 있다. 제2 기판(110)은 신호들을 라우팅하는 것을 가능하게 하는 상호연결 엘리먼트들을 포함하는 대응 상호연결 층(112)을 갖는다. 제3 기판(116)은 신호들을 라우팅하는 것을 또한 가능하게 하는 상호연결 엘리먼트들을 포함하는 대응 상호연결 층(118)을 갖는다. 제4 기판(120)은 신호들을 라우팅하는 것을 또한 가능하게 하는 상호연결 엘리먼트들을 포함하는 대응 상호연결 층(122)을 갖는다. 제5 기판(124)은 신호들을 라우팅하는 것을 또한 가능하게 하는 상호연결 엘리먼트들을 포함하는 대응 상호연결 층(126)을 갖는다. 패키지 리드(128)는 기판(124)을 커버(cover)하거나 또는 복수의 다이들을 캡슐화(encapsulate)하기 위해 포함될 수 있다. 도 2를 참조로 하여 아래에서 더 상세히 설명되는 바와같이, 도시된 기판 및 상호연결 층 쌍들(106 및 108, 110 및 112, 116 및 118, 120 및 122, 124 및 126)은 5 다이를 형성하고, 다이간에 신호들을 라우팅하도록 구성된다. 상호연결 층(108)은 솔더 볼들(103)과의 통신을 가능하게 하기 위해 솔더 범프들(130)(예컨대, C4 범프들)에 의해 패키지 기판의 대응 접촉 패드들(132)에 연결될 수 있다.
도 1의 어레인지먼트는 적층 다이들의 일반적인 어레인지먼트를 예로서 보여주기 위한 것이라는 것이 이해되어야 하며, 여기서 다이들의 특정 어레인지먼트들은 페이스-투-페이스(Face-to-Face) 다이들(AoA(Active-on-Active) 다이들로서 또한 알려짐) 및 페이스-투-백(Face-to-Back) 다이들의 상이한 구성들을 가질 수 있으며, 여기서 페이스는 금속층 측의 BEOL(back end-of-line)을 나타내며, 백은 기판을 나타낸다. 상호연결 엘리먼트들은 다이들의 구성에 따라 다이의 TSV들 또는 BEOL 금속 층들을 포함할 수 있다. 페이스-투-백 본딩을 위해, 다이들 간의 상호연결들은 (예컨대, TSV들을 사용하여) 기판에서 구현된다. 일례에 따르면, 상호연결 층(112)은 기판(110)(즉, 백)의 비아들에 커플링된 (즉, 페이스상의) 금속 층들을 포함할 수 있으며, 여기서 상호연결 층(112) 및 기판(110)은 함께 하나의 다이 층을 형성한다. 하나의 다이에서 다른 다이로의 또는 기판 패키지와 다이 간의 상호연결들은 다이들의 배향에 따라 금속 층들(예컨대, 하이브리드 범프들) 또는 TSV들을 포함할 수 있다. 예시적인 적층 집적 회로 디바이스(100)가 예로서 도시되어 있지만, 다이들의 다수의 스택들을 포함하는 다이들의 다른 어레인지먼트들이 주입될 수 있다는 것이 이해되어야 한다.
이제 도 2를 참조하면, 도 1의 집적 회로 디바이스의 일부의 단면일 수 있는 예시적인 적층 집적 회로 디바이스(200)의 일부의 단면도가 도시되어 있다. 적층 집적 회로 디바이스(200)는 본원에서 다이 1 - 다이 5로서 예로서 도시된 복수의 다이들을 포함한다. 다이들 각각은 일반적으로 동일한 타입들의 엘리먼트들, 이를테면 실리콘으로 형성된 능동 엘리먼트들, 금속 트레이스들 및 비아들을 포함할 수 있으며, 이들은 동일한 참조번호들로 다이들 각각에 지정된다. 예컨대, 각각의 다이는 웰 영역(209)의 소스(206) 및 드레인(208), 및 게이트 영역(210)을 포함하는 트랜지스터로서 본원에서 예로서 도시된 능동 엘리먼트들(204)을 갖는 기판(202)을 포함할 수 있다.
다이의 기판의 능동 엘리먼트들은 상호연결 엘리먼트들을 통해 서로에 그리고 다른 다이의 엘리먼트들에 연결되며, 상호연결 엘리먼트들은 비-전도성 층들을 통해 금속 층들의 부분들을 연결하는 비아들 및 비-전도성 층들에 의해 분리된 금속 층들의 금속 트레이스들을 포함할 수 있다. 보다 구체적으로, 다양한 층들의 상호연결 엘리먼트들(212)은 도시된 바와 같이 비아들(214)에 의해 함께 커플링될 수 있다. TSV(through silicon via)들로 종종 지칭되는, 기판을 통해 연장되는 비아들(216)은 기판의 후면 상의 접촉 엘리먼트들(218)로부터 연장되며, 접촉 엘리먼트들(218)은 외부 연결을 제공하기 위해 절연 층(224)을 통해 연장되는 접촉 패드(222)에 대한 연결을 가능하게 하는 접촉 엘리먼트(220)에 커플링될 수 있다. 접촉 패드(222)는 접촉 패드(132) 상의 솔더 범프(130)에 대한 연결을 가능하게 하는 상호연결 층(108)의 접촉 패드에 대응할 수 있으며, 여기서 기판(102)의 상호연결 엘리먼트들은 IC 디바이스로부터 신호들을 송신하거나 또는 IC 디바이스에서 신호를 수신하기 위해 솔더 볼들(103)에 대한 연결들을 가능하게 한다. 다이들 간에 전기적 연결을 제공하기 위한 다른 접촉 엘리먼트들이 또한 구현될 수 있다. 예컨대, 제1 다이의 제1 접촉 엘리먼트(226)는 제2 다이의 제2 접촉 엘리먼트(228)에 전기적으로 커플링될 수 있고, 여기서 접촉 엘리먼트들(226 및 228)은 하이브리드 접촉 엘리먼트(230)의 일부일 수 있다. 도 2의 예는 아래에서 더 상세히 설명되는 도 3 및 도 4의 회로들이 구현될 수 있는 디바이스의 예를 보여주기 위해 제공된다.
도 2의 회로는 예로서 도시되고, 임의의 배향으로 구현될 수 있는 임의의 수의 다이들을 포함할 수 있다. 다이들의 페이스-투-페이스 어레인지먼트가 다이 1과 다이 2 사이에 도시되며 페이스-투-백사이드 어레인지먼트(face-to-backside arrangement)가 다른 다이의 연결들에 도시되는 반면에, 다이들의 다른 배향들이 구현될 수 있다는 것이 이해되어야 한다. 다이의 일부 또는 전부는 프로그램 가능 논리 디바이스(PLD)와 같은 동일한 타입의 디바이스일 수 있거나, 또는 상이한 다이에서 특정 기능부, 이를테면 메모리 또는 로직을 가질 수 있다.
이제 도 3을 참조하면, 적층 집적 회로 다이들을 갖는 집적 회로 디바이스의 부분(300)의 블록도가 도시된다. 집적 회로 디바이스는 도 1 및 도 2에 도시된 바와 같이 구현될 수 있으며, 여기서 집적 회로 디바이스의 상이한 다이들의 엘리먼트들의 어레인지먼트는 집적 회로 디바이스상의 IO 콘택에 의해 액세스될 수 있는 드라이버 회로와 같은 회로의 사용을 가능하게 하기 위해 예로서 도시된다. 복수의 적층 다이들의 다른 다이의 각각에 신호들을 구동하기 위해 복수의 적층 다이들의 제1 다이상에 드라이버 회로와 같은 공통 회로를 사용함으로써, 제1 다이상의 동일한 IO 콘택들은 다른 다이들 각각의 회로, 이를테면 기능 블록에 액세스하기 위해 사용될 수 있다. 즉, 복수의 적층 다이들 중 하나의 다이 상의 회로에 액세스하는 데 필요한 동일한 IO 콘택 또는 콘택들은 복수의 적층 다이들의 다른 다이들 각각의 회로들에 액세스하는 데 사용될 수 있다.
도 3의 다이들의 엘리먼트들을 구체적으로 참조하면, 도 3의 집적 회로 디바이스의 부분은, 예로서, 제1 다이(302)(예컨대 최상부 다이로서 또한 알려지며 도 2의 다이 1에 대응할 수 있음), 제2 다이(304), 제3 다이(306), 제4 다이(308) 및 제5 다이(310)를 포함하여 5개의 적층 다이들을 포함한다. 최상부 다이의 IO 회로(312)는 집적 회로 외부에서 액세스 가능한 접촉 엘리먼트를 포함할 수 있다. IO 회로(312)는 제어 회로(313)에 커플링되며, 여기서 IO 회로(312)는 IO 회로(312)의 접촉 엘리먼트에서 수신된 입력(INPUT) 신호일 수 있는 신호를 제어 회로(313)에 제공하는 것으로 본원에서 예로서 도시된다. 예컨대, IO 회로(312)는 예컨대 도 2의 접촉 엘리먼트(222)에 커플링될 수 있다. IO 회로들은 기능 블록 또는 신호 드라이버 회로로부터 신호들을 수신하는 다른 회로의 기능 또는 제어 회로의 동작에 따라 전용 입력 회로들로서 구현될 수 있거나, 전용 출력 회로들로서 구현될 수 있거나 또는 입력 신호를 수신하거나 또는 출력 신호를 생성하는 것 둘 모두의 기능을 할 수 있다는 것이 이해되어야 한다. 기능 블록들의 예들은 도 8 및 도 9를 참조로 하여 아래에서 더 상세히 설명된다.
제어 회로(313)는 신호 드라이버 회로(314) 및 칩 선택 회로(316)를 포함할 수 있다. 즉, 제어 회로는 칩 선택 회로(316)에 의해 생성된 칩 선택 신호들을 사용하여 복수의 다이들 중 다른 다이의 회로로의 신호의 전달을 가능하게 하며, 여기서 칩 선택 신호는 신호 드라이버 회로(314)로부터 신호를 수신하기 위해 선택된 칩 상의 회로를 인에이블하기 위한 인에이블 신호로서 동작할 수 있다. 보다 구체적으로, 신호 드라이버 회로(314)는 신호 라인(318)을 통해 다이들(304-310) 각각에 신호를 제공한다. 단일 신호 라인(318)이 도시되어 있지만, 단일 신호 라인(318)이 상이한 신호들(예컨대, 어드레스, 데이터 및 제어 신호들)을 송신하기 위한 신호 버스와 같은 멀티-라인 신호 라인일 수 있거나 또는 다수의 신호 라인들이 신호 드라이버 회로에 의해 구동될 수 있다는 것이 이해되어야 한다. 신호 라인(318)은 신호 입력(322)에서 레지스터(320)에 제공된다.
칩 선택 회로(316)는 칩 선택 신호 라인들(323) 상에 칩 선택 신호들을 생성하며, 여기서 칩 선택 신호 라인들(323)의 제1 신호 라인으로부터의 신호는 레지스터(320)의 인에이블 입력(324)으로 라우팅된다. 도 3의 구현에 따르면, 선택 신호 라인들(323)은 4개의 라인들을 포함하며, 여기서 4개의 다이들(304-310) 각각은 칩 선택 신호 라인들 중 대응하는 라인에 커플링된다. 다른 구현들에 따르면, 다이들 각각에 제공된 단일 라인 상의 신호는 데이터가 그 다이를 위한 것인지 여부를 결정하기 위해 디코딩될 수 있다. 칩 선택 회로(316)는 도 4를 참조하여 더 상세히 설명되는 바와 같이 인에이블 선택 신호들(a 및 b)에 대한 응답으로 특정 다이에 전달되는 인에이블(ENABLE) 신호를 수신할 수 있다. 칩 선택 신호는 예컨대 레지스터(320)를 인에이블하는 임의의 타입의 신호, 이를테면 클록 신호일 수 있다. 신호 드라이버 회로(314)에 의해 구동되는 신호는, 이하에서 더 상세히 설명되는 바와같이, 메모리에 저장된 데이터, PLD의 회로들에 대한 구성 메모리의 구성 데이터, 제어 신호들, 또는 집적 회로 디바이스의 다양한 회로들을 테스트하기 위한 테스트 신호들일 수 있다. 레지스터(320)의 출력(325)은 기능 블록(328)의 입력(326)에 제공되며, 여기서 기능 블록의 출력은 출력(329)에서 생성된다.
신호 드라이버 회로(314)에 의해 생성된 신호는 또한 신호 라인(318)을 통해 다른 다이(306-310)의 기능 블록들에 제공된다. 보다 구체적으로, 다이(306)는 신호 입력(332)에서 신호 라인(318) 상의 데이터 신호를 수신하도록 그리고 인에이블 입력(334)에서 복수의 신호 라인들(323) 중 제2 신호 라인 상의 인에이블 신호를 수신하도록 적응된 레지스터(330)를 포함한다. 레지스터(330)의 출력(335)에서 생성된 데이터는 기능 블록(338)의 입력(336)에 제공되며, 여기서 기능 블록의 출력은 출력(339)에서 생성된다. 유사하게, 다이(308)는 신호 입력(342)에서 신호 라인(318) 상의 데이터 신호를 수신하도록 그리고 인에이블 입력(344)에서 복수의 신호 라인들(323) 중 제3 신호 라인 상의 인에이블 신호를 수신하도록 적응된 레지스터(340)를 포함한다. 레지스터(340)의 출력(345)에서 생성된 데이터는 기능 블록(348)의 입력(346)에 제공되며, 여기서 기능 블록의 출력은 출력(349)에서 생성된다. 게다가, 다이(310)는 신호 입력(352)에서 신호 라인(318) 상의 데이터 신호를 수신하도록 그리고 인에이블 입력(354)에서 복수의 신호 라인들(323) 중 제4 신호 라인 상의 인에이블 신호를 수신하도록 적응된 레지스터(350)를 포함한다. 레지스터(350)의 출력(355)에서 생성된 데이터는 기능 블록(358)의 입력(356)에 제공되며, 여기서 기능 블록의 출력은 출력(359)에서 생성된다. 기능 블록에 의해 생성된 데이터는 신호 수신기의 입력(364)에 커플링된 신호 라인(363)을 통해 신호 수신기(362)를 갖는 제어 회로(360)로 라우팅될 수 있다. 제어 신호는 IO 회로(366)에서 출력(OUTPUT) 신호를 생성할 수 있다.
도 3에 도시된 바와 같이, 신호 라인(318)상에 제공된 신호는 예컨대 도 2를 참조하여 앞서 설명된 바와 같이 이를테면 하이브리드 본드들 또는 TSV들을 통해 다수의 다이들에 제공되며, 여기서 신호 라인(318) 상의 신호는 칩 선택 회로(316)에 의해 생성된 칩 선택 신호들에 기반하여 특정 다이 또는 다이들에 의해 수신될 수 있다. 따라서, 다이들(304-310)의 기능 블록들(328, 338, 348 및 358)에 신호들을 라우팅하기 위해 IO 회로(312)의 본드 패드와 같은 단일 접촉 엘리먼트만이 필요하다는 것이 인식될 수 있다. 즉, 공통 IO 접촉 및 공통 신호 드라이버 회로는 제1 다이에서 생성된 칩 선택 신호에 기반하여 상이한 적층 다이의 기능 블록들에 신호를 선택적으로 라우팅하기 위해 사용될 수 있다.
따라서, 복수의 적층 다이들 중 하나의 다이상의 제어 회로(313)는 프로그래밍 목적들, 테스트 목적들 또는 동작 목적들을 포함하는 임의의 목적을 위해 복수의 적층 다이들의 다른 다이들에 대한 액세스를 가능하게 하기 위해 사용될 수 있다. 일부 구현들에 따르면, 회로들 및 방법들은 도 8 및 도 9를 참조하여 아래에서 더 상세히 설명되는 바와 같이 PLD들과 함께 사용될 수 있으며, 여기서 데이터는 도 5를 참조하여 아래에서 더 상세히 설명되는 바와같이 기능 블록과 관련된 CRAM과 같은 구성 메모리 어레이들로 라우팅될 수 있다. 회로들 및 방법들은 또한 3D 적층 다이 기술의 테스트 가능성을 개선하는 데 사용할 수 있다. 적층 다이 어레인지먼트에서 다른 다이의 회로 엘리먼트들에 액세스하기 위해 다이상의 제어 회로를 사용함으로써, 다이의 최상부상의 적은 수의 테스트 패드들이 적층 다이들 각각에서 CRAM 또는 기능 블록을 테스트하는데 충분하다. 제어 회로들을 갖는 다이(302)는 또한 기능 블록들을 포함할 수 있고, 여기서 신호들은 다이(302)의 기능 블록들의 테스트 또는 기능 동작을 가능하게 하기 위해 제어 회로에 의해 기능 블록들로 라우팅될 수 있다는 점에 유의해야 한다. 게다가, 구성, 테스트 및 다른 동작을 위한 입력 및 출력 신호들이 IO 회로들(예컨대, 312 및 366)을 통해 제공되지만, 다이들(304-310) 중 임의의 다이로 라우팅되거나 또는 이 다이로부터 수신되는 신호들이 다이(302)에 저장되거나 또는 이 다이(302)에서 생성될 수 있다는 것이 이해되어야 한다. 단일 기능 블록이 다이들(304-310) 각각에 도시되고 다이(302)에 데이터를 제공하기 위한 IO 회로 또는 다이(302)로부터 신호들을 라우팅하기 위한 IO 회로를 통해 액세스되지만, 많은 기능 블록들 및 IO 회로들이 앞서 설명된 바와 같이 다이들에서 구현될 수 있고 도 8 및 도 9를 참조하여 아래에서 설명되는 바와 같이 상호연결될 수 있다는 것이 이해되어야 한다. 회로들은 래퍼(wrapper)로서 지칭될 수 있는 기능 블록들의 그룹에 테스트 신호들 또는 다른 신호들을 제공하는 래퍼 회로의 일부로 구현될 수 있다.
이제 도 4를 참조하면, 적층 집적 회로 디바이스의 다이에서 구현될 수 있는 칩 선택 회로(400)의 블록도가 도시된다. 도 4에 도시된 바와 같이, 예컨대, 칩 선택 회로(316)에 커플링되는 인에이블 신호와 같은 인에이블(ENABLE) 신호는 인에이블 선택 신호들 a, a_bar, b 및 b_bar를 사용하여 생성될 수 있으며, 여기서 인에이블 신호는 인에이블 선택 신호들의 값들에 기반하여 다이들 중 하나에 제공된다. 보다 구체적으로, 인에이블 선택 신호 a는 인버터(402)의 입력에 제공되며, 여기서 a_bar는 인버터(402)의 출력에서 생성된다. 유사하게, 인에이블 선택 신호 b는 인버터(404)의 입력에 제공되며, 여기서 인에이블 선택 신호 b_bar는 인버터(404)의 출력에서 생성된다. 인에이블 선택 신호들 a 및 b (따라서 a_bar 및 b_bar)는 인에이블 신호를 다이 2 - 다이 5 중 하나로 라우팅하도록 선택된다. 즉, 인에이블 선택 신호 a는 인에이블 신호를 다이 2로 라우팅하기 위해 트랜지스터(406)의 게이트에 제공되고 인에이블 신호를 다이 3으로 라우팅하기 위해 트랜지스터(408)의 게이트에 제공된다. 인에이블 선택 신호 a_bar는 인에이블 신호를 다이 4로 라우팅하기 위해 트랜지스터(410)의 게이트에 제공되고, 인에이블 신호를 다이 5로 라우팅하기 위해 트랜지스터(412)의 게이트에 제공된다. 인에이블 선택 신호 b는 인에이블 신호를 다이 2로 라우팅하기 위해 트랜지스터(414)의 게이트에 제공되고, 인에이블 신호를 다이 4로 라우팅하기 위해 트랜지스터(416)의 게이트에 제공된다. 인에이블 선택 신호 b_bar는 인에이블 신호를 다이 3으로 라우팅하기 위해 트랜지스터(418)의 게이트에 제공되고 인에이블 신호를 다이 5로 라우팅하기 위해 트랜지스터(420)의 게이트에 제공된다. 도 4에 도시된 바와 같이, a 및 b의 4가지 조합들은 4개의 다이들 중 어느 하나를 선택하여 데이터 신호들을 해당 다이로 라우팅하는 것을 가능하게 한다. 칩 선택 회로(400)가 예로서 도시되어 있지만, 다이들 중 하나 이상에 인에이블 신호를 제공하기 위해 다른 유사한 회로들이 구현될 수 있다는 것이 이해되어야 한다.
이제 도 5를 참조하면, 적층 집적 회로 다이를 갖는 집적 회로 디바이스의 부분(500)의 다른 블록도가 도시된다. 도 5의 어레인지먼트에 따르면, 집적 회로 디바이스의 상이한 부분들에 대해 상이한 IO 회로들이 사용된다. 도 5의 집적 회로 어레인지먼트는 도 1 및 도 2를 참조하여 앞서 설명된 바와 같이 구현될 수 있는 다이(502-510)를 포함하는 5개의 다이들을 포함하며, 여기서 다이들 간의 연결들은 예컨대 하이브리드 본드들 또는 TSV들을 사용하여 구현될 수 있다. IO 회로(512)는 다이(502)의 접촉 패드와 같은 접촉 엘리먼트에서 집적 회로 디바이스에 대한 입력 신호를 수신하도록 구성되며, 수신된 입력 신호는 제어 회로(513)에 제공된다. 제어 회로(513)는 신호 드라이버 회로(514) 및 칩 선택 회로(515)를 제어하여 상이한 다이의 다양한 회로 블록들에 신호들을 선택적으로 제공하도록 적응된다. 예컨대, 신호 드라이버 회로에 의해 구동되는 신호는, 이하에서 더 상세히 설명되는 바와같이, 메모리에 저장된 데이터, 데이터를 저장 또는 수신하기 위한 어드레스들, 구성 메모리에 저장된 PLD의 회로들에 대한 구성 데이터, 제어 신호들, 또는 집적 회로 디바이스의 다양한 회로들을 테스트하기 위한 테스트 신호들일 수 있다.
신호 드라이버 회로(514)는 신호들을 다이들(504-510)의 회로들로 구동하도록 구성되는 반면에, 칩 선택 회로(515)는 칩 선택 신호 라인들(516)로부터의 신호들에 기반하여 신호 드라이버 회로(514)로부터 신호들을 수신하는 다이를 선택하도록 구성된다. 도 5의 구현에 따르면, 신호 출력(518)에서 생성된 제1 출력 신호는 제1 신호 라인(519)에 제공되고 신호 출력(520)에서 생성된 제2 출력 신호는 신호 라인(521)에 제공되며, 여기서 신호 라인들(519 및 521)은 다이들(504-510)의 각각에 라우팅된다. 아래에서 더 상세히 설명되는 바와 같이, 도 5의 구현의 다이들 각각은 메모리 및 기능 블록 둘 모두를 포함하며, 여기서 메모리는 기능 블록에 대한 구성 데이터를 포함할 수 있다.
다이들의 각각은 본원에서 예로서 CRAM 어레이로 도시된 메모리(524)에 대한 데이터를 수신하도록 적응된 레지스터(522), 및 메모리(524) 및 레지스터(529)에 커플링된 비트라인 버퍼(528)에 대한 데이터를 수신하기 위한 다른 레지스터(526)를 포함하며, 다른 레지스터(526)는, 예컨대, 다이와 연관된 칩 선택 신호를 또한 수신하는 시프트 레지스터일 수 있다. 보다 구체적으로, 어드레스 신호일 수 있는, 신호 라인(521)으로부터의 신호는 예컨대 입력(530)에 커플링되는 반면에, 복수의 칩 선택 신호 라인들(516) 중 제1 칩 선택 신호 라인으로부터의 칩 선택 신호는 인에이블 입력(532)에 커플링된다. 칩 선택 신호는 레지스터(522)를 인에이블하기 위한 임의의 타입의 인에이블 신호일 수 있고 입력(530)에 제공된 데이터를 수신하기 위한 클록 신호를 포함할 수 있다는 것이 이해되어야 한다. 레지스터(522)는 메모리(524)에 저장될 데이터와 연관된 어드레스를 제공하기 위한 시프트 레지스터를 포함할 수 있다. 레지스터(522)의 출력(534)에서 생성된 데이터는 메모리(524)의 입력(536)에 제공된다. 메모리(524)는 인터페이스(538)를 통해 비트라인 버퍼(528)와 통신하며, 인터페이스(538)는 메모리(524)로부터 비트라인 버퍼로 데이터를 판독하거나 비트라인 버퍼로부터 메모리(524)로 데이터를 기록하는 것을 가능하게 한다. 다이(502)는 또한 제어 회로(544)의 수신기 회로(542)를 포함한다. 수신기 회로(542)는 수신기 회로(542)의 입력(546)에 커플링된 신호 라인(545)을 통해 선택된 다이의 비트라인 버퍼의 레지스터(529)의 출력을 수신하도록 구성된다.
신호 라인(519)은 입력(551)에 커플링되고, 복수의 칩 선택 신호 라인들(516)의 제1 칩 선택 신호 라인은 레지스터(526)의 인에이블 입력(552)에 커플링되며, 여기서 출력(547)은 비트라인 버퍼(528)의 입력(549)에 커플링된다. 비트라인 버퍼(528)에 제공된 데이터는 메모리(524)에 기록될 수 있거나, 또는 메모리(524)로부터 판독되어 비트라인 버퍼에 제공된 데이터는 비트라인 버퍼(528)의 출력(559)에서 생성되어 레지스터(529)에 제공될 수 있다. 다이(502)는 또한, 이를테면 테스트 동안 레지스터(529)를 통해 수신기 회로(542)에 제공된 신호에 기반하여 출력을 생성하는 것을 가능하게 하는 IO 회로(548)를 포함한다. 즉, 제어 회로는 수신기 회로(542)에 의해 수신된 신호들을 IO 회로(548)에 제공할 수 있다. 다른 구현에 따르면, 비트라인 버퍼(528)의 출력은 3-상태 값으로 유지될 수 있으며, 이는 비트라인 버퍼(528)의 출력에서 레지스터(529)에 대한 요건을 제거할 것이다.
도 5의 회로 어레인지먼트는 또한 기능 블록들을 포함할 수 있으며, 여기서 제어 회로(550)는 IO 회로(557)에 커플링되고 또한 복수의 칩 선택 라인들(555)에 커플링된 칩 선택 회로(554) 및 드라이버(553)를 포함한다. 다이들 각각은 레지스터(556) 및 기능 블록(558)을 포함하며, 여기서 드라이버(553)의 출력(560)에서 생성된 신호는 레지스터(556)의 입력(562)에 커플링된다. 레지스터(556)는 입력(564)에서 복수의 칩 선택 라인들(555) 중 제1 칩 선택 라인으로부터의 칩 선택 신호 및 기능 블록에 대한 신호를 수신하도록 구성된다. 레지스터(556)의 출력(566)은 기능 블록(558)의 입력(568)에 커플링된다. 기능 블록의 출력(570)은 신호 라인(572)에 의해 제어 회로(550)의 수신기 회로(575)의 입력(574)에 제공될 수 있다. 기능 블록의 출력은 선택된 다이의 기능 블록의 출력만이 신호 라인(572)에 제공되도록 3-상태 값으로 유지될 수 있다. 대안적으로, 레지스터는 출력(570)에서 구현될 수 있으며, 이를테면 레지스터(529)는 비트라인 버퍼(528)의 출력에서 구현될 수 있다.
기능 블록이 디자인(design)된 후에는 일반적으로 이러한 기능 블록을 용이하게 테스트할 수 있는 회로, 예컨대 스캔 체인 회로(scan chain circuit)를 디자인하는 것이 필요하다. 도 3 및 도 5의 제어 회로들은 복수의 적층 다이들의 각각의 다이의 회로들의 테스트를 용이하게 하기 위해 단일 회로를 구현함으로써 테스트 가능성을 향상시키고 회로 요건들을 감소시키도록 구현된다. 제어 회로들은 IO 회로와 테스트되는 다이의 회로, 이를테면 기능 블록 간의 인터페이스의 역할을 한다. 예컨대, 테스트 패턴들 및 제어 신호들은 IO 회로로부터 제어 회로(513 또는 550)와 같은 제어 회로에 로드될 수 있다. 이후, 이러한 패턴들 및 신호들은 다른 다이상의 기능 블록을 테스트하는 데 사용된다. 테스트 후에, 테스트 결과들은 다른 제어 회로에 다시 로드되고 집적 회로 디바이스에 의해 출력되도록 IO 회로에 제공될 수 있다. 일부 구현들에 따르면, 제어 회로는 기능 블록을 테스트하기 위한 입력 데이터 및 제어 데이터를 저장할 수 있다. 예컨대, 수학 프로세서(math processor)를 테스트하기 위해, input_A=00001, input_B=00010, control=00 => input_A + input_B; if control=01=> input_A x input_B.
다양한 블록들의 입력들 및 출력들은 칩 선택 신호에 의해 선택된 특정 다이에 신호를 라우팅하는 애플리케이션의 목적들을 위해 도시되며, 기능 블록들과 같은 다양한 블록들은 다른 출력들을 가질 수 있으며 그리고 도시된 다양한 블록들의 출력들은 집적 회로 디바이스의 다른 부분들에 제공될 수 있다는 것에 유의해야 한다. 다이들의 회로 엘리먼트들에 대한 다양한 연결들은 제1 다이(예컨대, 다이(502))로부터, 다이들 각각의 회로들에 신호들을 라우팅하기 위한 다른 다이(예컨대, 다이들(504-510) 중 하나), 특히 칩 선택 신호에 의해 선택되는 다이에 데이터를 라우팅하는 것을 가능하게 하는 구현을 예시하기 위해 제공된다. 일부 구현들에 따르면, 데이터는 예컨대 이를테면 테스트 동작 동안 선택된 다이로부터 제1 다이에서 수신될 수 있다.
도 5의 회로 어레인지먼트가 신호들을 메모리 및 기능 블록으로 라우팅하기 위한 제어 회로들의 사용을 보여주지만, 복수의 적층 다이들 중의 다이로 신호들을 라우팅하는 회로들 및 방법들이 아래에서 도 8 및 도 9에서 설명되는 임의의 타입의 회로 블록과 같은 임의의 타입의 회로 블록을 사용하여 구현될 수 있다는 것이 이해되어야 한다. 게다가, 다이들 각각에서 유사한 회로 블록들(즉, 연관된 비트라인 버퍼 및 기능 블록을 갖는 CRAM 어레이)의 사용이 예로서 도시되어 있다. 다이들 중 임의의 다이가 동일한 회로들을 가질 필요는 없고, 상이한 다이들이 유사한 회로를 포함할 수 있거나 상이한 회로를 포함할 수 있다는 것이 이해되어야 한다. 예컨대, 다이들 중 하나는 주로 메모리 엘리먼트들을 포함할 수 있는 반면에, 다른 다이들 중 2개의 다이들은 주로 PLD와 연관된 기능 블록들을 포함할 수 있다.
이제 도 6을 참조하면, 적층 집적 회로 디바이스의 다이에서 구현될 수 있는, 집적 회로 디바이스의 다이 사이에서 신호들을 송신하기 위한 신호 드라이버 회로(600)의 블록도가 도시된다. 신호 드라이버 회로(600)는 도 3의 신호 드라이버 회로(314)로서 또는 도 5의 신호 드라이버 회로들(514 및 553)로서 구현될 수 있다. 신호 드라이버 회로(600)는 어드레스 입력(603)에서 어드레스를 수신하도록 구성된 제1 시프트 레지스터(602)를 포함한다. 시프트 레지스터(602)의 출력은 어드레스 디코더(604)에 제공될 수 있다. 워드라인 제어 회로(606)는 디코딩된 어드레스를 수신하고 워드라인 드라이버(608)에 출력을 제공하도록 구성된다. 워드라인 드라이버에 의해 생성된 어드레스는 신호 드라이버 회로(600)의 출력으로서 생성된다. 예컨대, 어드레스는 레지스터(522)의 입력(530)에 제공될 수 있다. 이러한 어드레스는 특정 다이의 프레임 어드레스를 선택하는 데 사용할 수 있다. 신호 드라이버 회로(600)는 또한 비트라인 데이터 입력(611)에서 데이터를 수신하도록 구성된 시프트 레지스터(610)를 포함할 수 있다. 시프트 레지스터(610)의 출력은 비트라인 디코더(612)에 제공될 수 있다. 디코딩된 값을 나타내는 출력은 신호 드라이버 회로(600)에 의해 출력되는 데이터를 생성하는 비트라인 제어 회로(614)에 제공된다. 이러한 데이터는 선택된 프레임 어드레스의 CRAM 셀들의 데이터라인들에 공급될 수 있다. 제어 신호는 또한 입력(618)에 제공된 입력 제어 비트들에 대한 응답으로 시프트 레지스터(616)에 의해 생성된다. 이러한 제어 비트들은 판독 및 기록 동작들과 같은 선택된 CRAM 셀들의 동작을 제어하는 데 사용된다.
도 7에 도시된 바와같이, 적층 집적 회로 디바이스의 다이에서 구현될 수 있는, 신호 드라이버 회로의 시프트 레지스터들을 사용하여 송신될 수 있는 예시적인 데이터의 다이어그램이 도시된다. 일 구현에 따르면, 어드레스는 마이너 어드레스(minor address), 메이저 어드레스(major address), 및 적층 계층을 포함하는 복수의 필드들을 포함할 수 있다. 도 7의 예시적인 시프트 레지스터에 따르면, 최상부 행은 "라벨(label)"이고, 그리고 최하부 행은 각각의 작은 블록("0", "1", ...)이 1비트(bit0, bit1, bit2,...)를 저장하는 시프트 레지스터이다. 도 7의 시프트 레지스터는 많은 섹터들로 분할되는 각각의 칩상의 CRAM 어레이에 대한 CRAM 어드레스를 저장하는 데 전용될 수 있다. 각각의 섹터는 특정 밀도의 CRAM 셀들을 포함할 수 있다. "적층 계층"(Bit0-bit2)은 "칩 어드레스"(예컨대, chip2, chip3, chip4, chip5)를 저장하는 데 사용될 수 있고, "메이저 어드레스"(bit3-bit7)는 섹터 어드레스를 저장하는 데 사용될 수 있으며, 그리고 "마이너 어드레스"(bit8-bin(n-1))는 워드라인 어드레스(WL0, WL1, WL2...)를 저장하는 데 사용될 수 있다. 이들 어드레스 비트들은 선택된 칩의 메모리 어레이와 연관된 하나의 워드라인, 하나의 섹터 및 하나의 칩을 선택하도록 디코딩될 수 있다.
이제 도 8을 참조하면, 적층 집적 회로 디바이스에서 신호들을 송신하기 위한 회로들 및 방법들을 구현할 수 있는 프로그램 가능 논리 디바이스의 블록도가 도시된다. 프로그램 가능 자원들을 갖는 디바이스들이 임의의 타입의 집적 회로 디바이스, 이를테면 프로그램 가능 자원들을 갖는 ASIC(application specific integrated circuit)에서 구현될 수 있지만, 다른 디바이스들은 전용 프로그램 가능 논리 디바이스(PLD)들을 포함한다. 하나의 타입의 PLD는 CPLD(Complex Programmable Logic Device)이다. CPLD는, 상호연결 스위치 매트릭스에 의해 함께 그리고 입력/출력(I/O) 자원들에 연결된 2개 이상의 “기능 블록들”을 포함한다. CPLD의 각각의 기능 블록은 PLA(Programmable Logic Array) 또는 PAL(Programmable Array Logic) 디바이스에서 사용되는 것과 유사한 2-레벨 AND/OR 구조를 포함한다. 다른 타입의 PLD는 다양한 기능 블록들을 갖는 FPGA(field programmable gate array)이다. 통상적인 FPGA에서, CLB(configurable logic block)들의 어레이는 프로그램 가능 IOB(input/output block)들에 커플링된다. CLB들 및 IOB들은 프로그램 가능 라우팅 자원들의 계층구조에 의해 상호연결된다. 이들 CLB들, IOB들, 및 프로그램 가능 라우팅 자원들은, 통상적으로 오프-칩 메모리로부터 FPGA의 구성 메모리 셀들로 구성 비트스트림을 로드함으로써 커스터마이징되는(customized) 기능 블록들을 포함한다. 이들 타입들의 프로그램 가능 논리 디바이스들 둘 모두에 대해, 디바이스의 기능은 그 목적을 위해 디바이스에 제공되는 구성 비트스트림의 구성 데이터 비트들(또는 부분적인 재구성 동안 전송되는 구성 데이터 비트들)에 의해 제어된다. 구성 데이터 비트들은 휘발성 메모리(예컨대, FPGA들 및 일부 CPLD들에서와 같은 정적 메모리 셀들)에, 비-휘발성 메모리(예컨대, 일부 CPLD들에서와 같은 플래시 메모리)에, 또는 임의의 다른 타입의 메모리 셀에 저장될 수 있다.
도 8의 디바이스는 MGT(multi-gigabit transceiver)들(801), CLB들(802), BRAM(random access memory block)들(803), IOB(input/output block)들(804), CONFIG/CLOCKS(configuration and clocking logic)(805), DSP(digital signal processing block)들(806), 특수화된 입력/출력 블록(I/O)들(807)(예컨대, 구성 포트들 및 클록 포트들), 및 다른 프로그램 가능 로직(808), 이를테면 디지털 클록 관리자들, 아날로그-디지털 변환기들, 시스템 모니터링 로직 등을 포함하는 프로그램 가능 타일들로서 구현되는 많은 수의 상이한 기능 블록들을 갖는 FPGA 아키텍처(800)를 포함한다. 일부 FPGA들은 또한, 예컨대 소프트웨어 애플리케이션을 구현하는 데 사용될 수 있는 전용 프로세서 블록(PROC)들(810)을 포함한다.
일부 FPGA들에서, 각각의 프로그램 가능 타일은, 각각의 인접한 타일의 대응 상호연결 엘리먼트로의 그리고 이 대응 상호연결 엘리먼트로부터의 표준화된 연결들을 갖는 프로그램 가능 상호연결 엘리먼트(INT)(811)를 포함한다. 따라서, 함께 취해진 프로그램 가능 상호연결 엘리먼트들은 예시된 FPGA에 대한 프로그램 가능 상호연결 구조를 구현한다. 프로그램 가능 상호연결 엘리먼트(811)는 또한, 도 8의 최상부에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그램 가능 논리 엘리먼트로의 그리고 이 프로그램 가능 논리 엘리먼트로부터의 연결들을 포함한다.
예컨대, CLB(802)는 단일 프로그램 가능 상호연결 엘리먼트(811) 뿐만아니라 사용자 로직을 구현하도록 프로그래밍될 수 있는 구성 가능 논리 엘리먼트(CLE)(812)를 포함할 수 있다. BRAM(803)은 하나 이상의 프로그램 가능 상호연결 엘리먼트들에 부가하여 BRAM 논리 엘리먼트(BRL)(813)를 포함할 수 있다. BRAM은 구성 논리 블록의 분산형 RAM과는 별개로 전용 메모리를 포함한다. 통상적으로, 타일에 포함된 상호연결 엘리먼트들의 수는 타일의 높이에 의존한다. 도시된 구현에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들이 또한 사용될 수 있다. DSP 타일(806)은 적절한 수의 프로그램 가능 상호연결 엘리먼트들에 부가하여 DSP 논리 엘리먼트(DSPL)(814)를 포함할 수 있다. IOB(804)는, 예컨대, 프로그램 가능 상호연결 엘리먼트(811)의 하나의 인스턴스(instance)에 부가하여 입력/출력 논리 엘리먼트(IOL)(815)의 2개의 인스턴스들을 포함할 수 있다. 회로들 및 방법들은 IOL(815)를 사용하여 구현될 수 있다. 디바이스의 연결들의 위치는 그 목적을 위해 디바이스에 제공되는 구성 비트스트림의 구성 데이터 비트들에 의해 제어된다. 프로그램 가능 상호연결들은, 구성 비트스트림의 비트들에 대한 응답으로, 상호연결 라인들을 포함하는 연결들이, 프로그램 가능 로직에 구현되는 회로들 또는 다른 회로들, 이를테면 BRAM들 또는 프로세서에 다양한 신호들을 커플링시키는 데 사용될 수 있게 한다.
도시된 구현에서, 다이의 중심 부근의 원주형(columnar) 영역은 구성, 클록 및 다른 제어 로직을 위해 사용된다. 이러한 열(column)로부터 연장되는 구성/클록 분배 구역들(809)은 FPGA의 너비에 걸쳐 클록들 및 구성 신호들을 분배하는 데 사용된다. 도 8에 예시된 아키텍처를 활용하는 일부 FPGA들은 FPGA의 많은 부분을 구성하는 규칙적인 원주형 구조를 방해하는 부가적인 논리 블록들을 포함한다. 부가적인 논리 블록들은 프로그램 가능 블록들 및/또는 전용 로직일 수 있다. 예컨대, 도 8에 도시된 프로세서 블록(PROC)(810)은 CLB들 및 BRAM들의 수개의 열들에 걸쳐 있다.
도 8이 예시적인 FPGA 아키텍처만을 예시하도록 의도된다는 것을 유의한다. 열 내의 논리 블록들의 수들, 열들의 상대적인 폭들, 열들의 수 및 순서, 열들에 포함된 논리 블록들의 타입들, 논리 블록들의 상대적인 크기들, 및 도 8의 최상부에 포함된 상호연결/논리 구현들은 단지 예시적이다. 예컨대, 실제 FPGA에서, CLB들의 1개 초과의 인접 열은 통상적으로, 사용자 로직의 효율적인 구현을 용이하게 하기 위해, CLB들이 나타나는 곳마다 포함된다. 도 8의 구현이 프로그램 가능 자원들을 갖는 집적 회로에 관련되지만, 앞서 제시된 회로들 및 방법들이 프로그램 가능 자원들을 및 하드 블록들의 조합을 갖는 임의의 타입의 디바이스에서 구현될 수 있다는 것이 이해되어야 한다.
이제 도 9를 참조하면, 도 8의 프로그램 가능 논리 디바이스의 구성 가능 논리 엘리먼트의 블록도가 도시된다. 특히, 도 9는 도 8의 구성 논리 블록(802)의 프로그램 가능 로직의 예인 구성 가능 논리 엘리먼트를 단순화된 형태로 예시한다. 도 9의 구현에서, 슬라이스 M(901)은 4개의 룩업 테이블(LUTM)들(901A-901D)을 포함하며, 이들 각각은 6개의 LUT 데이터 입력 단자들(A1-A6, B1-B6, C1-C6 및 D1-D6)에 의해 구동되며 2개의 LUT 출력 신호들(O5 및 O6)을 제공한다. LUT들(901A-901D)로부터의 O6 출력 단자들은 각각 슬라이스 출력 단자들(A-D)을 구동한다. LUT 데이터 입력 신호들은 프로그램 가능 상호연결 엘리먼트(911)에 의해 구현될 수 있는 입력 멀티플렉서들을 통해 FPGA 상호연결 구조에 의해 공급되고, LUT 출력 신호들은 또한 상호연결 구조에 공급된다. 슬라이스 M은 또한 다음과 같은 엘리먼트를 포함한다: 출력 단자들(AMUX-DMUX)을 구동하는 출력 선택 멀티플렉서들(911A-911D); 메모리 엘리먼트들(902A-902D)의 데이터 입력 단자들을 구동하는 멀티플렉서들(912A-912D); 조합 멀티플렉서들(916, 918 및 919); 바운스 멀티플렉서 회로들(922-923); (입력 클록 경로에서 선택적 반전을 함께 제공하는) 인버터(905) 및 멀티플렉서(906)로 표현되는 회로; 및 멀티플렉서들(914A-914D, 915A-915D, 920-921) 및 배타적 OR 게이트들(913A-913D)을 갖는 캐리 로직(carry logic). 이러한 엘리먼트들 모두는 도 9에 도시된 바와같이 함께 커플링된다. 도 9에 예시된 멀티플렉서들에 대한 선택 입력들이 도시되지 않은 경우에, 선택 입력들은 구성 메모리 셀들에 의해 제어된다. 즉, 구성 메모리 셀들에 저장된 구성 비트스트림의 구성 비트들은 멀티플렉서들에 대한 정확한 입력들을 선택하기 위해 멀티플렉서들의 선택 입력들에 커플링된다. 잘 알려진 이러한 구성 메모리 셀들은 명확화을 위해 도 9 및 본원의 다른 선택된 도면들로부터 생략된다.
도시된 구현에서, 각각의 메모리 엘리먼트(902A-902D)는 동기 또는 비동기 플립-플롭 또는 래치로서 기능하도록 프로그래밍될 수 있다. 동기 기능과 비동기 기능 사이의 선택은 동기/비동기 선택 회로(903)를 프로그래밍함으로써 슬라이스의 모든 4개의 메모리 엘리먼트들에 대해 이루어진다. S/R(세트/리셋) 입력 신호가 세트 기능을 제공하도록 메모리 엘리먼트가 프로그래밍될 때, REV 입력 단자는 리셋 기능을 제공한다. S/R 입력 신호가 리셋 기능을 제공하도록 메모리 엘리먼트가 프로그래밍될 때, REV 입력 단자는 세트 기능을 제공한다. 메모리 엘리먼트들(902A-902D)은 예컨대 글로벌 클록 네트워크에 의해 또는 상호연결 구조에 의해 제공될 수 있는 클록 신호(CK)에 의해 클록된다. 이러한 프로그램 가능 메모리 엘리먼트들은 FPGA 설계 분야에서 잘 알려져 있다. 각각의 메모리 엘리먼트(902A-902D)는 등록된 출력 신호(AQ-DQ)를 상호연결 구조에 제공한다. 각각의 LUT(901A-901D)가 2개의 출력 신호들(O5 및 O6)을 제공하기 때문에, LUT는 5개의 공유 입력 신호들(IN1-IN5)을 갖는 2개의 5-입력 LUT들로서 또는 입력 신호들(IN1-IN6)을 갖는 1개의 6-입력 LUT로서 기능하도록 구성될 수 있다.
도 9의 구현에서, 각각의 LUTM(901A-901D)은 여러 모드들 중 임의의 모드로 기능을 할 수 있다. 룩업 테이블 모드에 있을 때, 각각의 LUT는 입력 멀티플렉서들을 통해 FPGA 상호연결 구조에 의해 공급되는 6개의 데이터 입력 신호들(IN1-IN6)을 갖는다. 64개의 데이터 값들 중 하나는 신호들(IN1-IN6)의 값들에 기반하여 구성 메모리 셀들로부터 프로그램 가능하게 선택된다. RAM 모드에 있을 때, 각각의 LUT는 공유 어드레싱(shared addressing)을 사용하는 2개의 32-비트 RAM들 또는 단일 64-비트 RAM으로서 기능을 한다. RAM 기록 데이터는 입력 단자(DI1)를 통해 (LUT들(901A-901C)에 대한 멀티플렉서들(917A-917C)을 통해) 64-비트 RAM에 공급되거나 또는 입력 단자들(DI1 및 DI2)을 통해 2개의 32-비트 RAM들에 공급된다. LUT RAM들에서의 RAM 기록 동작들은 멀티플렉서(906)로부터의 클록 신호(CK)에 의해 그리고 멀티플렉서(907)로부터의 기록 인에이블 신호(WEN)에 의해 제어되며, 멀티플렉서(907)는 클록 인에이블 신호(CE) 또는 기록 인에이블 신호(WE)를 선택적으로 전달할 수 있다. 시프트 레지스터 모드에서, 각각의 LUT는 2개의 16-비트 시프트 레지스터들로서 기능을 하거나, 또는 2개의 16-비트 시프트 레지스터들은 단일 32-비트 시프트 레지스터를 생성하기 위해 직렬로 커플링된다. 시프트-인 신호(shift-in signal)들은 입력 단자들(DI1 및 DI2) 중 하나 또는 둘 다 모두를 통해 제공된다. 16-비트 및 32-비트 시프트-아웃 신호(shift-out signal)들은 LUT 출력 단자들을 통해 제공될 수 있고, 32-비트 시프트-아웃 신호는 또한 LUT 출력 단자(MC31)를 통해 더 직접적으로 제공될 수 있다. LUT(901A)의 32-비트 시프트-아웃 신호(MC31)는 또한 출력 선택 멀티플렉서(911D) 및 CLE 출력 단자(DMUX)를 통해 시프트 레지스터 체이닝(shift register chaining)을 위한 일반 상호연결 구조에 제공될 수 있다. 따라서, 앞서 제시된 회로들 및 방법들은 도 8 및 도 9의 디바이스들과 같은 디바이스 또는 임의의 다른 적합한 디바이스에서 구현될 수 있다.
도 10은 적층 집적 회로 디바이스에서 복수의 다이들을 구현하는 방법을 도시하는 흐름도이다. 블록(1002)에서, 도 3 또는 도 5의 적층 다이들과 같은 복수의 적층 다이들 중 제1 다이는 예컨대 입력/출력 엘리먼트에서 입력 신호를 수신하도록 구성된다. 복수의 적층 다이들을 갖고 입력 신호를 수신하도록 구성된 집적 회로는 예컨대 도 1 및 도 2를 참조하여 앞서 설명된 바와 같이 또는 적층 다이들을 갖는 집적 회로 디바이스들을 형성하기 위한 다른 방법들을 사용하여 형성될 수 있다. 블록(1004)에서, 신호 드라이버(314 또는 514)와 같은 제1 다이의 신호 드라이버 회로는 복수의 적층 다이들의 각각의 다이에 입력 신호를 제공하도록 구성된다. 블록(1006)에서, 칩 선택 회로는 복수의 적층 다이들에 대한 복수의 칩 선택 신호들을 생성하도록 구성된다. 블록(1008)에서, 복수의 적층 다이들 중 제2 다이는 제1 다이에 커플링되며, 제2 다이는 입력 신호를 수신하도록 구성된 기능 블록(328)과 같은 기능 블록을 갖는다. 블록(1010)에서, 입력 신호는 복수의 칩 선택 신호들 중에서 제2 다이에 대응하는 칩 선택 신호에 대한 응답으로 제2 다이에서 수신된다.
방법은 또한 기능 블록의 출력 신호를 수신하도록 제1 다이의 수신기를 구성하는 단계, 및 출력 신호를 수신하도록 제1 다이의 제2 입력/출력 엘리먼트를 커플링하는 단계를 포함할 수 있다. 게다가, 방법은 데이터 입력에서 신호 드라이버 회로로부터의 입력 신호를 수신하고 인에이블 입력에서 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 제2 다이의 레지스터를 구성하는 단계를 포함할 수 있다. 기능 블록과 연관된 데이터는 또한 제2 다이의 메모리에 저장될 수 있다. 방법은 데이터 입력에서 신호 드라이버 회로로부터의 입력 신호를 수신하고 인에이블 입력에서 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 제2 다이의 제1 레지스터를 구성하는 단계, 및 메모리의 입력에 제1 레지스터의 출력을 커플링하는 단계를 더 포함할 수 있다. 제2 레지스터는 또한 데이터 입력에서 신호 드라이버 회로로부터의 어드레스 신호를 수신하고 인에이블 입력에서 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 구성될 수 있고, 제2 다이의 비트라인 버퍼는 또한 데이터 입력에서 어드레스 신호를 수신하고 인에이블 입력에서 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 구성될 수 있다. 일부 구현들에 따르면, 이를테면 복수의 적층 다이들 중 제3 다이를 제2 적층 다이에 커플링함으로써 추가 다이들이 적층될 수 있으며, 제3 다이는 데이터 입력에서 신호 드라이버 회로로부터의 입력 신호를 수신하고 인에이블 입력에서 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 구성된 레지스터를 포함한다.
도 10의 방법은 설명된 바와 같이 도 1 내지 도 9의 회로들을 사용하여 또는 일부 다른 적합한 회로들을 사용하여 구현될 수 있다. 방법의 특정 엘리먼트들이 설명되지만, 방법의 추가 엘리먼트들 또는 엘리먼트들과 관련된 추가 세부사항들이 도 1 내지 도 9의 개시내용에 따라 구현될 수 있다는 것이 이해되어야 한다.
따라서, 적층 집적 회로 디바이스를 구현하기 위한 새로운 회로들 및 방법들이 설명되었다는 것이 인식될 수 있다. 개시된 발명을 포함하는 다수의 대안들 및 균등물들이 존재할 것이라는 것이 당업자들에 의해 인식될 것이다. 그 결과, 본 발명은 전술한 구현들에 의해 제한되는 것이 아니라, 다음의 청구항들에 의해서만 제한된다.

Claims (15)

  1. 복수의 적층 다이(die)들을 갖는 집적 회로 디바이스로서,
    입력 신호를 수신하도록 구성된 입력/출력 엘리먼트를 갖는, 상기 복수의 적층 다이들 중 제1 다이 ― 상기 제1 다이는 상기 복수의 적층 다이들의 각각의 다이에 상기 입력 신호를 제공하도록 구성된 신호 드라이버 회로 및 상기 복수의 적층 다이들에 대한 복수의 칩 선택 신호들을 생성하기 위한 칩 선택 회로를 포함함 ―; 및
    상기 복수의 적층 다이들 중 제2 다이를 포함하며, 상기 제2 다이는 상기 제1 다이에 커플링되며, 상기 제2 다이는 상기 입력 신호를 수신하도록 구성된 기능 블록을 가지며;
    상기 제2 다이는 상기 복수의 칩 선택 신호들 중에서 상기 제2 다이에 대응하는 칩 선택 신호에 대한 응답으로 상기 입력 신호를 수신하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스.
  2. 제1 항에 있어서,
    상기 제1 다이는 상기 기능 블록의 출력 신호를 수신하도록 구성된 수신기를 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스.
  3. 제1 항에 있어서,
    상기 제2 다이는 데이터 입력에서 상기 신호 드라이버 회로로부터의 입력 신호를 수신하고 인에이블 입력에서 상기 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 구성된 레지스터를 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스.
  4. 제1 항에 있어서,
    상기 기능 블록은 메모리 엘리먼트를 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스.
  5. 제1 항에 있어서,
    상기 제2 다이는 상기 기능 블록과 연관된 데이터를 저장하도록 구성된 메모리를 더 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스.
  6. 제5 항에 있어서,
    상기 제2 다이는 데이터 입력에서 상기 신호 드라이버 회로로부터의 데이터 신호를 수신하고 인에이블 입력에서 상기 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 구성된 제2 레지스터를 더 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스.
  7. 제1 항에 있어서,
    상기 복수의 적층 다이들 중 제3 다이를 더 포함하며, 상기 제3 다이는 상기 제2 적층 다이에 커플링되며, 상기 제3 다이는 데이터 입력에서 상기 신호 드라이버 회로로부터의 입력 신호를 수신하고 인에이블 입력에서 상기 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 구성된 레지스터를 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스.
  8. 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법으로서,
    입력/출력 엘리먼트에서 입력 신호를 수신하도록 복수의 적층 다이들 중 제1 다이를 구성하는 단계;
    상기 복수의 적층 다이들의 각각의 다이에 상기 입력 신호를 제공하도록 상기 제1 다이의 신호 드라이버 회로를 구성하는 단계;
    상기 복수의 적층 다이들에 대한 복수의 칩 선택 신호들을 생성하기 위한 칩 선택 회로를 구성하는 단계;
    상기 제1 다이에 상기 복수의 적층 다이들 중 제2 다이를 커플링하는 단계 ― 상기 제2 다이는 상기 입력 신호를 수신하도록 구성된 기능 블록을 가짐 ―; 및
    상기 복수의 칩 선택 신호들 중에서 상기 제2 다이에 대응하는 칩 선택 신호에 대한 응답으로 상기 제2 다이에서 상기 입력 신호를 수신하는 단계를 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법.
  9. 제8 항에 있어서,
    상기 기능 블록의 출력 신호를 수신하도록 상기 제1 다이의 수신기를 구성하는 단계를 더 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법.
  10. 제9 항에 있어서,
    상기 출력 신호를 수신하기 위해 상기 제1 다이의 제2 입력/출력 엘리먼트를 커플링하는 단계를 더 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법.
  11. 제8 항에 있어서,
    데이터 입력에서 상기 신호 드라이버 회로로부터의 입력 신호를 수신하고 인에이블 입력에서 상기 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 상기 제2 다이의 레지스터를 구성하는 단계를 더 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법.
  12. 제8 항에 있어서,
    상기 기능 블록은 메모리 엘리먼트를 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법.
  13. 제8 항에 있어서,
    상기 기능 블록과 연관된 데이터를 상기 제2 다이의 메모리에 저장하는 단계를 더 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법.
  14. 제13 항에 있어서,
    데이터 입력에서 상기 신호 드라이버 회로로부터의 입력 신호를 수신하고 인에이블 입력에서 상기 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 상기 제2 다이의 제1 레지스터를 구성하는 단계, 및 상기 메모리의 입력에 상기 제1 레지스터의 출력을 커플링하는 단계를 더 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법.
  15. 제8 항에 있어서,
    상기 복수의 적층 다이들 중 제3 다이를 상기 제2 적층 다이에 커플링하는 단계를 더 포함하며, 상기 제3 다이는 데이터 입력에서 상기 신호 드라이버 회로로부터의 입력 신호를 수신하고 인에이블 입력에서 상기 칩 선택 회로로부터의 칩 선택 신호를 수신하도록 구성된 레지스터를 포함하는, 복수의 적층 다이들을 갖는 집적 회로 디바이스를 구현하는 방법.
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