KR102005814B1 - 반도체 장치 및 반도체 장치를 포함하는 반도체 시스템 - Google Patents

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Abstract

본 기술은 적층 구조를 갖는 반도체 장치에서 신호 전송 기술에 관한 것으로서, 적층 형태로 구성되며, 관통라인을 통해 신호를 전송하는 다수의 반도체 칩을 포함하는 반도체 장치에 있어서, 다수의 반도체 칩에 각각 대응하여 관통라인 경로 내에 배치되고, 관통라인을 통해 전달되는 신호를 버퍼링하기 위한 버퍼링부; 및 다수의 반도체 칩을 구별하기 위한 스택 정보에 응답하여 버퍼링부의 동작으로 인해 관통라인을 통해 전달되는 신호가 다수의 반도체 칩 각각에 전달되는 시점의 지연 차이를 보상하기 위한 보상 지연부를 구비하는 반도체 장치를 포함한다.

Description

반도체 장치 및 반도체 장치를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM HAVING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 적층 구조를 갖는 반도체 장치에서 신호 전송 기술에 관한 것이다.
반도체 장치를 고집적화 시키기 위하여 다양한 형태의 패키지(Package) 방식이 제안되고 있다. 특히, 다수의 반도체 칩을 적층시켜서 하나의 반도체 장치를 구성하는 칩 스택(Chip Stack) 방식은 다수의 반도체 칩에 신호를 공통적으로 전달하기 위해서 반도체 칩 관통라인을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 지칭하기도 한다.
도 1은 다수의 반도체 칩이 적층되어 구성된 반도체 장치의 개념적인 구성도이다.
도 1을 참조하면 반도체 장치는 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)이 적층되어 있다. 참고적으로 도 1은 여러 가지 칩 스택(Chip Stack) 방식 중의 하나를 개념적으로 도시한 것이다.
다수의 반도체 칩(SLICE0, SLICE1, SLICE2)은 실리콘 관통라인(TSV1, TSV2, TSV3)을 통해서 서로 간에 신호를 전달한다. 또한, 각 반도체 칩(SLICE0, SLICE1, SLICE2)에는 리피터(TX, RX)가 배치되어 실리콘 관통라인(TSV1, TSV2, TSV3)로 전송되는 신호를 버퍼링한다.
한편, 실리콘 관통라인(TSV1, TSV2, TSV3)을 통해서 서로 간에 신호를 전송하는 것이 가능해졌음에도 불구하고 실제로 많은 수의 반도체 칩을 스택하지 못하는 중요한 이슈 중의 하나가 관통라인(TSV1, TSV2, TSV3) 사이에서 각 반도체 칩의 신호를 버퍼링하기 위한 리피터(TX, RX)의 동작 지연량 때문이다. 즉, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에서 서로 간에 신호를 전송할 때, 리피터(TX, RX)의 동작 지연량으로 인해 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 신호가 도달하는 시점이 서로 달라지기 때문이다.
예컨대, 리피터(TX, RX) 한 단의 동작 속도가 200ps라고 하면 4단의 스택 구조에서 가장 아래쪽에 스택되는 반도체 칩과 가장 위쪽에 스택되는 반도체 칩 간의 지연량 차이가 600ps에 이르게 된다. 이때, 다수의 반도체 칩에 제공되는 동작 클록의 주파수가 500Mhz라고 가정하면, 단순히 다수의 반도체 칩을 적층하는 구조만으로도 동작 클록의 반주기(half tCK)에 해당하는 상태가 되는 문제점이 발생한다.
즉, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 적층하는 형태로 구성된 반도체 장치를 고속으로 동작시킬 때, 각 반도체 칩 사이에 리피터(TX, RX)가 존재하는 이유만으로도 동작의 안정성을 확보할 수 없는 문제점이 존재했다.
본 발명의 실시예는 적층 구조를 갖는 반도체 장치에서 관통 라인을 통해 전송되는 신호의 지연량을 보상할 수 있는 지연량 보상회로를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 적층 형태로 구성되며, 관통라인을 통해 신호를 전송하는 다수의 반도체 칩을 포함하는 반도체 장치에 있어서, 상기 다수의 반도체 칩에 각각 대응하여 상기 관통라인 경로 내에 배치되고, 상기 관통라인을 통해 전달되는 신호를 버퍼링하기 위한 버퍼링부; 및 상기 다수의 반도체 칩을 구별하기 위한 스택 정보에 응답하여 상기 버퍼링부의 동작으로 인해 상기 관통라인을 통해 전달되는 신호가 상기 다수의 반도체 칩 각각에 전달되는 시점의 지연 차이를 보상하기 위한 보상 지연부를 구비할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 적층 형태로 구성되며, 서로 분리된 제1 및 제2 관통라인을 통해 각각 신호를 전송하는 다수의 반도체 칩을 포함하는 반도체 장치에 있어서, 상기 다수의 반도체 칩 각각의 상기 제1 관통라인 경로 내에 각각 배치되고, 상기 제1 관통라인을 통해 전달되는 신호를 버퍼링하기 위한 제1 버퍼링부; 상기 다수의 반도체 칩 각각의 상기 제2 관통라인 경로 내에 각각 배치되고, 상기 제2 관통라인을 통해 전달되는 신호를 버퍼링하기 위한 제2 버퍼링부; 상기 다수의 반도체 칩을 구별하기 위한 스택 정보에 응답하여 상기 제1 버퍼링부의 동작으로 인해 상기 제1 관통라인을 통해 전달되는 신호가 상기 다수의 반도체 칩 각각에 전달되는 시점의 지연 차이를 보상하기 위한 제1 보상 지연부; 및 상기 스택 정보에 응답하여 상기 제2 버퍼링부의 동작으로 인해 상기 제2 관통라인을 통해 전달되는 신호가 상기 다수의 반도체 칩 각각에 전달되는 시점의 지연 차이를 보상하기 위한 제2 보상 지연부를 구비할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은, 적층 형태로 구성되며, 관통라인을 통해 서로 간에 신호를 전송하는 다수의 반도체 칩을 포함하는 반도체 장치; 및 상기 반도체 장치와의 사이에서 신호를 송/수신하되, 상기 다수의 반도체 칩을 구별하기 위한 스택 정보에 응답하여 상기 반도체 장치 내에서 상기 관통라인을 통해 상기 다수의 반도체 칩 각각으로 전송되는 신호의 지연 차이를 보상하는 반도체 컨트롤러를 구비할 수 있다.
적층 구조를 갖는 반도체 장치에서 관통 라인을 통해 전송되는 신호의 지연량을 보상하는 효과가 있다.
이로 인해, 적층 구조를 갖는 반도체 장치에서도 효과적으로 고 대역폭(High Bandwidth)의 동작을 지원하는 효과가 있다.
도 1은 다수의 반도체 칩이 적층되어 구성된 반도체 장치의 개념적인 구성도이다.
도 2a 및 도 2b는 본 발명의 제1 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치의 개념적인 구성도이다.
도 3a 내지 도 3g는 본 발명의 제2 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치의 개념적인 구성도이다.
도 4는 본 발명의 제3 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치와 이를 제어하기 위한 반도체 컨트롤러를 포함하는 반도체 시스템의 개념적인 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 2a 및 도 2b는 본 발명의 제1 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치의 개념적인 구성도이다.
도 2a를 참조하면, 본 발명의 제1 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치로 수신되는 신호의 지연량을 보상하는 회로가 개시되는 것을 알 수 있다.
또한, 도 2b를 참조하면, 본 발명의 제1 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치에서 송신되는 신호의 지연량을 보상하는 회로가 개시되는 것을 알 수 있다.
도 2a와 도 2b를 참조하면 본 발명의 제1 실시예에 따른 반도체 장치는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)와, 버퍼링부(200)와, 보상 지연부(220, 230)와, 다수의 송/수신부(270, 271, 272, 280, 281, 282), 및 내부회로(250, 251, 252)를 구비한다. 여기서, 버퍼링부(200)는, 다수의 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)를 포함한다. 또한, 보상 지연부(220, 230)는, 다수의 가변지연 수신보상부(221, 222, 223), 및 다수의 가변지연 송신보상부(231, 232, 233)을 포함한다.
구체적으로, 본 발명의 제1 실시예에 따른 반도체 장치는, 적층 형태로 구성되며 관통라인(TSV)을 통해 신호(TSV_RX_SIG, TSV_TX_SIG)를 전송하는 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 포함하고, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 대응하여 관통라인(TSV) 경로 내에 배치되고, 관통라인(TSV)을 통해 전달되는 신호(TSV_RX_SIG, TSV_TX_SIG)를 버퍼링하기 위한 버퍼링부(200), 및 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 구별하기 위한 스택 정보(STACK_INFO)에 응답하여 버퍼링부(200)의 동작으로 인해 관통라인(TSV)을 통해 전달되는 신호(TSV_RX_SIG, TSV_TX_SIG)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 전달되는 시점의 지연 차이를 보상하기 위한 보상 지연부(220, 230)를 구비한다. 또한, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와 관통라인(TSV) 사이에서 신호(TSV_RX_SIG, TSV_TX_SIG)를 입/출력하기 위한 다수의 송/수신부(270, 271, 272, 280, 281, 282)를 더 구비한다.
여기서, 보상 지연부(220, 230)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와 다수의 신호 수신부(270, 271, 272) 사이에 각각 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 아래 스택된 반도체 칩(SLICE0)에서 가장 위에 스택된 반도체 칩(SLICE2)으로 관통라인(TSV)의 전달신호(TSV_RX_SIG, TSV_TX_SIG)가 전송되는 시점차이를 기준으로, 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정되는 다수의 가변지연 수신보상부(221, 222, 223), 및 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와 다수의 송신부(280, 281, 282) 사이에 각각 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)에서 가장 아래 스택된 반도체 칩(SLICE0)으로 관통라인(TSV)의 전달신호(TSV_RX_SIG, TSV_TX_SIG)가 전송되는 시점차이를 기준으로, 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정되는 다수의 가변지연 송신보상부(231, 232, 233)를 구비한다.
이때, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)과 가장 아래 스택된 반도체 칩(SLICE0)이 의미하는 것은, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 대해 물리적인 개념뿐만 아니라 논리적인 개념을 모두 포함한다. 예컨대, 물리적으로는 5개의 반도체 칩이 스택되어 있는 상태라고 해도 그 중 가운데 3개의 반도체 칩만 인에이블 되어 사용되는 경우라면, 논리적으로 가장 위에 스택된 반도체 칩은 아래로부터 4번째에 위치하는 반도체 칩일 것이고, 논리적으로 가장 아래에 스택된 반도체 칩은 아래로부터 2번째에 위치하는 반도체 칩일 것이다. 이렇게, 물리적으로 스택된 반도체 칩의 개수와 논리적으로 스택된 반도체 칩의 개수는 서로 달라질 수 있다. 따라서, 본 발명의 실시예에 따른 도 2a 및 도 2b에서 는 반도체 칩의 개수가 3개인 것으로 도시되어 있지만, 이는 어디까지나 하나의 실시예일 뿐이고 실제로는 더 많은 개수 또는 더 적은 개수의 반도체 칩을 포함할 수 있다.
참고로, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 구별하기 위한 스택 정보(STACK_INFO)는, 내부의 메모리 레지스터 셋(Memory Register Set : MRS) 또는 퓨즈 셋팅 또는 테스트 모드 등을 통해 그 값을 설정할 수 있다.
그리고, 버퍼링부(200)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 배치되어 관통라인(TSV)을 통해 입/출력되는 신호(TSV_RX_SIG, TSV_TX_SIG)를 버퍼링하기 위한 다수의 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)를 구비하며, 다수의 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2) 각각은 스택 정보(STACK_INFO)에 응답하여 인에이블 여부가 결정된다. 이때, 다수의 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2) 각각이 스택 정보(STACK_INFO)에 따라 인에이블 여부가 결정되는 동작은 설계자의 선택에 따라 여러 가지 경우가 존재할 수 있다.
예컨대, 외부에서 반도체 장치의 관통라인(TSV)으로 전송되는 신호(TSV_RX_SIG)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 아래에 스택된 반도체 칩(SLICE0)으로 인가되고, 나머지 반도체 칩(SLICE1, SLICE2)으로는 인가되지 않는 경우라고 하면, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 아래에 스택된 반도체 칩(SLICE0)에 대응하는 입력 버퍼(RX0)는 선택적으로 인에이블되고, 나머지 반도체 칩(SLICE1, SLICE2)에 대응하는 입력 버퍼(RX1, RX2)는 디스에이블되는 방식으로 동작할 수 있다. 이때, 가장 아래 스택된 반도체 칩(SLICE0)에 대응하는 입력 버퍼(RX0)가 선택적으로 인에이블된다는 것은 관통라인(TSV)을 통해 가장 아래 스택된 반도체 칩(SLICE0)으로 전송된 신호(TSV_RX_SIG)가 가장 아래 스택된 반도체 칩(SLICE0)의 내부회로(260)로 전송될 때 버퍼링되어 전송될 것인지 버퍼링되지 않고 전송될 것인지를 선택한다는 뜻이다. 이는, 가장 아래 스택된 반도체 칩(SLICE0)으로 전송되는 신호(TSV_RX_SIG)의 특성에 따라 설계자에 의해 선택될 수 있을 것이다. 하지만, 외부에서 반도체 장치의 관통라인(TSV)으로 전송되는 신호(TSV_RX_SIG)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)으로 인가되고, 나머지 반도체 칩(SLICE0, SLICE1)으로는 인가되지 않는 경우라고 하면, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)에 대응하는 입력 버퍼(RX2)를 제외한 나머지 입력 버퍼(RX0, RX1)는 무조건 인에이블되고, 가장 위에 스택된 반도체 칩(SLICE2)에 대응하는 입력 버퍼(RX2)는 선택적으로 인에이블되는 방식으로 동작할 수 있다. 이때, 가장 위에 스택된 반도체 칩(SLICE2)에 대응하는 입력 버퍼(RX2)가 선택적으로 인에이블된다는 것은 관통라인(TSV)을 통해 가장 위에 스택된 반도체 칩(SLICE2)으로 전송된 신호(TSV_RX_SIG)가 가장 위에 스택된 반도체 칩(SLICE2)의 내부회로(262)로 전송될 때 버퍼링되어 전송될 것인지 버퍼링되지 않고 전송될 것인지를 선택한다는 뜻이다. 이는, 가장 위에 스택된 반도체 칩(SLICE2)으로 전송되는 신호(TSV_RX_SIG)의 특성에 따라 설계자에 의해 선택될 수 있을 것이다. 이렇게, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 어떠한 반도체 칩이 관통라인(TSV)의 신호를 인가받아 동작하는지에 따라 다수의 입력 버퍼(RX0, RX1, RX2) 각각에 대한 인에이블 여부가 결정될 수 있다.
마찬가지로, 반도체 장치의 관통라인(TSV)에서 외부로 전송되는 신호(TSV_TX_SIG)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 아래에 스택된 반도체 칩(SLICE0)에서 출력되는 신호이고, 나머지 반도체 칩(SLICE1, SLICE2)에서는 출력되지 않는 경우라고 하면, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 아래에 스택된 반도체 칩(SLICE0)에 대응하는 출력 버퍼(TX0)는 선택적으로 인에이블되고, 나머지 반도체 칩(SLICE1, SLICE2)에 대응하는 출력 버퍼(TX1, TX2)는 디스에이블되는 방식으로 동작할 수 있다. 이때, 가장 아래 스택된 반도체 칩(SLICE0)에 대응하는 출력 버퍼(TX0)가 선택적으로 인에이블된다는 것은 관통라인(TSV)을 통해 가장 아래 스택된 반도체 칩(SLICE0)에서 출력되는 신호(TSV_TX_SIG)가 가장 아래 스택된 반도체 칩(SLICE2)에서 반도체 장치 외부로 전송될 때 버퍼링되어 전송될 것인지 버퍼링되지 않고 전송될 것인지를 선택한다는 뜻이다. 이는, 가장 아래 스택된 반도체 칩(SLICE0)에서 출력되는 신호(TSV_TX_SIG)의 특성에 따라 설계자에 의해 선택될 수 있을 것이다. 하지만, 반도체 장치의 관통라인(TSV)에서 외부로 전송되는 신호(TSV_TX_SIG)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)에서 출력되는 신호이고, 나머지 반도체 칩(SLICE0, SLICE1)에서는 출력되지 않는 경우라고 하면, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)에 대응하는 출력 버퍼(TX2)를 제외한 나머지 출력 버퍼(TX0, TX1)는 무조건 인에이블되고, 가장 위에 스택된 반도체 칩(SLICE2)에 대응하는 출력 버퍼(TX2)는 선택적으로 인에이블되는 방식으로 동작할 수 있다. 이때, 가장 위에 스택된 반도체 칩(SLICE2)에 대응하는 출력 버퍼(TX2)가 선택적으로 인에이블된다는 것은 관통라인(TSV)을 통해 가장 위에 스택된 반도체 칩(SLICE2)에서 출력되는 신호(TSV_TX_SIG)가 가장 위에 스택된 반도체 칩(SLICE2)에서 그 아래에 스택된 칩(SLICE1)으로 전송될 때 버퍼링되어 전송될 것인지 버퍼링되지 않고 전송될 것인지를 선택한다는 뜻이다. 이는, 가장 위에 스택된 반도체 칩(SLICE2)에서 출력되는 신호(TSV_TX_SIG)의 특성에 따라 설계자에 의해 선택될 수 있을 것이다. 이렇게, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 어떠한 반도체 칩에서 관통라인(TSV)을 통해 외부로 신호를 출력하는 동작을 수행하는지에 따라 다수의 출력 버퍼(TX0, TX1, TX2) 각각에 대한 인에이블 여부가 결정될 수 있다.
참고로, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 구별하기 위한 스택 정보(STACK_INFO)는, 내부의 메모리 레지스터 셋(Memory Register Set : MRS) 또는 퓨즈 셋팅 또는 테스트 모드 등을 통해 그 값을 설정할 수 있다.
전술한 버퍼링부(200)의 상세한 구성을 바탕으로 다수의 가변지연 수신보상부(221, 222, 223) 각각의 지연량이 결정되는 방식을 설명하면 다음과 같다.
먼저, 도 2a에 도시된 것과 같이 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 되어 동작하는 반도체 칩의 개수가 3개이고, 외부에서 반도체 장치로 수신되는 신호가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 모두 전달되어야하기 때문에 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 대응하는 모든 다수의 입력 버퍼(RX0, RX1, RX2)가 모두 인에이블되는 경우라고 가정할 수 있다.
이와 같은 경우일 때, 관통라인(TSV)을 통해 가장 위에 스택된 반도체 칩(SLICE2)까지 전송되는 신호(TSV_RX_SIG)는, 다수의 입력 버퍼(RX0, RX1, RX2)를 모두 거치면서 버퍼링된 후 도달한다. 또한, 관통라인(TSV)을 통해 가운데 스택된 반도체 칩(SLICE1)까지 전송되는 신호(TSV_RX_SIG)는, 다수의 입력 버퍼(RX0, RX1, RX2) 중 아래쪽 두 개의 입력 버퍼(RX0, RX1)을 거치면서 버퍼링된 후 도달한다. 또한, 관통라인(TSV)을 통해 가장 아래에 스택된 반도체 칩(SLICE0)까지 전송되는 신호(TSV_RX_SIG)는, 다수의 입력 버퍼(RX0, RX1, RX2) 중 아래쪽 한 개의 입력 버퍼(RX0)를 거치면서 버퍼링된 후 도달한다. 즉, 관통라인(TSV)에서 가장 위에 스택된 반도체 칩(SLICE2)의 가변지연 수신보상부(223)로 전송되는 신호(TSV_RX_SIG)가 가장 오랜 시간이 걸려서 전송되고, 관통라인(TSV)에서 가운데 스택된 반도체 칩(SLICE1)의 가변지연 수신보상부(222)로 전송되는 신호(TSV_RX_SIG)가 두 번째로 오랜 시간이 걸려서 전송되며, 관통라인(TSV)에서 가장 아래 스택된 반도체 칩(SLICE0)의 가변지연 수신보상부(221)로 전송되는 신호(TSV_RX_SIG)가 가장 짧은 시간이 걸려서 전송된다.
이렇게, 신호(TSV_RX_SIG)가 관통라인(TSV)에서 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 가변지연 수신보상부(221, 222, 223)로 전송되는 시점은 모두 다르다. 따라서, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 가변지연 수신보상부(221, 222, 223)는 가장 위에 스택된 반도체 칩(SLICE2)에 관통라인(TSV)의 전달신호(TSV_RX_SIG)가 도달하는 시점과 가장 아래 스택된 반도체 칩(SLICE0)에 관통라인(TSV)의 전달신호(TSV_RX_SIG)가 도달하는 시점의 차이와 상관없이 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 포함된 내부회로(260, 261, 262)에 동일한 시점에 관통라인(TSV)의 전달신호(TSV_RX_SIG)가 도달할 수 있도록 동작하게 된다. 다시 말하면, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)의 내부회로(262)에 관통라인(TSV)의 전달신호(TSV_RX_SIG)가 도달하는 시점을 기준으로 나머지 반도체 칩(SLICE1, SLICE2)의 내부회로(260, 261)에 관통라인(TSV)의 전달신호(TSV_RX_SIG)가 도달할 수 있도록 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 가변지연 수신보상부(221, 222, 223)가 동작하게 된다. 예컨대, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)에 대응하는 가변지연 수신보상부(223)는 관통라인(TSV)의 전달신호(TSV_RX_SIG)를 지연시키지 않고 그대로 바이패스(bypass)시켜 내부회로(262)로 전달한다. 또한, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가운데 스택된 반도체 칩(SLICE1)에 대응하는 가변지연 수신보상부(222)는 관통라인(TSV)의 전달신호(TSV_RX_SIG)를 가장 위에 스택된 반도체 칩(SLICE2)에 대응하는 입력 버퍼(RX2)만큼 지연시켜 내부회로(261)로 전달한다. 또한, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 나중에 스택된 반도체 칩(SLICE0)에 대응하는 가변지연 수신보상부(221)는 관통라인(TSV)의 전달신호(TSV_RX_SIG)를 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)과 가운데 스택된 반도체 칩(SLICE1)에 대응하는 입력 버퍼(RX2, RX1)만큼 지연시켜 내부회로로 전달한다.
그리고, 도 2b에 도시된 것과 같이 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 되어 동작하는 반도체 칩의 개수가 3개이고, 반도체 장치에서 외부로 출력되는 신호(TSV_TX_SIG)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에서 모두 출력되어야 하기 때문에 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 대응하는 모든 다수의 출력 버퍼(TX0, TX1, TX2)가 모두 인에이블되는 경우라고 가정할 수 있다.
이와 같은 경우일 때, 관통라인(TSV)을 통해 가장 위에 스택된 반도체 칩(SLICE2)에서 출력되는 신호(TSV_TX_SIG)는, 다수의 출력 버퍼(TX0, TX1, TX2)를 모두 거치면서 버퍼링된 후 외부로 출력된다. 또한, 관통라인(TSV)을 통해 가운데 스택된 반도체 칩(SLICE1)에서 출력되는 신호(TSV_TX_SIG)는, 다수의 출력 버퍼(TX0, TX1, TX2) 중 아래쪽 두 개의 출력 버퍼(TX0, TX1)을 거치면서 버퍼링된 후 외부로 출력된다. 또한, 관통라인(TSV)을 통해 가장 아래에 스택된 반도체 칩(SLICE0)에서 출력되는 신호(TSV_TX_SIG)는, 다수의 출력 버퍼(TX0, TX1, TX2) 중 아래쪽 한 개의 출력 버퍼(TX0)를 거치면서 버퍼링된 후 외부로 출력된다. 즉, 가장 위에 스택된 반도체 칩(SLICE2)의 가변지연 송신보상부(233)에서 관통라인(TSV)을 거쳐서 외부로 출력되는 신호(TSV_TX_SIG)가 가장 오랜 시간이 걸려서 전송되고, 가운데 스택된 반도체 칩(SLICE1)의 가변지연 송신보상부(232)에서 관통라인(TSV)을 거쳐서 외부로 출력되는 신호(TSV_TX_SIG)가 두 번째로 오랜 시간이 걸려서 전송되며, 가장 아래 스택된 반도체 칩(SLICE0)의 가변지연 송신보상부(231)에서 관통라인(TSV)을 거쳐서 외부로 출력되는 신호(TSV_TX_SIG)가 가장 짧은 시간이 걸려서 전송된다.
이렇게, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 가변지연 송신보상부(231, 232, 233)에서 관통라인(TSV)을 거쳐서 외부로 전송되는 시점은 모두 다르다. 따라서, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 가변지연 송신보상부(231, 232, 233)는 가장 위에 스택된 반도체 칩(SLICE2)에서 관통라인(TSV)의 전달신호(TSV_TX_SIG)가 출력되어 외부로 전송되는 시점과 가장 아래 스택된 반도체 칩(SLICE0)에서 관통라인(TSV)의 전달신호(TSV_TX_SIG)가 출력되어 외부로 전송되는 시점의 차이와 상관없이 동일한 시점에 반도체 장치의 출력패드(S)에 관통라인(TSV)의 전달신호(TSV_TX_SIG)가 도달할 수 있도록 동작하게 된다. 다시 말하면, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)에서 출력되는 관통라인(TSV)의 전달신호(TSV_TX_SIG)가 반도체 장치의 출력패드(S)에 도달하는 시점을 기준으로 나머지 반도체 칩(SLICE1, SLICE2)에서 출력되는 관통라인(TSV)의 전달신호(TSV_TX_SIG)가 반도체 장치의 출력패드(S)에 도달할 수 있도록 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 가변지연 송신보상부(231, 232, 233)가 동작하게 된다. 예컨대, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 나중에 스택된 반도체 칩(SLICE0)에 대응하는 가변지연 송신보상부(231)는 관통라인(TSV)의 전달신호(TSV_TX_SIG)를 지연시키지 않고 그대로 바이패스(bypass)시켜 반도체 장치의 출력패드(S)에 전달한다. 또한, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가운데 스택된 반도체 칩(SLICE1)에 대응하는 가변지연 송신보상부(232)는 관통라인(TSV)의 전달신호(TSV_TX_SIG)를 가장 아래 스택된 반도체 칩(SLICE0)에 대응하는 출력 버퍼(TX0)만큼 지연시켜 반도체 장치의 출력패드(S)로 전달한다. 또한, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)에 대응하는 가변지연 송신보상부(233)는 관통라인(TSV)의 전달신호(TSV_TX_SIG)를 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)에 대응하는 출력 버퍼(TX0, TX1)만큼 지연시켜 반도체 장치의 출력패드(S)로 전달한다.
그리고, 다수의 송/수신부(270, 271, 272, 280, 281, 282) 각각은, 관통라인(TSV)의 전달신호(TSV_RX_SIG, TSV_TX_SIG)가 전송되는 방향(SLICE0 -> SLICE1 -> SLICE2)을 기준으로 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 해당 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)를 통과하지 않은 관통라인(TSV)에 접속되어 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와 관통라인(TSV) 사이에서 신호(TSV_RX_SIG, TSV_TX_SIG)를 입/출력하기 위한 다수의 제1 신호 송/수신부(271<1>, 272<1>, 273<1>, 281<1>, 282<1>, 283<1>), 및 관통라인(TSV)의 전달신호(TSV_RX_SIG, TSV_TX_SIG)가 전송되는 방향(SLICE2 -> SLICE1 -> SLICE0)을 기준으로 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 해당 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)를 통과한 관통라인(TSV)에 접속되어 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와 관통라인(TSV) 사이에서 신호(TSV_RX_SIG, TSV_TX_SIG)를 입/출력하기 위한 다수의 제2 신호 송/수신부(271<2>, 272<2>, 273<2>, 281<2>, 282<2>, 283<2>)를 구비하는 형태인 것을 알 수 있다. 즉, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에서 관통라인(TSV)의 전송신호(TSV_RX_SIG, TSV_TX_SIG)와 내부회로(260, 261, 262) 사이에 입/출력될 수 있는 경로가 각각 2개로 나누어지는 것을 알 수 있다.
이때, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에서 관통라인(TSV)의 전송신호(TSV_RX_SIG, TSV_TX_SIG)가 어떠한 입/출력 경로를 통해 내부회로(260, 261, 262)로 전달될지는 설계자에 의해 얼마든지 다양한 형태로 적용될 수 있다. 예컨대, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)은 해당 입/출력 버퍼(RX0, RX1, TX0, TX1)를 통과한 관통라인(TSV)과 제2 신호 송/수신부(271<2>, 272<2>, 281<2>, 282<2>)를 통해 관통라인(TSV)의 전달신호(TSV_RX_SIG, TSV_TX_SIG)가 입/출력되고, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)은 해당 입/출력 버퍼(RX2, TX2)를 통과하지 않은 관통라인과 제1 신호 송/수신부(273<1>, 283<1>)를 통해 관통라인(TSV)의 전달신호(TSV_RX_SIG, TSV_TX_SIG)가 입/출력되는 방식으로 동작할 수 있다. 이와 같은 경우에서는 가운데 스택된 반도체 칩(SLICE1)과 가장 위에 스택된 반도체 칩(SLICE2) 사이에는 입/출력 버퍼의 동작으로 인해 지연되지 않는 상태에서 관통라인(TSV)의 전달신호(TSV_RX_SIG, TSV_TX_SIG)가 전달된다. 즉, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 두 개씩 그룹화하는 방식으로 구분하여 각각의 그룹에 속한 두 개의 반도체 칩들 간에는 관통라인(TSV)의 전달신호가 입/출력 버퍼의 동작으로 인해 지연되지 않도록 설정하는 것이 가능하다.
한편, 전술한 것처럼 다수의 송/수신부(270, 271, 272, 280, 281, 282) 각각이 2개의 경로로 나누어짐을 통해 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에서 관통라인(TSV)의 신호(TSV_RX_SIG, TSV_TX_SIG)를 송/수신하는 방법도 다양하게 분할될 수 있으며, 그에 따라 다수의 송/수신부(270, 271, 272, 280, 281, 282) 각각이 2개의 경로로 나누어짐에 따라 보상 지연부(220, 230)의 구성도 다양하게 나누어질 수 있다.
먼저, 2개의 경로로 나누어지는 다수의 제1 및 제2 신호 송/수신부(270<1>, 271<1>, 272<1>, 280<1>, 281<1>, 282<1>, 270<2>, 271<2>, 272<2>, 280<2>, 281<2>, 282<2>) 각각마다 보상 지연부(220, 230)의 구성요소가 각각 대응하는 형태로 배치되는 첫 번째 보상 지연부(220, 230)의 구성이 있을 수 있다. 즉, 도 2a와 도 2b에서 가장 아래 스택된 반도체 칩(SLICE0)와 가운데 스택된 반도체 칩(SLICE1) 내부의 가변지연 송/수신보상부(221<1>, 222<1>, 221<2>, 222<2>, 231<1>, 232<1>, 231<2>, 232<2>)가 배치되는 구성을 의미한다. 참고로, 도 2a와 도 2b에서 가장 위에 스택된 반도체 칩(SLICE2) 내부의 가변지연 송/수신보상부(223, 233)는 하기의 두 번째 보상 지연부(220, 230)의 구성을 설명하기 위해 도시된 부분으로써, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)이 모두 첫 번째 보상 지연부(220, 230)의 구성에 따르도록 배치되려면, 도면과 다르게 가장 위에 스택된 반도체 칩(SLICE2)도 가장 아래 스택된 반도체 칩(SLICE0)와 가운데 스택된 반도체 칩(SLICE1)처럼 바뀔 수 있을 것이다.
그리고, 2개의 경로로 나누어지는 다수의 제1 및 제2 신호 송/수신부(270<1>, 271<1>, 272<1>, 280<1>, 281<1>, 282<1>, 270<2>, 271<2>, 272<2>, 280<2>, 281<2>, 282<2>)가 반도체 칩(SLICE0, SLICE1, SLICE2)별로 보상 지연부(220, 230)의 구성요소를 공유하는 형태로 배치되는 두 번째 보상 지연부(220, 230)의 구성이 있을 수 있다. 즉, 도 2a와 도 2b에서 가장 위에 스택된 반도체 칩(SLICE2) 내부의 가변지연 송/수신보상부(223, 233)가 배치되는 구성을 의미한다. 참고로, 도 2a와 도 2b에서 가장 아래 스택된 반도체 칩(SLICE0)와 가운데 스택된 반도체 칩(SLICE1) 내부의 가변지연 송/수신보상부(221<1>, 222<1>, 221<2>, 222<2>, 231<1>, 232<1>, 231<2>, 232<2>)는 상기의 첫 번째 보상 지연부(220, 230)의 구성을 설명하기 위해 도시된 부분으로써, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)이 모두 두 번째 보상 지연부(220, 230)의 구성에 따르도록 배치되려면, 도면과 다르게 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)도 가장 위에 스택된 반도체 칩(SLICE2)처럼 바뀔 수 있을 것이다.
그리고, 2개의 경로로 나누어지는 다수의 제1 및 제2 신호 송/수신부(270<1>, 271<1>, 272<1>, 280<1>, 281<1>, 282<1>, 270<2>, 271<2>, 272<2>, 280<2>, 281<2>, 282<2>)에 대응하여 전술한 첫 번째 보상 지연부(220, 230)의 구성과 두 번째 보상 지연부(220, 230)의 구성이 혼합되어 배치되는 구성이 있을 수 있다. 즉, 도 2a 및 도 2b에 도시된 것처럼 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 일부 반도체 칩(SLICE0, SLICE1)은 첫 번째 보상 지연부(220, 230)의 구성에 따라 배치되고, 나머지 반도체 칩(SLICE2)은 두 번째 보상 지연부(220, 230)의 구성에 따라 배치되는 구성이 있을 수 있다.
전술한 첫 번째 보상 지연부(220, 230)의 구성이 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 모두 적용되는 경우를 가정하여 보상 지연부(220, 230)의 구성은, 다수의 제1 가변지연 수신보상부(221<1>, 222<1>, 223<1>)와, 다수의 제1 가변지연 송신보상부(231<1>, 232<1>, 233<1>)와, 다수의 제2 가변지연 수신보상부(221<2>, 222<2>, 223<2>), 및 다수의 제2 가변지연 수신보상부(221<2>, 222<2>, 223<2>)를 구비하는 형태가 된다.
구체적으로, 다수의 제1 가변지연 수신보상부(221<1>, 222<1>, 223<1>)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와 다수의 제1 신호 수신부(270<1>, 271<1>, 272<1>) 사이에 각각 배치되며 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 아래에 스택된 반도체 칩(SLICE0)의 입력 버퍼(RX0)와 가장 위에 스택된 반도체 칩(SLICE2)의 입력 버퍼(RX2) 사이에 관통라인(TSV)의 전달신호(TSV_RX_SIG)가 수신되는 시점차이를 기준으로 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정된다.
또한, 다수의 제1 가변지연 송신보상부(231<1>, 232<1>, 233<1>)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와 다수의 제1 신호 송신부(280<1>, 281<1>, 282<1>) 사이에 각각 배치되며 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)의 출력 버퍼(TX2)와 가장 아래에 스택된 반도체 칩(SLICE0)의 출력 버퍼(TX0) 사이에 관통라인(TSV)의 전달신호(TSV_TX_SIG)가 송신되는 시점차이를 기준으로 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정된다.
또한, 다수의 제2 가변지연 수신보상부(221<2>, 222<2>, 223<2>)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와 다수의 제2 신호 수신부(270<2>, 271<2>, 272<2>) 사이에 각각 배치되며 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 아래에 스택된 반도체 칩(SLICE0)의 입력 버퍼(RX0)와 가장 위에 스택된 반도체 칩(SLICE2)의 입력 버퍼(RX2) 사이에 관통라인(TSV)의 전달신호(TSV_RX_SIG)가 수신되어 버퍼링 완료되는 시점차이를 기준으로 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정된다.
또한, 다수의 제2 가변지연 수신보상부(221<2>, 222<2>, 223<2>)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와 다수의 제2 신호 송신부(280<2>, 281<2>, 282<2>) 사이에 각각 배치되며 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)의 출력 버퍼(TX2)와 가장 아래에 스택된 반도체 칩(SLICE0)의 출력 버퍼(TX0) 사이에 관통라인(TSV)의 전달신호(TSV_TX_SIG)가 버퍼링 완료되어 송신되는 시점차이를 기준으로 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정된다.
그리고, 전술한 두 번째 보상 지연부(220, 230)의 구성이 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 모두 적용되는 경우를 가정하여 보상 지연부(220, 230)의 구성은, 다수의 공통 가변지연 수신보상부(221, 222, 223), 및 다수의 공통 가변지연 송신보상부(231, 232, 233)를 구비하는 형태가 된다.
구체적으로, 다수의 공통 가변지연 수신보상부(221, 222, 223)는, 다수의 제1 신호 수신부(270<1>, 271<1>, 272<1> 및 다수의 제2 신호 수신부(270<2>, 271<2>, 272<2>)가 각각 공유된 형태로 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와의 사이에 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 아래에 스택된 반도체 칩(SLICE0)과 가장 위에 스택된 반도체 칩(SLICE2) 사이에 관통라인(TSV)의 전달신호(TSV_RX_SIG)가 수신되는 시점차이를 기준으로, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 해당 입력 버퍼(RX0, RX1, RX2)의 동작여부 및 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정된다.
또한, 다수의 공통 가변지연 송신보상부(231, 232, 233)는, 다수의 제1 신호 송신부(280<1>, 281<1>, 282<1>) 및 다수의 제2 신호 송신부(280<2>, 281<2>, 282<2>)가 각각 공유된 형태로 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(260, 261, 262)와의 사이에 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)과 가장 아래에 스택된 반도체 칩(SLICE0) 사이에 관통라인(TSV)의 전달신호(TSV_TX_SIG)가 송신되는 시점차이를 기준으로, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 해당 출력 버퍼(TX0, TX1, TX2)의 동작여부 및 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정된다.
그리고, 전술한 첫 번째 보상 지연부(220, 230)의 구성이 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 일부 반도체 칩(SLICE0, SLICE1)에 적용되고, 두 번째 보상 지연부(220, 230)의 구성이 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 일부 반도체 칩(SLICE0, SLICE1)을 제외한 나머지 반도체 칩(SLICE2)에 적용되는 경우를 가정하여 보상 지연부(220, 230)의 구성은 구체적으로 다음과 같이 설명될 수 있다.
먼저, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 일부 반도체 칩(SLICE0, SLICE1)에 구비된 보상 지연부(220, 230)는, 내부에 포함된 제1 신호 송/수신부(271<1>, 272<1>, 273<1>, 281<1>, 282<1>, 283<1>) 및 제2 신호 송/수신부(271<2>, 272<2>, 273<2>, 281<2>, 282<2>, 283<2>)를 공유하는 형태로 내부회로(260, 261, 262)와의 사이에 배치되어 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)과 가장 아래 스택된 반도체 칩(SLICE0)과의 사이에 관통라인(TSV)의 전달신호(TSV_RX_SIG, TSV_TX_SIG)가 전송되는 시점차이 및 내부에 포함된 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)의 인에이블 여부에 따라 그 지연량이 결정된다.
또한, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 일부 반도체 칩(SLICE0, SLICE1)을 제외한 나머지 반도체 칩(SLICE2)에 구비된 보상 지연부(220, 230)는, 내부에 포함된 제1 신호 송/수신부(271<1>, 272<1>, 273<1>, 281<1>, 282<1>, 283<1>) 및 제2 신호 송/수신부(271<2>, 272<2>, 273<2>, 281<2>, 282<2>, 283<2>)에 독립적인 형태로 내부회로(260, 261, 262)와의 사이에 각각 배치되어 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)과 가장 아래 스택된 반도체 칩(SLICE0)과의 사이에 관통라인(TSV)의 전달신호(TSV_RX_SIG, TSV_TX_SIG)가 전송되는 시점차이 및 내부에 포함된 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)의 인에이블 여부에 따라 그 지연량이 각각 결정된다.
참고로, 도 2a 및 도 2b에서 전술한 첫 번째 보상 지연부(220, 230)의 구성이 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)에 적용되고, 전술한 두 번째 보상 지연부(220, 230)의 구성이 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)을 제외한 나머지 반도체 칩(SLICE0, SLICE1)이 적용되는 것은, 어디까지나 하나의 실시예일 뿐이다. 즉, 첫 번째 보상 지연부(220, 230)의 구성과 두 번째 보상 지연부(220, 230)의 구성은 얼마든지 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 선택적으로 적용될 수 있다.
<제2 실시예>
도 3a 내지 도 3f는 본 발명의 제2 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치의 개념적인 구성도이다.
도 3a 내지 도 3f에 개시된 본 발명의 제2 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치는, 전술한 도 2a 및 도 2b에 도시된 본 발명의 제1 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치에 비해 다음과 같은 차이점을 갖는다.
먼저, 반도체 장치 내부에 서로 분리된 다수의 관통라인이 포함된다. 즉, 본 발명의 제2 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치는, 반도체 장치 내부에 한 개보다 더 많은 개수의 관통라인이 포함되는 경우에 대한 실시예를 개시하고 있다.
또한, 다수의 관통라인 각각은 다수의 반도체 칩에 공통으로 적용되어 서로 다른 신호를 각각 전달하는 구성이 될 수 있다. 즉, 모든 다수의 반도체 칩 별로 각각 다수의 관통라인을 사용하여 다수의 신호를 입/출력 받는 형태의 구성이 될 수 있다.
그리고, 다수의 반도체 칩을 설정된 개수씩 분리하여 서로 분리된 다수의 관통라인 각각에 대응하도록 함으로써, 서로 분리된 반도체 칩들끼리만 공유되는 신호를 각각 전달하는 구성이 되도록 할 수 있다.
이와 같은 차이점을 기준으로 본 발명의 제2 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치의 구성을 구체적으로 살펴보도록 하겠다.
도 3a 내지 도 3c를 참조하면, 본 발명의 제2 실시예에 따른 다수의 반도체 칩이 적층되어 구성된 반도체 장치로 수신되는 신호의 지연량을 보상하는 회로가 개시되는 것을 알 수 있다.
도 3d 내지 도 3f를 참조하면, 본 발명의 제2 실시예에 따른 다수의 반도체 칩이 적층되어 구성된 반도체 장치에서 송신되는 신호의 지연량을 보상하는 회로가 개시되는 것을 알 수 있다.
먼저, 도 3a 및 도 3d를 참조하면 본 발명의 제2 실시예에 따른 반도체 장치는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)와, 제1 버퍼링부(300)와, 제2 버퍼링부(310)와, 제1 보상 지연부(320, 330)와, 제2 보상 지연부(340, 350)와, 다수의 제1 송/수신부(370, 371, 372, 380, 381, 382)와, 다수의 제2 송/수신부(376, 377, 378, 386, 387, 388), 및 내부회로(360, 361, 362)를 구비한다. 여기서, 제1 버퍼링부(300)는, 다수의 제1 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)를 포함한다. 또한, 제2 버퍼링부(310)는, 다수의 제2 입/출력 버퍼(RX3, RX4, RX5, TX3, TX4, TX5)를 포함한다. 또한, 제1 보상 지연부(320, 330)는, 다수의 제1 가변지연 수신보상부(321, 322, 323), 및 다수의 제1 가변지연 송신보상부(331, 332, 333)을 포함한다. 또한, 제2 보상 지연부(340, 350)는, 다수의 제2 가변지연 수신보상부(341, 342, 343), 및 다수의 제2 가변지연 송신보상부(351, 352, 353)을 포함한다.
구체적으로, 본 발명의 제2 실시예에 따른 반도체 장치는, 적층 형태로 구성되며 서로 분리된 제1 관통라인(TSV1) 및 제2 관통라인(TSV2)을 통해 각각 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)를 전송하는 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 포함하고, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 제1 관통라인(TSV1) 경로 내에 각각 배치되고, 제1 관통라인(TSV1)을 통해 전달되는 신호(TSV_RX_SIG1, TSV_TX_SIG1)를 버퍼링하기 위한 제1 버퍼링부(300)와, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각의 제2 관통라인(TSV2) 경로 내에 각각 배치되고, 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_RX_SIG2, TSV_TX_SIG2)를 버퍼링하기 위한 제2 버퍼링부(310)와, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 구별하기 위한 스택 정보(STACK_INFO)에 응답하여 제1 버퍼링부(300)의 동작으로 인해 제1 관통라인(TSV1)을 통해 전달되는 신호(TSV_RX_SIG1, TSV_TX_SIG1)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 전달되는 시점의 지연 차이를 보상하기 위한 제1 보상 지연부(320, 330), 및 스택 정보(STACK_INFO)에 응답하여 제2 버퍼링부(310)의 동작으로 인해 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_RX_SIG2, TSV_TX_SIG2)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 전달되는 시점의 지연 차이를 보상하기 위한 제2 보상 지연부(340, 350)를 구비한다. 또한, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(360, 361, 362)와 제1 관통라인(TSV1) 사이에서 신호(TSV_RX_SIG1, TSV_TX_SIG1)를 입/출력하기 위한 다수의 제1 송/수신부(370, 371, 372, 380, 381, 382), 및 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(360, 361, 362)와 제2 관통라인(TSV2) 사이에서 신호를 입/출력하기 위한 다수의 제2 송/수신부(376, 377, 378, 386, 387, 388)를 더 구비한다.
여기서, 제1 보상 지연부(320, 330)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(360, 361, 362)와 다수의 제1 수신부(370, 371, 372) 사이에 각각 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 아래 스택된 반도체 칩(SLICE0)에서 가장 위에 스택된 반도체 칩(SLICE2)으로 제1 관통라인(TSV1)의 전달신호(TSV_RX_SIG1)가 전송되는 시점차이를 기준으로, 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정되는 다수의 제1 가변지연 수신보상부(321, 322, 323), 및 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(360, 361, 362)와 다수의 제1 송신부(380, 381, 382) 사이에 각각 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)에서 가장 아래 스택된 반도체 칩(SLICE0)으로 제1 관통라인(TSV1)의 전달신호(TSV_TX_SIG1)가 전송되는 시점차이를 기준으로, 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정되는 다수의 제1 가변지연 송신보상부(331, 332, 333)를 구비한다.
또한, 제2 보상 지연부(340, 350)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(360, 361, 362)와 다수의 제2 수신부(376, 377, 378) 사이에 각각 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 아래 스택된 반도체 칩(SLICE0)에서 가장 위에 스택된 반도체 칩(SLICE2)으로 제2 관통라인(TSV2)의 전달신호(TSV_RX_SIG2)가 전송하는 시점차이를 기준으로, 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정되는 다수의 제1 가변지연 수신보상부(341, 342, 343), 및 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로(360, 361, 362)와 다수의 제2 송신부(386, 387, 388) 사이에 각각 배치되며, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)에서 가장 아래 스택된 반도체 칩(SLICE0)으로 제2 관통라인(TSV2)의 전달신호(TSV_TX_SIG2)가 전송되는 시점차이를 기준으로, 스택 정보(STACK_INFO)에 응답하여 그 지연량이 각각 결정되는 다수의 제2 가변지연 송신보상부(351, 352, 353)를 구비한다.
이때, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)과 가장 아래 스택된 반도체 칩(SLICE0)이 의미하는 것은, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 대해 물리적인 개념뿐만 아니라 논리적인 개념을 모두 포함한다. 예컨대, 물리적으로는 5개의 반도체 칩이 스택되어 있는 상태라고 해도 그 중 가운데 3개의 반도체 칩만 인에이블 되어 사용되는 경우라면, 논리적으로 가장 위에 스택된 반도체 칩은 아래로부터 4번째에 위치하는 반도체 칩일 것이고, 논리적으로 가장 아래에 스택된 반도체 칩은 아래로부터 2번째에 위치하는 반도체 칩일 것이다. 이렇게, 물리적으로 스택된 반도체 칩의 개수와 논리적으로 스택된 반도체 칩의 개수는 서로 달라질 수 있다. 따라서, 본 발명의 실시예에 따른 도 3a 및 도 3d에서는 반도체 칩의 개수가 3개인 것으로 도시되어 있지만, 이는 어디까지나 하나의 실시예일 뿐이고 실제로는 더 많은 개수 또는 더 적은 개수의 반도체 칩을 포함할 수 있다.
참고로, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 구별하기 위한 스택 정보(STACK_INFO)는, 내부의 메모리 레지스터 셋(Memory Register Set : MRS) 또는 퓨즈 셋팅 또는 테스트 모드 등을 통해 그 값을 설정할 수 있다.
또한, 도 3a와 도 3d에서는 제1 관통라인(TSV1)에 대응하는 제1 보상 지연부(320, 330)와 제2 관통라인(TSV2)에 대응하는 제2 보상 지연부(340, 350)가 완전히 별도의 구성요소로 분리되는 것으로 도시되어 있지만, 설계자의 동작에 따라 제1 보상 지연부(320, 330)와 제2 보상 지연부(340, 350)가 서로 공유하는 형태로 구성될 수도 있다. 예컨대, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 어느 하나의 반도체 칩에서 제1 관통라인(TSV1)과 제2 관통라인(TSV2)을 모두 사용하여 신호를 입/출력하는 경우 제1 보상 지연부(320, 330)와 제2 보상 지연부(340, 350)의 실체적인 구성을 공유하여 사용하는 것도 가능하다.
또한, 내부회로(360, 361, 362)는, 반도체 칩(SLICE0, SLICE1, SLICE2) 내부에서 설정된 동작을 수행하기 위한 구성요소이며, 제1 관통라인(TSV1)의 전달신호(TSV_RX_SIG1, TSV_TX_SIG1)에 대응하여 수행되는 설정된 동작과 제2 관통라인(TSV2)의 전달신호(TSV_RX_SIG2, TSV_TX_SIG2)에 대응하는 수행되는 설정된 동작을 서로 다른 동작일 수도 있고, 동일한 동작일 수도 있다.
그리고, 제1 버퍼링부(300)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 배치되어 제1 관통라인(TSV1)을 통해 입/출력되는 신호(TSV_RX_SIG1, TSV_TX_SIG1)를 버퍼링하기 위한 다수의 제1 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)를 구비하며, 다수의 제1 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2) 각각은 스택 정보(STACK_INFO)에 응답하여 인에이블 여부가 결정된다.
또한, 제2 버퍼링부(310)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 배치되어 제2 관통라인(TSV2)을 통해 입/출력되는 신호(TSV_RX_SIG2, TSV_TX_SIG2)를 버퍼링하기 위한 다수의 제2 입/출력 버퍼(RX3, RX4, RX5, TX3, TX4, TX5)를 구비하며, 다수의 제2 입/출력 버퍼(RX3, RX4, RX5, TX3, TX4, TX5) 각각은 스택 정보(STACK_INFO)에 응답하여 인에이블 여부가 결정된다.
이때, 다수의 제1 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)와 제2 입/출력 버퍼(RX3, RX4, RX5, TX3, TX4, TX5)가 스택 정보(STACK_INFO)에 따라 인에이블 여부가 결정되는 동작은 설계자의 선택에 따라 여러 가지 경우가 존재할 수 있다.
특히, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 설정된 반도체 칩, 예컨대, 가장 아래 스택된 반도체 칩(SLICE0)이 제1 관통라인(TSV1)을 전용으로 사용하는 것에 대응하여, 설정된 반도체 칩(SLICE0) 내부의 제2 보상 지연부(340, 350)와 제2 송/수신부(376, 386)는 디스에이블 되고, 설정된 반도체 칩(SLICE0)을 제외한 나머지 반도체 칩(SLICE1, SLICE2) 내부의 제1 보상 지연부(320, 330)와 제1 송/수신부(371, 372, 381, 382)는 디스에이블 될 것이다. 이때, 설정된 반도체 칩(SLICE0)은 제1 관통라인(TSV1)을 전용으로 사용하지만, 설정된 반도체 칩(SLICE0)이 가장 아래 스택된 반도체 칩(SLICE0)이므로 제1 관통라인(TSV1)과 연결되는 제1 입/출력 버퍼(RX0, TX0)와 제2 관통라인(TSV2)과 연결되는 제2 입/출력 버퍼(RX3, TX3)가 동작해야 한다. 하지만, 나머지 반도체 칩(SLICE1, SLICE2)은 제1 관통라인(TSV1)과 연결되는 제1 입/출력 버퍼(RX1, RX2, TX1, TX2)가 동작할 필요가 없고, 제2 관통라인(TSV2)과 연결되는 제2 입/출력 버퍼(RX4, RX5, TX4, TX5)만 동작하게 된다.
또한, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 설정된 반도체 칩, 예컨대, 가장 위에 스택된 반도체 칩(SLICE2)이 제2 관통라인(TSV2)을 전용으로 사용하는 것에 대응하여, 설정된 반도체 칩(SLICE2) 내부의 제1 보상 지연부(320, 330)와 제1 송/수신부(372, 382)는 디스에이블 되고, 설정된 반도체 칩(SLICE2)을 제외한 나머지 반도체 칩(SLICE0, SLICE1) 내부의 제2 보상 지연부(340, 350)와 제2 송/수신부(376, 377, 386, 387)는 디스에이블 될 것이다. 이때, 설정된 반도체 칩(SLICE2)은 제2 관통라인(TSV2)을 전용으로 사용하지만, 설정된 반도체 칩(SLICE2)가 가장 위에 스택된 반도체 칩(SLICE2)이기 때문에 나머지 반도체 칩(SLICE0, SLICE1)은 제2 관통라인(TSV2)과 연결되는 제2 입/출력 버퍼(RX3, RX4, TX3, TX4)가 모두 동작해야 한다. 대신, 설정된 반도체 칩(SLICE2)에서는 제1 관통라인(TSV1)과 연결되는 제1 입/출력 버퍼(RX2, TX2)는 동작할 필요가 없고, 나머지 반도체 칩(SLICE0, SLICE1)은 제1 관통라인(TSV1)과 연결되는 제1 입/출력 버퍼(RX0, RX1, TX0, TX1)가 모두 동작하게 된다.
전술한 것처럼 제1 관통라인(TSV1)을 통해 입/출력되는 신호(TSV_RX_SIG1, TSV_TX_SIG1)가 버퍼링되는 반도체 칩과, 제2 관통라인(TSV2)을 통해 입/출력되는 신호(TSV_RX_SIG2, TSV_TX_SIG2)가 버퍼링되는 반도체 칩이 서로 다른 반도체 칩이 될 수 있도록 하기 위해서, 다수의 제1 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)의 인에이블 여부와 다수의 제2 입/출력 버퍼(RX3, RX4, RX5, TX3, TX4, TX5)의 인에이블 여부가 각각 결정되도록 할 수 있다.
좀 더 구체적으로 다수의 제1 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)와 다수의 제2 입/출력 버퍼(RX3, RX4, RX5, TX3, TX4, TX5)의 인에이블 여부가 각각 결정되도록 하는 동작은 하기의 도 3b와 도 3c와 도 3e 및 도 3f를 참조하여 상세히 설명하도록 하겠다.
참고로, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)이 각각 제1 관통라인(TSV1)과 제2 관통라인(TSV2)을 모두 사용하여 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)를 입/출력하는 경우에 다수의 제1 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)와 다수의 제2 입/출력 버퍼(RX3, RX4, RX5, TX3, TX4, TX5)의 인에이블 여부를 각각 결정되도록 하는 동작은 전술한 본 발명의 제1 실시예에 따른 반도체 장치에서 다수의 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)의 인에이블 여부를 각각 제어하는 동작과 일치한다. 즉, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)이 각각 제1 관통라인(TSV1)과 제2 관통라인(TSV2)을 모두 사용하여 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)를 입/출력하는 경우에는 제1 관통라인(TSV1)과 제2 관통라인(TSV2)이 완전히 독립적으로 동작하는 경우라고 볼 수 있으므로, 여기에서는 더 자세히 다루지 않도록 하겠다.
먼저, 도 3b와 도 3c를 살펴보면, 본 발명의 제2 실시예에 따라 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)이 적층되어 구성된 반도체 장치로 수신되는 신호(TSV_RX_SIG1, TSV_RX_SIG2)를 전달하는 서로 다른 두 가지 방식을 설명하기 위해 다수의 제1 입력 버퍼(RX0, RX1, RX2) 각각과 다수의 제2 입력 버퍼(RX3, RX4, RX5) 각각의 인에이블 여부를 서로 다르게 제어하는 것을 알 수 있다.
구체적으로, 도 3b를 참조하면, 다수의 제1 입력 버퍼(RX0, RX1, RX2)는 모두 디스에이블되고, 다수의 제2 입력 버퍼(RX3, RX4, RX5) 중 가장 아래 스택된 반도체 칩(SLICE0)에 해당하는 제2 입력 버퍼(RX3)만 인에이블되고 나머지 제2 입력버퍼(RX4, RX5)는 디스에이블된다.
즉, 가장 아래 스택된 반도체 칩(SLICE0)은 제1 관통라인(TSV1)에 대응하는 패드(S0)를 통해 인가되는 신호(TSV_RX_SIG1)를 그대로 인가받아 동작한다. 또한, 가운데 스택된 반도체 칩(SLICE1)과 가장 위에 스택된 반도체 칩(SLICE2)는 제1 관통라인(TSV1)을 통해서는 어떠한 신호도 입력받지 못한다. 따라서, 도 3b에는 구체적으로 도시되지 않았지만 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제1 보상 지연부(320)는 아무런 동작도 할 필요가 없다.
또한, 가운데 스택된 반도체 칩(SLICE1)은 제2 관통라인(TSV2)에 대응하는 패드(S1)을 통해 인가되는 신호(TSV_RX_SIG2)를 가장 아래 스택된 반도체 칩(SLICE0)에 해당하는 제2 입력 버퍼(RX3)를 통해 버퍼링한 후 인가받아 동작한다. 이때, 가장 위에 스택된 반도체 칩(SLICE2)는 제2 관통라인(TSV2)을 통해서는 어떠한 신호도 입력받지 못한다. 따라서, 도 3b에는 구체적으로 도시되지 않았지만 제2 관통라인(TSV2)을 통해 인가되는 신호(TSV_RX_SIG2)가 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)에 선택적으로 전달되도록 하기 위해서는 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(340)가 해당 제2 입력 버퍼(RX3)의 동작 지연량 만큼을 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_RX_SIG2)에 적용한 후 내부회로(360)로 전달해야 하고, 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(340)는 아무런 동작도 할 필요가 없다.
물론, 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)이 모두 가장 아래 스택된 반도체 칩(SLICE0)의 제2 입력 버퍼(RX3)에 의해 버퍼링된 신호(TSV_RX_SIG2)를 인가받아 동작하는 경우에는, 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(340)뿐만 아니라 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(340)도 아무런 동작도 할 필요가 없다. 즉, 가장 아래 스택된 반도체 칩(SLICE0)은 해당 제2 입력 버퍼(RX3)에 의해 버퍼링된 신호(TSV_RX_SIG2)를 인가받아 동작하고, 가운데 스택된 반도체 칩(SLICE1)은 해당 제2 입력버퍼(RX4)에 의해 버퍼링되기 전 신호(TSV_RX_SIG2)를 인가받아 동작하는 경우 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)은 동일한 신호(TSV_RX_SIG2)를 인가받기 때문에 제2 보상 지연부(340)가 아무런 동작도 할 필요가 없다.
또한, 제2 관통라인(TSV2)을 통해 인가되는 신호(TSV_RX_SIG2)가 가운데 스택된 반도체 칩(SLICE1)으로만 전달되도록 하는 경우에도 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(340)뿐만 아니라 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(340)도 아무런 동작도 할 필요가 없다. 즉, 가운데 스택된 반도체 칩(SLICE1)에서 제2 관통라인(TSV2)을 통해 인가되는 신호(TSV_RX_SIG2)를 전용으로 사용하는 경우에는 가장 아래 스택된 반도체 칩(SLICE0)에서 제2 관통라인(TSV2)을 통해 인가되는 신호(TSV_RX_SIG2)를 사용하지 않기 때문에 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(340)뿐만 아니라 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(340)도 아무런 동작도 할 필요가 없다.
참고로, 도 3b에서는 다수의 제1 입력 버퍼(RX0, RX1, RX2)가 모두 디스에이블 시키기 때문에 제어신호(EN0)를 생성하기 위해 스택 정보 신호(SLICE0_EN)를 직접적으로 사용하지 않고, 강제로 접지전압(VSS)을 사용하여 제어신호(EN0)를 사용하는 방식이 개시되어 있는데, 이는 어디까지나 실시예일 뿐이며, 스택 정보 신호(SLICE0_EN)를 사용하여 제어신호(EN0)를 생성하는 방식, 예컨대, 스택 정보 신호(SLICE0_EN)를 반전시킨 신호를 제어신호(EN0)로서 출력하는 방식 등으로 얼마든지 변형 가능하다.
도 3c를 참조하면, 다수의 제1 입력 버퍼(RX0, RX1, RX2) 중 가장 아래 스택된 반도체 칩(SLICE0)에 해당하는 제1 입력 버퍼(RX0)만 인에이블되고 나머지 제1 입력 버퍼(RX1, RX2)는 디스에이블된다. 또한, 다수의 제2 입력 버퍼(RX3, RX4, RX5) 중 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)에 해당하는 제2 입력 버퍼(RX3, RX4)는 인에이블되고 나머지 제2 입력버퍼(RX5)는 디스에이블된다.
즉, 가장 아래 스택된 반도체 칩(SLICE0)은 제1 관통라인(TSV1)에 대응하는 패드(S0)를 통해 인가되는 신호(TSV_RX_SIG1)를 그대로 인가받아 동작하거나 제1 관통라인(TSV1)에 대응하는 패드(S0)를 통해 인가되는 신호(TSV_RX_SIG1)를 해당 제1 입력 버퍼(RX0)를 통해 버퍼링한 후 인가받아 동작한다. 또한, 가운데 스택된 반도체 칩(SLICE1)은 제1 관통라인(TSV1)에 대응하는 패드(S0)를 통해 인가되는 신호(TSV_RX_SIG1)를 가장 아래 스택된 반도체 칩(SLICE0)에 해당하는 제1 입력 버퍼(RX0)를 통해 버퍼링한 후 인가받아 동작한다. 또한, 가장 위에 스택된 반도체 칩(SLICE2)는 제1 관통라인(TSV1)을 통해서는 어떠한 신호도 입력받지 못한다. 따라서, 도 3c에 개시된 제1 관통라인(TSV1)에 대응하는 제1 입력 버퍼(RX0, RX1, RX2)의 동작은 도 3b에 개시된 제2 관통라인(TSV2)에 대응하는 제2 입력 버퍼(RX3, RX4, RX5)의 동작과 동일하게 설정될 수 있는 것을 알 수 있으며, 그에 따라 도 3c에 개시된 제1 보상 지연부(320)의 동작도 도 3b에 개시된 제2 보상 지연부(340)의 동작과 동일하게 설정될 수 있는 것을 알 수 있다.
그리고, 가장 위에 스택된 반도체 칩(SLICE2)은 제2 관통라인(TSV2)에 대응하는 패드(S1)을 통해 인가되는 신호(TSV_RX_SIG2)를 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)에 해당하는 제2 입력 버퍼(RX3, RX4)를 통해 버퍼링한 후 인가받아 동작한다.
따라서, 도 3c에는 구체적으로 도시되지 않았지만 제2 관통라인(TSV2)을 통해 인가되는 신호(TSV_RX_SIG2)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 선택적으로 전달되도록 하기 위해서는 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(340)가 해당 제2 입력 버퍼(RX3)의 동작 지연량 및 가운데 스택된 반도체 칩(SLICE1)의 제2 입력 버퍼(RX4)의 동작 지연량 만큼을 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_RX_SIG2)에 적용한 후 내부회로(360)로 전달해야 하고, 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(340)가 해당 제2 입력 버퍼(RX4)의 동작 지연량 만큼을 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_RX_SIG2)에 적용한 후 내부회로(360)로 전달해야 하며, 가장 위에 스택된 반도체 칩(SLICE2)에 구비된 제2 보상 지연부(340)는 아무런 동작도 할 필요가 없다.
또한, 가장 위에 스택된 반도체 칩(SLICE2)과 가운데 스택된 반도체 칩(SLICE1)이 모두 가운데 스택된 반도체 칩(SLICE1)의 제2 입력 버퍼(RX4)에 의해 버퍼링된 신호(TSV_RX_SIG2)를 인가받아 동작하는 경우에는, 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(340)와 가장 위에 스택된 반도체 칩(SLICE2)에 구비된 제2 보상 지연부(340)는 아무런 동작도 할 필요가 없다.
즉, 가운데 스택된 반도체 칩(SLICE1)은 해당 제2 입력 버퍼(RX4)에 의해 버퍼링된 신호(TSV_RX_SIG2)를 인가받아 동작하고, 가장 위에 스택된 반도체 칩(SLICE2)은 해당 제2 입력버퍼(RX5)에 의해 버퍼링되기 전 신호(TSV_RX_SIG2)를 인가받아 동작하는 경우 가운데 스택된 반도체 칩(SLICE1)과 가장 위에 스택된 반도체 칩(SLICE2)은 동일한 신호(TSV_RX_SIG2)를 인가받기 때문에 제2 보상 지연부(340)가 아무런 동작도 할 필요가 없다.
이때, 가장 아래 스택된 반도체 칩(SLICE0)이 해당 제2 입력 버퍼(RX3)에 의해 버퍼링된 신호(TSV_RX_SIG2)를 인가받아 동작하는 경우라면, 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(340)가 가운데 스택된 반도체 칩(SLICE1)의 제2 입력 버퍼(RX4)의 동작 지연량 만큼을 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_RX_SIG2)에 적용한 후 내부회로(360)로 전달해야 한다. 하지만, 가장 아래 스택된 반도체 칩(SLICE0)이 제2 관통라인(TSV2)에 대응하는 패드(S1)을 통해 인가되는 신호(TSV_RX_SIG2)를 그대로 인가받아 동작하는 경우에는, 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(340)가 해당 제2 입력 버퍼(RX3)의 동작 지연량에 가운데 스택된 반도체 칩(SLICE1)의 제2 입력 버퍼(RX4)의 동작 지연량을 더한 지연량만큼 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_RX_SIG2)에 적용한 후 내부회로(360)로 전달해야 한다.
그리고, 제2 관통라인(TSV2)을 통해 인가되는 신호(TSV_RX_SIG2)가 가운데 스택된 반도체 칩(SLICE1)으로만 전달되도록 하는 경우에도 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(340)뿐만 아니라 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(340)도 아무런 동작도 할 필요가 없다. 즉, 가운데 스택된 반도체 칩(SLICE1)에서 제2 관통라인(TSV2)을 통해 인가되는 신호(TSV_RX_SIG2)를 전용으로 사용하는 경우에는 가장 아래 스택된 반도체 칩(SLICE0)에서 제2 관통라인(TSV2)을 통해 인가되는 신호(TSV_RX_SIG2)를 사용하지 않기 때문에 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(340)뿐만 아니라 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(340)도 아무런 동작도 할 필요가 없다.
그리고, 도 3e와 도 3f를 살펴보면, 본 발명의 제2 실시예에 따라 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)이 적층되어 구성된 반도체 장치에서 송신되는 신호(TSV_TX_SIG1, TSV_TX_SIG2)를 전달하는 서로 다른 두 가지 방식을 설명하기 위해 다수의 제1 출력 버퍼(TX0, TX1, TX2) 각각과 다수의 제2 출력 버퍼(TX3, TX4, TX5) 각각의 인에이블 여부를 서로 다르게 제어하는 것을 알 수 있다.
구체적으로, 도 3e를 참조하면, 다수의 제1 출력 버퍼(TX0, TX1, TX2)는 모두 디스에이블되고, 다수의 제2 출력 버퍼(TX3, TX4, TX5) 중 가장 아래 스택된 반도체 칩(SLICE0)에 해당하는 제2 출력 버퍼(TX3)만 인에이블되고 나머지 제2 출력버퍼(TX4, TX5)는 디스에이블된다.
즉, 가장 아래 스택된 반도체 칩(SLICE0)은 제1 관통라인(TSV1)을 통해 출력해야하는 신호(TSV_TX_SIG1)를 제1 관통라인(TSV1)에 대응하는 패드(S0)를 통해 그대로 출력한다. 또한, 가운데 스택된 반도체 칩(SLICE1)과 가장 위에 스택된 반도체 칩(SLICE2)는 제1 관통라인(TSV1)을 통해서는 어떠한 신호도 출력하지 못한다. 따라서, 도 3e에는 구체적으로 도시되지 않았지만 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제1 보상 지연부(330)는 아무런 동작도 할 필요가 없다.
또한, 가운데 스택된 반도체 칩(SLICE1)은 제2 관통라인(TSV2)을 통해 출력해야하는 신호(TSV_TX_SIG1)를 가장 아래 스택된 반도체 칩(SLICE0)에 해당하는 제2 출력 버퍼(TX3)를 통해 버퍼링한 후 제2 관통라인(TSV2)에 대응하는 패드(S1)을 통해 출력한다. 이때, 가장 위에 스택된 반도체 칩(SLICE2)는 제2 관통라인(TSV2)을 통해서는 어떠한 신호도 출력하지 못한다. 따라서, 도 3e에는 구체적으로 도시되지 않았지만 제2 관통라인(TSV2)을 통해 출력해야하는 신호(TSV_TX_SIG2)가 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)에서 선택적으로 출력되기 위해서는 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(350)가 가장 아래 스택된 반도체 칩(SLICE0)의 제2 출력 버퍼(TX3)의 동작 지연량 만큼을 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_TX_SIG2)에 적용한 후 출력해야 하고, 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(350)는 아무런 동작도 할 필요가 없다.
물론, 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)에서 제2 관통라인(TSV2)을 통해 출력되는 신호(TSV_TX_SIG2)가 모두 가장 아래 스택된 반도체 칩(SLICE0)의 제2 출력 버퍼(TX3)에 의해 버퍼링되어 출력되는 경우에는, 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(350)뿐만 아니라 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(350)도 아무런 동작도 할 필요가 없다. 즉, 가장 아래 스택된 반도체 칩(SLICE0)에서 제2 관통라인(TSV2)을 통해 출력되는 신호(TSV_TX_SIG2)는 해당 제2 출력 버퍼(TX3)에 의해 버퍼링되어 출력되고, 가운데 스택된 반도체 칩(SLICE1)에서 제2 관통라인(TSV2)을 통해 출력되는 신호(TSV_TX_SIG2)도 가장 아래 스택된 반도체 칩(SLICE0)의 제2 출력 버퍼(TX3)에 의해서만 버퍼링되어 출력되는 경우 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)은 제2 관통라인(TSV2)을 통해 동일한 신호(TSV_TX_SIG2) 출력하게 되며, 따라서, 제2 보상 지연부(350)가 아무런 동작도 할 필요가 없다.
또한, 제2 관통라인(TSV2)을 통해 출력해야하는 신호(TSV_TX_SIG2)가 가운데 스택된 반도체 칩(SLICE1)에서만 출력되도록 하는 경우에도 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(350)뿐만 아니라 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(350)도 아무런 동작도 할 필요가 없다. 즉, 가운데 스택된 반도체 칩(SLICE1)에서 제2 관통라인(TSV2)을 통해 출력되는 신호(TSV_TX_SIG2)가 제2 관통라인(TSV2)을 전용으로 사용하는 경우에는 가장 아래 스택된 반도체 칩(SLICE0)에서 제2 관통라인(TSV2)을 통해 어떠한 신호도 출력하지 않기 때문에 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(350)뿐만 아니라 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(350)도 아무런 동작도 할 필요가 없다.
참고로, 도 3e에서는 다수의 제1 출력 버퍼(TX0, TX1, TX2)를 모두 디스에이블 시키기 때문에 제어신호(EN0)를 생성하기 위해 스택 정보 신호(SLICE0_EN)를 직접적으로 사용하지 않고, 강제로 접지전압(VSS)을 사용하여 제어신호(EN0)를 사용하는 방식이 개시되어 있는데, 이는 어디까지나 실시예일 뿐이며, 스택 정보 신호(SLICE0_EN)를 사용하여 제어신호(EN0)를 생성하는 방식, 예컨대, 스택 정보 신호(SLICE0_EN)를 반전시킨 신호를 제어신호(EN0)로서 출력하는 방식 등으로 얼마든지 변형 가능하다.
도 3f를 참조하면, 다수의 제1 출력 버퍼(TX0, TX1, TX2) 중 가장 아래 스택된 반도체 칩(SLICE0)에 해당하는 제1 출력 버퍼(TX0)만 인에이블되고 나머지 제1 출력 버퍼(TX1, TX2)는 디스에이블된다. 또한, 다수의 제2 출력 버퍼(TX3, TX4, TX5) 중 가장 아래 스택된 반도체 칩(SLICE0)과 가운데 스택된 반도체 칩(SLICE1)에 해당하는 제2 출력 버퍼(TX3, TX4)는 인에이블되고 나머지 제2 출력버퍼(TX5)는 디스에이블된다.
즉, 가장 아래 스택된 반도체 칩(SLICE0)에서 제1 관통라인(TSV1)을 통해 출력되는 신호(TSV_TX_SIG1)는 제1 관통라인(TSV1)에 대응하는 패드(S0)를 통해 그대로 출력되거나 해당 제1 출력 버퍼(TX0)를 통해 버퍼링된 후 제1 관통라인(TSV1)에 대응하는 패드(S0)를 통해 출력된다. 또한, 가운데 스택된 반도체 칩(SLICE1)에서 제1 관통라인(TSV1)을 통해 출력되는 신호(TSV_TX_SIG1)는 가장 아래 스택된 반도체 칩(SLICE0)에 해당하는 제1 출력 버퍼(TX0)를 통해 버퍼링된 후 출력된다. 또한, 가장 위에 스택된 반도체 칩(SLICE2)은 제1 관통라인(TSV1)을 통해서는 어떠한 신호도 출력하지 못한다. 따라서, 도 3f에 개시된 제1 관통라인(TSV1)에 대응하는 제1 출력 버퍼(TX0, TX1, TX2)의 동작은 도 3e에 개시된 제2 관통라인(TSV2)에 대응하는 제2 출력 버퍼(TX3, TX4, TX5)의 동작과 동일하게 설정될 수 있는 것을 알 수 있으며, 그에 따라 도 3f에 개시된 제1 보상 지연부(330)의 동작도 도 3e에 개시된 제2 보상 지연부(350)의 동작과 동일하게 설정될 수 있는 것을 알 수 있다.
그리고, 가장 위에 스택된 반도체 칩(SLICE2)에서 제2 관통라인(TSV2)을 통해 출력되는 신호(TSV_TX_SIG2)는 가운데 스택된 반도체 칩(SLICE1)과 가장 아래 스택된 반도체 칩(SLICE0)에 해당하는 제2 출력 버퍼(TX3, TX4)를 통해 버퍼링한 후 출력된다.
따라서, 도 3f에는 구체적으로 도시되지 않았지만 제2 관통라인(TSV2)을 통해 출력해야하는 신호(TSV_TX_SIG2)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에서 선택적으로 출력되기 위해서는 가장 위에 스택된 반도체 칩(SLICE2)에 구비된 제2 보상 지연부(350)가 가운데 스택된 반도체 칩(SLICE1)의 제2 출력 버퍼(TX4)의 동작 지연량과 가장 아래 스택된 반도체 칩(SLICE0)의 제2 출력 버퍼(TX3)의 동작 지연량을 합한 지연량 만큼을 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_TX_SIG2)에 적용한 후 제2 관통라인(TSV2)에 대응하는 패드(S1)로 출력해야 하고, 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(350)가 가장 아래 스택된 반도체 칩(SLICE0)의 제2 출력 버퍼(TX3)의 동작 지연량 만큼을 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_TX_SIG2)에 적용한 후 제2 관통라인(TSV2)에 대응하는 패드(S1)로 출력해야 하며, 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(350)는 아무런 동작도 할 필요가 없다.
또한, 가장 아래 스택된 반도체 칩(SLICE0)에서 제2 관통라인(TSV2)을 통해 출력해야하는 신호(TSV_TX_SIG2)와 가운데 스택된 반도체 칩(SLICE1)에서 제2 관통라인(TSV2)을 통해 출력해야하는 신호(TSV_TX_SIG2)가 모두 가장 아래 스택된 반도체 칩(SLICE0)의 제2 출력 버퍼(TX3)에 의해 버퍼링된 후 제2 관통라인(TSV2)에 대응하는 패드(S1)로 출력되는 경우에는, 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(350)와 가장 아래 스택된 반도체 칩(SLICE2)에 구비된 제2 보상 지연부(350)는 아무런 동작도 할 필요가 없다.
즉, 가장 아래 스택된 반도체 칩(SLICE0)에서 제2 관통라인(TSV2)을 통해 출력해야하는 신호(TSV_TX_SIG2)는 해당 제2 출력 버퍼(TX3)에 의해 버퍼링된 된 후 출력되고, 가운데 스택된 반도체 칩(SLICE1)에서 제2 관통라인(TSV2)을 통해 출력해야하는 신호(TSV_TX_SIG2)도 해당 제2 출력버퍼(TX4)에 의해 버퍼링되지 않고 가장 아래 스택된 반도체 칩(SLICE0)의 제2 출력버퍼(TX3)에 의해서만 버퍼링되어 출력되는 경우, 가운데 스택된 반도체 칩(SLICE1)과 가장 아래 스택된 반도체 칩(SLICE0)은 동일한 경로를 거쳐서 제2 관통라인을 통해 출력해야하는 신호(TSV_TX_SIG2)가 출력되기 때문에 제2 보상 지연부(350)가 아무런 동작도 할 필요가 없다.
이때, 가장 위해 스택된 반도체 칩(SLICE2)에 구비된 제2 보상 지연부(350)는 가운데 스택된 반도체 칩(SLICE1)의 제2 출력 버퍼(TX4)의 동작 지연량에 가장 아래 스택된 반도체 칩(SLICE0)의 제2 출력 버퍼(TX3)의 동작 지연량을 더한 지연량만큼 제2 관통라인(TSV2)을 통해 전달되는 신호(TSV_TX_SIG2)에 적용한 후 출력해야 한다.
그리고, 제2 관통라인(TSV2)을 통해 출력해야하는 신호(TSV_TX_SIG2)가 가운데 스택된 반도체 칩(SLICE1)에서만 출력되도록 하는 경우에도 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(350)뿐만 아니라 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(350)도 아무런 동작도 할 필요가 없다. 즉, 가운데 스택된 반도체 칩(SLICE1)에서 제2 관통라인(TSV2)을 통해 출력되는 신호(TSV_TX_SIG2)가 제2 관통라인(TSV2)을 전용으로 사용하는 경우에는 가장 아래 스택된 반도체 칩(SLICE0)에서 제2 관통라인(TSV2)을 통해 어떠한 신호도 출력하지 않기 때문에 가운데 스택된 반도체 칩(SLICE1)에 구비된 제2 보상 지연부(350)뿐만 아니라 가장 아래 스택된 반도체 칩(SLICE0)에 구비된 제2 보상 지연부(350)도 아무런 동작도 할 필요가 없다.
참고로, 전술한 도 3b와, 도 3c와, 도 3e, 및 도 3f에서는 다수의 제1 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)와 다수의 제2 입/출력 버퍼(RX3, RX4, RX5, TX3, TX4, TX5)의 인에이블 여부를 제어하기 위해 오아 게이트를 사용하는 구성이 개시되어 있는 것을 알 수 있는데, 이는 어디까지나 하나의 실시예일 뿐이며, 다른 논리 게이트를 사용하여 인에이블 여부를 제어하는 것도 얼마든지 가능하다. 또한, 전술한 도 3b와, 도 3c와, 도 3e, 및 도 3f에서 다수의 제1 입/출력 버퍼(RX0, RX1, RX2, TX0, TX1, TX2)와 다수의 제2 입/출력 버퍼(RX3, RX4, RX5, TX3, TX4, TX5) 각각이 트라이-스테이트 버퍼(tri-state buffer)로 이루어져 있는 것을 알 수 있는데, 이는 어디까지나 하나의 실시예일 뿐이며, 도 3g와 같이 하이-지(high-Z) 상태가 없는 일반 버퍼 게이트(buffer gate)로 구현하는 방식의 제어도 얼마든지 사용가능하다.
<제3 실시예>
도 4a 및 도 4b는 본 발명의 제3 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치와 이를 제어하기 위한 반도체 컨트롤러를 포함하는 반도체 시스템의 개념적인 구성도이다.
도 4에 도시된 본 발명의 제3 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치는, 전술한 도 2a 및 도 2b에 도시된 본 발명의 제1 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치 및 전술한 도 3a 내지 도 3g에 도시된 본 발명의 제2 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치에 비해 달라지는 가장 큰 차이점은 반도체 장치의 구성은 최소화되고, 그만큼 반도체 컨트롤러의 구성이 늘어난다는 점이다.
즉, 반도체 장치 내부에서 다수의 반도체 칩 사이에서 관통라인을 통해 입/출력되는 신호에 보상 지연량을 제공하기 위한 구성요소들 - 보상 지연부(220, 230)와, 제1 보상 지연부(320, 330), 및 제2 보상 지연부(340, 350)를 의미함 - 이 반도체 장치에 포함되지 않는다. 대신, 반도체 컨트롤러에서 반도체 장치 내부의 관통라인을 통해 입/출력되어야 하는 신호에 보상 지연량을 제공하게 된다.
물론, 반도체 장치 내부에서 관통라인 경로 내에 배치되어 전달되는 신호를 버퍼링하기 위한 구성요소 - 버퍼링부(200)와, 제1 버퍼링부(300), 및 제2 버퍼링부(310)를 의미함 - 의 구성은 반도체 장치에 그대로 포함된다. 즉, 본 발명의 제3 실시예에 따른 반도체 시스템에 포함된 반도체 장치는 도 1에 도시된 종래기술에 따른 반도체 장치와 동일한 구조를 갖는다.
이와 같은 차이점을 기준으로 본 발명의 제3 실시예에 따라 다수의 반도체 칩이 적층되어 구성된 반도체 장치와 이를 제어하기 위한 반도체 컨트롤러를 포함하는 반도체 시스템의 구성을 구체적으로 살펴보도록 하겠다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 반도체 시스템은, 반도체 장치(400), 및 반도체 컨트롤러(420)를 구비한다. 여기서, 반도체 장치(400)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)과, 다수의 관통라인(TSV1, TSV2, TSV3), 및 버퍼링부(402)를 구비한다. 또한, 반도체 컨트롤러(420)는, 신호 송/수신부(422, 423), 및 보상 지연부(424)를 구비한다.
구체적으로, 본 발명의 제3 실시예에 따른 반도체 시스템은, 적층 형태로 구성되며 관통라인(TSV1, TSV2, TSV3)을 통해 서로 간에 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)를 전송하는 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 포함하는 반도체 장치(400), 및 반도체 장치(400)와의 사이에서 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)를 송/수신하되, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)을 구별하기 위한 스택 정보(STACK_INFO)에 응답하여 반도체 장치(400) 내에서 관통라인(TSV1, TSV2, TSV3)을 통해 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각으로 전송되는 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)의 지연 차이를 보상하는 반도체 컨트롤러(420)를 구비한다.
여기서, 반도체 장치(400)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 대응하여 관통라인(TSV1, TSV2, TSV3) 경로 내에 배치되고, 관통라인(TSV1, TSV2, TSV3)을 통해 전달되는 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)를 버퍼링하기 위한 버퍼링부(402)를 구비한다. 또한, 도 4에 도시된 반도체 장치(400)에는 직접적으로 도시되진 않았지만, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에는 내부회로가 포함되고, 내부회로와 관통라인(TSV1, TSV2, TSV3) 사이에서 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)를 입/출력하기 위한 다수의 신호 송/수신부가 포함된다.
참고로, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2)에 각각 포함된 내부회로와 다수의 신호 송/수신부는 도 2a와 도 2b와 도 3a와 도 3d를 통해 참조된 바 있으며, 다른 점은 다수의 신호 송/수신부와 내부회로 사이에 지연량을 보상하기 위한 구성요소들 - 보상 지연부(220, 230)와, 제1 보상 지연부(320, 330), 및 제2 보상 지연부(340, 350)를 의미함 - 이 포함되지 않을 뿐이다.
그리고, 반도체 장치(400)에 포함된 버퍼링부(402)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 배치되어 관통라인(TSV1, TSV2, TSV3)을 통해 입/출력되는 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)를 버퍼링하기 위한 다수의 입/출력 버퍼(RX, TX)를 구비하며, 다수의 입/출력 버퍼(RX, TX) 각각 및 다수의 신호 송/수신부 각각은 스택 정보(STACK_INFO)에 응답하여 그 인에이블 여부가 결정된다.
그리고, 반도체 컨트롤러(420)는, 반도체 장치(400) 내부의 관통라인(TSV1, TSV2, TSV3)과의 사이에서 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)를 송/수신하기 위한 신호 송/수신부(422, 423), 및 스택 정보(STACK_INFO)에 응답하여 버퍼링부(402)의 동작으로 인해 관통라인(TSV1, TSV2, TSV3)을 통해 전달되는 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 전달되는 시점의 지연 차이를 보상하기 위한 보상 지연부(424)를 구비한다.
여기서, 반도체 컨트롤러(420)에 포함된 보상 지연부(424)는, 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 아래 스택된 반도체 칩(SLICE0)에서 가장 위에 스택된 반도체 칩(SLICE2)으로 관통라인(TSV2, TSV3)의 전달신호(TSV_RX_SIG1, TSV_RX_SIG2)가 전송되는 시점차이를 기준으로, 스택 정보(STACK_INFO)에 응답하여 신호 송신부(422)를 통해 반도체 장치(400)로 송신되는 신호(TSV_RX_SIG1, TSV_RX_SIG2)에 가변되는 지연량 보상하기 위한 송신 보상 지연부(4242), 및 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩(SLICE2)에서 가장 아래 스택된 반도체 칩(SLICE0)으로 관통라인(TSV1, TSV3)의 전달신호(TSV_TX_SIG1, TSV_TX_SIG2)가 전송되는 시점차이를 기준으로, 스택 정보(STACK_INFO)에 응답하여 신호 수신부(423)를 통해 반도체 장치(400)로부터 수신되는 신호(TSV_TX_SIG1, TSV_TX_SIG2)에 가변되는 지연량을 보상하기 위한 수신 보상 지연부(4244)를 구비한다.
전술한 구성을 바탕으로 본 발명의 제3 실시예에 따른 반도체 시스템에서 반도체 컨트롤러(420)와 반도체 장치(400) 사이에서 입/출력되는 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)에 지연량을 보상하는 동작은 다음과 같이 예를 들어 설명할 수 있다.
먼저, 반도체 장치(400)에 포함된 관통라인(TSV1, TSV2, TSV3)은 도면에 도시된 것처럼 반도체 장치(400)로 인가되는 신호(TSV_RX_SIG1, TSV_RX_SIG2)를 수신하기 위해 사용되는 두 번째 관통라인(TSV2)과 세 번째 관통라인(TSV3), 그리고, 반도체 장치(400)에서 출력되는 신호(TSV_TX_SIG1, TSV_TX_SIG2)를 송신하기 위해 사용되는 첫 번째 관통라인(TSV1)과 세 번째 관통라인(TSV3)으로 나누어 질 수 있다.
이와 같은 상태에서, 반도체 컨트롤러(420)에서 반도체 장치(400)로 신호(TSV_RX_SIG1, TSV_RX_SIG2)가 전송되는 경우, 관통라인(TSV1, TSV2, TSV3) 중 두 번째 관통라인(TSV2)과 세 번째 관통라인(TSV3)으로 인가될 것이다.
이때, 반도체 장치(400)에 포함된 버퍼링부(402)가 모두 인에이블 되는 상태에서 반도체 장치(400)의 관통라인(TSV1, TSV2, TSV3) 중 두 번째 관통라인(TSV2)으로 전달되는 신호(TSV_RX_SIG1)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)로 전달된다고 가정하면, 반도체 컨트롤러(420)에 포함된 송신 보상 지연부(4242)에서 반도체 장치(400)의 두 번째 관통라인(TSV2)으로 전달되는 신호(TSV_RX_SIG1)를 지연시키지 않고 그대로 출력할 수 있도록 동작하게 된다.
마찬가지로, 반도체 장치(400)에 포함된 버퍼링부(402)가 모두 인에이블 되는 상태에서 반도체 장치(400)의 관통라인(TSV1, TSV2, TSV3) 중 세 번째 관통라인(TSV3)으로 전달되는 신호(TSV_RX_SIG2)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 아래 스택된 반도체 칩(SLICE0)로 전달된다고 가정하면, 반도체 컨트롤러(420)에 포함된 송신 보상 지연부(4242)에서 반도체 장치(400)의 세 번째 관통라인(TSV3)으로 전달되는 신호(TSV_RX_SIG2)에 가운데 스택된 반도체 칩(SLICE1)에 해당하는 버퍼링부(402)의 지연량과 가장 아래에 스택된 반도체 칩(SLICE0)에 해당하는 버퍼링부(402)의 지연량을 보상해준 상태에서 출력할 수 있도록 동작하게 된다.
즉, 반도체 컨트롤러(420)에서 반도체 장치(400)로 전송되는 신호(TSV_RX_SIG1, TSV_RX_SIG2)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 어떠한 반도체 칩으로 전송되는지에 따라 미리 적절한 지연량을 보상하여 전송하기 때문에, 관통라인(TSV2, TSV3)을 통해 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에 도달하는 신호(TSV_RX_SIG1, TSV_RX_SIG2)는 그 도착시점에 차이를 갖지 않을 수 있게 된다.
그리고, 반도체 장치(400)에서 반도체 컨트롤러(420)로 신호(TSV_TX_SIG1, TSV_TX_SIG2)가 전송되는 경우, 관통라인(TSV1, TSV2, TSV3) 중 첫 번째 관통라인(TSV1)과 세 번째 관통라인(TSV3)으로 전달될 것이다.
이때, 반도체 장치(400)에 포함된 버퍼링부(402)가 모두 인에이블 되는 상태에서 반도체 장치(400)의 관통라인(TSV1, TSV2, TSV3) 중 첫 번째 관통라인(TSV1)으로 전달되는 신호(TSV_TX_SIG1)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 위에 스택된 반도체 칩(SLICE2)에서 출력된다고 가정하면, 반도체 컨트롤러(420)에 포함된 수신 보상 지연부(4244)는 반도체 장치(400)의 첫 번째 관통라인(TSV1)에서 출력되는 신호(TSV_TX_SIG1)에 가운데 스택된 반도체 칩(SLICE1)에 해당하는 버퍼링부(402)의 지연량과 가장 아래에 스택된 반도체 칩(SLICE0)에 해당하는 버퍼링부(402)의 지연량을 보상해준 상태에서 입력받을 수 있도록 동작하게 된다.
마찬가지로, 반도체 장치(400)에 포함된 버퍼링부(402)가 모두 인에이블 되는 상태에서 반도체 장치(400)의 관통라인(TSV1, TSV2, TSV3) 중 세 번째 관통라인(TSV3)에서 출력되는 신호(TSV_TX_SIG2)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 가장 아래 스택된 반도체 칩(SLICE0)에서 출력된다고 가정하면, 반도체 컨트롤러(420)에 포함된 수신 보상 지연부(4244)는 반도체 장치(400)의 세 번째 관통라인(TSV3)에서 출력되는 신호(TSV_RX_SIG2)를 지연시키지 않고 그대로 입력받을 수 있도록 동작하게 된다.
즉, 반도체 장치(400)에서 반도체 컨트롤러(420)로 전송되는 신호(TSV_TX_SIG1, TSV_TX_SIG2)가 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 중 어떠한 반도체 칩에서 출력되는지에 따라 미리 적절한 지연량을 보상하여 입력받기 때문에, 관통라인(TSV1, TSV3)을 통해 다수의 반도체 칩(SLICE0, SLICE1, SLICE2) 각각에서 출력되는 신호(TSV_TX_SIG1, TSV_TX_SIG2)가 반도체 컨트롤러(420)의 신호 수신부(423)로 입력되는 시점에 차이를 갖지 않을 수 있게 된다.
전술한 본 발명의 제3 실시예에 따른 반도체 시스템에서 반도체 컨트롤러(420)와 반도체 장치(400) 사이에서 입/출력되는 신호(TSV_RX_SIG1, TSV_TX_SIG1, TSV_RX_SIG2, TSV_TX_SIG2)에 지연량을 보상하는 동작은, 반도체 장치(400) 내부의 버퍼링부(402)의 인에이블 여부에 따라 더 다양한 실시예를 가질 수 있지만, 이는 본 발명의 제1 실시예와 제2 실시예를 통해 충분히 설명된 부분이므로 여기에서는 더 자세히 다루지 않도록 하겠다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 적층 구조를 갖는 반도체 장치에서 관통라인을 통해 전송되는 신호의 지연량을 미리 예상하고 보상할 수 있기 때문에 관통라인을 통해 신호를 전송하는 동작을 매우 효율적으로 운영하는 것이 가능하다.
또한, 적층 구조를 갖는 반도체 장치에서도 효과적으로 고 대역폭(High Bandwidth)의 동작을 지원하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
TSV : 관통라인 TSV1 : 제1 관통라인
TSV2 : 제2 관통라인 200 : 버퍼링부
300 : 제1 버퍼링부 310 : 제2 버퍼링부
220, 230 : 보상 지연부 320, 330 : 제1 보상 지연부
340, 350 : 제2 보상 지연부 270, 271, 272 : 다수의 수신부
280, 281, 282 : 다수의 송신부 260, 261, 262 : 내부회로
370, 371, 372 : 다수의 제1 수신부
380, 381, 382 : 다수의 제1 송신부
376, 377, 378 : 다수의 제2 수신부
386, 387, 388 : 다수의 제2 송신부
360, 361, 362 : 내부회로

Claims (20)

  1. 적층 형태로 구성되며, 관통라인을 통해 신호를 전송하는 다수의 반도체 칩을 포함하는 반도체 장치에 있어서,
    상기 다수의 반도체 칩에 각각 대응하여 상기 관통라인 경로 내에 배치되고, 상기 관통라인을 통해 전달되는 신호를 버퍼링하기 위한 버퍼링부; 및
    상기 다수의 반도체 칩을 구별하기 위한 스택 정보에 응답하여 상기 버퍼링부의 동작으로 인해 상기 관통라인을 통해 전달되는 신호가 상기 다수의 반도체 칩 각각에 전달되는 시점의 지연 차이를 보상하기 위한 보상 지연부
    를 구비하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 다수의 반도체 칩 각각에 배치되며, 상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 관통라인 사이에서 신호를 입/출력하기 위한 다수의 송/수신부를 더 구비하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 보상 지연부는,
    상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 다수의 수신부 사이에 각각 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 아래 스택된 반도체 칩에서 가장 위에 스택된 반도체 칩으로 상기 관통라인의 전달신호가 전송되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 가변지연 수신보상부; 및
    상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 다수의 송신부 사이에 각각 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩에서 가장 아래 스택된 반도체 칩으로 상기 관통라인의 전달신호가 전송되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 가변지연 송신보상부
    를 구비하는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 버퍼링부는,
    상기 다수의 반도체 칩 각각에 배치되어 상기 관통라인을 통해 입/출력되는 신호를 버퍼링하기 위한 다수의 입/출력 버퍼를 구비하며,
    상기 다수의 입/출력 버퍼 각각은 상기 스택 정보에 응답하여 인에이블 여부가 결정되는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 다수의 송/수신부 각각은,
    상기 관통라인의 전달신호가 전송되는 방향을 기준으로 상기 다수의 반도체 칩 각각의 해당 입/출력 버퍼를 통과하지 않은 상기 관통라인에 접속되어 상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 관통라인 사이에서 신호를 입/출력하기 위한 다수의 제1 신호 송/수신부; 및
    상기 관통라인의 전달신호가 전송되는 방향을 기준으로 상기 다수의 반도체 칩 각각의 해당 입/출력 버퍼를 통과한 상기 관통라인에 접속되어 상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 관통라인 사이에서 신호를 입/출력하기 위한 다수의 제2 신호 송/수신부를 구비하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 보상 지연부는,
    상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 다수의 제1 신호 수신부 사이에 각각 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 아래에 스택된 반도체 칩의 입력 버퍼와 가장 위에 스택된 반도체 칩의 입력 버퍼 사이에 상기 관통라인의 전달신호가 수신되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 제1 가변지연 수신보상부;
    상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 다수의 제1 신호 송신부 사이에 각각 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩의 출력 버퍼와 가장 아래에 스택된 반도체 칩의 출력 버퍼 사이에 상기 관통라인의 전달신호가 송신되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 제1 가변지연 송신보상부;
    상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 다수의 제2 신호 수신부 사이에 각각 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 아래에 스택된 반도체 칩의 입력 버퍼와 가장 위에 스택된 반도체 칩의 입력 버퍼 사이에 상기 관통라인의 전달신호가 수신되어 버퍼링 완료되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 제2 가변지연 수신보상부; 및
    상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 다수의 제2 신호 송신부 사이에 각각 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩의 출력 버퍼와 가장 아래에 스택된 반도체 칩의 출력 버퍼 사이에 상기 관통라인의 전달신호가 버퍼링 완료되어 송신되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 제2 가변지연 수신보상부
    를 구비하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 보상 지연부는,
    상기 다수의 제1 및 제2 신호 수신부가 각각 공유된 형태로 상기 다수의 반도체 칩에 각각 포함된 내부회로와의 사이에 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 아래에 스택된 반도체 칩과 가장 위에 스택된 반도체 칩 사이에 상기 관통라인의 전달신호가 수신되는 시점차이를 기준으로, 상기 다수의 반도체 칩 각각의 해당 입력 버퍼의 동작여부 및 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 공통 가변지연 수신보상부; 및
    상기 다수의 제1 및 제2 신호 송신부가 각각 공유된 형태로 상기 다수의 반도체 칩에 각각 포함된 내부회로와의 사이에 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩과 가장 아래에 스택된 반도체 칩 사이에 상기 관통라인의 전달신호가 송신되는 시점차이를 기준으로, 상기 다수의 반도체 칩 각각의 해당 출력 버퍼의 동작여부 및 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 공통 가변지연 송신보상부
    를 구비하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 다수의 반도체 칩 중 일부 반도체 칩에 포함된 상기 보상 지연부는, 내부에 포함된 상기 제1 및 제2 신호 송/수신부를 공유하는 형태로 내부회로와의 사이에 배치되어 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩과 가장 아래 스택된 반도체 칩과의 사이에 상기 관통라인의 전달신호가 전송되는 시점차이 및 내부에 포함된 상기 입/출력 버퍼의 인에이블 여부에 따라 그 지연량이 결정되고,
    상기 다수의 반도체 칩 중 상기 일부 반도체 칩을 제외한 나머지 반도체 칩에 포함된 상기 보상 지연부는, 내부에 포함된 상기 제1 및 제2 신호 송/수신부에 독립적인 형태로 내부회로와의 사이에 각각 배치되어 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩과 가장 아래 스택된 반도체 칩과의 사이에 상기 관통라인의 전달신호가 전송되는 시점차이 및 내부에 포함된 상기 입/출력 버퍼의 인에이블 여부에 따라 그 지연량이 각각 결정되는 것을 특징으로 하는 반도체 장치.
  9. 적층 형태로 구성되며, 서로 분리된 제1 및 제2 관통라인을 통해 각각 신호를 전송하는 다수의 반도체 칩을 포함하는 반도체 장치에 있어서,
    상기 다수의 반도체 칩 각각의 상기 제1 관통라인 경로 내에 각각 배치되고, 상기 제1 관통라인을 통해 전달되는 신호를 버퍼링하기 위한 제1 버퍼링부;
    상기 다수의 반도체 칩 각각의 상기 제2 관통라인 경로 내에 각각 배치되고, 상기 제2 관통라인을 통해 전달되는 신호를 버퍼링하기 위한 제2 버퍼링부;
    상기 다수의 반도체 칩을 구별하기 위한 스택 정보에 응답하여 상기 제1 버퍼링부의 동작으로 인해 상기 제1 관통라인을 통해 전달되는 신호가 상기 다수의 반도체 칩 각각에 전달되는 시점의 지연 차이를 보상하기 위한 제1 보상 지연부; 및
    상기 스택 정보에 응답하여 상기 제2 버퍼링부의 동작으로 인해 상기 제2 관통라인을 통해 전달되는 신호가 상기 다수의 반도체 칩 각각에 전달되는 시점의 지연 차이를 보상하기 위한 제2 보상 지연부
    를 구비하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 다수의 반도체 칩에 각각 배치되며, 상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 제1 관통라인 사이에서 신호를 입/출력하기 위한 다수의 제1 송/수신부; 및
    상기 다수의 반도체 칩에 각각 배치되며, 상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 제2 관통라인 사이에서 신호를 입/출력하기 위한 다수의 제2 송/수신부를 더 구비하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 다수의 반도체 칩 중 설정된 반도체 칩이 상기 제1 관통라인을 전용으로 사용하는 것에 대응하여, 상기 설정된 반도체 칩 내부의 상기 제2 보상 지연부와 상기 제2 송/수신부는 디스에이블 되고, 상기 설정된 반도체 칩을 제외한 나머지 반도체 칩 내부의 상기 제1 보상 지연부와 상기 제1 송/수신부는 디스에이블 되며,
    상기 설정된 반도체 칩이 상기 제2 관통라인을 전용으로 사용하는 것에 대응하여, 상기 설정된 반도체 칩 내부의 상기 제1 보상 지연부와 상기 제1 송/수신부는 디스에이블 되고, 상기 설정된 반도체 칩을 제외한 나머지 반도체 칩 내부의 상기 제2 보상 지연부와 상기 제2 송/수신부는 디스에이블 되는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 보상 지연부는,
    상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 다수의 제1 수신부 사이에 각각 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 아래 스택된 반도체 칩에서 가장 위에 스택된 반도체 칩으로 상기 제1 관통라인의 전달신호가 전송되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 제1 가변지연 수신보상부; 및
    상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 다수의 제1 송신부 사이에 각각 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩에서 가장 아래 스택된 반도체 칩으로 상기 제1 관통라인의 전달신호가 전송되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 제1 가변지연 송신보상부
    를 구비하는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제2 보상 지연부는,
    상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 다수의 제2 수신부 사이에 각각 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 아래 스택된 반도체 칩에서 가장 위에 스택된 반도체 칩으로 상기 제2 관통라인의 전달신호가 전송하는 시점차이를 기준으로, 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 제1 가변지연 수신보상부; 및
    상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 다수의 제2 송신부 사이에 각각 배치되며, 상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩에서 가장 아래 스택된 반도체 칩으로 상기 제2 관통라인의 전달신호가 전송되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 그 지연량이 각각 결정되는 다수의 제2 가변지연 송신보상부
    를 구비하는 것을 특징으로 하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 버퍼링부는, 상기 다수의 반도체 칩 각각에 배치되어 상기 제1 관통라인을 통해 입/출력되는 신호를 버퍼링하기 위한 다수의 제1 입/출력 버퍼를 구비하고,
    상기 제2 버퍼링부는, 상기 다수의 반도체 칩 각각에 배치되어 상기 제2 관통라인을 통해 입/출력되는 신호를 버퍼링하기 위한 다수의 제2 입/출력 버퍼를 구비하는 것을 특징으로 하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 관통라인을 통해 입/출력되는 신호가 버퍼링되는 반도체 칩과, 상기 제2 관통라인을 통해 입/출력되는 신호가 버퍼링되는 반도체 칩이 서로 다른 반도체 칩이 될 수 있도록,
    상기 다수의 제1 입/출력 버퍼의 인에이블 여부와 상기 다수의 제2 입/출력 버퍼의 인에이블 여부가 각각 결정되는 것을 특징으로 하는 반도체 장치.
  16. 적층 형태로 구성되며, 관통라인을 통해 서로 간에 신호를 전송하는 다수의 반도체 칩을 포함하는 반도체 장치; 및
    상기 반도체 장치와의 사이에서 신호를 송/수신하되, 상기 다수의 반도체 칩을 구별하기 위한 스택 정보에 응답하여 상기 반도체 장치 내에서 상기 관통라인을 통해 상기 다수의 반도체 칩 각각으로 전송되는 신호의 지연 차이를 보상하는 반도체 컨트롤러
    를 구비하는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 반도체 장치는,
    상기 다수의 반도체 칩에 각각 대응하여 상기 관통라인 경로 내에 배치되고, 상기 관통라인을 통해 전달되는 신호를 버퍼링하기 위한 버퍼링부; 및
    상기 다수의 반도체 칩 각각에 배치되며, 상기 다수의 반도체 칩에 각각 포함된 내부회로와 상기 관통라인 사이에서 신호를 입/출력하기 위한 다수의 송/수신부를 구비하는 반도체 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 버퍼링부는,
    상기 다수의 반도체 칩 각각에 배치되어 상기 관통라인을 통해 입/출력되는 신호를 버퍼링하기 위한 다수의 입/출력 버퍼를 구비하며,
    상기 다수의 입/출력 버퍼 각각 및 상기 다수의 송/수신부 각각은 상기 스택 정보에 응답하여 그 인에이블 여부가 결정되는 것을 특징으로 하는 반도체 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 반도체 컨트롤러는,
    상기 반도체 장치 내부의 상기 관통라인과의 사이에서 신호를 입/출력하기 위한 신호 전송부; 및
    상기 스택 정보에 응답하여 상기 버퍼링부의 동작으로 인해 상기 관통라인을 통해 전달되는 신호가 상기 다수의 반도체 칩 각각에 전달되는 시점의 지연 차이를 보상하기 위한 보상 지연부를 구비하는 반도체 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 보상 지연부는,
    상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 아래 스택된 반도체 칩에서 가장 위에 스택된 반도체 칩으로 상기 관통라인의 전달신호가 전송되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 상기 신호 전송부를 통해 상기 반도체 장치로 송신되는 신호에 가변되는 지연량 보상하기 위한 송신 보상 지연부; 및
    상기 다수의 반도체 칩 중 인에이블 여부에 따라 가장 위에 스택된 반도체 칩에서 가장 아래 스택된 반도체 칩으로 상기 관통라인의 전달신호가 전송되는 시점차이를 기준으로, 상기 스택 정보에 응답하여 상기 신호 전송부를 통해 상기 반도체 장치로부터 수신되는 신호에 가변되는 지연량을 보상하기 위한 수신 보상 지연부를 구비하는 반도체 시스템.

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