TWI424530B - 貫矽導孔的容錯單元與方法 - Google Patents

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貫矽導孔的容錯單元與方法
本發明是有關於一種具有貫矽導孔(through-silicon via,TSV)的晶片堆疊，且特別是有關於一種貫矽導孔的容錯(fault-tolerant)單元與容錯方法。
三維積體電路(3D ICs)是將多個晶片相互堆疊而形成晶片堆疊結構。圖1說明傳統晶片堆疊結構示意圖。晶片堆疊100包括晶片110與晶片120。晶片110與晶片120之間配置多個貫矽導孔(through-silicon via,TSV)結構。為了電路佈局與繞線考量，兩個相鄰晶片110與120之間可以利用多個貫矽導孔結構來傳遞相同的信號或電源。所述貫矽導孔結構包含貫矽導孔、焊墊(pad)與微導電凸塊(Micro Bump)，其中貫矽導孔配置於上層晶片110中，而焊墊與微導電凸塊則配置於晶片110與晶片120之間。
例如，圖1所示貫矽導孔結構TSV1、TSV2與TSV3便是將晶片110的時脈信號CLK傳遞至晶片120中不同的時脈子樹。圖1中矽導孔結構TSV1、TSV2與TSV3的外觀僅為示意。然而，一旦貫矽導孔結構失效(fault)，則三維積體電路將因為信號無法傳遞而不能正常工作。因此貫矽導孔結構的效能是影響三維積體電路良率的重要因素之一。
根據本實施範例提供一種貫矽導孔(through-silicon via,TSV)的容錯單元與容錯方法。此容錯單元不需增加額外的貫矽導孔結構便可以實現貫矽導孔容錯的效果。
本實施範例提出一種貫矽導孔容錯單元，包括n個貫矽導孔結構TSV1~TSVn、n個節點N11 ~N1n 、n個節點N21 ~N2n 以及一開關模組。節點N11 ~N1n 配置於晶片堆疊的第一晶片上。節點N21 ~N2n 配置於晶片堆疊的第二晶片上。貫矽導孔結構TSVi電性連接於節點N1i 與節點N2i 之間，其中1in。開關模組配置於第二晶片。開關模組耦接於節點N21 ~N2n 與第二晶片的一測試路徑之間。在正常操作狀態下，當貫矽導孔結構TSV1~TSVn有效時，開關模組不連接該測試路徑與節點N21 ~N2n 。在正常操作狀態下，當貫矽導孔結構TSVi失效時，開關模組將節點N2i 連接至其他第二節點中至少一者。在測試狀態下，開關模組將該測試路徑連接至節點N21 ~N2n 。
另本實施範例提出一種貫矽導孔容錯方法，包括：配置n個貫矽導孔結構TSV1~TSVn於該晶片堆疊的第一晶片與第二晶片之間，其中貫矽導孔結構TSVi電性連接第一晶片的第一節點N1i 與第二晶片的第二節點N2i ，1in且n為整數；配置開關模組於第二晶片，其中該開關模組耦接於該些第二節點N21 ~N2n 與該第二晶片的一測試路徑之間；在正常操作狀態下，當該些貫矽導孔結構TSV1~TSVn有效時，使開關模組不連接該測試路徑與第二節點N21 ~N2n ；在正常操作狀態下，當貫矽導孔結構TSVi失效時，使開關模組將該第二節點N2i 連接至其他第二節點中至少一者N2j (其中j不等於i)；以及在一測試狀態下，使開關模組將該測試路徑連接至第二節點N21 ~N2n 。
基於上述，本實施範例利用晶片堆疊中具有相同信號特性的貫矽導孔結構TSV1~TSVn相互組成一容錯單元。此容錯單元不需增加額外的貫矽導孔結構。也就是說，在正常操作狀態下，貫矽導孔結構TSV1~TSVn各自從第一晶片傳遞具有相同特性的多個信號(例如時脈信號)至第二晶片的多個電路模組(例如時脈樹)。當貫矽導孔結構TSVi失效而無法將信號傳遞至第二晶片的節點N2i 時，開關模組可以其他貫矽導孔結構的信號(相同特性的信號)輸送至節點N2i 。因此，本實施範例的容錯單元可以實現貫矽導孔容錯的功效。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖2是依照本實施範例說明一種貫矽導孔的容錯單元200的功能方塊示意圖。貫矽導孔的容錯單元200包括：n個貫矽導孔結構(例如圖2中TSV1、TSV2、TSV3、...、TSVn)、n個第一節點(例如圖2中N11 、N12 、N13 、...、N1n )、n個第二節點(例如圖2中N21 、N22 、N23 、...、N2n )以及一個開關模組210，其中n為整數。第一節點N11 ~N1n 配置於晶片堆疊的第一晶片上，而第二節點N21 ~N2n 配置於該晶片堆疊的第二晶片上，其中第一晶片堆疊於第二晶片上。在第一晶片堆疊於第二晶片上之後，貫矽導孔結構TSVi電性連接於第一節點N1i 與第二節點N2i 之間，其中1in。
開關模組210配置於第二晶片。開關模組210耦接於第二節點N21 ~N2n 與第二晶片的測試路徑之間，以及耦接至圖2中節點N21 ’、N22 ’、N23 ’、...、N2n ’。所述測試路徑是用於晶片堆疊前驗證第二晶片功能的冗餘路徑。在晶片堆疊前，驗證/測試平台可以經由所述測試路徑提供時脈信號TCLK給第二晶片，以便對第二晶片進行功能驗證。因此，在此測試狀態下，貫矽導孔結構TSV1~TSVn尚未連接至節點N21 ’~N2n ’，而開關模組210將傳輸時脈信號TCLK的測試路徑連接至第二節點N21 ~N2n 。
於本實施例中，所述貫矽導孔的容錯單元200更包括配置於該第二晶片上的n個延遲調整模組(例如圖2中DL1 、DL2 、DL3 、...、DLn )。第二節點N21 ~N2n 各自連接至第二晶片中不同的時脈樹。該延遲調整模組DLi 耦接於第二節點N2i 與貫矽導孔結構TSVi之間，以及耦接於第二節點N2i 與開關模組210之間，如圖2所示。在此測試狀態下，延遲調整模組DL1 ~DLn 均以約略相同的延遲量將時脈信號TCLK從開關模組210傳輸至第二節點N21 ~N2n 。
在晶片堆疊後，貫矽導孔結構TSVi電性連接於第一節點N1i 與節點N2i ’之間，而前述第二晶片上傳輸時脈信號TCLK的測試路徑會被開關模組210隔絕於第二節點N21 ~N2n 。在正常操作狀態下，理想上這些貫矽導孔結構TSV1~TSVn均為有效，也就是說貫矽導孔結構TSV1~TSVn均可以將第1晶片中第一節點N11 ~N1n 的時脈信號CLK分別傳輸至節點N21 ’~N2n ’。在此正常操作狀態下，當貫矽導孔結構TSV1~TSVn均為有效時，開關模組210不連接所述測試路徑與第二節點N21 ~N2n ，而延遲調整模組DL1 ~DLn 均以第一延遲時間將時脈信號CLK從貫矽導孔結構TSV1~TSVn經由節點N21 ’~N2n ’傳輸至第二節點N21 ~N2n 。
在此正常操作狀態下，當貫矽導孔結構TSV1~TSVn其中一個貫矽導孔結構TSVi失效時，開關模組210將第二節點N2i 連接至其他第二節點中至少一者N2j ’(其中j不等於i)，而延遲調整模組DLi 以小於第一延遲時間的第二延遲時間(不經過緩衝器Bi )傳遞時脈信號CLK於開關模組210與第二節點N2i 之間。例如，當貫矽導孔結構TSV1失效時，開關模組210將第二節點N21 連接至其他第二節點N22 ~N2n 中至少一者(例如第二節點N23 )，且不連接其餘第二節點(例如N22 與N2n )與所述測試路徑，也就是將第二節點N21 連接至節點N23 ’。因此，貫矽導孔結構TSV1所對應的時脈樹可以改經由貫矽導孔結構TSV3與開關模組210獲得時脈信號CLK。再者，延遲調整模組DL1 的延遲時間小於延遲調整模組DL3 的延遲時間，以補償時脈信號CLK經過開關模組210的信號延遲量。
本實施例可以利用任何手段設定上述延遲調整模組DL1 ~DLn 與開關模組210的連接狀態(連接組態)。例如，以熔絲(fuse)設定上述開關模組210的連接狀態。若在晶片堆疊後的測試/驗證中發現貫矽導孔結構TSV1失效，則利用後段製程改變熔絲的組態，進而將開關模組210的連接狀態設定為如前一段敘述一般。又或者，以偵測電路設定上述延遲調整模組DL1 ~DLn 與開關模組210的連接狀態(連接組態)。例如，當偵測電路偵測到貫矽導孔結構TSV1失效時，或是當偵測電路偵測到節點N21 ’沒有時脈信號時，偵測電路可以自動地控制開關模組210的連接狀態為如前一段敘述一般。
於本實施例中，延遲調整模組DLi 包括緩衝器Bi 以及多工器Mi 。例如，延遲調整模組DL1 包括緩衝器B1 以及多工器M1 ，延遲調整模組DL2 包括緩衝器B2 以及多工器M2 ，延遲調整模組DL3 包括緩衝器B3 以及多工器M3 ，而延遲調整模組DLn 包括緩衝器Bn 以及多工器Mn 。緩衝器Bi 的輸入端經由節點N2i ’耦接至貫矽導孔結構TSVi。多工器Mi 的第一輸入端耦接至緩衝器Bi 的輸出端。多工器Mi 的第二輸入端耦接至開關模組210。多工器Mi 的輸出端耦接至第二節點N2i 。當貫矽導孔結構TSVi 失效時，多工器Mi 選擇將開關模組210連接至第二節點N2i 。當貫矽導孔結構TSVi有效時，多工器Mi 選擇將緩衝器Bi 的輸出端連接至第二節點N2i 。例如，當貫矽導孔結構TSV1失效時，開關模組210將第二節點N21 經由節點N23 ’連接至貫矽導孔結構TSV3，而多工器M1 選擇將開關模組210連接至第二節點N21 ，且多工器M3 選擇將緩衝器B3 的輸出端連接至第二節點N23 。因此，延遲調整模組DL1 的延遲時間小於延遲調整模組DL3 的延遲時間，以補償時脈信號CLK經過開關模組210的信號延遲量。
若開關模組210傳輸時脈信號CLK的信號延遲量小於電路設計規格，也就是開關模組210的信號延遲量可以被容忍，則緩衝器B1 ~Bn 可以被省略/移除。若緩衝器B1 ~Bn 被省略，則多工器Mi 的第一輸入端直接連接至節點N2i ’。
從圖2觀之，貫矽導孔的容錯單元200並不需要配置任何冗餘的貫矽導孔結構，而實現了貫矽導孔容錯的功能。在正常操作狀態下，貫矽導孔結構TSV1~TSVn各自將時脈信號CLK供應給不同的時脈樹。當貫矽導孔結構TSV1~TSVn其中一個貫矽導孔結構TSVi失效時，開關模組210可以改變貫矽導孔結構TSV1~TSVn之間的電性路徑，而使失效的貫矽導孔結構TSVi所對應的時脈樹可以獲得時脈信號CLK。因此，貫矽導孔的容錯單元200可以改善晶片堆疊的良率。
圖3是依照本實施範例說明圖2所示開關模組210的功能方塊示意圖。圖3所示實施例可以參照圖2的相關說明。請參照圖2與圖3，開關模組210包括冗餘路徑311、測試開關TGT、n個第一容錯開關(例如TG1、TG2、TG3、...、TGn)以及n個第二容錯開關(例如TG1x、TG2x、TG3x、...、TGnx)。測試開關TGT、第一容錯開關TG1~TGn以及第二容錯開關TG1x~TGnx可以是開關、傳輸閘(transmission gate)、電晶體、及閘(AND gate)、熔絲電路等。自我控制單元320的多個偵測端分別連接至節點N21 ’~N2n ’(或貫矽導孔結構TSV1~TSVn的第二端)。自我控制單元320的多個輸出端分別連接至多工器M1 ~Mn 的控制端、第一容錯開關TG1~TGn的控制端、第二容錯開關TG1x~TGnx的控制端以及測試開關TGT的控制端。當節點N2i ’具有信號時(或貫矽導孔結構TSVi有效時)，自我控制單元320控制多工器Mi ，以使緩衝器Bi 的輸出端連接至第二節點N2i 。當節點N2i ’沒有信號時(或貫矽導孔結構TSVi無效時)，自我控制單元320控制多工器Mi ，以使第一容錯開關TGi連接至第二節點N2i 。
測試開關TGT連接於冗餘路徑311與用以傳輸時脈信號TCLK的測試路徑之間。測試開關TGT受控於自我控制單元320。當傳輸時脈信號TCLK的測試路徑具有信號時，自我控制單元320控制測試開關TGT以使該測試路徑連接至冗餘路徑311。在晶片堆疊前，貫矽導孔結構TSV1~TSVn尚未連接至下層第二晶片的節點N21 ’~N2n ’，自我控制單元320使測試開關TGT為導通。時脈信號TCLK可以傳送至冗餘路徑311，以便對第二晶片進行測試。在晶片堆疊後，測試路徑不再傳輸時脈信號TCLK，貫矽導孔的容錯單元200可以執行於正常操作狀態下，則自我控制單元320使測試開關TGT為截止。
第一容錯開關TG1~TGn中的第一容錯開關TGi的第一端連接於冗餘路徑311，而第一容錯開關TGi的第二端經由多工器Mi 連接於第二節點N2i 。第二容錯開關TG1x~TGnx中的第二容錯開關TGix的第一端經由節點N2i ’連接於該貫矽導孔結構TSVi，第二容錯開關TGix的第二端連接於第一容錯開關TGi的第二端。第一容錯開關TG1~TGn與第二容錯開關TG1x~TGnx受控於自我控制單元320。在晶片堆疊前的測試狀態下，節點N21 ’~N2n ’都沒有信號，自我控制單元320使第一容錯開關TG1~TGn為導通，且使第二容錯開關TG1x~TGnx為截止。因此，時脈信號TCLK可以經由測試開關TGT、冗餘路徑311、第一容錯開關TG1~TGn、多工器M1 ~Mn 與第二節點N21 ~N2n 傳送至第二晶片的不同時脈樹，以便對第二晶片進行測試。在晶片堆疊後的正常操作狀態下，當貫矽導孔結構TSV1~TSVn皆為有效時，節點N21 ’~N2n ’都有信號，因此自我控制單元320控制第一容錯開關TG1~TGn均為截止，所以開關模組210不會干擾第二晶片的正常操作。此時，第二容錯開關TG1x~TGnx均為導通或均為截止皆不影響第二晶片的正常操作。
在正常操作狀態下，當貫矽導孔結構TSV1~TSVn其中一個貫矽導孔結構TSVi失效時，也就是節點N2i ’沒有信號，自我控制單元320使第一容錯開關TGi與該些第一容錯開關TG1~TGn中另一第一容錯開關TGj為導通，而使其他第一容錯開關為截止，以及第二容錯開關TGix為截止，而其他第二容錯開關為導通。例如，當貫矽導孔結構TSV1失效時，自我控制單元320使第一容錯開關TG1與該些第一容錯開關TG1~TGn中另一第一容錯開關(例如第一容錯開關TG3)為導通，且使其他第一容錯開關(例如TG2與TGn)為截止，以及第二容錯開關TG1x為截止，而其他第二容錯開關TG2x~TGnx為導通。因此，時脈信號CLK除了經由貫矽導孔結構TSV3、緩衝器B3 、多工器M3 與第二節點N23 而傳輸給貫矽導孔結構TSV3所對應的時脈樹之外，時脈信號CLK還可以經由貫矽導孔結構TSV3、第二容錯開關TG3x、第一容錯開關TG3、冗餘路徑311、第一容錯開關TG1、多工器M1 與第二節點N21 而傳輸給貫矽導孔結構TSV1所對應的時脈樹。
以下將以二個貫矽導孔結構(即n=2)為例，說明圖2所示貫矽導孔容錯單元200的實施細節。圖4A是說明第一晶片410與第二晶片420於晶片堆疊前進行測試/驗證的示意圖。請參照圖4A的左半部，第一晶片410配置了時脈樹，以便傳輸時脈信號CLK。第二晶片420配置了測試路徑(虛線處)，以便傳輸測試用的時脈信號TCLK給不同的時脈樹(例如時脈樹431與432)。圖4A的右半部繪示了於晶片堆疊前第二晶片420的局部時脈樹的等效電路。在此測試狀態下，開關TG1與TG2為導通。因此，測試用的時脈信號TCLK可以經由測試路徑與開關TG1傳輸給時脈樹431，以及經由測試路徑與開關TG2傳輸給時脈樹432。
圖4B是說明第一晶片410與第二晶片420於晶片堆疊後進行正常操作的示意圖。請參照圖4B的左半部，貫矽導孔結構TSV1、TSV2與TSV3配置於第一晶片410與第二晶片420之間，因此第一晶片410的時脈信號CLK可以經由貫矽導孔結構TSV1、TSV2與TSV3傳輸到第二晶片420的不同時脈樹。圖4B的右半部繪示了於晶片堆疊後第二晶片420的局部時脈樹的等效電路。第二晶片420進行正常操作時，開關TG1與TG2為截止，而先前的測試路徑(虛線處)成為第二晶片420的冗餘路徑。藉由開關TG1與TG2的隔離，所述冗餘路徑不會干擾時脈信號CLK的傳輸。時脈信號CLK可以從第一晶片410經由貫矽導孔結構TSV1傳輸給時脈樹431，以及經由貫矽導孔結構TSV2傳輸給時脈樹432。
圖5是依照本實施範例說明圖2所示貫矽導孔容錯單元200的示意圖。圖5所示實施例可以參照圖2、圖3、圖4A與圖4B的相關說明。請參照圖5的下半部，貫矽導孔結構TSV1、TSV2與TSV3配置於第一晶片410與第二晶片420之間，因此第一晶片410的時脈信號CLK可以經由貫矽導孔結構TSV1、TSV2與TSV3傳輸到第二晶片420的不同時脈樹。
圖5的上半部繪示了於晶片堆疊後第二晶片420的貫矽導孔容錯單元200的等效電路。於晶片堆疊前，自我控制單元320藉由控制信號ENT使測試開關TGT為導通，藉由控制信號EN使第一容錯開關TG1~TG2為導通，以及藉由控制信號EN1與EN2使第二容錯開關TG1x~TG2x為截止。同時，自我控制單元320藉由控制信號EN1使多工器M1 選擇將開關模組210的第一容錯開關TG1連接至時脈樹431，以及藉由控制信號EN2使多工器M2 選擇將開關模組210的第一容錯開關TG2連接至時脈樹432。在此測試狀態下，測試用的時脈信號TCLK可以經由測試路徑、冗餘路徑311、開關TG1與多工器M1 傳輸給時脈樹431，以及經由測試路徑、冗餘路徑311、開關TG2與多工器M2 傳輸給時脈樹432。
於晶片堆疊後，第二晶片420可以進行正常操作，因此自我控制單元320藉由控制信號ENT使測試開關TGT為截止，以使冗餘路徑311隔離於測試路徑。自我控制單元320可以偵測節點N21 ’與N22 ’以獲知貫矽導孔結構TSV1與TSV2是否失效。當貫矽導孔結構TSV1與TSV2均為有效時，自我控制單元320藉由控制信號EN使第一容錯開關TG1~TG2為截止。同時，自我控制單元320藉由控制信號EN1使多工器M1 選擇將緩衝器B1 的輸出端連接至時脈樹431，以及藉由控制信號EN2使多工器M2 選擇將緩衝器B2 的輸出端連接至時脈樹432。因此，時脈信號CLK可以經由貫矽導孔結構TSV1、節點N21 ’、緩衝器B1 與多工器M1 傳送至時脈樹431，而時脈信號CLK也可以經由貫矽導孔結構TSV2、節點N22 ’、緩衝器B2 與多工器M2 傳送至時脈樹432。
當貫矽導孔結構TSV1失效時，自我控制單元320藉由控制信號ENT使測試開關TGT保持截止，藉由控制信號EN使第一容錯開關TG1~TG2為導通，藉由控制信號EN1使第二容錯開關TG1x為截止，藉由控制信號EN1使多工器M1 選擇將第一容錯開關TG1連接至時脈樹431，藉由控制信號EN2使第二容錯開關TG2x為導通，以及藉由控制信號EN2使多工器M2 選擇將緩衝器B2 的輸出端連接至時脈樹432。因此，貫矽導孔結構TSV2除了將時脈信號CLK經由節點N22 ’、緩衝器B2 與多工器M2 傳送至時脈樹432之外，貫矽導孔結構TSV2同時將時脈信號CLK經由節點N22 ’、第二容錯開關TG2x、第一容錯開關TG2、冗餘路徑311、第一容錯開關TG1與多工器M1 傳送至時脈樹431。緩衝器B2 的延遲時間約略等於第二容錯開關TG2x、第一容錯開關TG2、冗餘路徑311與第一容錯開關TG1四者之總延遲時間。因此，失效的貫矽導孔結構TSV1所對應的時脈樹431可以從有效的貫矽導孔結構TSV2獲得時脈信號CLK。
同理可推，當貫矽導孔結構TSV2失效時，自我控制單元320藉由控制信號EN1使多工器M1 選擇將緩衝器B1 的輸出端連接至時脈樹431，藉由控制信號EN1使第二容錯開關TG1x為導通，藉由控制信號EN2使第二容錯開關TG2x為截止，以及藉由控制信號EN2使多工器M2 選擇將第一容錯開關TG2連接至時脈樹432。因此，貫矽導孔結構TSV1除了將時脈信號CLK經由節點N21 ’、緩衝器B1 與多工器M1 傳送至時脈樹431之外，貫矽導孔結構TSV1同時將時脈信號CLK經由第二容錯開關TG1x、第一容錯開關TG1、冗餘路徑311、容錯開關TG2與多工器M2 傳送至時脈樹432。緩衝器B1 的延遲時間約略等於第二容錯開關TG1x、第一容錯開關TG1、冗餘路徑311與第一容錯開關TG2四者之總延遲時間。因此，失效的貫矽導孔結構TSV2所對應的時脈樹432可以從有效的貫矽導孔結構TSV1獲得時脈信號CLK。
上述開關TG1、TG2、TG1x、TG2x與TGT的真值表可參照表1所述。用於控制開關TG1、TG2、TG1x、TG2x、TGT與多工器M1 、M2 的控制信號ENT、EN、EN1與EN2可以用手動機制設定之，也可以用自我控制單元320依據貫矽導孔結構TSV1與TSV2的狀態來自動設定控制信號ENT、EN、EN1與EN2。自我控制單元320的實施方式於後詳述。
於表1中，當貫矽導孔結構TSV1與TSV2均為有效(良好)時，第二容錯開關TG1x與TG2x可以是導通(turn on)。在另一實施例中，當貫矽導孔結構TSV1與TSV2均為有效時，第二容錯開關TG1x與TG2x可以是截止(turn off)，以避免冗餘路徑311與第一容錯開關TG1、TG2的雜訊干擾節點N21 ’與N22 ’的時脈信號CLK。
圖6是依照本實施範例說明自我控制單元320的功能方塊示意圖。自我控制單元320包括第一控制電路610、第二控制電路620、第三控制電路630與反及閘(NAND gate)640。第一控制電路610用以偵測時脈信號TCLK，並對應地產生控制信號ENT給測試開關TGT。當時脈信號TCLK不存在時，控制信號ENT為邏輯0以截止測試開關TGT。當第一控制電路610偵測到時脈信號TCLK時，控制信號ENT為邏輯1以導通測試開關TGT。第二控制電路620用以偵測貫矽導孔結構TSV1(例如偵測節點N21 ’有無信號)，並對應地產生控制信號EN1給多工器M1 和第二容錯開關TG1x。當貫矽導孔結構TSV1失效時(例如當節點N21 ’沒有信號時)，控制信號EN1為邏輯0，以使多工器M1 選擇將第一容錯開關TG1輸出的時脈信號CLK傳送給時脈樹431，並且截止第二容錯開關TG1x，避免第一容錯開關TG1輸出信號干擾第二控制電路620。當第二控制電路620偵測到貫矽導孔結構TSV1有效時(例如當節點N21 ’有信號時)，控制信號EN1為邏輯1，以使多工器M1 選擇將緩衝器B1 輸出的時脈信號CLK傳送給時脈樹431，並且使第二容錯開關TG1x導通。
第三控制電路630用以偵測貫矽導孔結構TSV2(例如偵測節點N22 ’有無信號)，並對應地產生控制信號EN2給多工器M2 和第二容錯開關TG2x。當貫矽導孔結構TSV2失效時(例如當節點N22 ’沒有信號時)，控制信號EN2為邏輯0，以使多工器M2 選擇將第一容錯開關TG2輸出的時脈信號CLK傳送給時脈樹432，並且截止第二容錯開關TG2x，避免第一容錯開關TG2輸出信號干擾第三控制電路630。當第三控制電路630偵測到貫矽導孔結構TSV2有效時(例如當節點N22 ’有信號時)，控制信號EN2為邏輯1，以使多工器M2 選擇將緩衝器B2 輸出的時脈信號CLK傳送給時脈樹432，並且使第二容錯開關TG2x導通。
反及閘640的第一輸入端接收第二控制電路620所輸出的控制信號EN1。反及閘640的第二輸入端接收第三控制電路630所輸出的控制信號EN2。反及閘640的輸出端輸出控制信號EN給第一容錯開關TG1與TG2。當控制信號EN1與EN2均為邏輯1時，也就是當貫矽導孔結構TSV1與TSV2均為有效時，控制信號EN才會截止第一容錯開關TG1與TG2，否則導通第一容錯開關TG1與TG2。
圖7是依照本實施範例說明圖6中控制電路610的電路示意圖。圖6中其他控制電路620與630的實現方式可以參照控制電路610的相關說明。請參照圖7，第一控制電路610包括反閘611、P通道金屬氧化物半導體(P-channel metal oxide semiconductor,PMOS)電晶體612、反閘613、N通道金屬氧化物半導體(N-channel metal oxide semiconductor,NMOS)電晶體614與反閘615。當時脈信號TCLK存在時，時脈信號TCLK會以規律的方式轉態於邏輯1與邏輯0之間。當時脈信號TCLK為邏輯1時，PMOS電晶體612為導通，使得反閘613輸出邏輯0。反閘613輸出的邏輯0會使NMOS電晶體614為截止，且使反閘615輸出的控制信號ENT為邏輯1。當時脈信號TCLK為邏輯0時，PMOS電晶體612為截止。在PMOS電晶體612與NMOS電晶體614均為截止的情況下，反閘613的輸入端的邏輯狀態會因寄生電容而暫時保持於邏輯1，使得反閘613保持輸出邏輯0。反閘613輸出的邏輯0會使NMOS電晶體614保持截止，且使反閘615輸出的控制信號ENT保持為邏輯1。
當時脈信號TCLK不存在時，反閘611的輸入端可能是邏輯0狀態、浮接(floting)狀態或高阻抗狀態，因此反閘611的輸出端保持於邏輯1，進而使PMOS電晶體612保持截止。若NMOS電晶體614為截止的情況下，反閘613的輸入端的邏輯狀態會因寄生電容漏電效應而於一預定時間內由邏輯1轉態為邏輯0。一旦反閘613的輸入端為邏輯0，NMOS電晶體614會被導通，且使反閘615輸出的控制信號ENT轉態為邏輯0。因此，自我控制單元320可以依據時脈信號TCLK之有無而自動控制測試開關TGT。
上述實施例中第一晶片410與第二晶片420相互鄰接，然而本實施範例之實施方式不以此為限。例如，圖8是依照本發明另一實施例說明圖2所示貫矽導孔容錯單元200的示意圖。圖8所示貫矽導孔容錯單元200可以參照圖5的相關說明。不同於圖5所示實施例之處，在於此晶片堆疊還包括至少一個第三晶片830。所述至少一個第三晶片830堆疊於第一晶片410與第二晶片420之間，而這些貫矽導孔結構TSV1~TSV3穿過所述至少一第三晶片830且分別電性連接於第一節點N11 ~N13 與第二節點N21 ~N23 之間。
綜上所述，在此說明一種貫矽導孔的容錯方法。此貫矽導孔的容錯方法包括：配置n個貫矽導孔結構TSV1~TSVn於晶片堆疊的第一晶片與第二晶片之間，其中貫矽導孔結構TSVi電性連接第一晶片的第一節點N1i 與第二晶片的第二節點N2i ，其中1in且n為整數；配置開關模組於第二晶片，其中開關模組耦接於第二節點N21 ~N2n 與第二晶片的測試路徑之間；在正常操作狀態下，當貫矽導孔結構TSV1~TSVn有效時，使開關模組不連接該測試路徑與第二節點N21 ~N2n ；在正常操作狀態下，當貫矽導孔結構TSVi失效時，使開關模組將第二節點N2i 連接至其他第二節點中至少一者；以及在一測試狀態下，使開關模組將該測試路徑連接至該些第二節點N21 ~N2n 。
在一些實施例中，所述貫矽導孔的容錯方法更包括：當貫矽導孔結構TSVi有效時，以第一延遲時間將第二節點N2i 的信號傳遞至第二晶片的第三節點N3i ；以及當貫矽導孔結構TSVi失效時，以小於該第一延遲時間的第二延遲時間將第二節點N2i 的信號傳遞至第二晶片的第三節點N3i 。
上述諸實施例中關於容錯三維時脈網路合成(Fault-tolerant 3D clock network synthesis)的虛擬碼(pseudo code)如下：
於上述虛擬碼中，TFU表示上述貫矽導孔的容錯單元200。「double TSV technique」表示傳統利用冗餘貫矽導孔的習知容錯技術。上述「feasible range T」越大，則冗餘路徑311可能越長，也就是信號延遲時間越大。
綜上所述，本實施範例利用晶片堆疊中具有相同信號特性的貫矽導孔結構TSV1~TSVn相互組成此容錯單元200。此容錯單元200不需增加額外的貫矽導孔結構。也就是說，在正常操作狀態下，貫矽導孔結構TSV1~TSVn各自從第一晶片410傳遞具有相同特性的多個信號(例如時脈信號CLK)至第二晶片420的多個電路模組(例如時脈樹431與432)。貫矽導孔結構TSV1~TSVn皆非冗餘貫矽導孔。當其中一個貫矽導孔結構TSVi失效而無法將信號CLK傳遞至第二晶片420的節點N2i 時，開關模組210可以引用其他貫矽導孔結構的信號(相同特性的信號)輸送至節點N2i 。因此，容錯單元200可以實現晶片堆疊中貫矽導孔容錯的功效。
圖9是依照另一實施例說明一種貫矽導孔的容錯單元900的功能方塊示意圖。貫矽導孔的容錯單元900包括：n個貫矽導孔結構(例如圖9中TSV1、TSV2、TSV3、...、TSVn)、n個第一節點(例如圖9中N11 、N12 、N13 、...、N1n )、n個第二節點(例如圖9中N21 、N22 、N23 、...、N2n )、n個延遲調整模組(例如圖9中DL1 、DL2 、DL3 、...、DLn )、一個開關模組910以及一個自我控制單元920，其中n為整數。容錯單元900的實施方式可以參照容錯單元200的相關說明。不同於容錯單元200之處，在於容錯單元900省略了第二容錯開關(例如圖3所示第二容錯開關TG1x~TGnx)。
請參照圖9，若開關模組910傳輸時脈信號CLK的信號延遲量小於電路設計規格，也就是開關模組910的信號延遲量可以被容忍，則圖9所示延遲調整模組DL1 ~DLn 可以被省略/移除。若延遲調整模組DLi 被省略，則第二節點N2i 直接連接至節點N2i ’與開關模組910，也就是節點N2i ’連接至第二晶片420中的一個時脈樹。
圖10是依照本實施範例說明圖9所示貫矽導孔容錯單元900的示意圖。圖10所示實施例可以參照圖2與圖5的相關說明。開關模組910包含冗餘路徑311、測試開關TGT以及n個容錯開關。於本實施例中，n為2，因此圖10僅繪示容錯開關TG1與TG2。請參照圖10的下半部，貫矽導孔結構TSV1、TSV2與TSV3配置於第一晶片410與第二晶片420之間，因此第一晶片410的時脈信號CLK可以經由貫矽導孔結構TSV1、TSV2與TSV3傳輸到第二晶片420的不同時脈樹。圖10的上半部繪示了於晶片堆疊後第二晶片420的貫矽導孔容錯單元900的等效電路。
在電源啟動(power on)後的一段預設時間，在電路及元件已達穩定後，自我控制單元920可以偵測一次測試路徑有無時脈信號TCLK，以及偵測一次節點N21 ’~N2n ’有沒有信號。於晶片堆疊前，當傳輸時脈信號TCLK的測試路徑具有信號時，自我控制單元920藉由控制信號ENT使測試開關TGT為導通，因此該測試路徑連接至冗餘路徑311。當節點N21 ’~N2n ’都沒有信號時，自我控制單元920還藉由控制信號EN使容錯開關TG1~TG2為導通。同時，自我控制單元320藉由控制信號EN1使多工器M1 選擇將開關模組910的容錯開關TG1連接至時脈樹431，以及藉由控制信號EN2使多工器M2 選擇將開關模組910的容錯開關TG2連接至時脈樹432。在此測試狀態下，測試用的時脈信號TCLK可以經由測試路徑、冗餘路徑311、開關TG1與多工器M1 傳輸給時脈樹431，以及經由測試路徑、冗餘路徑311、開關TG2與多工器M2 傳輸給時脈樹432。
於晶片堆疊後，第二晶片420可以進行正常操作。也就是說，貫矽導孔結構TSV1~TSVn分別連接至節點N21 ’~N2n ’，且測試路徑不再傳輸時脈信號TCLK。因此，自我控制單元920藉由控制信號ENT使測試開關TGT為截止，以使冗餘路徑311隔離於測試路徑。自我控制單元920可以偵測節點N21 ’與N22 ’以獲知貫矽導孔結構TSV1與TSV2是否失效。當自我控制單元920偵測到貫矽導孔結構TSV1與TSV2均為有效(也就是節點N21 ’與N22 ’皆具有信號)時，自我控制單元920停止偵測貫矽導孔結構TSV1~TSVn，也就是停止偵測節點N21 ’與N22 ’。然後，自我控制單元920藉由控制信號EN使容錯開關TG1~TG2為截止。同時，自我控制單元920藉由控制信號EN1使多工器M1 選擇將緩衝器B1 的輸出端連接至時脈樹431，以及藉由控制信號EN2使多工器M2 選擇將緩衝器B2 的輸出端連接至時脈樹432。因此，時脈信號CLK可以經由貫矽導孔結構TSV1、節點N21 ’、緩衝器B1 與多工器M1 傳送至時脈樹431，而時脈信號CLK也可以經由貫矽導孔結構TSV2、節點N22 ’、緩衝器B2 與多工器M2 傳送至時脈樹432。
當自我控制單元920偵測到貫矽導孔結構TSV1失效時，也就是偵測到節點N21 ’沒有信號時，自我控制單元920停止偵測貫矽導孔結構TSV1~TSV2。然後，自我控制單元920除了藉由控制信號ENT使測試開關TGT保持截止，還藉由控制信號EN使容錯開關TG1~TG2為導通。同時，自我控制單元920藉由控制信號EN1使多工器M1 選擇將容錯開關TG1連接至時脈樹431，以及藉由控制信號EN2使多工器M2 選擇將緩衝器B2 的輸出端連接至時脈樹432。因此，貫矽導孔結構TSV2除了將時脈信號CLK經由節點N22 ’、緩衝器B2 與多工器M2 傳送至時脈樹432之外，貫矽導孔結構TSV2同時將時脈信號CLK經由節點N22 ’、容錯開關TG2、冗餘路徑311、容錯開關TG1與多工器M1 傳送至時脈樹431。其中，緩衝器B2 的延遲時間約略等於容錯開關TG2、冗餘路徑311與容錯開關TG1三者之總延遲時間。因此，失效的貫矽導孔結構TSV1所對應的時脈樹431可以從有效的貫矽導孔結構TSV2獲得時脈信號CLK。
同理可推，當自我控制單元920偵測到貫矽導孔結構TSV2失效時，也就是偵測到節點N22 ’沒有信號時，自我控制單元920停止偵測貫矽導孔結構TSV1~TSV2。然後，自我控制單元920藉由控制信號EN1使多工器M1 選擇將緩衝器B1的輸出端連接至時脈樹431，以及藉由控制信號EN2使多工器M2 選擇將容錯開關TG2連接至時脈樹432。因此，貫矽導孔結構TSV1除了將時脈信號CLK經由節點N21 ’、緩衝器B1 與多工器M1 傳送至時脈樹431之外，貫矽導孔結構TSV1同時將時脈信號CLK經由容錯開關TG1、冗餘路徑311、容錯開關TG2與多工器M2 傳送至時脈樹432。其中，緩衝器B1 的延遲時間約略等於容錯開關TG1、冗餘路徑311與容錯開關TG2三者之總延遲時間。因此，失效的貫矽導孔結構TSV2所對應的時脈樹432可以從有效的貫矽導孔結構TSV1獲得時脈信號CLK。
上述開關TG1、TG2與TGT的真值表可參照表2所述。用於控制開關TG1、TG2、TGT與多工器M1 、M2 的控制信號ENT、EN、EN1與EN2可以用手動機制設定之，也可以用自我控制單元920依據貫矽導孔結構TSV1與TSV2的狀態來自動設定控制信號ENT、EN、EN1與EN2。
上述手動機制可以是，例如，以熔絲機制設定開關TG1、TG2、TGT與多工器M1 、M2 的連接狀態。若在晶片堆疊後的測試/驗證中發現貫矽導孔結構TSV1失效，則利用後段製程改變熔絲的組態，進而依照表2設定開關TG1、TG2、TGT與多工器M1 、M2 的連接狀態。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．晶片堆疊
110、120、410、420、830．．．晶片
200、900．．．貫矽導孔的容錯單元
210、910．．．開關模組
311．．．冗餘路徑
320、920．．．自我控制單元
431、432．．．時脈樹
610、620、630．．．控制電路
611、613、615．．．反閘
612．．．PMOS電晶體
614．．．NMOS電晶體
640．．．反及閘
B1 、B2 、B3 、Bn ．．．緩衝器
CLK、TCLK．．．時脈信號
DL1 、DL2 、DL3 、DLn ．．．延遲調整模組
EN、EN1、EN2、ENT．．．控制信號
M1 、M2 、M3 、Mn ．．．多工器
N11 、N12 、N13 、N1n 、N21 、N22 、N23 、N2n 、N21 ’、N22 ’、N23 ’、N2n ’．．．節點
TG1、TG2、TG3、TGn．．．第一容錯開關
TG1x、TG2x、TG3x、TGnx．．．第二容錯開關
TGT．．．測試開關
TSV1、TSV2、TSV3、TSVn．．．貫矽導孔結構
圖1說明傳統晶片堆疊結構示意圖。
圖2是依照本發明實施例說明一種貫矽導孔的容錯單元的功能方塊示意圖。
圖3是依照本發明實施例說明圖2所示開關模組的功能方塊示意圖。
圖4A是說明第一晶片與第二晶片於晶片堆疊前進行測試/驗證的示意圖。
圖4B是說明第一晶片與第二晶片於晶片堆疊後進行正常操作的示意圖。
圖5是依照本發明實施例說明圖2所示貫矽導孔容錯單元的示意圖。
圖6是依照本發明實施例說明自我控制單元的功能方塊示意圖。
圖7是依照本發明實施例說明圖6中控制電路的電路示意圖。
圖8是依照本發明另一實施例說明圖2所示貫矽導孔容錯單元的示意圖。
圖9是依照本發明另一實施例說明一種貫矽導孔的容錯單元的功能方塊示意圖。
圖10是依照本發明實施例說明圖9所示貫矽導孔容錯單元的示意圖。
200．．．貫矽導孔的容錯單元
311．．．冗餘路徑
410、420．．．晶片
431、432．．．時脈樹
B1 、B2 ．．．緩衝器
CLK、TCLK．．．時脈信號
EN、EN1、EN2、ENT．．．控制信號
M1 、M2 ．．．多工器
N21 ’、N22 ’．．．節點
TG1、TG2．．．第一容錯開關
TG1x、TG2x．．．第二容錯開關
TGT．．．測試開關
TSV1、TSV2．．．貫矽導孔結構

Claims (15)

  1. 一種貫矽導孔的容錯單元，包括：n個貫矽導孔結構TSV1~TSVn，其中n為整數；n個第一節點N11 ~N1n ，配置於一晶片堆疊的一第一晶片上；n個第二節點N21 ~N2n ，配置於該晶片堆疊的一第二晶片上，其中該貫矽導孔結構TSVi電性連接於該第一節點N1i 與該第二節點N2i 之間，而1in；以及一開關模組，配置於該第二晶片，該開關模組耦接於該些第二節點N21 ~N2n 與該第二晶片的一測試路徑之間；其中在一正常操作狀態下，當該些貫矽導孔結構TSV1~TSVn有效時，該開關模組不連接該測試路徑與該些第二節點N21 ~N2n ；在該正常操作狀態下，當該貫矽導孔結構TSVi失效時，該開關模組將該第二節點N2i 連接至其他第二節點中至少一者；以及在一測試狀態下，該開關模組將該測試路徑連接至該些第二節點N21 ~N2n 。
  2. 如申請專利範圍第1項所述貫矽導孔的容錯單元，其中該晶片堆疊還包括至少一第三晶片，所述至少一第三晶片堆疊於該第一晶片與該第二晶片之間，而該些貫矽導孔結構TSV1~TSVn穿過所述至少一第三晶片分別電性連接於該些第一節點N11 ~N1n 與該些第二節點N21 ~N2n 之間。
  3. 如申請專利範圍第1項所述貫矽導孔的容錯單元，其中該開關模組包括：一冗餘路徑；一測試開關，連接於該冗餘路徑與該測試路徑之間，其中在該正常操作狀態下，該測試開關為截止，而在該測試狀態下，該測試開關為導通；n個第一容錯開關TG1~TGn，該第一容錯開關TGi的第一端與第二端分別耦接於該冗餘路徑與該第二節點N2i ；以及n個第二容錯開關TG1x~TGnx，該第二容錯開關TGix的第一端與第二端分別耦接於該貫矽導孔結構TSVi與該第一容錯開關TGi的第二端；其中在該測試狀態下，該些第一容錯開關TG1~TGn為導通，該些第二容錯開關TG1x~TGnx為截止；在該正常操作狀態下，當該些貫矽導孔結構TSV1~TSVn有效時，該些第一容錯開關TG1~TGn為截止；以及在該正常操作狀態下，當該貫矽導孔結構TSVi失效時，該第一容錯開關TGi與該些第一容錯開關TG1~TGn中另一第一容錯開關為導通，而其他第一容錯開關為截止，以及該第二容錯開關TGix為截止，而其他第二容錯開關為導通。
  4. 如申請專利範圍第3項所述貫矽導孔的容錯單元，更包括：一自我控制單元，該自我控制單元的第i個偵測端連接至該貫矽導孔結構TSVi，該自我控制單元的多個輸出端分別連接至該測試開關的控制端、該第一容錯開關TGi的控制端與該第二容錯開關TGix的控制端；其中當該測試路徑具有信號時，該自我控制單元控制該測試開關以使該測試路徑連接至該冗餘路徑；當該貫矽導孔結構TSVi具有信號時，該自我控制單元控制該第二容錯開關TGix以使該第二容錯開關TGix為導通；以及當該貫矽導孔結構TSVi沒有信號時，該自我控制單元使該第二容錯開關TGix為截止，以及使該第一容錯開關TGi與該些第一容錯開關TG1~TGn中另一第一容錯開關為導通，而其他第一容錯開關為截止。
  5. 如申請專利範圍第1項所述貫矽導孔的容錯單元，其中該開關模組包括：一冗餘路徑；一測試開關，連接於該冗餘路徑與該測試路徑之間，其中在該正常操作狀態下，該測試開關為截止，而在該測試狀態下，該測試開關為導通；以及n個容錯開關TG1~TGn，該容錯開關TGi的第一端耦接於該冗餘路徑，該容錯開關TGi的第二端耦接於該貫矽導孔結構TSVi與該第二節點N2i ；其中在該測試狀態下，該些容錯開關TG1~TGn為導通；在該正常操作狀態下，當該些貫矽導孔結構TSV1~TSVn有效時，該些容錯開關TG1~TGn為截止；以及在該正常操作狀態下，當該貫矽導孔結構TSVi失效時，該容錯開關TGi與該些容錯開關TG1~TGn中另一容錯開關為導通，而其他容錯開關為截止。
  6. 如申請專利範圍第5項所述貫矽導孔的容錯單元，更包括：一自我控制單元，該自我控制單元的第i個偵測端連接至該貫矽導孔結構TSVi，該自我控制單元的多個輸出端分別連接至該測試開關的控制端、該第一容錯開關TGi的控制端與該第二容錯開關TGix的控制端；其中當該測試路徑具有信號時，該自我控制單元控制該測試開關以使該測試路徑連接至該冗餘路徑；當該自我控制單元偵測到該些貫矽導孔結構TSV1~TSVn皆具有信號時，該自我控制單元停止偵測該些貫矽導孔結構TSV1~TSVn，並控制該些容錯開關TG1~TGn為截止；以及當該自我控制單元偵測到該貫矽導孔結構TSVi沒有信號時，該自我控制單元停止偵測該些貫矽導孔結構TSV1~TSVn，並控制該容錯開關TGi與該些容錯開關TG1~TGn中另一容錯開關為導通，而其他容錯開關為截止。
  7. 如申請專利範圍第1項所述貫矽導孔的容錯單元，其中該第二節點N2i 連接至該第二晶片的一時脈樹。
  8. 如申請專利範圍第1項所述貫矽導孔的容錯單元，更包括：n個延遲調整模組DL1 ~DLn ，配置於該第二晶片，該延遲調整模組DLi 耦接於該第二節點N2i 與該貫矽導孔結構TSVi之間，以及耦接於該第二節點N2i 與該開關模組之間；其中當該貫矽導孔結構TSVi有效時，該延遲調整模組DLi 以一第一延遲時間傳遞信號於該貫矽導孔結構TSVi與該第二節點N2i 之間；當該貫矽導孔結構TSVi失效時，該延遲調整模組DLi 以小於該第一延遲時間的第二延遲時間傳遞信號於該開關模組與該第二節點N2i 之間。
  9. 如申請專利範圍第8項所述貫矽導孔的容錯單元，其中該延遲調整模組DLi 包括：一緩衝器，其輸入端耦接至該貫矽導孔結構TSVi；以及一多工器，該多工器的第一輸入端耦接至該緩衝器的輸出端，該多工器的第二輸入端耦接至該開關模組，而該多工器的輸出端耦接至該第二節點N2i ；其中當該貫矽導孔結構TSVi失效時，該多工器選擇將該開關模組連接至該第二節點N2i ；當該貫矽導孔結構TSVi有效時，該多工器選擇將該緩衝器的輸出端連接至該第二節點N2i 。
  10. 如申請專利範圍第9項所述貫矽導孔的容錯單元，其中該開關模組包括：一冗餘路徑；一測試開關，連接於該冗餘路徑與該測試路徑之間，其中在該正常操作狀態下，該測試開關為截止，而在該測試狀態下，該測試開關為導通；n個第一容錯開關TG1~TGn，該第一容錯開關TGi的第一端耦接於該冗餘路徑，該第一容錯開關TGi的第二端耦接於該多工器的第二輸入端；以及n個第二容錯開關TG1x~TGnx，該第二容錯開關TGix的第一端與第二端分別耦接於該貫矽導孔結構TSVi與該第一容錯開關TGi的第二端；其中在該測試狀態下，該些第一容錯開關TG1~TGn為導通，該些第二容錯開關TG1x~TGnx為截止；在該正常操作狀態下，當該些貫矽導孔結構TSV1~TSVn有效時，該些第一容錯開關TG1~TGn為截止；以及在該正常操作狀態下，當該貫矽導孔結構TSVi失效時，該第一容錯開關TGi與該些第一容錯開關TG1~TGn中另一第一容錯開關為導通，而其他第一容錯開關為截止，以及該第二容錯開關TGix為截止，而其他第二容錯開關為導通。
  11. 如申請專利範圍第9項所述貫矽導孔的容錯單元，其中該開關模組包括：一冗餘路徑；一測試開關，連接於該冗餘路徑與該測試路徑之間，其中在該正常操作狀態下，該測試開關為截止，而在該測試狀態下，該測試開關為導通；以及n個容錯開關TG1~TGn，該容錯開關TGi的第一端耦接於該冗餘路徑，該容錯開關TGi的第二端耦接於該貫矽導孔結構TSVi與該多工器的第二輸入端；其中在該測試狀態下，該些容錯開關TG1~TGn為導通；在該正常操作狀態下，當該些貫矽導孔結構TSV1~TSVn有效時，該些容錯開關TG1~TGn為截止；以及在該正常操作狀態下，當該貫矽導孔結構TSVi失效時，該容錯開關TGi與該些容錯開關TG1~TGn中另一容錯開關為導通，而其他容錯開關為截止。
  12. 如申請專利範圍第9項所述貫矽導孔的容錯單元，其中該延遲調整模組DLi 更包括：一自我控制單元，該自我控制單元的一偵測端連接至該貫矽導孔結構TSVi，該自我控制單元的一輸出端連接至該多工器的控制端；其中當該貫矽導孔結構TSVi具有信號時，該自我控制單元控制該多工器以使該緩衝器的輸出端連接至該第二節點N2i ；以及當該貫矽導孔結構TSVi沒有信號時，該自我控制單元控制該多工器以使該開關模組連接至該第二節點N2i 。
  13. 一種貫矽導孔的容錯方法，包括：配置n個貫矽導孔結構TSV1~TSVn於一晶片堆疊的一第一晶片與一第二晶片之間，其中該貫矽導孔結構TSVi電性連接該第一晶片的第一節點N1i 與該第二晶片的第二節點N2i ，其中lin且n為整數；配置一開關模組於該第二晶片，其中該開關模組耦接於該些第二節點N21 ~N2n 與該第二晶片的一測試路徑之間；在一正常操作狀態下，當該些貫矽導孔結構TSV1~TSVn有效時，使該開關模組不連接該測試路徑與該些第二節點N21 ~N2n ；在該正常操作狀態下，當該貫矽導孔結構TSVi失效時，使該開關模組將該第二節點N2i 連接至其他第二節點中至少一者；以及在一測試狀態下，使該開關模組將該測試路徑連接至該些第二節點N21 ~N2n 。
  14. 如申請專利範圍第13項所述貫矽導孔的容錯方法，其中該晶片堆疊還包括至少一第三晶片，所述至少一第三晶片堆疊於該第一晶片與該第二晶片之間，而該些貫矽導孔結構TSV1~TSVn穿過所述至少一第三晶片分別電性連接於該些第一節點N11 ~N1n 與該些第二節點N21 ~N2n 之間。
  15. 如申請專利範圍第13項所述貫矽導孔的容錯方法，更包括：當該貫矽導孔結構TSVi有效時，以一第一延遲時間將該貫矽導孔結構TSVi的信號傳遞至該第二節點N2i ；以及當該貫矽導孔結構TSVi失效時，以小於該第一延遲時間的一第二延遲時間將該開關模組的信號傳遞至該第二節點N2i 。
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