CN111540391A - 层叠存储器件及包括其的存储系统 - Google Patents

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Abstract

本发明涉及层叠存储器件及包含其的存储系统。所述层叠存储器件包括：多个半导体芯片，所述多个半导体芯片被层叠并通过多个穿通电极传送信号，其中至少一个半导体芯片包括：重新定时电路，适于接收输入信号以及第一时钟和第二时钟，基于所述第二时钟来执行锁存输入信号的重新定时操作以输出经重新定时的信号，并将所述重新定时操作的延迟时间反映到所述第一时钟中以输出复制时钟；以及传送电路，所述传送电路适于基于所述复制时钟来将所述经重新定时的信号传送到所述穿通电极。

Description

层叠存储器件及包括其的存储系统
相关申请的交叉引用
本申请要求于2018年12月24日提交的韩国专利申请第10-2018-0168378号的优先权，其内容通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及半导体设计技术，并且更具体地，涉及支持直接访问模式的层叠存储器件。
背景技术
随着半导体技术取得显著进展，还要求作为封装体的半导体集成器件具有更高的集成度和更高的性能。为此，与半导体芯片通过使用导线或凸块而在印刷电路板(PCB)之上布置在一个平面上的二维结构不同，涉及多个半导体芯片被垂直层叠的三维结构的各种技术正在出现。
三维结构可以通过其中多个半导体芯片垂直层叠的层叠存储器件来体现。在垂直方向上层叠的半导体芯片通过穿通电极(例如，穿通硅通孔，TSV)彼此电连接，并安装在用于封装半导体的半导体封装基板上。
层叠存储器件中的基于时钟的电路需要在正确的定时处传送外部输入的信号，特别是在确保建立/保持余量的情况下。
发明内容
本发明的实施例针对具有改善的可靠性的层叠存储器件。
根据本发明的一个实施例，一种层叠存储器件包括：多个半导体芯片，所述多个半导体芯片被层叠并且通过多个穿通电极传送信号，其中至少一个半导体芯片包括：重新定时电路，所述重新定时电路适于接收输入信号以及第一时钟和第二时钟，基于所述第二时钟来执行锁存所述输入信号的重新定时操作以输出经重新定时的信号，并将所述重新定时操作的延迟时间反映到所述第一时钟中以输出复制时钟；和传送电路，所述传送电路适于基于所述复制时钟来将所述经重新定时的信号传送到所述穿通电极。
根据本发明的一个实施例，一种存储系统包括：层叠存储器件，所述层叠存储器件包括多个半导体芯片，所述多个半导体芯片被层叠并通过多个穿通电极传送信号；和存储器控制器，所述存储器控制器包括适于与所述半导体芯片进行数据传送/接收的接口，其中至少一个半导体芯片包括：重新定时电路，所述重新定时电路适于接收输入信号以及第一时钟和第二时钟，基于所述第二时钟来执行锁存所述输入信号的重新定时操作以输出经重新定时的信号，并将所述重新定时操作的延迟时间反映到所述第一时钟中以输出复制时钟；和传送电路，所述传送电路适于基于所述复制时钟来将所述经重新定时的信号传送到所述穿通电极。
根据本发明的一个实施例，一种用于操作包括多个半导体芯片的层叠存储器件的方法，所述多个半导体芯片被层叠并且通过多个穿通电极传送信号，所述方法包括：在至少一个半导体芯片中接收输入信号以及第一时钟和第二时钟；通过基于所述第二时钟而执行锁存所述输入信号的重新定时操作，来输出经重新定时的信号；通过将所述重新定时操作的延迟时间反映到所述第一时钟中来输出复制时钟；和基于所述复制时钟来将所述经重新定时的信号传送到所述穿通电极。
根据本发明的一个实施例，一种半导体装置包括：重新定时电路，所述重新定时电路被配置为基于第二时钟来将初始地与第一时钟同步的输入信号对齐，并将所述第一时钟延迟用于将输入信号对齐的时间量；输出电路，所述输出电路被配置为与经延迟的第一时钟同步地输出经对齐的输入信号，其中所述第一时钟和所述第二时钟具有单一的周期，二者具有可变的相位差。
根据本发明的一个实施例，一种半导体装置的操作方法包括：基于第二时钟来将初始地与第一时钟同步的输入信号对齐；将所述第一时钟延迟用于将所述输入信号对齐的时间量；并与经延迟的第一时钟同步地输出经对齐的输入信号，其中所述第一时钟和所述第二时钟具有单一的周期，二者具有可变的相位差。
根据本发明的一个实施例，一种层叠存储器件包括：基底逻辑裸片；以及多个半导体芯片，所述多个半导体芯片层叠在所述基底逻辑裸片之上并通过多个穿通电极传送信号，其中所述基底逻辑裸片包括适于与存储器控制器进行接口的物理区域，适于与所述多个穿通电极进行接口的穿通电极区域，和适于直接与外部设备进行接口的直接访问区域，并且其中所述物理区域包括：重新定时电路，所述重新定时电路适于接收从所述直接访问区域传送的输入信号以及第一时钟和第二时钟，基于所述第二时钟来执行锁存所述输入信号的重新定时操作以输出经重新定时的信号，并将所述重新定时操作的延迟时间反映到所述第一时钟中以输出复制时钟；和传送电路，所述传送电路适于基于所述复制时钟来将所述经重新定时的信号传送到所述多个穿通电极。
附图说明
图1是示出根据本发明实施例的存储系统的剖视图。
图2是图1所示的层叠存储器件的透视图。
图3是图2所示的基底逻辑裸片的平面图。
图4是图3所示的基底逻辑裸片的详细电路图。
图5是图4所示的第一重新定时电路的详细电路图。
图6是用于描述图5所示的第一重新定时电路的操作的时序图。
图7是图4所示的第二重新定时电路的详细电路图。
图8和图9是用于描述图4所示的基底逻辑裸片在直接访问模式下的操作的示意图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式呈现，并且不应被解释为限于本文阐述的实施例。确切地，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。
应注意，对“一个实施例”、“另一实施例”等的引用不一定意味着仅一个实施例，并且对任何这样的短语的不同引用不一定是相同的实施例。
将理解，尽管术语“第一”、“第二”、“第三”等在本文中可用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可以被称为第二元件或第三元件。
将进一步理解的是，当在本说明书中使用时，术语“包含”、“包含有”、“包括”和“包括有”指定存在所述元件，并且不排除存在或增加一个或多个其他元件。如本文所用，术语“和/或”包括一个或多个相关联的所列项目的任何和所有组合。
如本文所使用，除非上下文另外明确指出，否则单数形式也可以包括复数形式，反之亦然。除非另外说明或从上下文清楚地理解为单数形式，否则如本申请和所附权利要求书中使用的冠词“一”和“一个”通常应被解释为“一个或多个”。
在下文中，将描述包括层叠存储器件的存储系统。根据本发明实施例的存储系统可以以系统级封装、多芯片封装或片上系统的形式实现，也可以以封装上封装的形式呈现。
图1是示出根据本发明实施例的存储系统100的剖视图。
参照图1，存储系统100可以包括层叠存储器件110、存储器控制器(处理器)120、中介件130和封装基板140。
中介件130可以安装在封装基板140上。
层叠存储器件110和存储器控制器120可以安装在中介件130上。
由于存储器控制器120通常被包括在诸如中央处理单元(CPU)、图形处理单元(GPU)和应用处理器(AP)的各种处理器中，因此存储器控制器120也可以被称为处理器，如图1中标示的。
层叠存储器件110的物理区域(PHY)116可以经由中介件130耦接到存储器控制器120的物理区域(PHY)122。用于层叠存储器件110和存储器控制器120之间的通信的接口电路可以设置在每个物理区域116和122中。
层叠存储器件110可以形成高带宽存储器(HBM)。HBM可以具有与数量增加的I/O单元相对应的高带宽，所述数量增加的I/O单元是通过在垂直方向上层叠多个裸片(即，半导体芯片)并且通过穿通电极TSV将它们电连接而获得的。
裸片可以包括基底逻辑裸片114和多个核心裸片112。核心裸片112可以层叠在基底逻辑裸片114之上，并通过穿通电极TSV彼此耦接。尽管图1的实施例示出了层叠四个核心裸片112(即，第一核心裸片112_0至第四核心裸片112_3)的情况，但是本发明的概念和精神不限于此，并且层叠的核心裸片的数量可以根据半导体存储器件的设计而变化。
每个核心裸片112可以具有用于存储数据的多个存储单元以及用于支持对存储单元的核心操作的电路。基底逻辑裸片114可以在核心裸片112和存储器控制器120之间进行接口，使得可以执行存储系统100内的各种功能，诸如存储器管理功能(例如，用于存储单元的刷新管理功能和电源管理功能)，以及核心裸片112和存储器控制器120之间的时序调整功能。
同时，基底逻辑裸片114可以包括物理区域116和直接访问区域(DA)118。在物理区域116中，可以设置用于与存储器控制器120通信的接口电路。在直接访问区域118中，可以设置用于直接测试层叠存储器件110的接口电路。基底逻辑裸片114也称为缓冲裸片。
图2是图1所示的层叠存储器件110的透视图。
参照图2，第一核心裸片112_0至第四核心裸片112_3中的每个可以包括一个或多个通道。在图2的示例中，由于一个核心裸片包括两个通道，因此层叠存储器件110可以具有第一通道CH0至第八通道CH7。例如，第一核心裸片112_0可以包括与第一通道CH0和第三通道CH2相对应的存储区域，第二核心裸片112_1可以包括与第二通道CH1和第四通道CH3相对应的存储区域。第三核心裸片112_2可以包括与第五通道CH4和第七通道CH6相对应的存储区域，并且第四核心裸片112_3可以包括与第六通道CH5和第八通道CH7相对应的存储区域。
例如，第一存储体B0至第八存储体B7可以对应于每个通道。此外，穿过第一核心裸片112_0至第四核心裸片112_3的多个穿通电极TSV可以分别对应于第一通道CH0至第八通道CH7而设置。当每个通道具有128比特位的带宽时(即，每个裸片两个128比特位的通道)，穿通电极TSV和对应的I/O单元可以致使层叠存储器件110具有1024比特位的接口。每个通道可以类似于标准的DDR接口，但是可以是完全独立的，因此，一个层叠存储器件内甚至一个裸片内的每个通道可以以不同的频率和/或不同的时序操作。
基底逻辑裸片114可以与存储器控制器120(参见图1)通信。例如，基底逻辑裸片114可以从存储器控制器120接收命令、地址和数据，并将接收到的命令、地址和数据提供给第一核心裸片112_0至第四核心裸片112_3。
物理区域(PHY)1142、TSV区域(TSVA)1144和直接访问区域(DA)1146可以设置在基底逻辑裸片114中。物理区域(PHY)1142可以是与图1所示的物理区域(PHY)116相同的部分，直接访问区域(DA)1146可以是与直接访问区域(DA)118相同的部分。
物理区域1142可以设置有用于与存储器控制器120进行接口的I/O电路。物理区域1142可以设置在基底逻辑裸片114的与存储器控制器120相邻的第一边缘区域中。直接访问区域1146可以设置有用于直接与外部测试设备(未示出)进行接口的I/O电路。直接访问区域1146可以设置在基底逻辑裸片114的与外部测试设备相邻的第二边缘区域中。第二边缘区域可以在与第一边缘区域相对置的方向上。TSV区域(TSVA)1144可以是用于与穿过第一核心裸片112_0至第四核心裸片112_3的穿通电极TSV进行接口的区域。TSV区域1144可以设置在物理区域1142和直接访问区域1146之间，也就是说，TSV区域1144可以设置在基底逻辑裸片114的中央区域。
物理区域1142可以将从存储器控制器120接收到的信号传送到TSV区域1144。直接访问区域1146可以将从外部测试设备接收到的测试信号传送到TSV区域1144。TSV区域1144可以对从物理区域1142接收到的信号或从直接访问区域1146接收到的测试信号执行预定的信号处理操作，例如缓冲操作，以将经缓冲的信号通过穿通电极TSV传送到第一核心裸片112_0至第四核心裸片112_3。
图3是图2所示的基底逻辑裸片114的平面图。
参照图3，物理区域1142、TSV区域1144和直接访问区域1146可以设置在基底逻辑裸片114中。用于与第一核心裸片112_0至第四核心裸片112_3的第一通道CH0至第八通道CH7进行接口的通道接口区域IF_CH0至IF_CH7可以设置在物理区域1142中。
可以在物理区域1142中形成用于与存储器控制器120进行接口的多个PHY凸块PB。可以在直接访问区域1146中形成多个直接访问凸块DAB，以供外部测试设备在不经过中介件130的情况下直接访问(例如探测)和测试层叠存储器件110。PHY凸块PB可以由微凸块形成，直接访问凸块DAB可以由比微凸块更大的C4凸块形成。例如，可以以大约2μm至大约40μm的尺寸形成微凸块，并且可以以大于40μm且小于或等于120μm的尺寸形成C4凸块。
如上所述，因为PHY凸块PB的物理尺寸非常小且PHY凸块PB的数量非常大(即，大约1000个或更多)，所以在实际中很难通过使用PHY凸块PB来测试层叠存储器件110。当层叠存储器件110以系统级封装(SIP)的形式与存储器控制器120通信时，甚至更难通过使用PHY凸块PB来测试层叠存储器件110。由于这个原因，可以通过使用比PHY凸块(PB)的物理尺寸相对更大而数量相对更少的直接访问凸块DAB来测试存储器件。
此外，系统供应商可能需要这样的模式，即不通过存储器控制器120而直接将数据输入到核心裸片，以便仅评估相应核心裸片112_0至112_3的存储区域的特性。简而言之，可以通过进入直接访问(DA)模式以测试与每个通道相对应的存储区域中的存储单元来执行测试操作。在直接访问模式中，可以通过直接访问区域1146的直接访问凸块DAB施加测试信号，并且被施加的测试信号可以通过TSV区域1144的穿通电极TSV提供给每个核心裸片112_0至112_3。
在直接访问模式下，通过直接访问区域1146的直接访问凸块DAB施加的测试信号可以被传送到物理区域1142，并且该测试信号可以通过物理区域1142中所包括的通道接口区域IF_CH0至IF_CH7的接口电路而被传送到TSV区域1144的穿通电极TSV。在此，因为物理区域1142物理上远离直接访问凸块DAB，所以在命令/地址/数据与时钟/选通信号之间发生偏斜的可能性很高。因此，需要在直接访问区域1146和物理区域1142之间在精确的定时处传送信号。
在下文中，将讨论将通过直接访问区域1146的直接访问凸块DAB施加的测试信号在精确的定时处传送到物理区域1142的方法。为了便于说明，给出了如下示例：因为一个核心裸片包括两个通道，所以层叠存储器件110设置有第一通道CH0至第八通道CH7。
图4是图3所示的基底逻辑裸片114的详细电路图。
参照图4，如上所述，物理区域1142、TSV区域1144和直接访问区域1146可以设置在基底逻辑裸片114中。
第一直接访问凸块DAB1、第二直接访问凸块DAB2、第一接收器210、第二接收器310和第一发送器320可以设置在直接访问区域1146中。第一直接访问凸块DAB1可以是用于在直接访问模式下通过其而输入命令DA_CA<0:7>、地址DA_RA<0:5>、第一直接访问时钟DA_CLK和第二直接访问时钟DA_CLKRET的凸块。第二直接访问凸块DAB2可以是用于在直接访问模式下通过其而输入和输出数据DA_DQ<0:7>、第一选通信号DA_DQS和第二选通信号DA_DQSRET的凸块。
第一直接访问时钟DA_CLK和第二直接访问时钟DA_CLKRET可以具有相同的周期(即，相同的频率)和预定的相位差。第一选通信号DA_DQS和第二选通信号DA_DQSRET可以具有相同的周期(即，相同的频率)和预定的相位差。第一直接访问时钟DA_CLK和第一选通信号DA_DQS可以是为核心裸片的测试操作提供的时钟，而第二直接访问时钟DA_CLKRET和第二选通信号DA_DQSRET可以是为基底逻辑裸片114的重新定时操作提供的时钟，这将在下面描述。
在下文中，命令DA_CA<0:7>和地址DA_RA<0:5>可以被共同定义为“控制信号”，并且控制信号DA_CA<0:7>和DA_RA<0:5>以及数据DA_DQ<0:7>可以被共同定义为“输入信号”。另外，第一直接访问时钟DA_CLK和第一选通信号DA_DQS可以被定义为“第一时钟”，第二直接访问时钟DA_CLKRET和第二选通信号DA_DQSRET可以被定义为“第二时钟”。
同时，图4示出了两个直接访问凸块DAB1和DAB2以及分别对应于这两个直接访问凸块DAB1和DAB2的两个接收器210和310。然而，实际上，可以存在与命令DA_CA<0:7>、地址DA_RA<0:5>、第一直接访问时钟DA_CLK和第二直接访问时钟DA_CLKRET相对应的16个第一凸块DAB1，以及16个第一接收器210，并且可以存在与数据DA_DQ<0:7>、第一选通信号DA_DQS和第二选通信号DA_DQSRET相对应的10个第二凸块DAB2，以及10个第二接收器310和10个第一发送器320。另外，在图4中，尽管每个时钟信号和每个选通信号被示出为1比特位的信号，但是本发明的概念和精神不限于此。时钟信号和选通信号中的每一个可以是差分信号。
第一接收器210可以将通过第一直接访问凸块DAB1从外部测试设备提供的第一直接访问时钟DA_CLK、第二直接访问时钟DA_CLKRET以及控制信号DA_CA<0:7>和DA_RA<0:5>传送到物理区域1142。第二接收器310可以将通过第二直接访问凸块DAB2从外部测试设备提供的第一选通信号DA_DQS、第二选通信号DA_DQSRET和数据DA_DQ<0:7>传送到物理区域1142。第一发送器320可以将从物理区域1142传送的输出数据DOUT_DQ<0:7>和输出选通信号DOUT_DQS通过第二直接访问凸块DAB2输出到外部测试设备。第一接收器210、第二接收器310和第一发送器320可以响应于在直接访问模式中被激活的直接访问模式信号DA_M而被使能。根据本发明的实施例，为了执行监视操作，可以进一步提供用于将从物理区域1142传送的输出控制信号通过第一直接访问凸块DAB1输出到外部测试设备的发送器。
在TSV区域1144中，可以设置分配给每个通道CH0至CH7的多个穿通电极TSV。同时，在图4中示出，为每个通道CH0至CH7分配一个穿通电极TSV。然而，当每个通道是128比特位的通道时，可以为每个通道设置用于同时输入/输出128比特位数据的穿通电极TSV。
物理区域1142可以包括多个第一PHY凸块PB0至PB7，多个第二PHY凸块PB8至PB15，多个第三接收器410_CH0至410_CH7，多个第四接收器510_CH0至510_CH7，和多个第二发送器520_CH0至520_CH7。所述凸块、发送器和接收器中的每一者可以以与第一通道CH0至第八通道CH7相对应的数量来提供，并且它们可以接收用于对应通道的控制信号、时钟、数据和选通信号。例如，第一PHY凸块PB0至PB7和第三接收器410_CH0至410_CH7可以分别对应于第一通道CH0至第八通道CH7，并且可以输入在正常操作期间通过其而从存储器控制器120提供的时钟PHY_CHx_CLK以及控制信号PHY_CHx_CA<0:7>和PHY_CHx_RA<0:5>，其中“x”可以指通道编号0至7。第二PHY凸块PB8至PB15、第四接收器510_CH0至510_CH7以及第二发送器520_CH0至520_CH7可以分别对应于第一通道CH0至第八通道CH7，并且可以输入/输出在正常操作期间从存储器控制器120提供的数据PHY_CHx_DQ<0:7>和选通信号PHY_CHx_DQS，其中“x”可以指通道编号0至7。
另外，第一重新定时电路430、第二重新定时电路530、多个第一选择器440_CH0至440_CH7、多个第二选择器540_CH0至540_CH7、多个第一传送电路450_CH0至450_CH7、多个第二传送电路550_CH0至550_CH7和压缩电路560可以进一步设置在物理区域1142中。
第一重新定时电路430和第二重新定时电路530可以接收输入信号DA_CA<0:7>、DA_RA<0:5>、DA_DQ<0:7>以及第一时钟DA_CLK和DA_DQS和第二时钟DA_CLKRET和DA_DQSRET，并基于第二时钟DA_CLKRET和DA_DQSRET来执行锁存输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>的重新定时操作，以输出经重新定时的信号RDA_CA<0:7>、RDA_RA<0:5>和RDA_DQ<0:7>。第一重新定时电路430和第二重新定时电路530可以通过将重新定时操作的延迟时间反映(例如，添加或复制)到第一时钟DA_CLK和DA_DQS中来输出复制时钟RDA_CLK和RDA_DQS。重新定时操作可以包括储存/锁存并输出从直接访问区域1146传送的输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>的缓冲操作。当传送的输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>被储存/锁存并输出时，可以将所述传送的输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>的时序重新对齐，并且可以减少偏斜。换句话说，从外部测试设备传送的输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>可以被重新对齐，以提高层叠存储器件110的可靠性。
具体地，第一重新定时电路430可以接收从直接访问区域1146的第一接收器210传送的控制信号DA_CA<0:7>和DA_RA<0:5>、第一直接访问时钟DA_CLK和第二直接访问时钟DA_CLKRET。第一重新定时电路430可以基于第二直接访问时钟DA_CLKRET来执行锁存控制信号DA_CA<0:7>和DA_RA<0:5>的重新定时操作，以输出经重新定时的控制信号RDA_CA<0:7>和RDA_RA<0:5>。第一重新定时电路430可以通过将重新定时操作的延迟时间反映到第一直接访问时钟DA_CLK中来输出复制时钟RDA_CLK。
第二重新定时电路530可以接收从直接访问区域1146的第二接收器310传送的数据DA_DQ<0:7>、第一选通信号DA_DQS和第二选通信号DA_DQSRET。第二重新定时电路530可以基于第二选通信号DA_DQSRET来执行锁存数据DA_DQ<0:7>的重新定时操作，以输出经重新定时的数据RDA_DQ<0:7>。第二重新定时电路530可以将重新定时操作的延迟时间反映到第一选通信号DA_DQS中，以输出复制选通信号RDA_DQS。
第一选择器440_CH0至440_CH7可以以与第一通道CH0至第八通道CH7相对应的数量来提供，并且响应于直接访问模式信号DA_M而在从第一重新定时电路430提供的经重新定时的控制信号RDA_CA<0:7>和RDA_RA<0:5>和复制时钟RDA_CLK与从第三接收器410_CH0至410_CH7提供的控制信号PHY_CHx_CA<0:7>和PHY_CHx_RA<0:5>和时钟PHY_CHx_CLK中选择一者。当直接访问模式信号DA_M被激活时，第一选择器440_CH0至440_CH7可以选择从第一重新定时电路430提供的经重新定时的控制信号RDA_CA<0:7>和RDA_RA<0:5>以及复制时钟RDA_CLK。
第一传送电路450_CH0至450_CH7可以以与第一通道至CH0第八通道CH7相对应的数量来提供，并且可以将第一选择器440_CH0至440_CH7的输出信号传送到TSV区域1144的分配给对应通道的穿通电极TSV。第一传送电路450_CH0至450_CH7可以在直接访问模式下基于复制时钟RDA_CLK将经重新定时的控制信号RDA_CA<0:7>和RDA_RA<0:5>传送到TSV区域1144。第一传送电路450_CH0至450_CH7可以在正常模式下基于时钟PHY_CHx_CLK将控制信号PHY_CHx_CA<0:7>和PHY_CHx_RA<0:5>传送到TSV区域1144。第一传送电路450_CH0至450_CH7可以分别包括触发器。
第二选择器540_CH0至540_CH7可以以与第一通道CH0至第八通道CH7相对应的数量来提供，并且响应于直接访问模式信号DA_M而在从第二重新定时电路530提供的经重新定时的数据RDA_DQ<0:7>和复制选通信号RDA_DQS与从第四接收器510_CH0至510_CH7提供的数据PHY_CHx_DQ<0:7>和选通信号PHY_CHx_DQS中选择一者。当直接访问模式信号DA_M被激活时，第二选择器540_CH0至540_CH7可以选择从第二重新定时电路530提供的经重新定时的数据RDA_DQ<0:7>和复制选通信号RDA_DQS。
第二传送电路550_CH0至550_CH7可以以与第一通道CH0至第八通道CH7相对应的数量来提供，并且将第二选择器540_CH0至540_CH7的输出信号传送到TSV区域1144的分配给对应通道的穿通电极TSV。第二传送电路550_CH0至550_CH7可以基于复制选通信号RDA_DQS在直接访问模式下将经重新定时的数据RDA_DQ<0:7>传送到TSV区域1144。第二传送电路550_CH0至550_CH7可以在直接访问模式下将所述经重新定时的数据RDA_DQ<0:7>复制16次，并且传送其作为通道数据CHx_DQ<0:127>。第二传送电路550_CH0至550_CH7可以在正常模式下基于选通信号PHY_CHx_DQS将数据PHY_CHx_DQ<0:7>传送到TSV区域1144。第二传送电路550_CH0至550_CH7可以分别包括触发器。
压缩电路560可以压缩通过TSV区域1144的穿通电极TSV传送的通道数据CHx_DQ<0:127>和选通信号CHx_DQS，以生成输出数据DOUT_DQ<0:7>和输出选通信号DOUT_DQS，其中“x”可以指代通道编号0至7。压缩电路560可以将输出数据DOUT_DQ<0:7>和输出选通信号DOUT_DQS直接传送到直接访问区域1146的第一发送器320。
图5是图4所示的第一重新定时电路430的详细电路图。
参照图5，第一重新定时电路430可以包括第一时钟发生单元432、第一对齐单元434和第一复制单元436。第一对齐单元434可以对应于控制信号DA_CA<0:7>和DA_RA<0:5>的1个比特位，并且第一重新定时电路430可以包括多个第一对齐单元434，其分别对应于控制信号DA_CA<0:7>和DA_RA<0:5>的多个比特位。
第一时钟发生单元432可以根据第一直接访问时钟DA_CLK的上升沿和下降沿来生成第一上升时钟CLK_R和第一下降时钟CLK_F。第一时钟发生单元432可以根据第二直接访问时钟DA_CLKRET的上升沿和下降沿来生成第二上升时钟CLKRET_R和第二下降时钟CLKRET_F。
具体而言，第一时钟发生单元432可以包括第一反相器IV1至第四反相器IV4。第一反相器IV1可以将第一直接访问时钟DA_CLK反相以生成第一下降时钟CLK_F，并且第二反相器IV2可以将第一下降时钟CLK_F反相以输出第一上升时钟CLK_R。第三反相器IV3可以将第二直接访问时钟DA_CLKRET反相以生成第二下降时钟CLKRET_F，并且第四反相器IV4可以将第二下降时钟CLKRET_F反相以输出第二上升时钟CLKRET_R。
第一对齐单元434可以基于第二上升时钟CLKRET_R和第二下降时钟CLKRET_F来锁存控制信号DA_CA<0:7>和DA_RA<0:5>，并通过基于经锁存的控制信号而驱动第一输出节点OUT_ND1来输出经重新定时的控制信号RDA_CA<0:7>和RDA_RA<0:5>。
更具体而言，第一对齐单元434可以包括第一锁存器4342、第二锁存器4344、第一驱动器4346和第二驱动器4348。第一锁存器4342可以基于第二上升时钟CLKRET_R来锁存控制信号DA_CA<0:7>和DA_RA<0:5>以输出上升信号CMD_R。换句话说，第一锁存器4342可以在第二上升时钟CLKRET_R的激活部分期间锁存控制信号DA_CA<0:7>和DA_RA<0:5>以输出上升信号CMD_R。第二锁存器4344可以基于第二下降时钟CLKRET_F来锁存控制信号DA_CA<0:7>和DA_RA<0:5>以输出下降信号CMD_F。即，第二锁存器4344可以在第二下降时钟CLKRET_F的激活部分期间锁存控制信号DA_CA<0:7>和DA_RA<0:5>以输出下降信号CMD_F。第一驱动器4346可以响应于第二下降时钟CLKRET_F而被使能，并且可以基于上升信号CMD_R来驱动第一输出节点OUT_ND1。第二驱动器4348可以响应于第二上升时钟CLKRET_R而被使能，并且可以基于下降信号CMD_F来驱动第一输出节点OUT_ND1。即，可以通过由第一驱动器4346和第二驱动器4348驱动的第一输出节点OUT_ND1来输出经重新定时的控制信号RDA_CA<0:7>和RDA_RA<0:5>。
第一复制单元436可以基于第一上升时钟CLK_R和第一下降时钟CLK_F来锁存具有电源电压VDD的电平的信号和具有接地电压VSS的电平的信号，并且可以基于经锁存的信号来驱动第二输出节点OUT_ND2以输出复制时钟RDA_CLK。作为参考，可以在第一复制单元436中使用具有电源电压VDD的电平的信号和具有接地电压VSS的电平的信号将时钟信号、即第一直接访问时钟DA_CLK重新定时。
更具体地，第一复制单元436可以包括第三锁存器4362、第四锁存器4364、第三驱动器4366和第四驱动器4368。
第三锁存器4362可以基于第一上升时钟CLK_R来锁存具有电源电压VDD的电平的信号，以输出上升时钟信号VDDR。换句话说，第三锁存器4362可以在第一上升时钟CLK_R的激活部分期间锁存具有电源电压VDD的电平的信号，以输出上升时钟信号VDDR。第四锁存器4364可以基于第一下降时钟CLK_F来锁存具有接地电压VSS的电平的信号，以输出下降时钟信号VSSF。换句话说，第四锁存器4364可以在第一下降时钟CLK_F的激活部分期间锁存接地电压VSS电平信号，以输出下降时钟信号VSSF。第三驱动器4366可以基于第一下降时钟CLK_F而被使能，并且可以基于上升时钟信号VDDR来驱动第二输出节点OUT_ND2。第四驱动器4368可以基于第一上升时钟CLK_R而被使能，并且可以基于下降时钟信号VSSF来驱动第二输出节点OUT_ND2。换句话说，可以通过由第三驱动器4366和第四驱动器4368驱动的第二输出节点OUT_ND2而输出复制时钟RDA_CLK。
图6是用于描述图5所示的第一重新定时电路430的操作的时序图。
参照图6，第一时钟发生单元432可以根据第二直接访问时钟DA_CLKRET的上升沿和下降沿来生成第二上升时钟CLKRET_R和第二下降时钟CLKRET_F。这里，第二直接访问时钟信号DA_CLKRET可以是与第一直接访问时钟信号DA_CLK具有预定相位差的时钟信号。
第一对齐单元434的第一锁存器4342可以在第二上升时钟CLKRET_R的激活部分期间锁存控制信号(例如，DA_CA<0>)并输出上升信号CMD_R。第二锁存器4344可以在第二下降时钟CLKRET_F的激活部分期间锁存控制信号DA_CA<0>并输出下降信号CMD_F。第一驱动器4346可以在第二下降时钟CLKRET_F的激活部分期间将上升信号CMD_R输出到第一输出节点OUT_ND1，第二驱动器4348可以在第二上升时钟CLKRET_R的激活部分期间将下降信号CMD_F输出到第一输出节点OUT_ND1。因此，可以通过第一输出节点OUT_ND1输出经重新定时的控制信号(例如，RDA_CA<0>)。
同时，第一复制单元436可以基于第一上升时钟CLK_R和第一下降时钟CLK_F来锁存具有电源电压VDD的电平的信号和具有接地电压VSS的电平的信号，并通过基于经锁存的信号而驱动第二输出节点OUT_ND2来输出复制时钟RDA_CLK。这里，第一重新定时电路430的第一复制单元436可以具有与第一对齐单元434的结构基本上相同的结构。因此，第一复制单元436可以通过将用于第一对齐单元434的重新定时操作的延迟时间反映到第一直接访问时钟DA_CLK中来生成复制时钟RDA_CLK。换句话说，第一复制单元436可以将第一直接访问时钟DA_CLK重新定时并且输出其作为复制时钟RDA_CLK。
随后，第一传送电路450_CH0至450_CH7可以基于复制时钟RDA_CLK来锁存经重新定时的控制信号RDA_CA<0>。
如上所述，在提出的发明中，可以通过使用重新定时电路430来延长输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>的有效窗口，并且可以通过使用复制电路(即，第一复制单元436)而将输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>与时钟DA_CLK调整为延迟了基本相同的延迟量，从而确保输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>的建立/保持余量(tSU/tHD)，并消除输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>与时钟DA_CLK之间的偏斜，该偏斜是在输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>和时钟DA_CLK从直接访问区域1146传送到物理区域1142时发生的。
图7是图4所示的第二重新定时电路530的详细电路图。
参照图7，第二重新定时电路530可以包括第二时钟发生单元532、第二对齐单元534和第二复制单元536。由于除了输入/输出信号之外，第二重新定时电路530的每个构成元件具有与第一重新定时电路430的构成元件基本相同的结构，因此这里将省略其详细描述。
图8和图9是用于描述图4所示的基底逻辑裸片在直接访问(DA)模式下的操作的框图。图8示出在直接访问模式期间的输入操作，而图9示出了在直接访问模式期间的输出操作。
参照图8，在进入直接访问模式时，直接访问模式信号DA_M可以被激活。直接访问(DA)区域1146的第一接收器210可以基于直接访问模式信号DA_M而将通过第一直接访问凸块DAB1从外部测试设备输入的控制信号DA_CA<0:7>、地址DA_RA<0:5>、第一直接访问时钟DA_CLK和第二直接访问时钟DA_CLKRET传送到物理区域1142。
物理区域1142的第一重新定时电路430可以接收从第一接收器210传送的控制信号DA_CA<0:7>和DA_RA<0:5>、第一直接访问时钟DA_CLK和第二直接访问时钟DA_CLKRET。第一重新定时电路430可以通过将控制信号DA_CA<0:7>和DA_RA<0:5>重新定时来输出经重新定时的控制信号RDA_CA<0:7>和RDA_RA<0:5>，并通过基于第二直接访问时钟DA_CLKRET将第一直接访问时钟DA_CLK重新定时来输出复制时钟RDA_CLK。
第一选择器440_CH0至440_CH7可以基于直接访问模式信号DA_M来选择并输出经重新定时的控制信号RDA_CA<0:7>和RDA_RA<0:5>以及复制时钟RDA_CLK。第一传送电路450_CH0至450_CH7可以基于复制时钟RDA_CLK来将经重新定时的控制信号RDA_CA<0:7>和RDA_RA<0:5>传送到TSV区域1144。
每个核心裸片可以接收通过分别分配给各通道的穿通电极TSV所传送的控制信号CHx_CA<0:7>和CHx_RA<0:5>、时钟CHx_CLK、通道数据CHx_DQ<0:5>和选通信号CHx_DQS，并执行内部测试操作以产生测试结果。每个核心裸片可以通过穿通电极TSV将测试结果传送到基底逻辑裸片114的TSV区域1144。
参照图9，压缩电路560可以通过压缩经由TSV区域1144的穿通电极TSV传送的通道数据CHx_DQ<0:127>和选通信号CHx_DQS来生成输出数据DOUT_DQ<0:7>和输出选通信号DOUT_DQS，并可以将生成的输出数据DOUT_DQ<0:7>和生成的输出选通信号DOUT_DQS传送到直接访问区域1146的第一发送器320。第一发送器320可以将从物理区域1142传送的输出数据DOUT_DQ<0:7>和输出选通信号DOUT_DQS通过第二直接访问凸块DAB2输出到外部测试设备。
如上所述，在本发明的实施例中，可以执行用于储存/锁存从直接访问区域1146传送的输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>的重新定时操作，并且可以将与该重新定时操作基本相同的重新定时操作应用于时钟/选通信号DA_CLK和DA_DQS。随后，通过基于经重新定时的时钟/选通信号RDA_CLK和RDA_DQS来传送经重新定时的信号RDA_CA<0:7>、RDA_RA<0:5>和RDA_DQ<0:7>，可以消除从直接访问区域1146传送的输入信号DA_CA<0:7>、DA_RA<0:5>和DA_DQ<0:7>与时钟/选通信号DA_CLK和DA_DQS之间的偏斜。因此，信号可以在精确的定时处在直接访问区域1146和物理区域1142之间传送。
根据本发明的实施例，层叠存储器件可以通过将在直接访问模式下从外部提供的信号重新定时来提高半导体器件的可靠性。
尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离如所附权利要求中定义的本发明的精神和范围的情况下，可以进行各种改变和修改。
例如，以上实施例中示出的逻辑门和晶体管可以根据输入信号的极性具有不同的位置和类型。

Claims (21)

1.一种层叠存储器件，包括：
多个半导体芯片，所述多个半导体芯片被层叠并通过多个穿通电极来传送信号，
其中，所述半导体芯片中的至少一个包括：
重新定时电路，所述重新定时电路适于接收输入信号以及第一时钟和第二时钟，基于所述第二时钟来执行锁存所述输入信号的重新定时操作以输出经重新定时的信号，并且将所述重新定时操作的延迟时间反映到所述第一时钟中以输出复制时钟；和
传送电路，所述传送电路适于基于所述复制时钟来将所述经重新定时的信号传送到所述穿通电极。
2.根据权利要求1所述的层叠存储器件，
其中，所述半导体芯片中的每个包括适于与存储器控制器进行接口的第一区域、适于与所述穿通电极进行接口的第二区域、以及适于直接与外部设备进行接口的第三区域，以及
其中，所述重新定时电路和所述传送电路设置在所述第一区域中，以接收从所述第三区域传送的所述输入信号以及所述第一时钟和所述第二时钟，并且将所述经重新定时的信号传送到所述第二区域。
3.根据权利要求2所述的层叠存储器件，其中，所述第一区域设置在与所述存储器控制器相邻的第一边缘区域中，并且所述第三区域设置在与所述第一边缘区域相对置的第二边缘区域中，并且所述第二区域设置在所述第一区域和所述第三区域之间。
4.根据权利要求2所述的层叠存储器件，
还包括：
多个第一凸块，所述多个第一凸块设置在所述第一区域中，用于与所述存储器控制器进行接口；和
多个第二凸块，所述多个第二凸块设置在所述第三区域中，
其中，所述第二凸块的尺寸大于所述第一凸块的尺寸，并且所述第二凸块直接与所述外部设备进行接口。
5.根据权利要求2所述的层叠存储器件，
其中，所述半导体芯片中的每个包括至少一个通道，以及
其中，所述第一区域包括通道接口区域，其分别对应于所述半导体芯片的所述通道。
6.根据权利要求5所述的层叠存储器件，还包括：压缩电路，所述压缩电路设置在所述第一区域中，并且适于压缩从所述穿通电极传送的通道数据并将经压缩的数据传送到所述第三区域。
7.根据权利要求6所述的层叠存储器件，还包括：
接收器，所述接收器设置在所述第三区域中，并且适于将从所述外部设备提供的所述输入信号以及所述第一时钟和所述第二时钟传送到所述重新定时电路；和
发送器，所述发送器设置在所述第三区域中，并且适于将从所述压缩电路传送的所述经压缩的数据通过多个凸块输出到所述外部设备。
8.根据权利要求1所述的层叠存储器件，其中，所述重新定时电路包括：
时钟发生单元，所述时钟发生单元适于：基于所述第一时钟的上升沿和下降沿生成第一上升时钟和第一下降时钟，并且基于所述第二时钟的上升沿和下降沿生成第二上升时钟和第二下降时钟；
对齐单元，所述对齐单元适于：基于所述第二上升时钟和所述第二下降时钟来锁存所述输入信号，并且基于经锁存的输入信号来驱动第一输出节点以输出所述经重新定时的信号；和
复制单元，所述复制单元适于：基于所述第一上升时钟和所述第一下降时钟来锁存电源电平信号和接地电压电平信号，并且基于经锁存的信号来驱动第二输出节点以输出所述复制时钟。
9.根据权利要求8所述的层叠存储器件，其中，所述对齐单元包括：
第一锁存器，所述第一锁存器适于基于所述第二上升时钟来锁存所述输入信号，并且适于输出上升信号；
第二锁存器，所述第二锁存器适于基于所述第二下降时钟来锁存所述输入信号，并且适于输出下降信号；
第一驱动器，所述第一驱动器基于所述第二下降时钟而被使能，并且基于所述上升信号来驱动所述第一输出节点；和
第二驱动器，所述第二驱动器基于所述第二上升时钟而被使能，并且基于所述下降信号来驱动所述第一输出节点。
10.根据权利要求8所述的层叠存储器件，其中，所述复制单元包括：
第三锁存器，所述第三锁存器适于基于所述第一上升时钟来锁存所述电源电平信号，并且适于输出上升时钟信号；
第四锁存器，所述第四锁存器适于基于所述第一下降时钟来锁存所述接地电压电平信号，并且适于输出下降时钟信号；
第三驱动器，所述第三驱动器基于所述第一下降时钟而被使能，并且基于所述上升时钟信号来驱动所述第二输出节点；和
第四驱动器，所述第四驱动器基于所述第一上升时钟而被使能，并且基于所述下降时钟信号来驱动所述第二输出节点。
11.一种存储系统，包括：
层叠存储器件，所述层叠存储器件包括多个半导体芯片，所述多个半导体芯片被层叠并通过多个穿通电极来传送信号；和
存储器控制器，所述存储器控制器包括适于与所述半导体芯片进行数据传送/接收的接口，
其中，所述半导体芯片中的至少一个包括：
重新定时电路，所述重新定时电路适于接收输入信号以及第一时钟和第二时钟，基于所述第二时钟来执行锁存所述输入信号的重新定时操作以输出经重新定时的信号，并且将所述重新定时操作的延迟时间反映到所述第一时钟中以输出复制时钟；和
传送电路，所述传送电路适于基于所述复制时钟来将所述经重新定时的信号传送到所述穿通电极。
12.根据权利要求11所述的存储系统，
其中，所述半导体芯片中的每个包括适于与所述存储器控制器进行接口的第一区域，适于与所述穿通电极进行接口的第二区域、以及适于直接与外部设备进行接口的第三区域，以及
其中，所述重新定时电路和所述传送电路设置在所述第一区域中，以接收从所述第三区域传送的所述输入信号以及所述第一时钟和所述第二时钟，并且将所述经重新定时的信号传送到所述第二区域。
13.根据权利要求12所述的存储系统，还包括中介件，所述中介件适于将所述半导体芯片的所述第一区域与所述存储器控制器的所述接口彼此耦接。
14.根据权利要求12所述的存储系统，
其中，所述半导体芯片中的每个包括至少一个通道，以及
还包括压缩电路，所述压缩电路设置在所述第一区域中，并且适于压缩从所述穿通电极传送的通道数据并将经压缩的数据传送到所述第三区域。
15.根据权利要求14所述的存储系统，还包括：
接收器，所述接收器设置在所述第三区域中，并且适于将从所述外部设备提供的所述输入信号以及所述第一时钟和所述第二时钟传送到所述重新定时电路；和
发送器，所述发送器设置在所述第三区域中，并且适于将从所述压缩电路传送的所述经压缩的数据通过多个凸块输出到所述外部设备。
16.根据权利要求11所述的存储系统，其中，所述重新定时电路包括：
时钟发生单元，所述时钟发生单元适于：基于所述第一时钟的上升沿和下降沿生成第一上升时钟和第一下降时钟，并且基于所述第二时钟的上升沿和下降沿生成第二上升时钟和第二下降时钟；
对齐单元，所述对齐单元适于：基于所述第二上升时钟和所述第二下降时钟来锁存所述输入信号，并且基于经锁存的输入信号来驱动第一输出节点以输出所述经重新定时的信号；和
复制单元，所述复制单元适于：基于所述第一上升时钟和所述第一下降时钟来锁存电源电平信号和接地电压电平信号，并且基于经锁存的信号来驱动第二输出节点以输出所述复制时钟。
17.根据权利要求16所述的存储系统，其中，所述对齐单元包括：
第一锁存器，所述第一锁存器适于基于所述第二上升时钟来锁存所述输入信号，并且适于输出上升信号；
第二锁存器，所述第二锁存器适于基于所述第二下降时钟来锁存所述输入信号，并且适于输出下降信号；
第一驱动器，所述第一驱动器基于所述第二下降时钟而被使能，并且基于所述上升信号来驱动所述第一输出节点；和
第二驱动器，所述第二驱动器基于所述第二上升时钟而被使能，并且基于所述下降信号来驱动所述第一输出节点。
18.根据权利要求16所述的存储系统，其中，所述复制单元包括：
第三锁存器，所述第三锁存器适于基于所述第一上升时钟来锁存所述电源电平信号，并且适于输出上升时钟信号；
第四锁存器，所述第四锁存器适于基于所述第一下降时钟来锁存所述接地电压电平信号，并且适于输出下降时钟信号；
第三驱动器，所述第三驱动器基于所述第一下降时钟而被使能，并且基于所述上升时钟信号来驱动所述第二输出节点；和
第四驱动器，所述第四驱动器基于所述第一上升时钟而被使能，并且基于所述下降时钟信号来驱动所述第二输出节点。
19.一种用于操作包括多个半导体芯片的层叠存储器件的方法，所述多个半导体芯片被层叠并通过多个穿通电极传送信号，所述方法包括：
在所述半导体芯片之中的至少一个中接收输入信号以及第一时钟和第二时钟；
通过基于所述第二时钟而执行锁存所述输入信号的重新定时操作，来输出经重新定时的信号；
通过将所述重新定时操作的延迟时间反映到所述第一时钟中来输出复制时钟；和
基于所述复制时钟来将所述经重新定时的信号传送到所述穿通电极。
20.根据权利要求19所述的方法，
其中，所述半导体芯片中的每个包括适于与存储器控制器进行接口的第一区域、适于与所述穿通电极进行接口的第二区域、以及适于直接与外部设备进行接口的第三区域，以及
其中，从所述第三区域传送所述输入信号以及所述第一时钟和所述第二时钟，并且在所述第一区域中执行所述重新定时操作。
21.一种半导体装置，包括：
重新定时电路，所述重新定时电路被配置为基于第二时钟而将初始地与第一时钟同步的输入信号对齐，并且将所述第一时钟延迟用于将所述输入信号对齐的时间量；和
输出电路，所述输出电路被配置为与经延迟的第一时钟同步地输出经对齐的输入信号，
其中，所述第一时钟和所述第二时钟具有单一的周期，二者具有可变的相位差。
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