KR20200078970A - 적층형 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

적층형 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 적층형 메모리 장치에 관한 것으로, 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하고, 상기 반도체 칩들 중 적어도 하나의 칩은, 입력 신호들, 제 1 클럭 및 제 2 클럭을 입력받고, 상기 제 2 클럭에 따라 상기 입력 신호들을 래치하는 리타이밍 동작을 수행하여 리타이밍 신호들을 출력하고, 상기 리타이밍 동작의 지연 시간을 상기 제 1 클럭에 반영하여 레플리카 클럭을 출력하는 리타이밍 회로; 및 상기 레플리카 클럭에 따라 상기 리타이밍 신호들을 상기 관통 전극들로 전달하는 전달 회로를 포함할 수 있다.

Description

적층형 메모리 장치 및 이를 포함하는 메모리 시스템 {STACKED MEMORY DEVICE AND MEMORY SYSTEM INCLDUING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 직접 억세스 모드를 지원하는 적층형 메모리 장치 및 그의 동작 방법에 관한 것이다.
반도체 기술이 비약적으로 발전하면서 반도체 집적 장치에 대한 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서, 집적 회로가 구현되는 반도체 칩들을 와이어나 범프를 이용해 인쇄회로기판(PCB)상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수의 반도체 칩들을 수직하게 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수의 반도체 칩들을 수직으로 적층하는 적층형 메모리 장치를 통해 구현될 수 있다. 그리고, 이처럼 수직 방향으로 탑재된 반도체 칩들은 관통 실리콘 비아(Through Silicon Via:TSV, 이하, “관통 전극”이라고 한다)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
이러한 적층형 메모리 장치에서도, 외부에서 입력되는 신호들을 정확한 타이밍으로 전달할 수 있도록 회로 설계가 이루어져야 한다.
본 발명의 실시예들은, 향상된 신뢰성을 가지는 적층형 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 적층형 메모리 장치는, 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하고, 상기 반도체 칩들 중 적어도 하나의 칩은, 입력 신호들, 제 1 클럭 및 제 2 클럭을 입력받고, 상기 제 2 클럭에 따라 상기 입력 신호들을 래치하는 리타이밍 동작을 수행하여 리타이밍 신호들을 출력하고, 상기 리타이밍 동작의 지연 시간을 상기 제 1 클럭에 반영하여 레플리카 클럭을 출력하는 리타이밍 회로; 및 상기 레플리카 클럭에 따라 상기 리타이밍 신호들을 상기 관통 전극들로 전달하는 전달 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은, 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하는 적층형 메모리 장치; 및 상기 반도체 칩 각각과 데이터를 송수신하는 인터페이스를 포함하는 메모리 컨트롤러를 포함하고, 상기 반도체 칩들 중 적어도 하나의 칩은, 입력 신호들 및 제 1 및 제 2 클럭을 입력받고, 상기 제 2 클럭에 따라 상기 입력 신호들을 래치하는 리타이밍 동작을 수행하여 리타이밍 신호들을 출력하고, 상기 리타이밍 동작의 지연 시간을 상기 제 1 클럭에 반영하여 레플리카 클럭을 출력하는 리타이밍 회로; 및 상기 레플리카 클럭에 따라 상기 리타이밍 신호들을 상기 관통 전극들로 전달하는 전달 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 적층형 메모리 장치의 동작 방법은, 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하는 적층형 메모리 장치에 있어서, 상기 반도체 칩들 중 적어도 하나의 칩이 입력 신호들, 제 1 클럭 및 제 2 클럭을 입력받는 단계; 상기 제 2 클럭에 따라 상기 입력 신호들을 래치하는 리타이밍 동작을 수행하여 리타이밍 신호들을 출력하는 단계; 상기 리타이밍 동작의 지연 시간을 상기 제 1 클럭에 반영하여 레플리카 클럭을 출력하는 단계; 및 상기 레플리카 클럭에 따라 상기 리타이밍 신호들을 상기 관통 전극들로 전달하는 단계를 포함할 수 있다.
제안된 실시예에 따른 적층형 메모리 장치는, 직접 억세스 모드에서 외부에서 입력되는 신호들을 리타이밍함으로써 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 시스템의 구성을 나타낸 도면이다.
도 2 은 본 발명의 일 실시예에 따른 도 1 의 적층형 메모리 장치(110)의 사시도 이다.
도 3 은 도 2 의 베이스 다이의 구성을 설명하기 위한 평면도 이다.
도 4 는 본 발명의 실시예에 따른 베이스 다이의 구성을 설명하기 위한 구성도 이다.
도 5 는 도 4 의 제 1 리타이밍 회로의 구성을 설명하기 위한 회로도 이다.
도 6 은 도 5 의 제 1 리타이밍 회로의 동작을 설명하기 위한 타이밍도 이다.
도 7 은 도 4 의 제 2 리타이밍 회로의 구성을 설명하기 위한 회로도 이다.
도 8 및 도 9 는 직접 억세스 모드 시 도 4 의 베이스 다이의 동작을 설명하기 위한 구성도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서는, 적층형 메모리 장치를 포함하는 메모리 시스템을 설명하기로 한다. 본 발명의 실시예에 따른 메모리 시스템은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 다수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로도 구현될 수 있다.
도 1 은 본 발명의 실시예에 따른 메모리 시스템(100)의 구성을 나타낸 도면이다.
도 1 을 참조하면, 메모리 시스템(100)은 적층형 메모리 장치(110), 메모리 컨트롤러(120), 인터포저(Interposer, 130) 및 패키지 기판(Package Substrate, 140)을 포함할 수 있다.
패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있다.
인터포저(130) 상부에는 적층형 메모리 장치(110)와 메모리 컨트롤러(120)가 형성될 수 있다.
메모리 컨트롤러(120)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 및 AP(Application Processor)와 같은 다양한 프로세서 내에 포함되는 것이 일반적이므로, 도 1 에서는 메모리 컨트롤러(120)를 프로세서로 표기했다.
적층형 메모리 장치(110)의 물리 영역(PHY, 116)은 인터포저(130)를 통해 메모리 컨트롤러(120)의 물리 영역(PHY, 122)과 연결될 수 있다. 각 물리 영역(116, 122)에는 적층형 메모리 장치(110)와 메모리 컨트롤러(120) 간의 통신을 위한 인터페이스 회로가 배치될 수 있다.
적층형 메모리 장치(110)는 수직 방향으로 다수의 다이(Die)(즉, 반도체 칩)를 적층하고, 관통 전극(TSV)을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.
다수의 다이는, 베이스 다이(Base Die)(114) 및 다수의 코어 다이들(Core Dies)(112)를 포함할 수 있다. 다수의 코어 다이들(112)은 베이스 다이(114) 상에 적층될 수 있으며, 관통 전극들(TSV)을 통해 서로 연결될 수 있다. 도 1 에는 4 개의 코어 다이들(112), 즉, 제 1 내지 제 4 코어 다이(112_0~112_3)가 적층된 경우가 도시되어 있지만, 제안 발명은 이에 한정되지 않는다.
각 코어 다이(112)에는 데이터를 저장하기 위한 다수의 메모리 셀들 및 메모리 셀의 코어 동작을 위한 회로들이 배치될 수 있다. 상기 베이스 다이(114)에는 코어 다이들(112)과 메모리 컨트롤러(120) 간의 인터페이스를 위한 회로가 실장될 수 있으며, 따라서, 반도체 메모리 시스템 내의 다양한 기능, 예를 들어, 메모리 셀들의 전력 관리 및 리프레쉬와 같은 메모리 관리 기능 혹은 코어 다이들(112)과 메모리 컨트롤러(120) 간의 타이밍 조절 기능들을 수행할 수 있다.
한편, 베이스 다이(114)에는, 메모리 컨트롤러(120) 간의 통신을 위한 인터페이스 회로가 배치되는 물리 영역(116) 및 적층형 메모리 장치(110)를 테스트하기 위한 인터페이스 회로가 배치되는 직접 억세스(Direct Access, DA) 영역(118)이 배치될 수 있다.
도 2 은 본 발명의 일 실시예에 따른 도 1 의 적층형 메모리 장치(110)의 사시도 이다.
도 2 를 참조하면, 제 1 내지 제 4 코어 다이(112_0~112_3) 각각은 하나 이상의 채널을 포함할 수 있으며, 도 2 의 예에서는 하나의 코어 다이가 두 개의 채널을 포함함에 따라 적층형 메모리 장치(110)가 제 1 내지 제 8 채널(CH0~CH7)을 갖는 예가 도시된다. 예컨대, 제 1 코어 다이(112_0)가 제 1 및 제 3 채널(CH0, CH2)에 대응되는 메모리 영역들을 포함하고, 제 2 코어 다이(112_1)가 제 2 채널 및 제 4 채널(CH1, CH3)에 대응되는 메모리 영역들을 포함하며, 제 3 코어 다이(112_2)가 제 5 채널 및 제 7 채널(CH4, CH6)에 대응되는 메모리 영역들을 포함하며, 제 4 코어 다이(112_3)가 제 6 채널 및 제 8 채널(CH5, CH7)에 대응되는 메모리 영역들을 포함할 수 있다.
또한, 제 1 내지 제 4 코어 다이(112_0~112_3)를 관통하는 다수의 관통 전극들(TSV)은, 제 1 내지 제 8 채널(CH0~CH7)에 대응하여 배치될 수 있다. 각 채널이 128 비트의 대역폭(Bandwidth)을 갖는 경우, 관통 전극들(TSV)은 1024 비트의 데이터 입출력을 위한 구성들을 포함할 수 있다.
베이스 다이(114)는 메모리 컨트롤러(도 1 의 120)와 통신하고, 메모리 컨트롤러(120)로부터 커맨드, 어드레스 및 데이터를 수신할 수 있으며, 수신된 커맨드, 어드레스 및 데이터를 제 1 내지 제 4 코어 다이(112_0~112_3)로 제공할 수 있다.
베이스 다이(114)에는 물리 영역(PHY, 1142), TSV 영역(TSVA, 1144) 및 직접 억세스 영역(DA, 1146)이 배치될 수 있다.
물리 영역(1142)은 메모리 컨트롤러(120)와의 인터페이스를 위한 입/출력 관련 회로가 구성되는 영역으로, 메모리 컨트롤러(120)와 인접한 베이스 다이(114)의 제 1 엣지 영역에 배치될 수 있다. 직접 억세스 영역(1146)은 외부 테스트 장치(미도시)와 직접 인터페이스를 위한 입/출력 관련 회로가 구성되는 영역으로, 외부 테스트 장치와 인접한 베이스 다이(114)의 제 2 엣지 영역에 배치될 수 있다. 제 2 엣지 영역은 제 1 엣지 영역과 반대되는 방향일 수 있다. TSV 영역(1144)은 제 1 내지 제 4 코어 다이(112_0~112_3)를 관통하는 관통 전극들(TSV)과 인터페이스를 위한 영역으로, 물리 영역(1142)과 직접 억세스 영역(1146) 사이의 영역, 즉, 베이스 다이(114)의 중심 영역일 수 있다.
물리 영역(1142)은 메모리 컨트롤러(120)로부터 수신된 신호를 TSV 영역(1144)으로 전송할 수 있다. 직접 억세스 영역(1146)은 외부 테스트 장치로부터 수신된 테스트 신호를 TSV 영역(1144)으로 전송할 수 있다. TSV 영역(1144)은 물리 영역(1142)로부터 수신된 신호 또는 직접 억세스 영역(1146)으로부터 수신된 테스트 신호에 대하여 소정의 신호 처리 동작, 예를 들면 버퍼링 동작을 수행한 후에 버퍼링된 신호를 관통 전극들(TSV)를 통해 제 1 내지 제 4 코어 다이(112_0~112_3)에 전송할 수 있다.
도 3 은 도 2 의 베이스 다이(114)의 구성을 설명하기 위한 평면도 이다.
도 3 을 참조하면, 베이스 다이(114)에는, 물리 영역(1142), TSV 영역(1144) 및 직접 억세스 영역(1146)이 배치되며, 물리 영역(1142)에는, 제 1 내지 제 4 코어 다이(112_0~112_3)의 제 1 내지 제 8채널(CH0~CH7)과 인터페이스를 위한 채널 인터페이스 영역(1148)이 추가로 배치될 수 있다.
물리 영역(1142)에는 메모리 컨트롤러(120)와 인터페이싱하는 PHY 범프들(PB)이 형성될 수 있으며, 직접 억세스 영역(1146)에는, 외부 테스트 장치가 인터포저(130)를 통하지 않고 적층형 메모리 장치(110)를 직접 억세스(예를 들어, Probing)하여 테스트하기 위한 다수의 DA 범프들(DAB)이 형성될 수 있다. PHY 범프들(PB)은 마이크로 범프로 구성될 수 있으며, DA 범프들(DAB)은 마이크로 범프 보다 큰 C4 범프로 구성될 수 있다. 예를 들어, 마이크로 범프는, 약 2㎛ 내지 약 40㎛의 크기로 형성될 수 있고, C4 범프는 약 40㎛보다 크고 약 120㎛ 이하의 크기로 형성될 수 있다.
상기와 같이, PHY 범프들(PB)의 물리적인 크기가 매우 작고 개수가 1000개 이상으로 대단히 많기 때문에, PHY 범프들(PB)을 이용하여 적층형 메모리 장치(110)를 테스트하는 것은 현실적으로 어렵다. 또한, 적층형 메모리 장치(110)가 SIP(System In Package) 형태로 패키지 내부에서 메모리 컨트롤러(120)와 통신하므로, PHY 범프들(PB)을 이용해 적층형 메모리 장치(110)를 테스트하는 것은 더욱 어렵다. 이러한 이유로 PHY 범프들(PB) 보다 상대적으로 물리적인 사이즈가 크고 갯수가 적은 DA 범프들(DAB)을 이용해 메모리 장치를 테스트할 수 있다.
또한, 시스템 업체가 각 코어 다이들(112_0~112_3)의 메모리 영역들 자체의 특성만을 평가하기 위해 메모리 컨트롤러(120)를 거치지 않고 직접 코어 다이로 입력을 인가하는 모드를 요구하고 있다. 즉, 각 채널에 대응되는 메모리 영역의 메모리 셀들을 테스트하기 위하여 직접 억세스 모드(Direct Access Mode: 이하 “DA 모드”라고 칭한다)에 진입하여 테스트 동작을 수행할 수 있다. DA 모드에서는, 직접 억세스 영역(1146)의 DA 범프들을 통해 테스트 신호가 인가되고, 인가된 테스트 신호는 TSV 영역(1144)의 관통 전극들(TSV)을 통해 각 코어 다이들(112_0~112_3)로 전달될 수 있다.
DA 모드 시, 직접 억세스 영역(1146)의 DA 범프들(DAB)을 통해 인가된 테스트 신호를 물리 영역(1142)으로 전달하고, 물리 영역(1142)의 인터페이스 회로를 통해 TSV 영역(1144)의 관통 전극들(TSV)로 테스트 신호가 전달될 수 있다. 이 때, DA 범프들(DAB)로부터 물리 영역(1142)이 물리적으로 멀리 떨어져 있기 때문에 커맨드/어드레스/데이터와 클럭/스트로브 신호 간의 스큐가 발생할 가능성이 크다. 따라서, 직접 억세스 영역(1146)과 물리 영역(1142) 사이에서 정확한 타이밍으로 신호를 전달할 필요가 있다.
이하에서는, 직접 억세스 영역(1146)의 DA 범프들(DAB)을 통해 인가된 테스트 신호를 정확한 타이밍으로 물리 영역(1142)에 전달하는 방법에 대해 논의하고자 한다. 설명의 편의를 위해, 이하의 예에서는 하나의 코어 다이가 두 개의 채널을 포함함에 따라 적층형 메모리 장치(110)가 제 1 내지 제 8 채널(CH0~CH7)을 갖는 예가 도시된다.
도 4 는 본 발명의 실시예에 따른 베이스 다이(114)를 설명하기 위한 회로도 이다.
도 4 를 참조하면, 베이스 다이(114)에는, 물리 영역(1142), TSV 영역(1144) 및 직접 억세스 영역(1146)이 배치될 수 있다.
직접 억세스 영역(1146)에는, 제 1 DA 범프(DAB1), 제 2 DA 범프(DAB2), 제 1 수신기(210), 제 2 수신기(310) 및 제 1 송신기(320)가 배치될 수 있다. 제 1 DA 범프(DAB1)는, DA 모드 시에, 커맨드(DA_CA<0:7>), 어드레스(DA_RA<0:5>), 제 1 DA 클럭(DA_CLK) 및 제 2 DA 클럭(DA_CLKRET)을 입력하기 위한 범프이고, 제 2 DA 범프(DAB2)는, DA 모드 시에, 데이터(DA_DQ<0:7>), 제 1 스트로브 신호(DA_DQS) 및 제 2 스트로브 신호(DA_DQSRET)를 입출력하기 위한 범프이다.
제 1 DA 클럭(DA_CLK) 및 제 2 DA 클럭(DA_CLKRET)은, 동일한 주기를 가지고, 일정 위상차를 가지는 신호일 수 있다. 제 1 스트로브 신호(DA_DQS) 및 제 2 스트로브 신호(DA_DQSRET)는, 동일한 주기를 가지고 일정 위상차를 가지는 신호일 수 있다. 제 1 DA 클럭(DA_CLK) 및 제 1 스트로브 신호(DA_DQS)는 코어 다이들의 테스트 동작을 수행하기 위해 제공되는 클럭이고, 제 2 DA 클럭(DA_CLKRET) 및 제 2 스트로브 신호(DA_DQSRET)은 베이스 다이(114)의 리타이밍 동작을 위해 제공되는 클럭이다. 리타이밍 동작은 이하에서 자세히 설명하기로 한다.
이하에서는, 커맨드(DA_CA<0:7>) 및 어드레스(DA_RA<0:5>)를 포함하여 “제어 신호들”로 정의하고, 제어 신호들(DA_CA<0:7>, DA_RA<0:5>)과 데이터(DA_DQ<0:7>)를 포함하여 “입력 신호들”로 정의할 수 있다. 또한, 제 1 DA 클럭(DA_CLK) 및 제 1 스트로브 신호(DA_DQS)을 포함하여 “제 1 클럭”으로 정의하고, 제 2 DA 클럭(DA_CLKRET) 및 제 2 스트로브 신호(DA_DQSRET)을 포함하여 “제 2 클럭”으로 정의할 수 있다.
한편, 도 4 에는, 두 개의 DA 범프들(DAB1, DAB2)과 이에 각각 대응되는 두 개의 수신기(210, 320)가 도시되어 있지만, 실제로는 커맨드(DA_CA<0:7>), 어드레스(DA_RA<0:5>), 제 1 DA 클럭(DA_CLK) 및 제 2 DA 클럭(DA_CLKRET)에 대응되는 16 개의 제 1 범프들(DAB1) 및 제 1 수신기들(210)이 구비되고, 데이터(DA_DQ<0:7>), 제 1 스트로브 신호(DA_DQS) 및 제 2 스트로브 신호(DA_DQSRET)에 대응되는 10 개의 제 2 범프들(DAB2), 제 2 수신기들(310) 및 제 1 송신기들(320)이 구비될 수 있다. 또한, 도 4 에는, 각 클럭 신호 및 각 스트로브 신호가 하나의 비트로 도시되어 있지만, 제안 발명은 이에 한정되지 않는다. 클럭 신호 및 스트로브 신호는 각각 차동 신호로 구성되어 2 개의 비트로 구성될 수 있다.
제 1 수신기(210)는, 외부 테스트 장치(미도시)로부터 제 1 DA 범프(DAB1)를 통해 입력되는 제어 신호들(DA_CA<0:7>, DA_RA<0:5>), 제 1 DA 클럭(DA_CLK) 및 제 2 DA 클럭(DA_CLKRET)을 물리 영역(1142)으로 전달할 수 있다. 제 2 수신기(310)는, 외부 테스트 장치로부터 제 2 DA 범프(DAB2)를 통해 입력되는 데이터(DA_DQ<0:7>), 제 1 스트로브 신호(DA_DQS) 및 제 2 스트로브 신호(DA_DQSRET)를 물리 영역(1142)으로 전달할 수 있다. 제 1 송신기(320)는, 물리 영역(1142)으로부터 전달되는 출력 데이터(DOUT_DQ<0:7>) 및 출력 스트로브 신호(DOUT_DQS)를 제 2 DA 범프(DAB2)를 통해 외부 테스트 장치로 출력할 수 있다. 제 1 수신기(210), 제 2 수신기(310) 및 제 1 송신기(320)는, DA 모드 시 활성화되는 DA 모드 신호(DA_M)에 따라 인에이블되어 동작할 수 있다. 실시예에 따라, 모니터링 동작을 수행하기 위해, 물리 영역(1142)으로부터 전달되는 출력 제어 신호들을 제 1 DA 범프(DAB1)를 통해 외부 테스트 장치로 출력하기 위한 송신기가 추가로 구비될 수 있다.
TSV 영역(1144)에는, 각 채널(CH0~CH7) 별로 할당된 다수의 관통 전극들(TSV)이 배치될 수 있다. 한편, 도 4 에는, 각 채널(CH0~CH7) 별로 하나의 관통 전극(TSV)이 할당된 점이 도시되어 있지만, 각 채널이 128 비트의 대역폭(Bandwidth)을 갖는 경우, 각 채널 별로 128 비트의 데이터 입출력을 위한 다수의 관통 전극들(TSV)이 배치될 수 있다.
물리 영역(1142)에는, 다수의 제 1 PHY 범프들(PB0~PB7), 다수의 제 2 PHY 범프들(PB8~PB15), 다수의 제 3 수신기(410_CH0~410_CH7), 다수의 제 4 수신기(510_CH0~510_CH7) 및 다수의 제 2 송신기(520_CH0~520_CH7)가 배치될 수 있다. 각 범프들, 송신기들 및 수신기들은, 제 1 내지 제 8 채널(CH0~CH7)에 대응되는 수만큼 구비되며, 대응하는 채널의 제어 신호들, 클럭, 데이터 및 스트로브 신호를 수신할 수 있다. 예를 들어, 다수의 제 1 PHY 범프들(PB0~PB7) 및 제 3 수신기(410_CH0~410_CH7)는, 제 1 내지 제 8 채널(CH0~CH7)에 각각 대응되어, 노멀 동작 시 메모리 컨트롤러(120)로부터 제공되는 제어 신호들(PHY_CHx_CA<0:7>, PHY_CHx_RA<0:5>) 및 클럭(PHY_CHx_CLK)을 입력할 수 있다. (x는 0~7 사이의 정수) 다수의 제 2 PHY 범프들(PB8~PB15), 다수의 제 4 수신기(510_CH0~510_CH7) 및 다수의 제 2 송신기(520_CH0~520_CH7)는, 제 1 내지 제 8 채널(CH0~CH7)에 각각 대응되어, 노멀 동작 시 메모리 컨트롤러(120)로부터 제공되는 데이터(PHY_CHx_DQ<0:7>) 및 스트로브 신호(PHY_CHx_DQS)를 입출력할 수 있다.
또한, 물리 영역(1142)에는, 제 1 리타이밍 회로(430), 제 2 리타이밍 회로(530), 다수의 제 1 선택부들(440_CH0~440_CH7), 다수의 제 2 선택부들(540_CH0~540_CH7), 다수의 제 1 전달 회로들(450_CH0~450_CH7), 다수의 제 2 전달 회로들(550_CH0~550_CH7) 및 압축 회로(560)가 더 배치될 수 있다.
제 1 리타이밍 회로(430) 및 제 2 리타이밍 회로(530)는, 입력 신호들(DA_CA<0:7>, DA_RA<0:5>, DA_DQ<0:7>), 제 1 클럭(DA_CLK, DA_DQS), 및 제 2 클럭(DA_CLKRET, DA_DQSRET)을 입력받고, 제 2 클럭(DA_CLKRET, DA_DQSRET)에 따라 입력 신호들(DA_CA<0:7>, DA_RA<0:5>, DA_DQ<0:7>)을 래치하는 리타이밍 동작을 수행하여 리타이밍 신호들(RDA_CA<0:7>, RDA_RA<0:5>, RDA_DQ<0:7>)를 출력할 수 있다. 제 1 리타이밍 회로(430) 및 제 2 리타이밍 회로(530)는, 리타이밍 동작의 지연 시간을 제 1 클럭(DA_CLK, DA_DQS)에 반영하여 레플리카 클럭(RDA_CLK, RDA_DQS)을 출력할 수 있다. 리타이밍 동작은, 전송되는 제어/데이터 신호를 저장/래치 및 출력하는 버퍼링을 수행하는 동작을 포함할 수 있다. 전송되는 데이터가 저장/래치 및 출력되면, 전송되는 데이터의 타이밍이 재정렬되고, 스큐(skew)가 감소한다. 즉, 두 장치 사이에서 교환되는 제어/데이터 신호를 재정렬하여, 장치의 신뢰성을 향상시킬 수 있다.
보다 자세하게, 제 1 리타이밍 회로(430)는, 직접 억세스 영역(1146)의 제 1 수신기(210)로부터 전달되는 제어 신호들(DA_CA<0:7>, DA_RA<0:5>), 제 1 DA 클럭(DA_CLK) 및 제 2 DA 클럭(DA_CLKRET)를 입력받을 수 있다. 제 1 리타이밍 회로(430)는, 제 2 DA 클럭(DA_CLKRET)에 따라 제어 신호들(DA_CA<0:7>, DA_RA<0:5>)을 래치하는 리타이밍 동작을 수행하여 리타이밍 제어 신호들(RDA_CA<0:7>, RDA_RA<0:5>)을 출력할 수 있다. 제 1 리타이밍 회로(430)는, 리타이밍 동작의 지연 시간을 제 1 DA 클럭(DA_CLK)에 반영하여 레플리카 클럭(RDA_CLK)을 출력할 수 있다.
제 2 리타이밍 회로(530)는, 직접 억세스 영역(1146)의 제 2 수신기(310)로부터 전달되는 데이터(DA_DQ<0:7>), 제 1 스트로브 신호(DA_DQS) 및 제 2 스트로브 신호(DA_DQSRET)를 입력받을 수 있다. 제 2 리타이밍 회로(530)는, 제 2 스트로브 신호(DA_DQSRET)에 따라 데이터(DA_DQ<0:7>)를 래치하는 리타이밍 동작을 수행하여 리타이밍 데이터(RDA_DQ<0:7>)를 출력할 수 있다. 제 2 리타이밍 회로(530)는, 리타이밍 동작의 지연 시간을 제 1 스트로브 신호(DA_DQS)에 반영하여 레플리카 스트로브 신호(RDA_DQS)를 출력할 수 있다.
다수의 제 1 선택부들(440_CH0~440_CH7)은, 제 1 내지 제 8 채널(CH0~CH7)에 대응되는 수만큼 구비되며, DA 모드 신호(DA_M)에 따라, 제 1 리타이밍 회로(430)로부터 제공되는 리타이밍 제어 신호들(RDA_CA<0:7>, RDA_RA<0:5>)과 레플리카 클럭(RDA_CLK), 및 제 3 수신기(410_CH0~410_CH7)로부터 제공되는 제어 신호들(PHY_CHx_CA<0:7>, PHY_CHx_RA<0:5>)과 클럭(PHY_CHx_CLK) 중 하나를 선택하여 출력할 수 있다. 다수의 제 1 선택부들(440_CH0~440_CH7)은, DA 모드 신호(DA_M)가 활성화되면, 제 1 리타이밍 회로(430)로부터 제공되는 리타이밍 제어 신호들(RDA_CA<0:7>, RDA_RA<0:5>) 및 레플리카 클럭(RDA_CLK)을 선택하여 출력할 수 있다.
다수의 제 1 전달 회로들(450_CH0~450_CH7)은, 제 1 내지 제 8 채널(CH0~CH7)에 대응되는 수만큼 구비되며, 다수의 제 1 선택부들(440_CH0~440_CH7)의 출력 신호들을 TSV 영역(1144)의 대응되는 채널에 할당된 관통 전극들(TSV)로 전달할 수 있다. 다수의 제 1 전달 회로들(450_CH0~450_CH7)은, DA 모드 시에, 레플리카 클럭(RDA_CLK)에 따라 리타이밍 제어 신호들(RDA_CA<0:7>, RDA_RA<0:5>)을 TSV 영역(1144)으로 전달할 수 있다. 다수의 제 1 전달 회로들(450_CH0~450_CH7)은, 노멀 모드 시에, 클럭(PHY_CHx_CLK)에 따라 제어 신호들(PHY_CHx_CA<0:7>, PHY_CHx_RA<0:5>)을 TSV 영역(1144)으로 전달할 수 있다. 다수의 제 1 전달 회로들(450_CH0~450_CH7)은, 각각 플립플롭으로 구성될 수 있다.
다수의 제 2 선택부들(540_CH0~540_CH7)은, 제 1 내지 제 8 채널(CH0~CH7)에 대응되는 수만큼 구비되며, DA 모드 신호(DA_M)에 따라, 제 2 리타이밍 회로(530)로부터 제공되는 리타이밍 데이터(RDA_DQ<0:7>)와 레플리카 스트로브 신호(RDA_DQS), 및 제 4 수신기(510_CH0~510_CH7)로부터 제공되는 데이터(PHY_CHx_DQ<0:7>)와 스트로브 신호(PHY_CHx_DQS) 중 하나를 선택하여 출력할 수 있다. 다수의 제 2 선택부들(540_CH0~540_CH7)은, DA 모드 신호(DA_M)가 활성화되면, 제 2 리타이밍 회로(530)로부터 제공되는 리타이밍 데이터(RDA_DQ<0:7>)와 레플리카 스트로브 신호(RDA_DQS)를 선택하여 출력할 수 있다.
다수의 제 2 전달 회로들(550_CH0~550_CH7)은, 제 1 내지 제 8 채널(CH0~CH7)에 대응되는 수만큼 구비되며, 다수의 제 2 선택부들(540_CH0~540_CH7)의 출력 신호들을 TSV 영역(1144)의 대응되는 채널에 할당된 관통 전극들(TSV)로 전달할 수 있다. 다수의 제 2 전달 회로들(550_CH0~550_CH7)은, DA 모드 시에, 레플리카 스트로브 신호(RDA_DQS)에 따라 리타이밍 데이터(RDA_DQ<0:7>)를 TSV 영역(1144)으로 전달할 수 있다. 제 1 전달 회로들(450_CH0~450_CH7)은, DA 모드 시에, 리타이밍 데이터(RDA_DQ<0:7>)를 16 번 복사하여 채널 데이터(CHx_DQ<0:127>)로 전달할 수 있다. 다수의 제 2 전달 회로들(550_CH0~550_CH7)은, 노멀 모드 시에, 스트로브 신호(PHY_CHx_DQS)에 따라 데이터(PHY_CHx_DQ<0:7>)을 TSV 영역(1144)으로 전달할 수 있다. 다수의 제 2 전달 회로들(550_CH0~550_CH7)은, 각각 플립플롭으로 구성될 수 있다.
압축 회로(560)는, TSV 영역(1144)의 관통 전극들(TSV)을 통해 전달되는 채널 데이터(CHx_DQ<0:127>) 및 스트로브 신호(CHx_DQS)를 압축하여 출력 데이터(DOUT_DQ<0:7>) 및 출력 스트로브 신호(DOUT_DQS)를 생성할 수 있다. 압축 회로(560)는, 출력 데이터(DOUT_DQ<0:7>) 및 출력 스트로브 신호(DOUT_DQS)를 직접 억세스 영역(1146)의 제 1 송신기(320)로 전달할 수 있다.
도 5 는 도 4 의 제 1 리타이밍 회로(430)의 구성을 설명하기 위한 회로도 이다.
도 5 를 참조하면, 제 1 리타이밍 회로(430)는, 제 1 클럭 생성부(432), 제 1 정렬부(434) 및 제 1 레플리카부(436)를 포함할 수 있다. 참고로, 도 5 의 제 1 정렬부(434)는 제어 신호들(DA_CA<0:7>, DA_RA<0:5>) 중 하나의 비트에 대응하는 구성이며, 제 1 리타이밍 회로(430)는, 제어 신호들(DA_CA<0:7>, DA_RA<0:5>)의 각 비트에 대응하는 다수의 제 1 정렬부를 포함할 수 있다.
제 1 클럭 생성부(432)는, 제 1 DA 클럭(DA_CLK)의 라이징 에지 및 폴링 에지에 따라 제 1 라이징 클럭(CLK_R) 및 제 1 폴링 클럭(CLK_F)을 생성할 수 있다. 제 1 클럭 생성부(432)는, 제 2 DA 클럭(DA_CLKRET)의 라이징 에지 및 폴링 에지에 따라 제 2 라이징 클럭(CLKRET_R) 및 제 2 폴링 클럭(CLKRET_F)을 생성할 수 있다.
보다 자세하게, 제 1 클럭 생성부(432)는, 제 1 내지 제 4 인버터(IV1~IV4)를 포함할 수 있다. 제 1 인버터(IV1)는, 제 1 DA 클럭(DA_CLK)을 반전하여 제 1 폴링 클럭(CLK_F)을 생성하고, 제 2 인버터(IV2)는, 제 1 폴링 클럭(CLK_F)을 반전하여 제 1 라이징 클럭(CLK_R)을 출력할 수 있다. 제 3 인버터(IV3)는, 제 2 DA 클럭(DA_CLKRET)을 반전하여 제 2 폴링 클럭(CLKRET_F)을 생성하고, 제 4 인버터(IV4)는, 제 2 폴링 클럭(CLKRET_F)을 반전하여 제 2 라이징 클럭(CLKRET_R)을 출력할 수 있다.
제 1 정렬부(434)는, 제 2 라이징 클럭(CLKRET_R) 및 제 2 폴링 클럭(CLKRET_F)에 따라, 제어 신호들(DA_CA<0:7>, DA_RA<0:5>)을 래치하고, 래치된 제어 신호들에 따라 제 1 출력 노드(OUT_ND1)를 구동하여 리타이밍 제어 신호들(RDA_CA<0:7>, RDA_RA<0:5>)을 출력할 수 있다.
보다 자세하게, 제 1 정렬부(434)는, 제 1 래치(4342), 제 2 래치(4344), 제 1 드라이버(4346) 및 제 2 드라이버(4348)를 포함할 수 있다. 제 1 래치(4342)는, 제 2 라이징 클럭(CLKRET_R)에 따라 제어 신호들(DA_CA<0:7>, DA_RA<0:5>)을 래치하여 라이징 신호(CMD_R)를 출력할 수 있다. 즉, 제 1 래치(4342)는, 제 2 라이징 클럭(CLKRET_R)의 활성화 구간 동안 제어 신호들(DA_CA<0:7>, DA_RA<0:5>)을 래치하여 라이징 신호(CMD_R)를 출력할 수 있다. 제 2 래치(4344)는, 제 2 폴링 클럭(CLKRET_F)에 따라 제어 신호들(DA_CA<0:7>, DA_RA<0:5>)을 래치하여 폴링 신호(CMD_F)를 출력할 수 있다. 즉, 제 2 래치(4344)는, 제 2 폴링 클럭(CLKRET_F)의 활성화 구간 동안 제어 신호들(DA_CA<0:7>, DA_RA<0:5>)을 래치하여 폴링 신호(CMD_F)를 출력할 수 있다. 제 1 드라이버(4346)는, 제 2 폴링 클럭(CLKRET_F)에 따라 인에이블 되며, 라이징 신호(CMD_R)에 따라 제 1 출력 노드(OUT_ND1)를 드라이빙할 수 있다. 제 2 드라이버(4348)는, 제 2 라이징 클럭(CLKRET_R)에 따라 인에이블 되며, 폴링 신호(CMD_F)에 따라 제 1 출력 노드(OUT_ND1)를 드라이빙할 수 있다. 즉, 제 1 드라이버(4346)와 제 2 드라이버(4348)에 의해 구동되는 제 1 출력 노드(OUT_ND1)를 통해서 리타이밍 제어 신호들(RDA_CA<0:7>, RDA_RA<0:5>)이 출력될 수 있다.
제 1 레플리카부(436)는, 제 1 라이징 클럭(CLK_R) 및 제 1 폴링 클럭(CLK_F)에 따라, 전원 전압(VDD) 레벨 신호 및 접지 전압(VSS) 레벨 신호를 래치하고, 래치된 신호에 따라 제 2 출력 노드(OUT_ND2)를 구동하여 레플리카 클럭(RDA_CLK)을 출력할 수 있다.
보다 자세하게, 제 1 레플리카부(436)는, 제 3 래치(4362), 제 4 래치(4364), 제 3 드라이버(4366) 및 제 4 드라이버(4368)를 포함할 수 있다.
제 3 래치(4362)는, 제 1 라이징 클럭(CLK_R)에 따라 전원 전압(VDD) 레벨 신호를 래치하여 라이징 클럭 신호(VDDR)를 출력할 수 있다. 즉, 제 3 래치(4362)는, 제 1 라이징 클럭(CLK_R)의 활성화 구간 동안 전원 전압(VDD) 레벨 신호를 래치하여 라이징 클럭 신호(VDDR)를 출력할 수 있다. 제 4 래치(4364)는, 제 1 폴링 클럭(CLK_F)에 따라 접지 전압(VSS) 레벨 신호를 래치하여 폴링 클럭 신호(VSSF)를 출력할 수 있다. 즉, 제 4 래치(4364)는, 제 1 폴링 클럭(CLK_F)의 활성화 구간 동안 접지 전압(VSS) 레벨 신호를 래치하여 폴링 클럭 신호(VSSF)를 출력할 수 있다. 제 3 드라이버(4366)는, 제 1 폴링 클럭(CLK_F)에 따라 인에이블 되며, 라이징 클럭 신호(VDDR)에 따라 제 2 출력 노드(OUT_ND2)를 드라이빙할 수 있다. 제 4 드라이버(4368)는, 제 1 라이징 클럭(CLK_R)에 따라 인에이블 되며, 폴링 클럭 신호(VSSF)에 따라 제 2 출력 노드(OUT_ND2)를 드라이빙할 수 있다. 즉, 제 3 드라이버(4366)와 제 4 드라이버(4368)에 의해 구동되는 제 2 출력 노드(OUT_ND2)를 통해서 레플리카 클럭(RDA_CLK)이 출력될 수 있다.
도 6 은 도 5 의 제 1 리타이밍 회로(430)의 동작을 설명하기 위한 타이밍도 이다.
도 6 을 참조하면, 제 1 클럭 생성부(432)는, 제 2 DA 클럭(DA_CLKRET)의 라이징 에지 및 폴링 에지에 따라 제 2 라이징 클럭(CLKRET_R) 및 제 2 폴링 클럭(CLKRET_F)을 생성한다. 이 때, 제 2 DA 클럭(DA_CLKRET)은, 제 1 DA 클럭(DA_CLK)과 일정 위상차를 가지는 클럭 신호이다.
제 1 정렬부(434)의 제 1 래치(4342)는, 제 2 라이징 클럭(CLKRET_R)의 활성화 구간 동안 제어 신호(예를 들어, DA_CA<0>)를 래치하여 라이징 신호(CMD_R)로 출력한다. 제 2 래치(4344)는, 제 2 폴링 클럭(CLKRET_F)의 활성화 구간 동안 제어 신호(DA_CA<0>)를 래치하여 폴링 신호(CMD_F)로 출력한다. 제 1 드라이버(4346)는, 제 2 폴링 클럭(CLKRET_F)의 활성화 구간 동안 라이징 신호(CMD_R)를 제 1 출력 노드(OUT_ND1)로 출력하고, 제 2 드라이버(4348)는, 제 2 라이징 클럭(CLKRET_R)의 활성화 구간 동안 폴링 신호(CMD_F)를 제 1 출력 노드(OUT_ND1)로 출력할 수 있다. 제 1 출력 노드(OUT_ND1)를 통해서 리타이밍 제어 신호(예를 들어, RDA_CA<0>)가 출력될 수 있다.
한편, 제 1 레플리카부(436)는, 제 1 라이징 클럭(CLK_R) 및 제 1 폴링 클럭(CLK_F)에 따라, 전원 전압(VDD) 레벨 신호 및 접지 전압(VSS) 레벨 신호를 래치하고, 래치된 신호에 따라 제 2 출력 노드(OUT_ND2)를 구동하여 레플리카 클럭(RDA_CLK)을 출력할 수 있다. 이 때, 제 1 리타이밍 회로(430)의 제 1 레플리카부(436)는 제 1 정렬부(434)와 실질적으로 동일한 구성으로 구현된다. 따라서, 제 1 레플리카부(436)는 제 1 정렬부(434)의 리타이밍 동작에 소요된 지연 시간을 제 1 DA 클럭(DA_CLK)에 반영하여 레플리카 클럭(RDA_CLK)을 생성할 수 있다. 즉, 제 1 리플리카부(436)는, 제 1 DA 클럭(DA_CLK)을 리타이밍하여 레플리카 클럭(RDA_CLK)로 출력할 수 있다.
이 후, 다수의 제 1 전달 회로들(450_CH0~450_CH7)은, 레플리카 클럭(RDA_CLK)에 따라 리타이밍 제어 신호(RDA_CA<0>)를 래치할 수 한다.
상기와 같이, 제안 발명에서는, 리타이밍 회로를 이용하여 입력 신호들의 유효 윈도우를 확장하고, 레플리카 회로를 이용하여 입력 신호들과 클럭이 실질적으로 동일한 지연량으로 지연되도록 조절함으로써 입력 신호들의 셋업/홀드 마진(tSU/tHD)을 확보하고 입력 신호들과 클럭 간의 스큐를 제거할 수 있다.
도 7 은 도 4 의 제 2 리타이밍 회로(530)의 구성을 설명하기 위한 회로도 이다.
도 7 을 참조하면, 제 2 리타이밍 회로(530)는, 제 2 클럭 생성부(532), 제 2 정렬부(534) 및 제 2 레플리카부(536)를 포함할 수 있다. 제 2 리타이밍 회로(530)의 각 구성은, 입출력 신호를 제외하고는 제 1 리타이밍 회로(430)와 실질적으로 동일한 구성을 가지므로 상세한 설명은 생략하기로 한다.
도 8 및 도 9 는 DA 모드 시 도 4 의 베이스 다이의 동작을 설명하기 위한 구성도 이다. 도 8 은 DA 모드의 입력 동작을 보여주는 도면이고, 도 9 는 DA 모드의 출력 동작을 보여주는 도면이다.
도 8 을 참조하면, DA 모드 진입 시 DA 모드 신호(DA_M)가 활성화 된다. 직접 억세스 영역(1146)의 제 1 수신기(210)는, DA 모드 신호(DA_M)에 따라 외부 테스트 장치로부터 제 1 DA 범프(DAB1)를 통해 입력되는 제어 신호들(DA_CA<0:7>, 어드레스(DA_RA<0:5>), 제 1 DA 클럭(DA_CLK) 및 제 2 DA 클럭(DA_CLKRET)을 물리 영역(1142)으로 전달한다.
물리 영역(1142)의 제 1 리타이밍 회로(430)는, 제 1 수신기(210)로부터 전달되는 제어 신호들(DA_CA<0:7>, DA_RA<0:5>), 제 1 DA 클럭(DA_CLK) 및 제 2 DA 클럭(DA_CLKRET)를 입력받는다. 제 1 리타이밍 회로(430)는, 제 2 DA 클럭(DA_CLKRET)에 따라 제어 신호들(DA_CA<0:7>, DA_RA<0:5>)을 리타이밍하여 리타이밍 제어 신호들(RDA_CA<0:7>, RDA_RA<0:5>)을 출력하고, 제 1 DA 클럭(DA_CLK)을 리타이밍하여 레플리카 클럭(RDA_CLK)을 출력한다.
다수의 제 1 선택부들(440_CH0~440_CH7)은, DA 모드 신호(DA_M)에 따라 리타이밍 제어 신호들(RDA_CA<0:7>, RDA_RA<0:5>) 및 레플리카 클럭(RDA_CLK)을 선택하여 출력한다. 다수의 제 1 전달 회로들(450_CH0~450_CH7)은, 레플리카 클럭(RDA_CLK)에 따라 리타이밍 제어 신호들(RDA_CA<0:7>, RDA_RA<0:5>)을 TSV 영역(1144)으로 전달할 수 있다.
각 코어 다이들은, 각 채널에 할당된 관통 전극들(TSV)을 통해 전달된 제어 신호들(CHx_CA<0:7>, CHx_RA<0:5>), 클럭(CHx_CLK), 채널 데이터(CHx_DQ<0:127>) 및 스트로브 신호(CHx_DQS)을 입력받아 내부 테스트 동작을 수행할 수 있다. 각 코어 다이들은, 테스트 동작 수행 후, 테스트 결과를 관통 전극들(TSV)을 통해 베이스 다이(114)의 TSV 영역(1144)으로 전달할 수 있다.
도 9 을 참조하면, 압축 회로(560)는, TSV 영역(1144)의 관통 전극들(TSV)을 통해 전달되는 채널 데이터(CHx_DQ<0:127>) 및 스트로브 신호(CHx_DQS)를 압축하여 생성된 출력 데이터(DOUT_DQ<0:7>) 및 출력 스트로브 신호(DOUT_DQS)를 직접 억세스 영역(1146)의 제 1 송신기(320)로 전달한다. 제 1 송신기(320)는, 물리 영역(1142)으로부터 전달되는 출력 데이터(DOUT_DQ<0:7>) 및 출력 스트로브 신호(DOUT_DQS)를 제 2 DA 범프(DAB2)를 통해 외부 테스트 장치로 출력할 수 있다.
상기와 같이, 제안 발명에서는, 전송되는 커맨드/어드레스/데이터를 저장/래치 및 출력하는 리타이밍을 수행하고, 이러한 리타이밍과 실질적으로 동일한 리타이밍을 클럭/스트로브 신호에 적용한다. 이 후, 리타이밍된 클럭/스트로브 신호를 이용하여 리타이밍된 커맨드/어드레스/데이터를 전달함으로써 커맨드/어드레스/데이터와 클럭/스트로브 신호 간의 스큐가 제거될 수 있다. 따라서, 직접 억세스 영역(1146)과 물리 영역(1142) 사이에서 정확한 타이밍으로 신호를 전달할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (20)

  1. 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하고,
    상기 반도체 칩들 중 적어도 하나의 칩은,
    입력 신호들, 제 1 클럭 및 제 2 클럭을 입력받고, 상기 제 2 클럭에 따라 상기 입력 신호들을 래치하는 리타이밍 동작을 수행하여 리타이밍 신호들을 출력하고, 상기 리타이밍 동작의 지연 시간을 상기 제 1 클럭에 반영하여 레플리카 클럭을 출력하는 리타이밍 회로; 및
    상기 레플리카 클럭에 따라 상기 리타이밍 신호들을 상기 관통 전극들로 전달하는 전달 회로
    를 포함하는 적층형 메모리 장치.
  2. 제 1 항에 있어서,
    상기 칩은,
    메모리 컨트롤러와 인터페이싱하는 제 1 영역, 상기 관통 전극들과 인터페이싱하는 제 2 영역 및 외부 장치와 직접 인터페이싱하는 제 3 영역을 포함하고,
    상기 리타이밍 회로 및 상기 전달 회로는 상기 제 1 영역에 배치되어, 상기 제 3 영역으로 입력되는 상기 입력 신호들 및 상기 제 1 및 제 2 클럭을 입력받고, 상기 리타이밍 신호들을 상기 제 2 영역으로 전달하는 적층형 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 영역은 상기 메모리 컨트롤러와 인접한 제 1 엣지 영역에 배치되고, 상기 제 3 영역은 상기 제 1 엣지 영역과 반대되는 제 2 엣지 영역에 배치되고, 상기 제 2 영역은 상기 제 제 1 영역과 제 2 영역 사이에 배치되는 적층형 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 영역에는, 상기 메모리 컨트롤러와 인터페이싱하는 다수의 제 1 범프들이 배치되고,
    상기 제 3 영역에는, 상기 외부 장치와 직접 인터페이싱하는 상기 다수의 제 2 범프들-상기 제 1 범프들 보다 크기가 큼-이 배치되는 적층형 메모리 장치.
  5. 제 2 항에 있어서,
    상기 반도체 칩들은 각각 적어도 하나 이상의 채널을 포함하며, 상기 제 1 영역에는, 상기 각 채널에 대응되는 채널 인터페이스 영역이 배치되는 적층형 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 영역에는,
    상기 제 2 영역의 상기 다수의 관통 전극들로부터 전달되는 채널 데이터를 압축하여 생성된 출력 데이터를 제 3 영역으로 전달하는 압축 회로
    가 더 배치되는 적층형 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 3 영역에는,
    상기 외부 장치로부터 입력되는 상기 입력 신호들 및 상기 제 1 및 제 2 클럭을 상기 리타이밍 회로로 전달하는 수신기; 및
    상기 압축 회로로부터 전달되는 상기 출력 데이터를 다수의 범프들을 통해 외부로 출력하는 송신기
    가 배치되는 적층형 메모리 장치.
  8. 제 1 항에 있어서,
    상기 리타이밍 회로는,
    상기 제 1 클럭의 라이징 에지 및 폴링 에지에 따라 제 1 라이징 클럭 및 제 1 폴링 클럭을 생성하고, 상기 제 2 클럭의 라이징 에지 및 폴링 에지에 따라 제 2 라이징 클럭 및 제 2 폴링 클럭을 생성하는 클럭 생성부;
    상기 제 2 라이징 클럭 및 상기 제 2 폴링 클럭에 따라, 상기 입력 신호들을 래치하고, 래치된 입력 신호들에 따라 제 1 출력 노드를 구동하여 상기 리타이밍 신호들을 출력하는 정렬부; 및
    상기 제 1 라이징 클럭 및 상기 제 1 폴링 클럭에 따라, 전원 전압 레벨 신호 및 접지 전압 레벨 신호를 래치하고, 래치된 신호에 따라 제 2 출력 노드를 구동하여 상기 레플리카 클럭을 출력하는 레플리카부
    를 포함하는 적층형 메모리 장치.
  9. 제 8 항에 있어서,
    상기 정렬부는,
    상기 제 2 라이징 클럭에 따라 상기 입력 신호들을 래치하여 라이징 신호들을 출력하는 제 1 래치;
    상기 제 2 폴링 클럭에 따라 상기 입력 신호들을 래치하여 폴링 신호들을 출력하는 제 2 래치;
    상기 제 2 폴링 클럭에 따라 인에이블 되며, 상기 라이징 신호들에 따라 상기 제 1 출력 노드를 드라이빙하는 제 1 드라이버; 및
    상기 제 2 라이징 클럭에 따라 인에이블 되며, 상기 폴링 신호들에 따라 상기 제 1 출력 노드를 드라이빙하는 제 2 드라이버
    를 포함하는 적층형 메모리 장치.
  10. 제 8 항에 있어서,
    상기 레플리카부는,
    상기 제 1 라이징 클럭에 따라 상기 전원 전압 레벨 신호를 래치하여 라이징 클럭 신호를 출력하는 제 3 래치;
    상기 제 1 폴링 클럭에 따라 상기 접지 전압 레벨 신호를 래치하여 폴링 클럭 신호를 출력하는 제 4 래치;
    상기 제 1 폴링 클럭에 따라 인에이블 되며, 상기 라이징 클럭 신호에 따라 상기 제 2 출력 노드를 드라이빙하는 제 3 드라이버; 및
    상기 제 1 라이징 클럭에 따라 인에이블 되며, 상기 폴링 클럭 신호에 따라 상기 제 2 출력 노드를 드라이빙하는 제 4 드라이버
    를 포함하는 적층형 메모리 장치.
  11. 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하는 적층형 메모리 장치; 및
    상기 반도체 칩 각각과 데이터를 송수신하는 인터페이스를 포함하는 메모리 컨트롤러를 포함하고,
    상기 반도체 칩들 중 적어도 하나의 칩은,
    입력 신호들 및 제 1 및 제 2 클럭을 입력받고, 상기 제 2 클럭에 따라 상기 입력 신호들을 래치하는 리타이밍 동작을 수행하여 리타이밍 신호들을 출력하고, 상기 리타이밍 동작의 지연 시간을 상기 제 1 클럭에 반영하여 레플리카 클럭을 출력하는 리타이밍 회로; 및
    상기 레플리카 클럭에 따라 상기 리타이밍 신호들을 상기 관통 전극들로 전달하는 전달 회로
    를 포함하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 칩은,
    상기 메모리 컨트롤러와 인터페이싱하는 제 1 영역, 상기 관통 전극들과 인터페이싱하는 제 2 영역 및 외부 장치와 직접 인터페이싱하는 제 3 영역을 포함하고,
    상기 리타이밍 회로 및 상기 전달 회로는 상기 제 1 영역에 배치되어, 상기 제 3 영역으로 입력되는 상기 입력 신호들 및 상기 제 1 및 제 2 클럭을 입력받고, 상기 리타이밍 신호들을 상기 제 2 영역으로 전달하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 반도체 칩의 상기 제 1 영역과 상기 메모리 컨트롤러의 상기 인터페이스를 연결하는 인터포저
    를 더 포함하는 메모리 시스템.
  14. 제 12 항에 있어서,
    상기 반도체 칩들은 각각 적어도 하나 이상의 채널을 포함하며, 상기 제 1 영역에는,
    상기 제 2 영역의 상기 다수의 관통 전극들로부터 전달되는 채널 데이터를 압축하여 생성된 출력 데이터를 제 3 영역으로 전달하는 압축 회로
    가 더 배치되는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 제 3 영역에는,
    상기 외부 장치로부터 입력되는 상기 입력 신호들 및 상기 제 1 및 제 2 클럭을 상기 리타이밍 회로로 전달하는 수신기; 및
    상기 압축 회로로부터 전달되는 상기 출력 데이터를 다수의 범프들을 통해 외부로 출력하는 송신기
    가 배치되는 메모리 시스템.
  16. 제 11 항에 있어서,
    상기 리타이밍 회로는,
    상기 제 1 클럭의 라이징 에지 및 폴링 에지에 따라 제 1 라이징 클럭 및 제 1 폴링 클럭을 생성하고, 상기 제 2 클럭의 라이징 에지 및 폴링 에지에 따라 제 2 라이징 클럭 및 제 2 폴링 클럭을 생성하는 클럭 생성부;
    상기 제 2 라이징 클럭 및 상기 제 2 폴링 클럭에 따라, 상기 입력 신호들을 래치하고, 래치된 입력 신호들에 따라 제 1 출력 노드를 구동하여 상기 리타이밍 신호들을 출력하는 정렬부; 및
    상기 제 1 라이징 클럭 및 상기 제 1 폴링 클럭에 따라, 전원 전압 레벨 신호 및 접지 전압 레벨 신호를 래치하고, 래치된 신호에 따라 제 2 출력 노드를 구동하여 상기 레플리카 클럭을 출력하는 레플리카부
    를 포함하는 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 정렬부는,
    상기 제 2 라이징 클럭에 따라 상기 입력 신호들을 래치하여 라이징 신호들을 출력하는 제 1 래치;
    상기 제 2 폴링 클럭에 따라 상기 입력 신호들을 래치하여 폴링 신호들을 출력하는 제 2 래치;
    상기 제 2 폴링 클럭에 따라 인에이블 되며, 상기 라이징 신호들에 따라 상기 제 1 출력 노드를 드라이빙하는 제 1 드라이버; 및
    상기 제 2 라이징 클럭에 따라 인에이블 되며, 상기 폴링 신호들에 따라 상기 제 1 출력 노드를 드라이빙하는 제 2 드라이버
    를 포함하는 메모리 시스템.
  18. 제 16 항에 있어서,
    상기 레플리카부는,
    상기 제 1 라이징 클럭에 따라 상기 전원 전압 레벨 신호를 래치하여 라이징 클럭 신호를 출력하는 제 3 래치;
    상기 제 1 폴링 클럭에 따라 상기 접지 전압 레벨 신호를 래치하여 폴링 클럭 신호를 출력하는 제 4 래치;
    상기 제 1 폴링 클럭에 따라 인에이블 되며, 상기 라이징 클럭 신호에 따라 상기 제 2 출력 노드를 드라이빙하는 제 3 드라이버; 및
    상기 제 1 라이징 클럭에 따라 인에이블 되며, 상기 폴링 클럭 신호에 따라 상기 제 2 출력 노드를 드라이빙하는 제 4 드라이버
    를 포함하는 메모리 시스템.
  19. 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하는 적층형 메모리 장치에 있어서,
    상기 반도체 칩들 중 적어도 하나의 칩이 입력 신호들, 제 1 클럭 및 제 2 클럭을 입력받는 단계;
    상기 제 2 클럭에 따라 상기 입력 신호들을 래치하는 리타이밍 동작을 수행하여 리타이밍 신호들을 출력하는 단계;
    상기 리타이밍 동작의 지연 시간을 상기 제 1 클럭에 반영하여 레플리카 클럭을 출력하는 단계; 및
    상기 레플리카 클럭에 따라 상기 리타이밍 신호들을 상기 관통 전극들로 전달하는 단계
    를 포함하는 적층형 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 칩은,
    메모리 컨트롤러와 인터페이싱하는 제 1 영역, 상기 관통 전극들과 인터페이싱하는 제 2 영역 및 외부 장치와 직접 인터페이싱하는 제 3 영역을 포함하고,
    상기 입력 신호들, 제 1 클럭 및 제 2 클럭은 상기 제 3 영역으로 입력되고,
    상기 리타이밍 동작은 상기 제 1 영역에서 수행되는 적층형 메모리 장치의 동작 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049584B2 (en) * 2019-01-15 2021-06-29 Samsung Electronics Co., Ltd. Integrated circuit memory devices having buffer dies and test interface circuits therein that support testing and methods of testing same
KR20210096871A (ko) * 2020-01-29 2021-08-06 에스케이하이닉스 주식회사 마이크로 범프를 구비한 반도체 장치 및 그의 테스트 방법
CN114115439A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
CN114115441B (zh) 2020-08-26 2024-05-17 长鑫存储技术有限公司 存储器
CN114115437B (zh) 2020-08-26 2023-09-26 长鑫存储技术有限公司 存储器
CN114115440B (zh) 2020-08-26 2023-09-12 长鑫存储技术有限公司 存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160084100A (ko) * 2015-01-05 2016-07-13 에스케이하이닉스 주식회사 적층 메모리 장치 및 시스템

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE504369C2 (sv) * 1995-05-02 1997-01-20 Ericsson Telefon Ab L M Fördröjningsanpassad klock- och datagenerator
KR100438778B1 (ko) * 2001-11-07 2004-07-05 삼성전자주식회사 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법
KR100533965B1 (ko) 2003-04-30 2005-12-07 주식회사 하이닉스반도체 Ｄｑｓ 신호의 리플현상으로 인하여 오동작을 방지할 수있는 동기식 메모리 장치
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
KR20090045495A (ko) 2007-11-02 2009-05-08 주식회사 하이닉스반도체 클럭 조절회로 및 이를 포함하는 데이터 정렬회로
US7872937B2 (en) * 2008-03-31 2011-01-18 Globalfoundries Inc. Data driver circuit for a dynamic random access memory (DRAM) controller or the like and method therefor
WO2011001785A1 (ja) * 2009-07-01 2011-01-06 株式会社日立製作所 半導体記憶回路
KR20110112707A (ko) * 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
JP2012008881A (ja) * 2010-06-25 2012-01-12 Elpida Memory Inc メモリシステム及びその制御方法
KR101179462B1 (ko) * 2010-11-30 2012-09-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템
KR101857677B1 (ko) * 2011-07-21 2018-05-14 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 신호 전달 방법
JP2013065372A (ja) * 2011-09-16 2013-04-11 Elpida Memory Inc 半導体装置およびそれを利用した情報処理システム
JP2013105512A (ja) * 2011-11-15 2013-05-30 Elpida Memory Inc 半導体装置
US8750018B2 (en) * 2012-06-04 2014-06-10 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory
KR102084553B1 (ko) * 2013-01-03 2020-03-04 삼성전자주식회사 메모리 시스템
KR102047938B1 (ko) * 2013-05-28 2019-11-22 에스케이하이닉스 주식회사 메모리 칩 및 이를 포함하는 반도체 패키지
KR102124966B1 (ko) * 2013-08-30 2020-06-22 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작방법
KR20160029386A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 적층형 반도체 장치
KR20170060205A (ko) * 2015-11-23 2017-06-01 에스케이하이닉스 주식회사 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템
KR20180089239A (ko) * 2017-01-31 2018-08-08 에스케이하이닉스 주식회사 집적회로
US10749717B2 (en) * 2017-06-29 2020-08-18 Analog Devices, Inc. Demodulator for pulse-width modulated clock signals
KR20210081036A (ko) * 2019-12-23 2021-07-01 에스케이하이닉스 주식회사 적층형 반도체 장치 및 반도체 시스템
KR20210081753A (ko) * 2019-12-24 2021-07-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 테스트 방법
KR20230007757A (ko) * 2021-07-06 2023-01-13 에스케이하이닉스 주식회사 적층형 메모리 장치 및 이의 테스트 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160084100A (ko) * 2015-01-05 2016-07-13 에스케이하이닉스 주식회사 적층 메모리 장치 및 시스템

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