CN103456341A - 用于电阻型存储器的感测放大器电路 - Google Patents

用于电阻型存储器的感测放大器电路 Download PDF

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Abstract

示范性实施例包括一种电阻型存储器电流感测放大器电路，包括：差分输出端子、第一和第二输入端子、预充电晶体管和直接耦合到预充电晶体管的电流调制晶体管。在电流感测放大器电路操作的“就绪”或者“预充电”阶段期间，预充电结构提供了高峰值电流对位线和参考线充电。电流调制晶体管被配置成至少在“置位”或者“放大”阶段期间操作于饱和区模式。在“置位”或者“放大”阶段期间，电流调制晶体管连续地平均位线电流和参考线电流，从而提高了电路的抗噪声性。在操作的“go”或者“锁存”阶段期间，逻辑值“0”或者“1”被基于锁存电路的正反馈锁存在差分输出端子。

Description

用于电阻型存储器的感测放大器电路
技术领域
本发明构思涉及用于电阻型存储器电路的感测放大器，并具体涉及电流感测放大器。
背景技术
电阻型存储器包含新一代非易失存储器，并被预期在市场上变得更为流行。例如，电阻型存储器可以包括自旋转移扭矩（spin transfer torque，STT）磁阻随机存取存储器（magnetoresistive random-access memory，MRAM）、(非STT种类)MRAM、忆阻器RAM、ReRAM、CBRAM，等等。
图1A是根据现有技术的感测放大器的电路图。参考图1A，锁存电路由MOS晶体管M1、M2、M3和M4构成。MOS晶体管M5和M6分别对应于读电流源IR1和参考电流源IR2。感测放大器由MOS晶体管M7和M8构成。读电路15的操作包括：（a）预充电模式，（b）放大模式，和（c）锁存+重写模式。下面参考图1B到图1D描述这些模式。在初始状态中，来自开关控制器的控制信号Φ1、Φ2和Φ3被置于低（“L”）状态。
根据现有技术，图1B到图1D是图1A的电路图的和不同操作阶段相关联的等效电路图。
图1B示出了预充电模式中的等效电路。控制信号Φ2被置于高（“H”）状态以便开始对读电流路径预充电。预充电电流从预充电晶体管M5和M6（PMOS晶体管）通过起到锁存电路的一部分作用的交叉耦合晶体管M3和M4（NMOS晶体管）以及图1A的钳位晶体管M11和M12（NMOS晶体管）流动到MRAM单元13和参考单元13’。在预充电模式和稳定状态中，读数据Out和/Out被预充电晶体管M5和M6和均衡晶体管Meq（PMOS晶体管）置于接近电源电压VSS的电压。因此，晶体管M1和M2处于截止状态，并且包括晶体管M1到M4的锁存电路不操作。
图1C示出了放大模式中的等效电路。控制信号Φ1被置于“H”，并且晶体管M5、M6和Meq被截止。数据Out和/Out从电源电压VDD降低了晶体管M1和M2的阈值电压，通过包括MOS晶体管M1到M4的锁存电路的正反馈放大，并且数据Out和/Out被确定。此时，读电流路径和锁存电路的驱动电流路径相同，并且控制信号Φ1达到“H”，以使操作被从预充电模式连续地转换到放大模式。尽管在放大模式期间存在于整个电路中，但是在图1C中未示出钳位晶体管M11和M12。
图1D示出了在锁存+重写模式中的等效电路。如图1D中所示，当输出Out和/Out之间的电压差足够大时，控制信号Φ3被置于“H”以便导通提升晶体管M7和Ｍ8，并且包括晶体管Ｍ1到Ｍ4的锁存电路的放大被加速。当来自锁存电路的输出，即数据Out和/Out被确定时，执行重写。
当电源电压随着时间降低时，在电阻型存储器中使用的常规感测放大器技术可能遇到问题。因为随着时间推移，存储器单元的大小减小并且存储器件的密度增大，用来给存储器单元和相关联的控制逻辑供应电力的电源电压也降低了。然而，过去存储器电路的电源电压可能曾为例如5伏（V）或者3.3V，但是今天电源电压可能供应大约1.2V或者1.3V的电压。这样的低电源电压在常规感测放大器电路中可能导致电压余量（voltage headroom）问题，因为晶体管的饱和电压可能不和电源电压成比例地缩小。
当太多的晶体管被以堆叠结构配置时，加剧了与感测放大器内的可用电压余量相关联的问题，这可能在一个或多个晶体管中导致不期望的操作。例如，在感测放大器的某些阶段中如果晶体管操作于饱和区模式则晶体管将更有效，但是实际上晶体管可能操作于三极管或者线性区模式，从而在感测放大器操作中导致不利。
当试图发展与电阻型存储器相关联的感测放大器技术时，存在其他独特的挑战。例如，在MRAM型存储器单元中，当试图感测“1”还是“0”被存储在存储器单元中时，如果感测放大器导致过量电流流过MRAM存储器单元，则可能发生破坏性读或者“读干扰”问题。换句话说，存储器单元的值可能被意外地从“1”切换到“0”，或者从“0”切换到“1”。
避免读干扰问题的一个方法是使感测放大器减小读电流。但是，这种方法的意料之外的副作用可能包括更慢的响应时间、输出信号电平的降低、数据读取速率的降低，以及对有害电磁噪声和其他扰动的更高敏感性。这种性能退化是不期望的。而且，这种电磁噪声自身对于存储在单元中的数据或者感测放大器输出信号可能是破坏性的。
人们将期望提供一种用于电阻型存储器的提供快速响应时间、强大的抗噪声性、较低的电压操作、较大的电压余量和更少的感测误差的电流感测放大器电路。
发明内容
根据本发明构思的一个实施例，一种电阻型存储器电流感测放大器电路包括：第一差分输出端子，被配置成输出第一输出信号；第二差分输出端子，被配置成输出和第一输出信号相反的第二输出信号；耦合到和电阻型存储器单元相关联的位线的第一输入端子；耦合到和参考存储器单元相关联的参考线的第二输入端子；耦合到电源和第一差分输出端子的第一预充电晶体管，第一预充电晶体管被配置成对和存储器单元相关联的位线预充电；耦合到电源和第二差分输出端子的第二预充电晶体管，第二预充电晶体管被配置成对和参考存储器单元相关联的参考线预充电；直接耦合到第一差分输出端子和第一预充电晶体管的第一电流调制晶体管，第一电流调制晶体管被配置成在电流感测放大器电路的至少放大阶段期间操作于饱和区模式；和，直接耦合到第二差分输出端子和第二预充电晶体管的第二电流调制晶体管，第二电流调制晶体管被配置成在电流感测放大器电路的至少放大阶段期间操作于饱和区模式。
根据另一示范性实施例，一种方法包括：在电流感测放大器电路的预充电阶段中，由第一预充电晶体管和第二预充电晶体管分别对位线和参考线预充电；在电流感测放大器电路的放大阶段中，连续平均分别与位线和参考线相关联的位线电流和参考线电流；并且，在电流感测放大器电路的锁存阶段中，由锁存电路使用锁存电路的正反馈，把逻辑值“0”或者逻辑值“1”分别锁存在第一差分输出端子或者第二差分输出端子。
根据又一示范性实施例，提供了一种存储器件，包括：多条字线；被排列成与字线交叉的多条位线；多个存储器块，每一存储器块包括排列在字线和位线之间的交叉部位处的电阻型存储器单元；多个电流感测放大器电路，每一电流感测放大器电路与存储器块其中之一的对应位线相关联；和，耦合到多个电流感测放大器的电流镜电路。
从下面结合附图对示范性实施例的详细描述，本发明的前述和其他特征与益处将变得更为明显。
附图说明
图1A是根据现有技术的感测放大器的电路图。
图1B至图1D是根据现有技术的图1A的电路图的与操作的不同阶段相关联的等效电路图。
图2是根据本发明构思的实施例的包括电流感测放大器电路的存储器件的示范性框图。
图3A和图3B是可以被包括在图2的存储器件的存储器阵列中的示范性STT MRAM存储器单元的示意图。
图4是根据本发明构思的一个实施例的与图2的存储器件的存储器单元相关联的图2的电流感测放大器的示范性电路图。
图5是图4的电流感测放大器电路的与操作的“就绪”或者“预充电”阶段相关联的示范性等效电路图。
图6是图4的电流感测放大器电路的与操作的“置位”或者“放大”阶段相关联的示范性等效电路图。
图7是图4的电流感测放大器电路的与操作的“执行（go）”或者“锁存”阶段相关联的示范性等效电路图。
图8是示出了根据本发明构思的某些实施例的当存储器单元电阻被预先设置为高时与图4的感测放大器电路的不同阶段相关联的波形的示范性波形图。
图9是示出了根据本发明构思的某些实施例的当存储器单元电阻被预先设置为低时与图4的感测放大器电路的不同阶段相关联的波形的示范性波形图。
图10是示出了根据本发明构思的某些实施例的使用电流感测放大器电路感测电阻型存储器中的数据的技术的流程图。
图11是根据本发明构思的另一个实施例的图2的电流感测放大器的与电流镜相关联的示范性电路图。
图12是根据本发明构思的又一个实施例的包括自锁存逻辑的电流感测放大器的示范性电路图。
图13A是根据本发明构思的再一个实施例的电流感测放大器的示范性电路图。
图13B是示出根据本发明构思的某些实施例的当存储器单元电阻被预先设置为高时和图13A的感测放大器电路的不同阶段相关联的波形的示范性波形图。
图13C是示出根据本发明构思的某些实施例的当存储器单元电阻被预先设置为低时和图13A的感测放大器电路的不同阶段相关联的波形的示范性波形图。
图14A是根据本发明构思的另一个实施例的以边缘-参考单元排列或图案中存储器单元阵列和相关联的存储器组的布局的示例图。
图14B是根据本发明构思的另一个实施例的以字-参考单元排列或图案中存储器单元阵列和相关联的存储器组的布局的示例图。
图15是示意性地示出根据本发明构思的实施例电阻存储器件的各种应用的框图。
图16是根据本发明构思的实施例的包括电阻存储器件的计算系统的框图。
图17是示意性地示出根据本发明构思的实施例的包括电阻存储器件的计算系统的框图。
图18是示意性地示出根据本发明构思的实施例的快闪存储器被使用电阻存储器的存储级存储器代替的存储器系统的框图。
图19是示意性地示出根据本发明构思的实施例的同步DRAM被使用电阻存储器的存储级存储器代替的存储器系统的框图。
图20是示意性地示出根据本发明构思的实施例的同步DRAM和快闪存储器被使用电阻存储器的存储级存储器代替的存储器系统的框图。
具体实施例
现在将详细参考本发明的实施例，其示例在附图中被示出。在下面的详细描述中，为了使能对本发明的透彻理解，给出了许多具体细节。但是，应该理解，本领域技术人员无需这些具体细节就可以实践本发明。在其他的实例中，公知的方法、过程、部件、电路和网络未被详细地描述，以便不会非必要地模糊实施例的方面
将会理解，尽管这里可能使用术语第一、第二等来描述各种元件，但是这些元件不应被这些术语限制。这些术语只被用来将一个元件与另一个加以区分。例如，第一电路可以被称为第二电路，并且类似地，第二电路可以被称为第一电路而不偏离本发明的范围。
这里使用的术语仅仅是为了描述特定实施例，并非旨在限制本发明。如在本发明的说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“该”预期也包括复数形式，除非上下文清楚地另有指示。还将会理解，这里所使用的术语“和/或”指示并包括相关联的被列出项目中的一个或多个的任意和所有可能的组合。还将会理解，术语“包含”当在本说明书中被使用时，规定了所陈述的特征、部分、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他的特征、部分、步骤、操作、元件、部件和/或其组的存在或者添加。附图的部件和特征不一定按比例绘制。
图2是根据本发明构思的实施例的包括电流感测放大器电路150的存储器件105的示范性框图。参考图2，存储器件105包括存储器单元阵列110、数据I/O电路170、地址解码器180和控制逻辑190。根据本发明构思的实施例，数据I/O电路170可以包括用于感测或者读存储在存储器单元阵列110中的位信息的电流感测放大器电路150。
参考图2，存储器单元阵列110可以具有多个存储器单元MC30，其每一个均存储一个或多个数据位。存储器单元MC可以被连接到多条字线WL、多条源极线SL和多条位线BL。位线BL可以被排列成与字线WL交叉。此外，存储器单元中的一些可以是参考存储器单元70，这将在下面进一步描述。参考存储器单元70可以被连接到多条参考线RL。
存储器单元可以被排列在字线和位线之间的交叉点（未示出）。存储器单元30可以被分组为存储器块，例如块120和130。例如，对于1Mb的存储器块，一千（1000）条字线和一千（1000）条位线可以与存储器块相关联。因此，与这样的块相关联的每一条位线将具有一千（1000）个与其相关联的存储器单元。但是，将会理解，任意适当数量的字线、位线和/或存储器单元可以与每一个块相关联。电流感测放大器电路150可以包括多个电流感测放大器电路（例如160和165）。每一电流感测放大器电路分别与存储器块（例如120和130）之一的对应位线相关联。换句话说，每一位线BL具有与其相关联的对应电流感测放大器（例如160、165）。
地址解码器180可以通过字线WL和源极线SL连接到存储器单元阵列110。地址解码器180可以响应于控制逻辑190的控制操作。地址解码器180可以解码输入地址以选择字线WL和源极线SL。地址解码器180可以从控制逻辑190接收电力（例如电压或者电流），以便将其提供给被选择或者未被选择的字线。
数据输入/输出电路170可以通过位线BL连接到存储器单元阵列110。更具体地，电流感测放大器（例如160和165）中的每一个可以被耦合到存储器块（例如120和130）之一的对应位线。数据输入/输出电路170响应于控制逻辑190的控制操作。数据输入/输出电路170可以响应于来自地址解码器180的位线选择信号（未示出）选择位线。数据输入/输出电路170可以从控制逻辑190接收电力（例如电压或者电流），以便将其提供给被选择的位线。
控制逻辑190可以被配置成控制存储器件105的总体操作。可以给控制逻辑190供应外部电力和/或控制信号。控制逻辑190可以使用外部电力产生内部操作所需的电力。控制逻辑190可以响应于控制信号，控制读、写和/或擦除操作。
图3A和图3B是在图2的存储器件105的存储器单元阵列110中所包括的示范性STT MRAM存储器单元30的示意图。
在某些实施例中，存储器单元阵列110包括多个自旋转移扭矩（STT）磁阻随机存取存储器（MRAM）存储器单元。但是，将会理解这里所描述的发明构思适用于其他类型的电阻存储器，例如（非STT类型的）MRAM、忆阻器RAM、ReRAM、CBRAM，等等。
图3A示出了共同形成STT-MRAM单元30的磁隧道结（magnetic tunneljunction，MTJ）10和相关联的选择晶体管20，其中磁隧道结10形成STT-MRAM型存储器单元中的可变电阻器。MTJ10包括参考层或者钉压层12、自由层16和设置在参考层12和自由层16之间的隧道层14。由于相对于PMOS晶体管，NMOS晶体管固有地较高的电流驱动、较低的阈值电压和较小的面积所致，晶体管20常为NMOS晶体管。用来在MRAM30中写“1”的电流可以不同于用来写“0”的电流。晶体管20的栅极到源极电压的不对称性导致了在这两种写条件期间电流流动方向的不对称性。
在下面的描述中，当MRAM单元的相关联的MTJ的自由层和参考层处于平行（parallel，P）状态中，即MTJ表现出低电阻时，MRAM单元被定义为处于逻辑“0”状态。相反，当MRAM单元的相关联的MTJ的自由层和参考层处于反平行（anti-parallel，AP）状态中，即MTJ表现出高电阻时，MRAM单元被定义为处于逻辑“1”状态。将会理解，在其他的实施例中，当在AP状态中时，MRAM单元可以被定义为处于逻辑“0”状态，并且当在P状态中时，被定义为处于逻辑“1”状态。此外，在下面假设MTJ10的参考层面向其相关联的选择晶体管，如图3A中所示。
因此，根据上面所讨论的，沿着箭头35的方向（即向上方向）流动的电流或者（i）导致从P状态切换到AP状态因而写“1”，或者(ii)稳定相关联的MTJ的先前建立的AP状态。同样地，沿着箭头40的方向（即向下方向）流动的电流或者（i）导致从AP状态切换到P状态因而写“0”，或者(ii)稳定相关联的MTJ的先前建立的P状态。但是要理解，在其他的实施例中，这个取向可以被颠倒，以使MTJ的自由层面向其相关联的选择晶体管。在这样的实施例中（未示出），沿着箭头35的方向流动的电流或者（i）导致从AP状态切换到P状态，或者(ii)稳定相关联的MTJ的先前建立的P状态。同样地，在这样的实施例中，沿着箭头40的方向流动的电流或者（i）导致从P状态切换到AP状态，或者(ii)稳定先前建立的AP状态。
图3B是图3A的MRAM30的示意性表示，其中，MTJ10被示出为其电阻依据存储于其中的数据变化的存储元件。当电流沿着箭头35流动时，MTJ10将其状态（i）从P改变到AP，和/或当电流沿着箭头40流动时，（ii）从AP改变到P。
把MTJ10从AP状态切换到P状态或者从P状态切换到AP状态所需的电压必须超过临界值Vc。和这个电压对应的电流被称为临界电流或者切换电流Ic。在正常操作模式下，为了从P状态（即低阻状态）转换到AP状态（即高阻状态），施加Vc的正电压，以使至少切换电流Ic的电流电平流过存储器单元。一旦处于AP状态中，则去除所施加的电压不影响MTJ10的状态。同样地，在正常操作模式下，为了从AP状态转换到P状态，施加Vc的负电压，以使至少切换电流Ic的电流电平流过存储器单元。一旦处于P状态中，则去除所施加的电压不影响MTJ10的状态。
换句话说，MTJ10可以被从反平行状态（即高阻状态或者逻辑“1”状态）切换到平行状态，以便存储“0”（即电阻状态或者逻辑“0”状态）。假设MTJ10起初处于逻辑“1”或者AP状态，为了存储“0”，在正常操作模式下，使至少和临界电流Ic一样大或者更大的电流沿箭头40的方向流过晶体管20。为了实现它，晶体管20的源极结点（SL或者源极线）被通过电阻路径（未示出）耦合到地电势，正电压被施加到晶体管20的栅极结点（WL或者字线），并且正电压被施加于晶体管20的漏极结点（BL或者位线）。
如上面所提到的那样，MTJ10也能够被从平行状态切换到反平行状态，以便存储“1”。假设MTJ10起初处于逻辑“0”或者P状态，为了存储“1”，在正常操作模式下，使至少和临界电流Ic一样大或者更大的电流沿箭头35的方向流过晶体管20。为了实现它，结点SL被通过电阻路径（未示出）供应正电压，结点WL被供应正电压，并且结点BL被被通过电阻路径（未示出）耦合到地电势。
图4是根据本发明构思的一个实施例的、和图2的存储器件105的存储器单元（例如30）相关联的图2的电流感测放大器160的示范性电路图。将会理解，虽然示出了单个存储器单元30，但是任意适当数量的存储器单元能够被耦合到电流感测放大器160或者以其他方式与电流感测放大器160相关联。
本发明构思的实施例包括用于电阻型存储器的电流感测放大器电路，其提供快速响应时间、强大的抗噪声性、低电压操作、更大的电压余量，以及更少的感测误差。
电流感测放大器电路160包括被配置成输出第一输出信号的第一差分输出端子Out+和被配置成输出和第一输出信号相反的第二输出信号的第二差分输出端子Out-。依据存储在存储器单元30中的位数据，输出信号对应于逻辑值“0”或者逻辑值“1”。
第一输入端子In+被耦合到和电阻型存储器单元30相关联的位线BL。第二输入端子In-被耦合到和参考存储器单元70相关联的参考线RL。参考存储器单元70在结构上类似于存储器单元30，但是在确定存储器单元30存储逻辑值“0”（例如，当RBIT等于RL时）还是逻辑值“1”（例如，当RBIT等于RH时）时被用作参考。例如，参考存储器单元70可以包括电阻器50（RREF）和相关联的选择晶体管60。存储器单元30的选择晶体管20的栅极端子被耦合到对应的字线WL。参考存储器单元70的选择晶体管60的栅极端子被耦合到电源（例如VDD）或者对应的字线WL。
电阻器50（RREF）可以被设计成具有一定电阻。例如，电阻器50（RREF）可以具有RBIT电阻器的高阻RH和低阻RL之间的中间电阻。在一个示范性实施例中，RREF电阻器具有2/(1/RH+1/RL)的电阻。在RREF电阻器被设计成具有2/(1/RH+1/RL)的电阻的情况下，由电压产生器325产生的电压VB等于或者大致等于由电压产生器330产生的电压VR。
在另一示范性实施例中，RREF电阻器具有RH或RL的电阻。在RREF电阻器被配置成具有RH电阻的情况下，参考线电流IREF340可以被电压产生器330产生的电压VR调制或者以其他方式调整，电压VR被施加到电流调制晶体管N2的栅极端子。同时，位线电流IBIT335可以被电压产生器325产生的电压VB调制或者以其他方式调整，电压VB被施加到电流调制晶体管N1的栅极端子。在这个实施例中，VR大于VB。
在RREF电阻器被配置成具有RL电阻的情况下，参考线电流IREF340可以被电压产生器330产生的电压VR调制或者以其他方式调整，电压VR被施加到电流调制晶体管N2的栅极端子。同时，位线电流IBIT335可以被电压产生器325产生的电压VB调制或者以其他方式调整，电压VB被施加到电流调制晶体管N1的栅极端子。在这个实施例中，VB大于VR。
为了帮助说明电流感测放大器160的操作，将假设RREF电阻器具有2/(1/RH+1/RL)的电阻，并且也将假设电压VB等于或者大致等于电压VR。
由于存储器单元电路和相关联的导线所致，在位线BL和源极线SL之间存在位线电容器CBIT315。类似地，在参考线RL和地电平电压之间存在参考线电容器CREF320。如下面进一步详细地描述的那样，位线电容器315和参考线电容器320在电流感测放大器160的预充电阶段期间被预充电。开关305和310被配置成把电流感测放大器160连接到存储器单元阵列110的存储器单元，或者将电流感测放大器160从存储器单元阵列110的存储器单元断开连接。
电流感测放大器操作于三个基本阶段：A）“就绪”或者“预充电”阶段，B）“置位”或者“放大”阶段，和C）“执行（go）”或者“锁存”阶段。下面将进一步详细地讨论各种操作电压。
电流感测放大器电路包括耦合到电源（例如VDD）并耦合到第一差分输出端子Out+的第一预充电晶体管P1。第一预充电晶体管P1被配置成对和电阻型存储器单元30相关联的位线BL预充电。电流感测放大器电路也包括耦合到电源VDD并耦合到第二差分输出端子Out-的第二预充电晶体管P2。第二预充电晶体管P2被配置成对与参考存储器单元70相关联的参考线RL预充电。
在操作的“就绪”或者“预充电”阶段期间，预充电晶体管P1和P2均在其栅极接收预充电控制信号S1。预充电控制信号S1可以由（图2的）控制逻辑190产生。预充电晶体管P1响应于预充电控制信号S1，在电流感测放大器电路的“就绪”或者“预充电”阶段期间，对和存储器单元30相关联的位线BL及位线电容器315预充电。类似地，预充电晶体管P2接收预充电控制信号S1，并响应于预充电控制信号S1，在电流感测放大器电路的“就绪”或者“预充电”阶段期间，对和参考存储器单元70相关联的参考线及参考线电容器320预充电。
由预充电晶体管产生的电流IBIT335和IREF340提供了高峰值电流，由于位于预充电晶体管P1和位线电容器315之间以及位于预充电晶体管P2和参考线电容器320之间的有限的部件，所述高峰值电流迅速地将位线电容器315和参考线电容器320预充电。换句话说，如下面进一步说明的那样，由预充电晶体管产生的电流不流过电流感测放大器电路的任何锁存电路。因此，在“就绪”或者“预充电”阶段期间，更少的晶体管、电容器和导线被充电，结果，读响应时间被改善。由于预充电阶段期间更高的峰值电流，电流IBIT335和IREF340能够更快地稳定。此外，与CBIT315和CREF320电容之间的差别或者不匹配无关，由于“就绪”或者“预充电”阶段期间快速的充电，感测误差被减小。结果，感测电流可以被稳定在小至几纳秒，例如～4纳秒或者那附近。
在操作的“置位”或者“放大”阶段期间，电流感测放大器感测存储在存储器单元30中的位数据。电流感测放大器包括直接耦合到第一差分输出端子Out+和第一预充电晶体管P1的第一电流调制晶体管N1。如下面进一步详细地描述的那样，第一电流调制晶体管N1被配置成在电流感测放大器电路的至少“置位”或者“放大”阶段期间，操作于饱和区模式。此外，第二电流调制晶体管N2直接耦合到第二差分输出端子Out-和第二预充电晶体管P2。也如下面详细地描述的那样，第二电流调制晶体管N2被配置成在电流感测放大器电路的至少“置位”或者“放大”阶段期间，操作于饱和区模式。电流调制晶体管N1和N2可用来减小当试图从存储器单元30读位数据时将发生存储器单元30的破坏性写的可能性。
更具体地，第一电流调制晶体管N1的漏极端子350直接耦合到第一差分输出端子Out+和第一预充电晶体管P1的漏极端子360。第一电流调制晶体管N1的源极端子352耦合到与存储器单元30相关联的位线BL。第二电流调制晶体管N2的漏极端子355直接耦合到第二差分输出端子Out-和第二预充电晶体管的漏极端子365。而且，第二电流调制晶体管N2的源极端子357耦合到与参考存储器单元70相关联的参考线RL。晶体管N1和N2优选地是NMOS型晶体管。晶体管P1和P2优选地是增强模式PMOS负载型晶体管，即数字模式开/关型晶体管。将会理解，可以使用其他类型的MOS晶体管而不偏离这里公开的本发明构思。
第一电流调制晶体管N1和第二电流调制晶体管N2被配置成在电流感测放大器160的“置位”或者“放大”阶段期间，分别连续平均位线电流IBIT335和参考线电流IREF340。连续平均位线电流和参考线电流可以包括例如在电流感测放大器160的至少“置位”或者“放大”阶段期间，在饱和区模式中操作第一电流调制晶体管N1而且在饱和区模式中操作第二电流调制晶体管N2，并且在操作的“置位”或者“放大”阶段期间，不使在位线BL和参考线RL上流动的更小电流（即IBIT335和IREF340）消失。被示出为虚线接地电容器370的寄生电容也对位线电流和参考线电流的平均有贡献。结果，抗噪声性得到加强，并且噪声尖峰、开关噪声或者其他的电磁干扰不太可能导致对由电流感测放大器电路160输出或者处理的信号的破坏。
在“置位”或者“放大”操作阶段期间，第一电流调制晶体管N1和第二电流调制晶体管N2能够操作于饱和区而非三极管或者线性区，因为电流感测放大器160的结构提供了充足的电压余量来这么做。如前面所提到的那样，在常规的感测放大器电路中，由于多个堆叠的晶体管，低电源电压可能导致电压余量问题。在本发明构思的实施例中，电流调制晶体管N1直接耦合到预充电晶体管P1，从而在电源VDD和存储器单元30之间的路径中形成了仅两个晶体管的堆叠。类似地，电流调制晶体管N2直接耦合到预充电晶体管P2，从而在电源VDD和参考存储器单元70之间的路径中形成了仅两个晶体管的堆叠。
因此，即使在1.2V或者1.3V量级的低电源电压的情况下，当感测存储在存储器单元30中的位数据时，也存在充足的余量供晶体管N1和N2操作于饱和区。因此，使得低电压操作有可能，或者，换句话说，可以降低电源电压而不会对电流感测放大器电路的操作造成不利影响，特别是在操作的“置位”或者“放大”操作阶段期间。逻辑输出信号的更高的抗噪声性和更好的可靠性是这种示例配置所产生的某些益处。
如下面进一步详细地描述的那样，在操作的“go”或者“锁存”阶段期间，电流感测放大器在电流感测放大器160的第一差分输出端子或者第二差分输出端子（例如，Out+、Out-）锁存逻辑值“0”或者逻辑值“1”。电流感测放大器160包括交叉耦合的锁存电路，其包括锁存晶体管P3、P4、N3和N4。交叉耦合的锁存电路被连接到第一差分输出端子和第二差分输出端子Out+和Out-。
交叉耦合的锁存电路可选择地包括锁存使能晶体管N5。可替换地，对于多个电流感测放大器电路（图2的160和165）中的每一个来说，锁存使能晶体管N5可以是全局的。换句话说，可以使用单个全局锁存使能晶体管N5来使能存储器件150中的每一电流感测放大器电路的每一锁存电路。
锁存使能晶体管N5被配置成响应于锁存控制信号S2，使能电流感测放大器电路160的“go”或者“锁存”阶段。在某些实施例中，锁存控制信号S2由（图2的）控制逻辑190产生。第一锁存晶体管P3耦合到电源（例如，VDD）和第一差分输出端子Out+。第二锁存晶体管P4耦合到电源（例如，VDD）和第二差分输出端子Out-。第三锁存晶体管N3耦合到第一锁存晶体管P3和锁存使能晶体管N5。第四锁存晶体管N4耦合到第二锁存晶体管P4和锁存使能晶体管N5。在操作的“go”或者“锁存”阶段期间，锁存晶体管被配置成依据存储在电阻型存储器单元30中的位值，并响应于锁存使能晶体管N5被锁存控制信号S2导通，基于正反馈分别在第一差分输出端子Out+或者第二差分输出端子Out-锁存逻辑值“0”或者逻辑值“1”。
更具体地，第三锁存晶体管N3的源极端子直接耦合到锁存使能晶体管N5的漏极端子。类似地，第四锁存晶体管N4的源极端子直接耦合到锁存使能晶体管N5的漏极端子。第一锁存晶体管P3的栅极端子耦合到第二差分输出端子Out-。第二锁存晶体管P4的栅极端子耦合到第一差分输出端子Out+。第三锁存晶体管N3的栅极端子耦合到第二差分输出端子Out-。并且，第四锁存晶体管N4的栅极端子耦合到第一差分输出端子Out+。
第一锁存晶体管和第三锁存晶体管（即P3和N3）中的每一个的漏极端子被耦合到第一差分输出端子Out+。第二锁存晶体管和第四锁存晶体管（即P4和N4）中的每一个的漏极端子被耦合到第二差分输出端子Out-。锁存使能晶体管N5优选地是增强模式NMOS负载型晶体管，即数字模式开/关型晶体管。第一锁存晶体管P3和第二锁存晶体管P4优选地均为PMOS型晶体管。第三锁存晶体管N3和第四锁存晶体管N4优选地均为NMOS型晶体管。将会理解，可以使用其他类型的MOS晶体管而不偏离这里公开的本发明构思。
图5是图4的电流感测放大器电路160的与操作的“就绪”或者“预充电”阶段405相关联的示范性等效电路图。开关SW305和SW310被假设闭合，从而把电流感测放大器电路160连接到存储器单元30和参考存储器单元70。在电流感测放大器电路160的“就绪”或者“预充电”阶段中，字线WL转换到高（“H”）状态，预充电控制信号S1处于低（“L”）状态，并且锁存使能信号S2处于“L”状态。因此，响应于预充电控制信号S1，第一预充电晶体管P1和第二预充电晶体管P2被完全导通，并形成到电源VDD的传导路径。因此，在图5的等效电路图中，预充电晶体管P1和P2的位置被示出为传导路径。
响应于栅极电压VB，电流调制晶体管N1和N2也被导通。结果，第一预充电晶体管P1和第二预充电晶体管P2分别预充电位线BL和参考线RL。此外，位线电容器315和参考线电容器320被IBIT电流335和IREF电流340预充电。锁存电路未被使能，因为差分输出端子不处于或者接近电源电压VDD，其截止锁存晶体管P3和P4。此外，在锁存晶体管N3和N4处于导通状态时，因为Out+和Out-处于高电平，所以锁存晶体管N3和N4不操作，因为锁存使能晶体管N5被截止。因此，预充电电流不流过锁存电路的任何晶体管，从而提高了预充电阶段期间的峰值电流，并改善了响应时间。
图6是图4的电流感测放大器电路160的与操作的“置位”或者“放大”阶段505相关联的示范性等效电路图。开关SW305和开关SW310被假设闭合，从而把电流感测放大器电路160连接到存储器单元30和参考存储器单元70。在电流感测放大器电路160的“置位”或者“放大”阶段中，字线WL保持在“H”状态，预充电控制信号S1转换到“H”状态，并且锁存使能信号S2保持处于“L”状态。这样，响应于预充电控制信号S1，第一预充电晶体管P1和第二预充电晶体管P2被截止，因而被从图6的等效电路去除。此外，锁存晶体管N3和N4不操作，因为锁存使能晶体管N5在这个阶段仍旧截止。
在“置位”或者“放大”阶段505期间，锁存晶体管P3和P4起初因寄生电容370所致被截止，但是由于电流IBIT335和参考线电流IREF340将差分输出端子Out+和Out-拉得更低而开始导通。但是，锁存晶体管P3和P4不以相同的速率导通。因电流IBIT335和电流IREF340之间的差所致（即，因存储器单元与参考存储器单元的电阻之间的差所致），锁存晶体管P3和P4以不同的速率导通。基于正反馈，锁存晶体管P3或P4其中之一将继续导通，并且另一个将开始截止。举例来说，如果锁存晶体管P3比锁存晶体管P4导通得更快，则锁存晶体管P3将把电源电压VDD传递到对应的差分输出端子Out+，这将导致另一个锁存晶体管P4截止。
而且，在“置位”或者“放大”阶段505期间，电流调制晶体管N1和N2操作于饱和区而非三极管或者线性区，并与寄生电容370一起，连续地平均位线电流IBIT335和参考线电流IREF340，从而提高抗噪声性。
图7是图4的电流感测放大器电路的与“go”或者“锁存”阶段605相关联的示范性等效电路图。开关SW305和SW310被假设闭合，从而把电流感测放大器电路160连接到存储器单元30和参考存储器单元70。在电流感测放大器电路160的“go”或者“锁存”阶段中，字线WL转换到“L”状态，预充电控制信号S1保持在“H”状态，并且锁存使能信号S2转换到“H”状态。第一预充电晶体管P1和第二预充电晶体管P2保持截止，并且在图7中被表示为断开的开关605和610。锁存使能晶体管N5和锁存晶体管N3和N4现在能够响应于锁存使能信号S2操作，从而使锁存电流615流动。
全锁存电路（即，锁存晶体管P3、P4、N3和N4）用来基于正反馈把逻辑值“0”或者逻辑值“1”锁存在差分输出端子。继续上面的例子，基于正反馈，锁存晶体管P3能够被导通，锁存晶体管P4能够被截止，锁存晶体管N3能够被截止，并且锁存晶体管N4能够被导通。
将会理解，依据存储器单元30中存储的是逻辑值“0”还是“1”，锁存电路将不同地操作。例如，如果存储器单元处于RL状态（即，逻辑值“0”），则IBIT335大于IREF340，这导致P4比P3更快地导通。因此，在这种情况下，基于正反馈，锁存晶体管P3被截止，锁存晶体管P4被导通，锁存晶体管N3被导通，并且锁存晶体管N4被截止，从而把逻辑值“0”锁存在差分输出端子Out+。相反，如果存储器单元处于RH状态（即，逻辑值“1”），则IBIT335小于IREF340，这导致P3比P4更快地导通。因此，在这种情况下，基于正反馈，锁存晶体管P3被导通，锁存晶体管P4被截止，锁存晶体管N3被截止，并且锁存晶体管N4被导通，从而把逻辑值“1”锁存在差分输出端子Out+。
图8是示出了根据本发明构思的某些实施例的当存储器单元电阻RBIT被预先设置到“H”值RH时，与图4的感测放大器电路160的不同阶段相关联的波形的示范性波形图。
在电流感测放大器电路160的“就绪”或者“预充电”阶段405中，字线WL转换到高（“H”）状态，预充电控制信号S1处于低（“L”）状态，并且锁存使能信号S2处于“L”状态。本发明构思的实施例的IBIT335电流的峰值705高于现有技术的位线电流的峰值。因此，在操作的“就绪”或者“预充电”阶段期间，位线和位线电容被更快地充电。此外，与CBIT315和CREF320电容之间的差别或者不匹配无关，由于在“就绪”或者“预充电”阶段期间快速充电，因此感测误差被减小。
在电流感测放大器电路160的“置位”或者“放大”阶段505中，字线WL保持在“H”状态，预充电控制信号S1转换到“H”状态，并且锁存使能信号S2保持处于“L”状态中。虽然由于电压余量问题，现有技术的位线电流在这个阶段期间可能被消除，即进入到零，但是如上面所说明的那样，由于充足的电压余量，本发明构思的实施例的IBIT335电流保持稳定，并被连续地平均，从而提供了电流感测放大器电路160的改善的抗噪声性、更好的放大特性以及有效的操作。现有技术的参考线电流也不如IREF电流340稳定。
在电流感测放大器电路160的“go”或者“锁存”阶段605中，字线WL转换到“L”状态，预充电控制信号S1保持在“H”状态，并且锁存使能信号S2转换到“L”状态。因为在这个例子中RBIT=RH，所以逻辑值“1”被锁存在差分输出端子Out+。
图9是示出了根据本发明构思的某些实施例的当存储器单元电阻RBIT被预先设置到“L”值RL时与图4的感测放大器电路的不同阶段相关联的波形的示范性波形图。
在电流感测放大器电路160的“就绪”或者“预充电”阶段405中，字线WL转换到高（“H”）状态，预充电控制信号S1处于低（“L”）状态，并且锁存使能信号S2处于“L”状态。本发明构思的实施例的IBIT335电流的峰值805高于现有技术的位线电流的峰值。因此，在操作的“就绪”或者“预充电”阶段期间，位线和位线电容被更快地充电。此外，与CBIT315和CREF320电容之间的差别或者不匹配无关，由于在“就绪”或者“预充电”阶段期间快速的充电，因此感测误差被减小。
在电流感测放大器电路160的“置位”或者“放大”阶段505中，字线WL保持在“H”状态，预充电控制信号S1转换到“H”状态，并且锁存使能信号S2保持处于“L”状态中。虽然由于电压余量问题，现有技术的位线电流在这个阶段期间可能被消除，即进入到零，但是如上面所说明的那样，由于充足的电压余量，本发明构思的实施例的IBIT335电流保持稳定，并被连续地平均，从而提供了电流感测放大器电路160的改善的抗噪声性、更好的放大特性以及有效的操作。如上面所提到的那样，现有技术的参考线电流也不如IREF电流340稳定。
在电流感测放大器电路160的“go”或者“锁存”阶段605中，字线WL转换到“L”状态，预充电控制信号S1保持在“H”状态，并且锁存使能信号S2转换到“H”状态。因为在这个例子中RBIT=RL，所以逻辑值“0”被锁存在差分输出端子Out+。
图10是示出了根据本发明构思的某些实施例的、使用电流感测放大器电路160感测电阻型存储器300中的数据的技术的流程图900。技术在902开始，在那里确定是否进入“就绪”或者“预充电”阶段405。如果是，则流程前进到904，在那里，如上面详细描述的那样，位线和参考线电容器被直接预充电。否则，如果为否，则流程返回到开始。
在906，做出是否进入“置位”或者“放大”阶段505的另一确定。如果是，则流程前进到908，并且电流调制晶体管（例如，N1和N2）在“置位”或者“放大”阶段期间在饱和区操作，并且，如上面详细描述的那样，位线和参考线电流在912被连续地平均，从而改善了这个阶段期间的抗噪声性。否则，如果为否，则流程返回以便开始进一步的确定和感测放大器操作。流程可以重复阶段906。
在914，做出是否进入操作的“go”或者“锁存”阶段的另一确定。如果是，则流程前进到916，也如上面详细地描述的那样，在那里使用锁存电路的正反馈，锁存逻辑值“0”或者“1”。否则，如果为否，则流程可以重复阶段914或者执行其他的确定和电流感测放大器操作。
图11是根据本发明构思的另一个实施例的、与电流镜960相关联的图2的电流感测放大器（例如，160和165）的示范性电路图。如前面所提到的那样，（图2的）电流感测放大器电路160可以包括多个电流感测放大器电路。每一电流感测放大器电路可以与存储器块（例如，图2的120和130）其中之一的对应位线相关联。电流镜电路960耦合到多个电流感测放大器（例如，160、165等）。
每一电流感测放大器电路（例如，160、165等）均包括如上详细描述的锁存电路（例如P3、P4、N3和N4）。存储器件105还包括全局锁存使能晶体管N5，其被配置成响应于锁存控制信号S2，使能每一电流感测放大器电路的锁存阶段。
电流镜电路960包括电流镜晶体管M1、M2、M3和M4。电流调制晶体管N2的栅极耦合到镜像晶体管M2的栅极。电压源935给镜像晶体管M1的栅极提供栅极电压VR。镜像晶体管可操作以便为多个电流感测放大器电路中的每一个镜像IREF340电流。
电流镜电路960耦合到与参考存储器单元70相关联的参考线RL。电流镜电路960在每一电流感测放大器电路的预充电阶段期间对与参考存储器单元70相关联的参考线RL预充电。电流镜电路960在每一电流感测放大器电路的至少放大阶段期间镜像参考线电流IREF340。此外，电流镜电路960被配置成对与参考存储器单元70相关联的参考线RL预充电。而且，电流镜电路960被配置成在操作的“置位”或者“放大”阶段期间，连续平均参考线电流IREF340。
图12是根据本发明构思的又一个实施例的、包括自锁存逻辑的电流感测放大器电路970的示范性电路图。电流感测放大器970与图2和图4的电流感测放大器160类似，因此，为了清晰的目的，省略了相同或者类似部件的详细描述。
主要差别是电流感测放大器电路970包括用于提供自锁存逻辑的逻辑门910。逻辑门910被配置成接收第一输出信号和第二输出信号（即Out+和Out-）作为输入，并产生锁存控制信号S2。该逻辑门优选地是NAND门。因此，当Out+或者Out-信号中的任意一个处于“L”状态时，S2被设置到“H”状态，从而为操作的“go”或者“锁存”阶段提供了适当的控制信号。因此，响应于由逻辑门910产生的锁存控制信号S2，控制锁存电路的操作。将会理解，锁存使能晶体管N5对于每一电流感测放大器电路来说可以是全局的。
图13A是根据本发明构思的再一个实施例的、电流感测放大器980的示范性电路图。电流感测放大器980与图2和图4的电流感测放大器160类似，因此，为了清晰的目的，省略了相同或者类似部件的详细描述。
主要差别是电流感测放大器电路980包括控制晶体管P5、P6和P7。下面参考图13B和图13C的波形图讨论控制晶体管P5、P6和P7的操作。
图13B是示出根据本发明构思的某些实施例的当存储器单元电阻被预先设置为高时，和图13A的感测放大器电路的不同阶段相关联的波形的示范性波形图。
图13C是示出根据本发明构思的某些实施例的当存储器单元电阻被预先设置为低时，和图13A的感测放大器电路的不同阶段相关联的波形的示范性波形图。
现在参考图13A、图13B和图13C。在电流感测放大器电路的“就绪”或者“预充电”阶段1305期间，控制信号S0、S1和S2被设置到“L”状态，因此，晶体管P5、P6和P7被导通。在这个阶段中，预充电晶体管P1和P2处于二极管配置中并且被导通。预充电晶体管P1对和存储器单元30相关联的位线BL和位线电容器315预充电。类似地，预充电晶体管P2对和参考存储器单元70相关联的参考线RL和参考线电容器320预充电。由预充电晶体管产生的电流IBIT335和IREF340提供高峰值电流，其快速地对位线电容器315和参考线电容器320预充电。
在操作的“置位”或者“放大”阶段1310期间，控制信号S1转换到“H”状态，而控制信号S0和S2保持在“L”状态，因此，晶体管P5被截止。晶体管P6和P7仍处于导通状态。结果，在阶段1310期间形成了电流镜电路。更具体地，P1和P2晶体管的栅极保持连接在一起，并且P2晶体管的漏极保持连接到P1和P2晶体管的栅极，而P5晶体管在这个阶段期间保持截止。因此，P2晶体管是电流源，并且P1晶体管镜像电流镜的P2侧的电流。因存储器单元30和参考存储器单元70的实际或者受控电阻之间的差所致，依据RBIT=RH（如图13B中所示）还是RBIT=RL（如图13C中所示），差分输出信号Out+和Out-或者开始上升或者开始下降。
在操作的“go”或者“锁存”阶段1315期间，控制信号S1转换到“L”状态，控制信号S2转换到“H”状态，并且控制信号S0保持在“L”状态。结果，晶体管P5被导通，晶体管P6被截止，并且晶体管P7仍导通。这导致了交叉耦合的锁存结构，其与上面参考晶体管P3、P4、N3和N4描述的交叉锁存结构大致相同地操作。差别是，这里在“go”或者“锁存”阶段1315期间，使用晶体管P1和P2代替晶体管P3和P4。依据存储在存储器单元30中的位值，锁存晶体管P1、P2、N3和N4基于正反馈，将把逻辑值“0”或者“1”锁存在差分输出端子Out+或者Out-。
尽管在这个例子中，在全部三个阶段期间晶体管P7保持导通，将会理解，电流感测放大器能够支持多个存储器阵列或者存储器块，它们能够被排列在电流感测放大器的任一侧上或者排列在两侧上。因此，晶体管P5和P7提供了对称性，并且能够基于哪个存储器阵列或者存储器块被激活相应地操作。晶体管P5、P6和P7优选地是增强模式PMOS负载型晶体管，即数字模式开/关型晶体管。将会理解，可以使用其他类型的MOS晶体管而不偏离这里公开的本发明构思。
图14A是根据本发明构思的另一个实施例的以边缘-参考单元排列或图案（例如，1405）中存储器单元阵列（例如，110）和相关联的存储器组（例如，1415和1420）的布局的示例图。图例1400提供了在排列中使用的符号的描述。参考图14A，共享电流感测放大器1435被存储器组1415和1420中的任一个或者这两者使用。参考存储器单元70可以被设置为毗邻或者靠近共享电流感测放大器1435。特定的参考存储器单元70能够为组1415和/或组1420中的多个存储器位单元30提供参考。
来自存储器组1415的参考存储器单元70和来自存储器组1420的参考单元70可以在对应的参考线上耦合到共享电流感测放大器（例如，来自感测放大器1435）。换句话说，共享感测放大器可以耦合到来自不同组的两个或更多个参考线和/或参考存储器单元。类似地，来自存储器组1415的存储器位单元30和来自存储器组1420的存储器位单元30可以在对应的位线上耦合到共享电流感测放大器（例如，来自感测放大器1435）。换句话说，共享感测放大器可以耦合到来自不同组的两个或更多个位线和/或存储器位单元。
图14B是根据本发明构思的另一个实施例的以字-参考单元排列或图案（例如，1410）中存储器单元阵列（例如，110）和相关联的存储器组（例如，1425和1430）的布局的示例图。和图14A一样，图例1400提供了在这个排列中使用的符号的描述。参考图14B，共享电流感测放大器1440被存储器组1425和1430中的任一个或者这两者使用。在这个布局中，存储器位单元30可以被设置在参考存储器单元70和共享感测放大器1440之间。特定的参考存储器单元70能够为组1425和/或组1430中的多个存储器位单元30提供参考。
来自存储器组1430的参考存储器单元70和来自存储器组1425的存储器位单元30可以分别在对应的参考线和位线上耦合到共享电流感测放大器（例如，来自感测放大器1440）。换句话说，共享感测放大器可以耦合到与不同组相关联的参考线和位线。类似地，共享感测放大器可以耦合到与不同组相关联的参考单元70和存储器位单元30。换句话说，单个共享感测放大器能够耦合到来自不同组的参考单元和/或存储器位单元。
根据本发明构思实施例的电阻存储器件能够被应用于各种产品。根据本发明构思实施例的电阻存储器件可以被应用于例如存储器、USB存储器卡、固态驱动器（solid state drive，SSD）等的存储设备，以及例如个人计算机、数码相机、照相摄像机、蜂窝电话、MP3播放器、PMP、PSP、PDA等的电子设备。
参考上面描述的图4到图14B，在某些实施例中，源极线SL被固定到地GND电势，并且这是针对图4到图14B中所示的电路图假设的配置。但是将会理解，在某些实施例中（对于这里所描述的电路图中的任何一个），源极线SL能够被固定到电源VDD电势。在这种情况下，每一PMOS型晶体管被用NMOS型晶体管代替，并且每一NMOS晶体管被用PMOS型晶体管代替。换句话说，在源极线SL被固定到VDD电势的情况下，感测放大器被在上侧和下侧之间交换，这意味着NMOS型晶体管被用PMOS晶体管代替，并且PMOS晶体管被用NMOS晶体管代替。换种说法，当源极线被耦合到地电压时，感测放大器电路包括第一晶体管配置，并且，当源极线被耦合到电源电压时，感测放大器电路包括相对于第一晶体管配置被交换的第二晶体管配置。
图15是示意性地示出根据本发明构思的实施例的电阻存储器件的各种应用的框图。参考图15，存储器系统1500可以包括存储设备1525和主机1520。存储设备1525可以包括电阻存储器1510和存储器控制器1505。
存储设备1525可以包括存储介质，例如存储器卡（例如，SD、MMC等）或者可连接手持存储设备（例如，USB存储器等）。存储设备1525可以被连接到主机1520。存储设备1525可以通过主机接口把数据传送到主机1520，并从主机1520接收数据。存储设备1525可以由主机1520供电来执行各种内部操作。电阻存储器1510可以包括根据本发明构思实施例的感测放大器电路1515。
图16是根据本发明构思的实施例的包括电阻存储器件的计算系统1600的框图。参考图16，计算系统1600包括存储器系统1610、电源1635、中央处理单元（CPU）1625和用户接口1630。存储器系统1610包括电阻存储器件1620和存储器控制器1615。CPU1625在电气上连接到系统总线1605。
电阻存储器件1620可以包括根据本发明构思实施例的感测放大器电路。电阻存储器件1620通过存储器控制器1615存储数据。数据被从用户接口1630接收或者由CPU1625处理。存储器系统1600可以被用作半导体盘设备（SSD）。
图17是示意性地示出根据本发明构思的实施例的包括电阻存储器件的计算系统1700的框图。参考图17，计算系统1700可以包括电阻存储器件1720、CPU1725、RAM1710、用户接口1730和例如基带芯片组的调制解调器1735，它们在电气上连接到系统总线1705。如上所述，电阻存储器件1720可以包括根据本发明构思实施例的感测放大器电路。
如果计算系统1700是移动设备，则它还可以包括给计算系统1700供电的电池（未示出）。尽管在图17中未示出，但是计算系统1700还可以包括应用芯片组、相机图像处理器（camera image processor，CIS）、移动DRAM，等等。
根据本发明构思的实施例的电阻存储器件可被用作存储级存储器（storage class memory，SCM）。“存储级存储器”可以是既提供易失特性也提供随机存取特性的存储器的通称。
上述PRAM、FeRAM、MRAM等以及电阻存储器（ReRAM）可被用作存储级存储器。代替快闪存储器，存储级存储器可以用作数据存储存储器。此外，代替同步DRAM，存储级存储器可被用作主存储器。此外，可以使用一个存储级存储器来代替快闪存储器和同步DRAM。
图18是示意性地示出根据本发明构思的实施例的快闪存储器被使用电阻存储器的存储级存储器代替的存储器系统的框图。参考图18，存储器系统1800可以包括CPU1810、同步DRAM（SDRAM）1820和存储级存储器（SCM）1830。SCM1830可以是电阻存储器，其代替快闪存储器用作数据存储存储器。
和快闪存储器相比，SCM1830可以以更高的速度存取数据。例如，在CPU180操作于4GHz频率的PC中，是SCM1830类型的电阻存储器可以提供比快闪存储器更高的存取速度。因此，包括SCM1830的存储器系统1800可以提供比包括快闪存储器的存储器系统相对更高的存取速度。
图19是示意性地示出根据本发明构思的实施例的同步DRAM被使用电阻存储器的存储级存储器代替的存储器系统的框图。参考图19，存储器系统1900可以包括CPU1910、存储级存储器（SCM）1920和快闪存储器1930。SCM1920可以代替同步DRAM（SDRAM）用作主存储器。
SCM1920所消耗的电力可以小于SDRAM所消耗的电力。主存储器可能占用计算系统所消耗的电力的大约40%。由于这个原因，已经开发了降低主存储器的功耗的技术。和DRAM相比，SCM1920平均可以降低动态能耗的53%，以及因电力泄露所致的能耗的大约73%。因此，和包括SDRAM的存储器系统相比，包括SCM1920的存储器系统1900可以降低功耗。
图20是示意性地示出根据本发明构思的实施例的同步DRAM和快闪存储器被使用电阻存储器的存储级存储器代替的存储器系统的框图。参考图20，存储器系统2000可以包括CPU2010和存储级存储器（SCM）2020。SCM2020可以代替同步DRAM（SDRAM）用作主存储器，并代替快闪存储器用作数据存储存储器。在数据存取速度、低功率、成本和使用空间方面，存储器系统2000可能是有益的。
根据本发明构思的电阻存储器件可以由从各种类型的封装所选择的至少一个来封装，例如，层叠封装(PoP)、球栅阵列(BGA)、芯片规模封装(CSP)、塑料式引线芯片承载封装(PLCC)、塑料双列直插式封装(PDIP)、晶片包中管芯封装(Die in Waffle Pack)、晶片形式的管芯封装(Die in Wafer Form)、板上芯片技术(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(SOIC)、缩小外型封装(SSOP)、薄型小尺寸封装(TSOP)、单列直插式封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理层叠封装(WSP)等等。这里公开的示范性实施例提供了一种能够使用低电源电压的电流感测放大器电路。此外，这里公开的该电流感测放大器电路实施例通过保持信号平均，以及使用自锁存逻辑的额外配置，提供更快的读响应时间、对位线和参考线之间的寄生差别的更小的敏感性、更强的抗噪声性。将会理解，在同一电流感测放大器电路中，能够组合来自不同实施例的不同特征。
本发明构思上面的实施例是说明性的而非限制性的。各种替代和等同是可能的。本发明构思的实施例不受存储器阵列中所包括的磁随机存取存储器单元的类型或者数量限制。本发明构思的实施例不受所包括的、用于操作电流感测放大器电路、选择磁隧道结器件等的晶体管的类型（PMOS、NMOS或其他）限制。本发明构思的实施例不受所包括的、用于实施逻辑列选择或者产生用于电流感测放大器电路的控制逻辑的逻辑门类型（NOR或者NAND）限制。本发明构思的实施例不受可以在其中设置本发明构思的集成电路类型限制。本发明构思的实施例也不限于可被包括以制造存储器的任何特定类型的工艺技术，例如CMOS、双极型或者BICMOS。这里描述的实施例已涉及电流感测放大器电路，但是不限于此。每当改善响应时间、抗噪声特性、低电压操作能力、更大的电压余量特征或者更少的感测误差等时就可以包括这里描述的实施例，而且可以发现其是有用的。
不偏离本发明预期的范围，能够做出其他的类似或者不类似的修改。因此，除了被所附权利要求限定，本发明不受限制。

Claims (27)

1.一种电阻型存储器感测放大器电路，包含：
第一差分输出端子，被配置成输出第一输出信号；
第二差分输出端子，被配置成输出和第一输出信号相反的第二输出信号；
耦合到和电阻型存储器单元相关联的位线的第一输入端子；
耦合到和参考存储器单元相关联的参考线的第二输入端子；
耦合到电源和第一差分输出端子的第一预充电晶体管，第一预充电晶体管被配置成对和存储器单元相关联的位线预充电；
耦合到电源和第二差分输出端子的第二预充电晶体管，第二预充电晶体管被配置成对和参考存储器单元相关联的参考线预充电；
直接耦合到第一差分输出端子和第一预充电晶体管的第一电流调制晶体管，第一电流调制晶体管被配置成在感测放大器电路的至少放大阶段期间操作于饱和区模式；以及
直接耦合到第二差分输出端子和第二预充电晶体管的第二电流调制晶体管，第二电流调制晶体管被配置成在感测放大器电路的至少放大阶段期间操作于饱和区模式。
2.如权利要求1所述的电阻型存储器感测放大器电路，其中：
第一电流调制晶体管的漏极直接耦合到第一差分输出端子和第一预充电晶体管的漏极；
第一电流调制晶体管的源极耦合到和存储器单元相关联的位线；
第二电流调制晶体管的漏极直接耦合到第二差分输出端子和第二预充电晶体管的漏极；以及
第二电流调制晶体管的源极耦合到和参考存储器单元相关联的参考线，
其中，第一电流调制晶体管和第二电流调制晶体管被配置成在放大阶段期间，分别连续地平均位线电流和参考线电流。
3.如权利要求2所述的电阻型存储器感测放大器电路，其中：
感测放大器电路是电流感测放大器电路；
第一电流调制晶体管和第二电流调制晶体管均为NMOS型晶体管；并且
第一预充电晶体管和第二预充电晶体管均为PMOS型晶体管。
4.如权利要求1所述的电阻型存储器感测放大器电路，还包含连接到第一差分输出端子和第二差分输出端子的交叉耦合的锁存电路，其中，交叉耦合的锁存电路还包含：
锁存使能晶体管，被配置成响应于锁存控制信号，使能感测放大器电路的锁存阶段；
耦合到电源和第一差分输出端子的第一锁存晶体管；
耦合到电源和第二差分输出端子的第二锁存晶体管；
耦合到第一锁存晶体管和锁存使能晶体管的第三锁存晶体管；以及
耦合到第二锁存晶体管和锁存使能晶体管的第四锁存晶体管，
其中，锁存晶体管被配置成，依据存储在电阻型存储器单元中的位值，并响应于锁存使能晶体管在锁存阶段期间被锁存控制信号导通，基于正反馈把逻辑值“0”或逻辑值“1”分别锁存在第一差分输出端子或者第二差分输出端子。
5.如权利要求4所述的电阻型存储器感测放大器电路，还包含：
逻辑门，被配置成接收第一输出信号和第二输出信号作为输入，并产生锁存控制信号。
6.如权利要求5所述的电阻型存储器感测放大器电路，其中，逻辑门是NAND门。
7.如权利要求4所述的电阻型存储器感测放大器电路，其中：
所述锁存使能晶体管是NMOS型晶体管；
第一锁存晶体管和第二锁存晶体管均为PMOS型晶体管；并且
第三锁存晶体管和第四锁存晶体管均为NMOS型晶体管。
8.如权利要求4所述的电阻型存储器感测放大器电路，其中：
第三锁存晶体管的源极直接耦合到锁存使能晶体管的漏极；并且
第四锁存晶体管的源极直接耦合到锁存使能晶体管的漏极。
9.如权利要求4所述的电阻型存储器感测放大器电路，其中：
第一锁存晶体管的栅极耦合到第二差分输出端子；
第二锁存晶体管的栅极耦合到第一差分输出端子；
第三锁存晶体管的栅极耦合到第二差分输出端子；并且
第四锁存晶体管的栅极耦合到第一差分输出端子。
10.如权利要求9所述的电阻型存储器感测放大器电路，其中：
第一锁存晶体管和第三锁存晶体管的每一个的漏极耦合到第一差分输出端子；并且
第二锁存晶体管和第四锁存晶体管的每一个的漏极耦合到第二差分输出端子。
11.如权利要求1所述的电阻型存储器感测放大器电路，其中：
第一预充电晶体管被配置成接收预充电控制信号，并响应于预充电控制信号，在感测放大器电路的预充电阶段期间对和存储器单元相关联的位线预充电；并且
第二预充电晶体管被配置成接收预充电控制信号，并响应于预充电控制信号，在感测放大器电路的预充电阶段期间对和参考存储器单元相关联的参考线预充电。
12.如权利要求1所述的电阻型存储器感测放大器电路，其中，由第一预充电晶体管和第二预充电晶体管产生的电流不流过感测放大器电路的锁存电路。
13.如权利要求1所述的电阻型存储器感测放大器电路，其中，电阻型存储器单元包括自旋转移扭矩（STT）磁阻随机存取存储器（MRAM）单元、MRAM单元、忆阻器RAM单元、ReRAM单元或者CBRAM单元中的至少一个。
14.如权利要求1所述的电阻型存储器感测放大器电路，其中，电阻型存储器单元是自旋转移扭矩（STT）磁阻随机存取存储器（MRAM）单元。
15.如权利要求1所述的电阻型存储器感测放大器电路，还包含耦合到存储器单元的源极线，其中：
所述源极线耦合到电源电压或者地电压其中之一；
当源极线耦合到地电压时，感测放大器电路包括第一晶体管配置；并且
当源极线耦合到电源电压时，感测放大器电路包括相对第一晶体管配置被交换的第二晶体管配置。
16.一种感测存储在电阻型存储器中的位信息的方法，所述方法包含：
在感测放大器电路的预充电阶段中，由第一预充电晶体管和第二预充电晶体管分别对位线和参考线预充电；
在感测放大器电路的放大阶段中，分别连续平均与位线和参考线相关联的位线电流和参考线电流；并且
在感测放大器电路的锁存阶段中，使用锁存电路的正反馈，由锁存电路把逻辑值“0”或者逻辑值“1”分别锁存在第一差分输出端子或者第二差分输出端子。
17.如权利要求16所述的方法，其中：
连续平均位线电流和参考线电流包括：在感测放大器电路的至少放大阶段期间，使和位线相关联的第一电流调制晶体管操作于饱和区模式；并且在感测放大器电路的至少放大阶段期间，使和参考线相关联的第二电流调制晶体管操作于饱和区模式。
18.如权利要求16所述的方法，还包含：
在感测放大器电路的锁存阶段中，接收第一差分输出端子和第二差分输出端子的输出信号作为逻辑门的输入；
由逻辑门产生锁存控制信号；以及
响应于锁存控制信号，控制锁存电路的操作。
19.如权利要求16所述的方法，还包含：
在感测放大器电路的预充电阶段中，由第一预充电晶体管和第二预充电晶体管产生分别与位线和参考线相关联的预充电电流；
其中，预充电电流不流过锁存电路的任何晶体管。
20.一种电阻型存储器件，包含：
多条字线；
被排列成与字线交叉的多条位线；
多个存储器块，每一存储器块包括排列在字线和位线之间的交叉部位处的电阻型存储器单元；
多个感测放大器电路，每一感测放大器电路与存储器块之一的对应位线相关联；和
耦合到多个感测放大器的电流镜电路。
21.如权利要求20所述的电阻型存储器件，还包含：
耦合到位线的存储器单元；
耦合到参考线的参考存储器单元；和
通过位线耦合到存储器单元并通过参考线耦合到参考存储器单元的感测放大器电路，
其中，感测放大器电路被配置成分别由第一预充电晶体管和第二预充电晶体管对位线和参考线预充电，由与位线和参考线相关联的第一电流调制晶体管和第二电流调制晶体管分别连续地平均位线电流和参考线电流，并使用锁存电路的正反馈，把逻辑值“0”或逻辑值“1”分别锁存在与位线和参考线相关联的第一或第二差分输出端子。
22.如权利要求20所述的电阻型存储器件，其中，每一感测放大器电路包括锁存电路，所述存储器件还包含：
全局锁存使能晶体管，被配置成响应于锁存控制信号，使能多个感测放大器电路中的每一个的锁存阶段。
23.如权利要求20所述的电阻型存储器件，其中，所述电流镜电路耦合到与参考存储器单元相关联的参考线，并被配置成：
在每一感测放大器电路的预充电阶段期间，对与参考存储器单元相关联的参考线预充电；和
在每一感测放大器电路的至少放大阶段期间，镜像参考线电流。
24.如权利要求23所述的电阻型存储器件，其中，每一感测放大器电路包括：
第一差分输出端子，被配置成输出第一输出信号；
第二差分输出端子，被配置成输出和第一输出信号相反的第二输出信号；
耦合到和电阻型存储器单元相关联的位线的第一输入端子；
耦合到和参考存储器单元相关联的参考线的第二输入端子；
耦合到电源和第一差分输出端子的第一预充电晶体管，第一预充电晶体管被配置成在感测放大器电路的预充电阶段期间，对和存储器单元相关联的位线预充电；
耦合到电源和第二差分输出端子的第二预充电晶体管，第二预充电晶体管和电流镜电路被配置成在预充电阶段期间，对和参考存储器单元相关联的参考线预充电；
直接耦合到第一差分输出端子和第一预充电晶体管的第一电流调制晶体管，第一电流调制晶体管被配置成在感测放大器电路的至少放大阶段期间操作于饱和区模式；
直接耦合到第二差分输出端子和第二预充电晶体管的第二电流调制晶体管，第二电流调制晶体管被配置成至少在感测放大器电路的放大阶段期间操作于饱和区；和
锁存电路，耦合到电源以及第一差分输出端子和第二差分输出端子，并被配置成在感测放大器电路的锁存阶段期间，锁存逻辑值“0”或者逻辑值“1”。
25.如权利要求20所述的电阻型存储器件，其中，多个感测放大器电路包括在第一组和第二组存储器单元之间共享的共享感测放大器电路。
26.如权利要求24所述的电阻型存储器件，其中，第一组和第二组存储器单元被按边缘-参考单元图案排列，其中，所述图案包括：
毗邻共享感测放大器电路布置并通过第一参考线耦合到共享感测放大器电路的第一组的第一参考存储器单元；
毗邻共享感测放大器电路布置并通过第二参考线耦合到共享感测放大器电路的第二组的第二参考存储器单元；
通过第一位线耦合到共享感测放大器电路的第一组的第一存储器位单元；和
通过第二位线耦合到共享感测放大器电路的第二组的第二存储器位单元。
27.如权利要求24所述的电阻型存储器件，其中，第一组和第二组存储器单元被按字-参考单元图案排列，其中，所述图案包括：
通过位线耦合到共享感测放大器电路的第一组的存储器位单元；和
通过参考线耦合到共享感测放大器电路的第二组的参考存储器单元。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719679A (zh) * 2014-12-01 2016-06-29 中国科学院微电子研究所 灵敏放大器及一种信号处理的方法
CN107086048A (zh) * 2016-02-15 2017-08-22 爱思开海力士有限公司 电子装置
CN107438882A (zh) * 2015-04-16 2017-12-05 英特尔公司 具有低功率轨对轨输入共模范围的低功率且高速感测放大器锁存器
CN107799133A (zh) * 2016-08-29 2018-03-13 爱思开海力士有限公司 感测放大器、存储装置及包括其的系统
CN107871518A (zh) * 2016-09-28 2018-04-03 中国科学院宁波材料技术与工程研究所 基于阻变存储单元的逻辑运算器及利用其实现二元布尔逻辑运算的方法
CN109215706A (zh) * 2017-07-05 2019-01-15 美光科技公司 用于存储器单元的自参考感测
CN110998731A (zh) * 2017-07-26 2020-04-10 香港科技大学 混合忆阻器/场效应晶体管存储器单元及其信息编码方案
CN111540391A (zh) * 2018-12-24 2020-08-14 爱思开海力士有限公司 层叠存储器件及包括其的存储系统
CN112998720A (zh) * 2021-01-29 2021-06-22 广东技术师范大学 一种智能预警可穿戴心率监测电路及其控制方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9007801B2 (en) * 2009-07-07 2015-04-14 Contour Semiconductor, Inc. Bipolar-MOS memory circuit
US8937841B2 (en) * 2012-05-16 2015-01-20 SK Hynix Inc. Driver for semiconductor memory and method thereof
KR102115440B1 (ko) * 2012-11-14 2020-05-27 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그의 구동방법
US8693240B1 (en) * 2012-11-28 2014-04-08 Avalanche Technology, Inc. Method and apparatus for reading a magnetic tunnel junction using a sequence of short pulses
US9343147B2 (en) * 2013-03-08 2016-05-17 Microship Technology Incorporated Resistive random access memory (ReRAM) and conductive bridging random access memory (CBRAM) cross coupled fuse and read method and system
US8953380B1 (en) 2013-12-02 2015-02-10 Cypress Semiconductor Corporation Systems, methods, and apparatus for memory cells with common source lines
US9373418B2 (en) * 2014-01-02 2016-06-21 Advanced Micro Devices, Inc. Circuit and data processor with headroom monitoring and method therefor
KR102237735B1 (ko) 2014-06-16 2021-04-08 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
US9142271B1 (en) 2014-06-24 2015-09-22 Intel Corporation Reference architecture in a cross-point memory
GB2529861A (en) * 2014-09-04 2016-03-09 Ibm Current-mode sense amplifier
KR102354350B1 (ko) * 2015-05-18 2022-01-21 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102408572B1 (ko) * 2015-08-18 2022-06-13 삼성전자주식회사 반도체 메모리 장치
CN107851451B (zh) 2015-09-11 2021-11-30 东芝存储器株式会社 阻变型存储器
JP2017142869A (ja) * 2016-02-08 2017-08-17 株式会社東芝 半導体記憶装置
US10424378B2 (en) 2016-02-24 2019-09-24 Hewlett Packard Enterprise Development Lp Memristive control circuits with current control components
US9805777B2 (en) * 2016-02-24 2017-10-31 Arm Ltd. Sense amplifier
ITUA20161468A1 (it) * 2016-03-08 2017-09-08 Milano Politecnico Dispositivo e metodo per generare numeri casuali
US9881661B2 (en) 2016-06-03 2018-01-30 Micron Technology, Inc. Charge mirror-based sensing for ferroelectric memory
JP6773621B2 (ja) 2017-09-15 2020-10-21 株式会社東芝 演算装置
US10403336B2 (en) 2017-12-28 2019-09-03 Micron Technology, Inc. Techniques for precharging a memory cell
US10726917B1 (en) * 2019-01-23 2020-07-28 Micron Technology, Inc. Techniques for read operations
US10748612B1 (en) * 2019-07-08 2020-08-18 National Tsing Hua University Sensing circuit with adaptive local reference generation of resistive memory and sensing method thereof
CN112542189B (zh) * 2019-09-20 2024-07-16 中芯国际集成电路制造(上海)有限公司 磁性存储器及其编程控制方法、读取方法、磁性存储装置
KR102279048B1 (ko) * 2020-04-06 2021-07-16 연세대학교 산학협력단 저항성 메모리용 고속 고안정성을 가진 혼합형 감지 증폭기
TWI783473B (zh) * 2020-05-28 2022-11-11 台灣積體電路製造股份有限公司 記憶體系統及其操作方法
US11887655B2 (en) 2020-08-13 2024-01-30 Anhui University Sense amplifier, memory, and method for controlling sense amplifier by configuring structures using switches
CN111933194B (zh) * 2020-09-01 2022-11-01 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
US11929111B2 (en) 2020-09-01 2024-03-12 Anhui University Sense amplifier, memory and method for controlling sense amplifier
US11862285B2 (en) 2020-09-01 2024-01-02 Anhui University Sense amplifier, memory and control method of sense amplifier
US11600318B2 (en) 2020-12-17 2023-03-07 Honeywell International Inc. Memory array with reduced leakage current
US11978528B2 (en) * 2021-10-15 2024-05-07 Infineon Technologies LLC Dynamic sensing levels for nonvolatile memory devices
US20240127868A1 (en) * 2022-10-17 2024-04-18 Globalfoundries U.S. Inc. Single ended sense amplifier with current pulse circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1412777A (zh) * 2001-10-11 2003-04-23 惠普公司 高密度存储器读出放大器
JP2005518627A (ja) * 2002-02-19 2005-06-23 マイクロン テクノロジー インコーポレイテッド プログラマブル導電ランダムアクセスメモリ及びその検知方法
US20100195422A1 (en) * 2009-02-03 2010-08-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method for controlling the same
JP2011165297A (ja) * 2010-02-15 2011-08-25 Sony Corp 不揮発性半導体メモリデバイス

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01271996A (ja) * 1988-04-22 1989-10-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2865078B2 (ja) * 1996-10-02 1999-03-08 日本電気株式会社 半導体記憶装置
US6111781A (en) 1998-08-03 2000-08-29 Motorola, Inc. Magnetic random access memory array divided into a plurality of memory banks
US6055178A (en) 1998-12-18 2000-04-25 Motorola, Inc. Magnetic random access memory with a reference memory array
JP4322645B2 (ja) * 2003-11-28 2009-09-02 株式会社日立製作所 半導体集積回路装置
JP4864549B2 (ja) * 2006-05-30 2012-02-01 株式会社東芝 センスアンプ
JP2009110623A (ja) * 2007-10-31 2009-05-21 Fujitsu Microelectronics Ltd 半導体メモリ、システムおよびテストシステム
JP2009230798A (ja) 2008-03-21 2009-10-08 Toshiba Corp 磁気記憶装置
US8587994B2 (en) 2010-09-08 2013-11-19 Qualcomm Incorporated System and method for shared sensing MRAM
JP2012104165A (ja) * 2010-11-05 2012-05-31 Elpida Memory Inc 半導体装置
US9111612B2 (en) * 2012-03-07 2015-08-18 Rambus Inc. Direct relative measurement of memory durability

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1412777A (zh) * 2001-10-11 2003-04-23 惠普公司 高密度存储器读出放大器
EP1302948B1 (en) * 2001-10-11 2005-07-27 Hewlett-Packard Company Memory sense amplifier
JP2005518627A (ja) * 2002-02-19 2005-06-23 マイクロン テクノロジー インコーポレイテッド プログラマブル導電ランダムアクセスメモリ及びその検知方法
US20100195422A1 (en) * 2009-02-03 2010-08-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method for controlling the same
JP2011165297A (ja) * 2010-02-15 2011-08-25 Sony Corp 不揮発性半導体メモリデバイス

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719679A (zh) * 2014-12-01 2016-06-29 中国科学院微电子研究所 灵敏放大器及一种信号处理的方法
CN105719679B (zh) * 2014-12-01 2018-02-02 中国科学院微电子研究所 灵敏放大器及一种信号处理的方法
CN107438882A (zh) * 2015-04-16 2017-12-05 英特尔公司 具有低功率轨对轨输入共模范围的低功率且高速感测放大器锁存器
CN107438882B (zh) * 2015-04-16 2021-06-18 英特尔公司 具有低功率轨对轨输入共模范围的低功率且高速感测放大器锁存器
CN107086048A (zh) * 2016-02-15 2017-08-22 爱思开海力士有限公司 电子装置
CN107799133B (zh) * 2016-08-29 2021-03-16 爱思开海力士有限公司 感测放大器、存储装置及包括其的系统
CN107799133A (zh) * 2016-08-29 2018-03-13 爱思开海力士有限公司 感测放大器、存储装置及包括其的系统
CN107871518B (zh) * 2016-09-28 2020-08-25 中国科学院宁波材料技术与工程研究所 基于阻变存储单元的逻辑运算器及利用其实现二元布尔逻辑运算的方法
CN107871518A (zh) * 2016-09-28 2018-04-03 中国科学院宁波材料技术与工程研究所 基于阻变存储单元的逻辑运算器及利用其实现二元布尔逻辑运算的方法
US11532345B2 (en) 2017-07-05 2022-12-20 Micron Technology, Inc. Self-reference sensing for memory cells
US10861529B2 (en) 2017-07-05 2020-12-08 Micron Technology, Inc. Self-reference sensing for memory cells
CN109215706B (zh) * 2017-07-05 2020-06-09 美光科技公司 用于存储器单元的自参考感测
CN109215706A (zh) * 2017-07-05 2019-01-15 美光科技公司 用于存储器单元的自参考感测
US11848038B2 (en) 2017-07-05 2023-12-19 Micron Technology, Inc. Self-reference sensing for memory cells
CN110998731A (zh) * 2017-07-26 2020-04-10 香港科技大学 混合忆阻器/场效应晶体管存储器单元及其信息编码方案
CN111540391A (zh) * 2018-12-24 2020-08-14 爱思开海力士有限公司 层叠存储器件及包括其的存储系统
CN111540391B (zh) * 2018-12-24 2023-08-08 爱思开海力士有限公司 层叠存储器件及包括其的存储系统
CN112998720A (zh) * 2021-01-29 2021-06-22 广东技术师范大学 一种智能预警可穿戴心率监测电路及其控制方法
CN112998720B (zh) * 2021-01-29 2023-07-25 广东技术师范大学 一种智能预警可穿戴心率监测电路及其控制方法

Also Published As

Publication number Publication date
JP6161959B2 (ja) 2017-07-12
CN103456341B (zh) 2018-01-30
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KR102183055B1 (ko) 2020-11-26

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