JP2015185181A - 不揮発性ラッチ回路 - Google Patents

Abstract

【課題】抵抗変化型の記憶素子を使用した不揮発性ラッチ回路の専有面積を小さくする。
【解決手段】不揮発性ラッチ回路１００は、ＭＴＪ素子１１、１３にデータを記憶するメモリセル１０と、複数のメモリセル１０のＭＴＪ素子１１、１３の一端に共通に接続された共有書き込み制御トランジスタ２０と、複数のメモリセル１０のＭＴＪ素子１１、１３の一端に共通に接続された共有読み出し制御トランジスタ３０と、を有する。共有書き込み制御トランジスタ２０は、書き込み制御信号に応答してオンすることにより、ＭＴＪ素子１１、１３に書き込み電流を流す。共有読み出し制御トランジスタ３０は、読み出し制御信号に応答してオンすることにより、ＭＴＪ素子１１、１３に読み出し電流を流す。共有書き込み制御トランジスタ２０と共有読み出し制御トランジスタ３０とは相補的にオンする。
【選択図】図１

Description

この発明は、不揮発性ラッチ回路に関する。

集積回路における待機電力を低減させる技術として、ＭＴＪ素子等の抵抗変化型の不揮発性記憶素子を使用した不揮発性メモリ、不揮発ロジック回路技術が注目されている。

例えば、ＭＴＪ素子を使用したメモリであるＭＲＡＭでは、電源を遮断しても記憶状態が維持される。つまり、ＳＲＡＭ、ＤＲＡＭのようにデータ保持のためにスタンバイ電流を必要とせず、待機電力を削減できる。

特許文献１には、従来のＳＲＡＭセルに２個のＭＴＪ素子と２個のトランジスタへのデータの書き込みを制御する制御トランジスタを追加して不揮発ＳＲＡＭを構成したラッチ回路が開示されている。このラッチ回路では、データの書き込み時には、従来のＳＲＡＭセル部分にデータを記憶させておき、特定のタイミング（例えば、電源を落とす前等）に制御トランジスタをオンし、ＳＲＡＭセル部分に記憶させておいたデータを２個のＭＴＪ素子に書き込む。そして、電源再投入時には、制御トランジスタをオンして、２個のＭＴＪ素子が記憶するデータをＳＲＡＭセルに書き戻す。

特許第５１７０７０６号公報

特許文献１に開示されているラッチ回路においては、ＭＴＪ素子へデータを書き込む際は、ＳＲＡＭセルを構成するインバータ（ＮＯＴ回路）によってＭＴＪ素子に書き込み電流を供給する。ＭＴＪ素子を使用した不揮発ラッチにおいては、ＭＴＪ素子にデータを書き込むため双方向に大きな書き込み電流を流す必要がある。このため、特許文献１のラッチ回路においては、インバータが大きくなり、ラッチ回路の専有面積が大きくなってしまう。

本発明は、上記実情に鑑みてなされたものであり、抵抗変化型の記憶素子を使用した不揮発性ラッチ回路の専有面積を小さくすることを目的とする。

上記目的を達成するために、本発明の不揮発性ラッチ回路は、
抵抗変化型の不揮発性記憶素子を備え、該不揮発性記憶素子にデータを記憶する複数の記憶回路と、
前記複数の記憶回路の前記不揮発性記憶素子の一端に共通に電流路の一端が接続された共有書き込み制御トランジスタと、
前記複数の記憶回路の前記不揮発性記憶素子の一端に共通に電流路の一端が接続された共有読み出し制御トランジスタと、
を有し、
前記共有書き込み制御トランジスタは、書き込み制御信号に応答してオンすることにより、前記複数の記憶回路のうち選択された記憶回路の前記不揮発性記憶素子に、データを書き込むための書き込み電流を流し、
前記共有読み出し制御トランジスタは、読み出し制御信号に応答してオンすることにより、前記複数の記憶回路のうち選択された記憶回路の前記不揮発性記憶素子に、記憶するデータを読み出すための読み出し電流を流し、
前記共有書き込み制御トランジスタと前記共有読み出し制御トランジスタとは相補的にオンする、
ことを特徴とする。

例えば、各前記記憶回路は、当該記憶回路に含まれる前記不揮発性記憶素子にそれぞれ対応し、対応する前記不揮発性記憶素子の他端に電流路の一端が接続された書き込みトランジスタを備え、前記選択された記憶回路に第１のデータを書き込むときに、該選択された記憶回路の前記書き込みトランジスタの電流路の他端に第１の電圧を印加し、前記共有書き込み制御トランジスタの電流路の他端に第２の電圧を印加して、前記不揮発性記憶素子に第１の方向の書き込み電流を流し、前記選択された記憶回路に第２のデータを書き込むときに、該選択された記憶回路の前記書き込みトランジスタの電流路の他端に第３の電圧を印加し、前記共有書き込み制御トランジスタの電流路の他端に第４の電圧を印加して、前記不揮発性記憶素子に第１の方向と反対方向の書き込み電流を流す電圧制御部をさらに備える。

例えば、個々の書き込みトランジスタの電流容量がＩｃであり、前記共有書き込み制御トランジスタを共用する前記記憶回路の個数がＮである場合、前記共有書き込み制御トランジスタの電流容量は、Ｉｃ×Ｎより小さい。

例えば、前記共有読み出し制御トランジスタの電流容量は、前記共有書き込み制御トランジスタの電流容量より小さい。

例えば、各前記記憶回路は、前記不揮発性記憶素子と相補的にデータを記憶する第２の不揮発性記憶素子と、第２の書き込みトランジスタと、センスアンプとを備え、前記第２の不揮発性記憶素子は、その一端が前記第２の書き込みトランジスタの電流路の一端に接続され、その他端が前記共有書き込み制御トランジスタの電流路の一端と前記共有読み出し制御トランジスタの電流路の一端に接続され、前記第２の書き込みトランジスタの電流路の他端は、前記書き込みトランジスタの電流路の他端に接続され、前記センスアンプは、同一記憶回路内の前記不揮発性記憶素子の他端と前記第２の不揮発性記憶素子の一端に接続され、前記不揮発性記憶素子の他端の電位と前記第２の不揮発性記憶素子の一端の電位との差に基づいて、前記不揮発性記憶素子と前記第２の不揮発性記憶素子とが相補的に記憶するデータに対応するデータを出力する。

例えば、前記不揮発性記憶素子は、磁気トンネル接合素子である。

例えば、前記共有書き込み制御トランジスタと前記共有読み出し制御トランジスタと前記書き込みトランジスタが、それぞれＭＯＳＦＥＴから構成される。

本発明によれば、抵抗変化型の記憶素子を使用した不揮発性ラッチ回路の専有面積を小さくできる。

本発明の実施の形態１に係る不揮発性ラッチ回路の構成を示す図である。 （ａ）は、ＭＴＪ素子のスイッチングを説明するための図であり、（ｂ）は、ＭＴＪ素子の電流−抵抗特性を示す図である。 書き込み時・読み込み時にＭＴＪ素子に流れる電流変化を示す図である。 逆向きの書き込み電流を供給したときに、ＭＴＪ素子に流れる電流変化を示す図である。 メモリセルに割り当てるビット線の構成の例を示す図である。 メモリセルに割り当てるビット線の構成の他の例を示す図である。 メモリセルに割り当てるビット線の構成のさらに他の例を示す図である。

（実施の形態１）
以下、図面を参照しながら本発明の不揮発性ラッチ回路の例として、不揮発性ラッチ回路１００を説明する。

ここでは、不揮発性ラッチ回路１００は、高速書き込みが要求されない用途のためのメモリに使用されるものとする。高速書き込みが要求されない用途とは、例えば、更新頻度が低く、一度書き込んだデータを長時間使用し続ける設定情報（プロセッサの演算モード設定情報、ＦＰＧＡ（Field Programmable Gate Array）における配線コンフィギュレーション情報等）の保持等である。

図１に、不揮発性ラッチ回路１００の構成を示す。不揮発性ラッチ回路１００は、抵抗変化型の不揮発性記憶素子を有するメモリセル１０（記憶回路）と、メモリセル１０へのデータの書き込みを制御する共有書き込み制御トランジスタ２０とメモリセル１０が記憶するデータの読み出しを制御する共有読み出し制御トランジスタ３０を含む。

なお、図１では、図面の見やすさのためメモリセル１０を１個のみ示しているが、不揮発性ラッチ回路１００は、図５に示すように複数のメモリセル１０を有しており、共有書き込み制御トランジスタ２０及び共有読み出し制御トランジスタ３０は、複数のメモリセル１０に共通に接続されている。

再び、図１を参照する。メモリセル１０は、２個の磁気トンネル接合素子（以下、ＭＴＪ（Magnetic Tunneling Junction）素子）１１、１３、Ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるＮＦＥＴ１２、１４、センスアンプ１５を有する。

本実施の形態においては、不揮発性ラッチ回路１００の抵抗変化型の不揮発性記憶素子として、ＭＴＪ素子１１、１３を使用する。

ＭＴＪ素子１１、１３は、電流が供給されるとその抵抗値が変化する抵抗変化型の記憶素子である。図２（ａ）にＭＴＪ素子１１の構造を説明するための図を、（ｂ）にＭＴＪ素子１１の電流−抵抗特性を示す。縦軸は抵抗を示し、横軸はＭＴＪ素子１１に供給される電流を示す。なお、ここでは、ＭＴＪ素子１１を例に説明するが、ＭＴＪ素子１３も同様である。

図２（ａ）に示すように、ＭＴＪ素子１１は、ピン層１１ｃ、バリア層１１ｂ、フリー層１１ａの３層から構成されている。バリア層１１ｂは、酸化マグネシウム（ＭｇＯ）や酸化アルミニウム（Ａｌ２Ｏ３）の薄膜から形成され、ピン層１１ｃ、フリー層１１ａは、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体、またはこれらの合金からなる単層や複数の層で形成される。

ピン層１１ｃは、矢印で示す磁化の向きが固定されている。また、フリー層１１ａは磁化の向きが固定されておらず、あるしきい値を超えた電流（書込み電流）が供給されると、その磁化の向きは変化する。よって、ＭＴＪ素子１１に電流が供給されると、ピン層１１ｃとフリー層１１ａの磁化方向の相対的な向きが変化し、ＭＴＪ素子１１の抵抗値が変化する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。

ピン層１１ｃとフリー層１１ａの磁化の向きが揃っている状態を平行状態といい、ピン層１１ｃとフリー層１１ａの磁化の向きが揃っていない状態を反平行状態という。なお、図１においては、ＭＴＪ素子１１、１３を可変抵抗として表記しているが、矢印の先端側がフリー層１１ａ、１３ａである。

再び、図２を参照する。平行状態のとき、ＭＴＪ素子１１の磁気抵抗は小さくなる。この状態は低抵抗状態Ｒｐと呼ばれている。一方、反平行状態のとき、磁気抵抗は大きくなる。この状態は高抵抗状態 Ｒａｐと呼ばれている。

図２（ｂ）に示すように、ＭＴＪ素子１１が高抵抗状態Ｒａｐ（反平行状態）のとき、フリー層１１ａからピン層１１ｃへ向かう方向へ電流（順方向電流Ｉ_ｃ０という）が供給され、その電流がしきい値（Ｉ_ＡＰ−Ｐ）を超えると、フリー層１１ａの磁化が反転し、ＭＴＪ素子１１は低抵抗状態Ｒｐ（平行状態）に遷移する。一方、ＭＴＪ素子１１が低抵抗状態Ｒｐ（平行状態）のとき、ピン層１１ｃからフリー層１１ａへ向かう電流（逆方向電流Ｉ_ｃ１という）が供給され、その電流がしきい値（Ｉ_Ｐ−ＡＰ）を超えると、フリー層１１ａの磁化が反転し、ＭＴＪ素子１１は高抵抗状態Ｒａｐ（反平行状態）に遷移する。なお、高抵抗状態Ｒａｐから低抵抗状態Ｒｐに遷移させるためのしきい値（Ｉ_ＡＰ−Ｐ）の絶対値は、低抵抗状態Ｒｐから高抵抗状態Ｒａｐに遷移させるためのしきい値（Ｉ_Ｐ−ＡＰ）の絶対値よりも小さい。｜Ｉ_ＡＰ−Ｐ｜＜｜Ｉ_Ｐ−ＡＰ｜である。

ＭＴＪ素子１１が高抵抗状態Ｒａｐのときに、ＭＴＪ素子１１に逆方向電流Ｉｃ１に供給された場合は、その抵抗状態は変化せずに維持され、低抵抗状態ＲｐのときにＭＴＪ素子１１に順方向電流Ｉｃ０が供給された場合もその抵抗状態は維持される。

低抵抗状態Ｒｐと高抵抗状態Ｒａｐとをそれぞれ、例えば”１”、”０”と対応付け、ＭＴＪ素子１１、１３のそれぞれについて、低抵抗状態Ｒｐ（”１”）と高抵抗状態Ｒａｐ（”０”）を切り替えることで、ＭＴＪ素子１１、１３を使用して１ビットの情報を記憶することができる。

次に、データの書き込みに係る構成を説明する。
再び、図１を参照する。ＭＴＪ素子１１、１３の一端は、ＮＦＥＴ１２、１４を介して、ビット線ＢＬに接続されている。ビット線ＢＬは、制御部２００からメモリセル１０のＭＴＪ素子１１、１３へデータを供給するためのデータ線である。ここでは、ＭＴＪ素子１１については、フリー層１１ａ（矢印の先端側）がＮＦＥＴ１２を介してビット線ＢＬに、ＭＴＪ素子１３については、ピン層１３ｃがＮＦＥＴ１４を介してビット線ＢＬに接続されている。つまり、ＭＴＪ素子１１、１３は、その向きが互いに逆になるようにビット線ＢＬに接続されている。

ＮＦＥＴ１２、１４のドレインはビット線ＢＬに、ソースはＭＴＪ素子１１、１３の一端に、ゲートはストア線ＳＴＲに接続されている。

ＭＴＪ素子１１、１３の他端は、制御線ＣＴＲＬを介して、Ｎ型のＭＯＳＦＥＴから構成された共有書き込み制御トランジスタ２０のソースに接続されている。共有書き込み制御トランジスタ２０のドレインはビット線ＢＬＣに、ゲートはストア線ＳＴＲＣに接続されている。

データの書き込みの際に、制御部２００は、ストア線ＳＴＲを介してハイレベルの電圧をＮＦＥＴ１２、１４のゲートに印加し、ＮＦＥＴ１２、１４をオンする。並行して、制御部２００は、ストア線ＳＴＲＣを介して共有書き込み制御トランジスタ２０のゲートにハイレベルの電圧を印加し、共有書き込み制御トランジスタ２０をオンする。

なお、書き込みの際に、制御部２００は、選択したメモリセル１０だけに電流が供給されるよう制御を行う。

メモリセル１０の選択は、例えば、次のように行う。図５に示すように、各メモリセル１０にビット線ＢＬ（ＢＬ_１〜ＢＬ_Ｎ）が接続されており、且つ、制御部２００はスリーステート出力が可能に構成されている。制御部２００は、選択したメモリセル１０に割り当てられているビット線ＢＬに、ハイレベル又はローレベルの電圧を印加し、選択対象でないメモリセル１０に割当てられているビット線ＢＬに対する出力をハイインピーダンスとする。従って、選択対象でないメモリセル１０に接続されたビット線ＢＬには、ハイレベル、ローレベルの何れの電圧も印加されない。なお、メモリセル１０の選択の方法は、上記の方法に限らない。

再び、図１を参照する。上述した制御部２００の動作により、選択されたメモリセル１０には、ビット線ＢＬ→ＮＦＥＴ１２→ＭＴＪ素子１１→制御線ＣＴＲＬ→共有書き込み制御トランジスタ２０→ビット線ＢＬＣという書き込みパスと、ビット線ＢＬ→ＮＦＥＴ１４→ＭＴＪ素子１３→制御線ＣＴＲＬ→共有書き込み制御トランジスタ２０→ビット線ＢＬＣという書き込みパスと、が導通し、選択されたメモリセル１０のＭＴＪ素子１１、１３に電流（書き込み電流）を流すことができる。

このとき、ビット線ＢＬに印加される電圧がビット線ＢＬＣに印加される電圧よりも大きければ、図２に示すように、ＭＴＪ素子１１のフリー層１１ａからピン層１１ｃに向かう方向に書き込み電流Ｉｃ０が流れ、また、ＭＴＪ素子１３のピン層１３ｃからフリー層１３ａに向かう方向に書き込み電流Ｉｃ１が流れる。書き込み電流が流れる前に、ＭＴＪ素子１１が高抵抗状態Ｒａｐ（”０”）であり、ＭＴＪ素子１３が低抵抗状態Ｒｐ（”１”）であった場合、ＭＴＪ素子１１は低抵抗状態Ｒｐ（”１”）に、ＭＴＪ素子１３は高抵抗状態Ｒａｐ（”０”）に書き換えられる。このようにして、メモリセル１０にデータを記憶させることができる。

また、ＭＴＪ素子１１が低抵抗状態Ｒｐ（”１”）であり、ＭＴＪ素子１３が高抵抗状態Ｒａｐ（”０”）である場合、逆方向の電流を流す必要があるが、その場合は、ビット線ＢＬ、ＢＬＣに印加する電圧の大小を逆、即ち、ビット線ＢＬに印加される電圧がビット線ＢＬＣに印加される電圧よりも小さくなるように設定すればよい。

上述したように、共有書き込み制御トランジスタ２０は、複数のメモリセル１０に共通に接続されている。つまり、共有書き込み制御トランジスタ２０は複数のメモリセル１０に共有されている。従って、共有書き込み制御トランジスタ２０は、複数のメモリセル１０にそれぞれ含まれるＭＴＪ素子１１、１３に充分な書き込み電流を供給することが可能な電流容量を有している。

例えば、複数のメモリセル１０が共有書き込み制御トランジスタ２０を共有するのではなく、各メモリセル１０が個別に共有書き込み制御トランジスタ２０と同様の役割を果たすトランジスタを備える構成である場合、１個のメモリセル１０に書き込むためトランジスタに必要とされる電流容量がＩＣ_０であるなら、Ｎ個（Ｎは整数；Ｎ＞１）のメモリセル１０が備える共有書き込み制御トランジスタ２０と同様の役割を果たすトランジスタの電流容量の合計は、ＩＣ_０×Ｎとなる。しかし、本実施の形態においては、共有書き込み制御トランジスタ２０は、選択されたメモリセル１０に必要な書き込み電流を供給できればよいので、共有書き込み制御トランジスタ２０の電流容量ＩＣ_Ｎについては、ＩＣ_０＜ＩＣ_Ｎ＜ＩＣ_０×Ｎの関係が成り立つ。つまり、個々のメモリセル１０が書き込み制御トランジスタを備える場合に比べ、書き込みの制御のためのトランジスタの電流容量を小さくすることができる。従って、メモリセル１０が個々に書き込み制御トランジスタを備える場合に比較して、書き込み制御用のトランジスタの専有面積を小さくすることができる。

次に、データの読み出しに係る構成を説明する。
センスアンプ１５は、２個のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ２１、２２から構成される差動型センスアンプである。ＣＭＯＳインバータ２１、２２はＭＴＪ素子１１、１３の抵抗比による電圧をセンスする。ＣＭＯＳインバータ２１、２２の入力端子にはＮ型のＭＯＳＦＥＴ（以下、ＮＦＥＴ２３という）が接続されている。ＮＦＥＴ２３のゲートは、リコールＲＣＬを介して制御部２００に接続されている。また、センスアンプ１５には電源ラインＶＤＤを介して電源が供給されている。

ＭＴＪ素子１１、１３の他端は、制御線ＣＴＲＬを介して、共有読み出し制御トランジスタ３０に接続されている。共有読み出し制御トランジスタ３０は、Ｎ型のＭＯＳＦＥＴから構成され、ドレインは、制御線ＣＴＲＬを介してＭＴＪ素子１１、１３に、ソースは接地され、ゲートはイネーブルＥＮに接続されている。

データの読み出しの際に、制御部２００は、リコールＲＣＬを介してＮＦＥＴ２３のゲートにハイレベルの電圧を印加し、ＮＦＥＴ２３をオンする。従って、センスアンプ１５がアクティブになる。並行して、制御部２００は、イネーブルＥＮを介して共有読み出し制御トランジスタ３０のゲートにハイレベルの電圧を印加し、共有読み出し制御トランジスタ３０をオンする。

データ読み出しの際、制御部２００は、選択したメモリセル１０のＭＴＪ素子１１、１３だけに電流が供給されるよう制御を行う。なお、書き込み時と異なり、全てのメモリセル１０を同時に選択してもよい。

メモリセル１０の選択は、例えば、以下のようにして行われる。まず、電源線ＶＤＤをメモリセル１０毎に配置する。制御部２００は、選択したメモリセル１０の電源線ＶＤＤのみに電源電圧を印加することにより、選択したメモリセルのセンスアンプ１５のみに電源を供給し、それ以外のメモリセル１０のセンスアンプ１５には電源供給を行わない。従って、選択したメモリセル１０のセンスアンプ１５だけがアクティブとなり、選択したメモリセル１０のデータだけを読み出すことができる。あるいは、制御線ＣＴＲＬと各メモリセル１０との間にセル選択用のトランジスタ（ＭＯＳＦＥＴ等）を設け、制御部２００が、選択したメモリセル１０に割り当てられたセル選択用トランジスタだけをオンしてもよい。従って、選択されたメモリセル１０だけに読み出し電流を流すことができる。なお、メモリセル１０の選択の方法は、上記の方法に限らない。

上述した各部の動作により、センスアンプ１５、ＭＴＪ素子１１、１３、共有読み出し制御トランジスタ３０、を含む読み出しパスが導通し、ＭＴＪ素子１１、１３に電流（読み出し電流）を流すことができる。

このとき、センスアンプ１５は、ＭＴＪ素子１１、１３の電圧関係をセンス（検出）する。検出された電圧関係を示す出力値（電圧値）は、出力ノードＱを介して制御部２００を介して、図示しないＦＰＧＡ等に供給される。

なお、ＭＴＪ素子１１、１３からデータを読み出す際に必要な読み出し電流は書き込み電流より小さい。よって、共有読み出し制御トランジスタ３０の大きさは、複数のメモリセル１０に含まれるＭＴＪ素子１１、１３に読み出し電流を流すことが可能な大きさであればよい。通常、共有読み出し制御トランジスタ３０の大きさは、共有書き込み制御トランジスタ２０より小さなものとなる。

制御部２００は、共有書き込み制御トランジスタ２０と共有読み出し制御トランジスタ３０のうちいずれか一方をオンしているときには他方をオフするように、ストア線ＳＴＲＣ、イネーブルＥＮを制御する。よって、書き込みパス、読み出しパスは独立したものとして構成されている。さらに、読み出し制御トランジスタは、共有読み出し制御トランジスタ３０より小さいため、読み出し電流によりデータを書き換えてしまうリードディスターブの発生を防止することができる。

以下、不揮発性ラッチ回路１００の書き込み、読み出し動作を説明する。
ここでは、ＭＴＪ素子１１が高抵抗状態Ｒａｐ、ＭＴＪ素子１３が低抵抗状態Ｒｐであると仮定し、ＭＴＪ素子１１、１３を書き換えることを説明する。さらに、書き込み後に、読み出しを行う。

図３に、書き込み、読み出し時に、ＭＴＪ素子１１、１３に流れる電流の変化を示す（上がＭＴＪ素子１１、下がＭＴＪ素子１３）。縦軸は電流、横軸は時間である。

ＭＴＪ素子１１は高抵抗状態Ｒａｐであるため、図２に示したように、フリー層１１ａからピン層１１ｃに順方向電流を流す必要がある。また、ＭＴＪ素子１３は、低抵抗状態Ｒｐであるため、ピン層１３ｃからフリー層１３ａに逆方向電流を流す必要がある。

図３に示すように、時間ｔ０に、ＭＴＪ素子１１、１３に書き込み電流の供給を開始する。
具体的には、制御部２００が、ビット線ＢＬにハイレベル（例えば、電源電圧Ｖ_ＤＤ）の電圧を、ビット線ＢＬＣにローレベル（例えば、０Ｖ）の電圧を、ストア線ＳＴＲ、ＳＴＲＣにハイレベル（例えば、電源電圧Ｖ_ＤＤ）の電圧を印加する。よって、ＮＦＥＴ１２、１４、共有書き込み制御トランジスタ２０がオンして、ビット線ＢＬからビット線ＢＬＣへ向かう方向に電流が流れる。
なお、ビット線ＢＬ、ＢＬＣには、ＭＴＪ素子１１、ＭＴＪ素子１３にそれぞれの抵抗状態を変化させるのに必要な電流（しきい値Ｉ_ＡＰ−Ｐ、Ｉ_Ｐ−ＡＰの絶対値を超える電流）を供給できるような電圧が印加される必要がある。

このとき、ＭＴＪ素子１１においては、フリー層１１ａからピン層１１ｃの向きに電流が流れ、ＭＴＪ素子１３においては、ピン層１３ｃからフリー層１３ａの向きに電流が流れる。また、ＭＴＪ素子１３は低抵抗状態Ｒｐであるため、ＭＴＪ素子１３に流れる電流Ｉ_１３の方が、ＭＴＪ素子１１に流れる電流Ｉ_１１より大きい。

図３に示すように、時間ｔ１に、ＭＴＪ素子１１に流れる電流Ｉ_１１は、しきい値Ｉ_ＡＰ−Ｐを超える。時間ｔ２に、ＭＴＪ素子１１に流れる電流Ｉ_１１が増加し始める。これは、ＭＴＪ素子１１のフリー層１１ａの磁化の反転が始まったことを示す。
ＭＴＪ素子１１の磁化の反転がＭＴＪ素子１３より先に始まるのは、ＭＴＪ素子１１が高抵抗状態Ｒａｐであり、図２（ｂ）に示したように、高抵抗状態Ｒａｐから低抵抗状態Ｒｐに遷移するのに必要な順方向電流Ｉ_ｃ０のしきい値Ｉ_ＡＰ−Ｐの絶対値が、低抵抗状態Ｒｐから高抵抗状態Ｒａｐに遷移するのに必要な逆方向電流Ｉ_ｃ１のしきい値Ｉ_Ｐ−ＡＰの絶対値より小さいためである。なお、ＭＴＪ素子１３に流れる電流Ｉ_１３も時間ｔ１の後に、しきい値Ｉ_Ｐ−ＡＰを超える。

時間ｔ３から、ＭＴＪ素子１１に流れる電流Ｉ_１１は増加せず、一定となる。これは、ＭＴＪ素子１１が低抵抗状態Ｒｐに遷移したことを示す。
時間ｔ４から、ＭＴＪ素子１３に流れる電流Ｉ_１３が減少し始める。これは、ＭＴＪ素子１３のフリー層１３ａの磁化の反転が始まるからである。

ＭＴＪ素子１１、１３の書き込みの完了については、例えば、電流を供給し始めてから所定の時間（遷移するのに充分な時間）が経過したことをもって、書き込みが完了したと判別してもよい。あるいは、ＭＴＪ素子１１、１３に流れる電流を検出する計器等をそれぞれに設けておき、ＭＴＪ素子１１、１３に流れる電流の変化量が所定の大きさを超えたことをもって、書き込みが完了したと判別してもよい。

制御部２００は、書き込みが完了したと判別すると、書き込み動作を終了するため、時間ｔ５から時間ｔ６の間にビット線ＢＬ、ＢＬＣ、ストア線ＳＴＲ、ＳＴＲＣにローレベル（例えば０Ｖ）の電圧を印加する。よって、ＮＦＥＴ１２、１４、共有書き込み制御トランジスタ２０がオフして、ＭＴＪ素子１１、１３への電流供給が停止する。
以上が、不揮発性ラッチ回路１００の書き込み動作の様子である。

続けて、図３に示すように、時間ｔ６に、ＭＴＪ素子１１、１３への読み出し電流の供給を開始する。
具体的には、図１に示す、制御部２００が、リコールＲＣＬ、イネーブルＥＮにハイレベル（例えば、電源電圧Ｖ_ＤＤ）の電圧を印加する。よって、共有読み出し制御トランジスタ３０がオンする。従って、センスアンプ１５、ＭＴＪ素子１１、１３、共有読み出し制御トランジスタの順に電流（読み出し電流）が流れ、グランドＧＮＤに流れ込む。このとき、制御部２００は、ノードＱの出力値（電圧値）に基づいて、ＭＴＪ素子１１、１３の抵抗状態を判別する。

読み出し動作が終わると、制御部２００が、リコールＲＣＬ、イネーブルＥＮにローレベルの電圧を印加する。よって、共有読み出し制御トランジスタ３０がオフする。
以上が、不揮発性ラッチ回路１００の読み出し動作の様子である。

また、上述の例とは逆に、ＭＴＪ素子１１が低抵抗状態Ｒｐ、ＭＴＪ素子１３が高抵抗状態Ｒａｐであるときに、ＭＴＪ素子１１、１３を書き換える場合を説明する。このとき、先程の例とは逆向きに電流を流す必要がある。図４に、このときにＭＴＪ素子１１、１３に流れる電流の変化を示す（上がＭＴＪ素子１１、下がＭＴＪ素子１３）。縦軸は電流、横軸は時間である。

図４に示すように、時間ｔ０に、ＭＴＪ素子１１、１３への書き込み電流の供給を開始する。
具体的には、制御部２００が、ビット線ＢＬにローレベル（例えば、０Ｖ）の電圧を、ビット線ＢＬＣにハイレベル（例えば、電源電圧Ｖ_ＤＤ）の電圧を、ストア線ＳＴＲ、ＳＴＲＣにハイレベル（例えば、電源電圧Ｖ_ＤＤ）の電圧を印加する。よって、ＮＦＥＴ１２、１４、共有書き込み制御トランジスタ２０がオンして、ビット線ＢＬＣからビット線ＢＬへ向かう方向に電流が流れる。

このとき、ＭＴＪ素子１１においては、ピン層１１ｃからフリー層１１ａの向きに電流が流れ、ＭＴＪ素子１３においては、フリー層１３ａからピン層１３ｃの向きに電流が流れる。ＭＴＪ素子１３が高抵抗状態Ｒａｐであるため、ＭＴＪ素子１３の遷移がＭＴＪ素子１１より先に開始する。

図４に示すように、時間ｔ１に、ＭＴＪ素子１３を流れる電流Ｉ_１３が、しきい値Ｉ_ＡＰ−Ｐを超える。時間ｔ２に、ＭＴＪ素子１３に流れる電流Ｉ_１３が増加し始める。これは、ＭＴＪ素子１３のフリー層１３ａの磁化の反転が始まったことを示す。なお、ＭＴＪ素子１１に流れる電流Ｉ_１１も時間ｔ１の後に、しきい値Ｉ_Ｐ−ＡＰを超える。

時間ｔ３からＭＴＪ素子１３に流れる電流Ｉ_１３は増加せず、一定になる。これは、ＭＴＪ素子１３が低抵抗状態Ｒｐに遷移したことを示す。
時間ｔ４から、ＭＴＪ素子１１に流れる電流Ｉ_１１が減少し始める。これは、ＭＴＪ素子１１のフリー層１１ａの磁化の反転が始まるからである。

上述したように、制御部２００は、時間の経過あるいは、ＭＴＪ素子１１、１３に流れる電流の変化量に基づいて、書き込みの完了を判別すると、書き込み動作を終了するため、ビット線ＢＬ、ＢＬＣ、ストア線ＳＴＲ、ＳＴＲＣにローレベル（例えば０Ｖ）の電圧を印加する。よって、ＮＦＥＴ１２、１４、共有書き込み制御トランジスタ２０がオフし、ＭＴＪ素子１１、１３への電流の供給が停止する。
以上が、ＭＴＪ素子１１が低抵抗状態Ｒｐ、ＭＴＪ素子１３が高抵抗状態Ｒａｐであるときの、不揮発性ラッチ回路１００の書き込み動作の様子である。

上述の実施の形態における不揮発性ラッチ回路１００は、共有書き込み制御トランジスタ２０と共有読み出し制御トランジスタ３０として、それぞれ必要な大きさの電流（書き込み電流、読み出し電流）に応じた大きさ（電流容量）のトランジスタを使用する。

共有書き込み制御トランジスタ２０については、共有読み出し制御トランジスタ３０に比べ、大きなトランジスタを使用する必要はあるものの、選択された複数のメモリセル１０に必要な書き込み電流が供給できればよいので、個々のメモリセル１０が書き込み制御用のトランジスタを備える場合に比べ、書き込み制御のためのトランジスタの大きさ（電流容量）を縮小することができる。

また、共有読み出し制御トランジスタ３０についても、個々のメモリセル１０が読み出し制御用のトランジスタを備える場合に比べ、読み出し制御のためのトランジスタの大きさ（電流容量）を縮小することができる。さらに、読み出し時には書き込み時ほど大きな電流を必要としないため、共有読み出し制御トランジスタ３０は、共有書き込み制御トランジスタ２０よりその専有面積を小さくすることができる。

このように、書き込み制御用のトランジスタ、読み出し制御用のトランジスタを共有するため、不揮発性ラッチ回路１００全体としてはその専有面積をコンパクトにすることができる。従って、高集積化が可能になる。

さらに、共有書き込み制御トランジスタ２０と共有読み出し制御トランジスタを相補的にオンすることにより、書き込みパスと読み出しパスを独立させ、読み出し動作中のリードディスターブを防止できる。

この発明は、上記実施の形態に限定されず、種々の変形及び応用が可能である。

上述の実施の形態では、１つのメモリセル１０が１対のＭＴＪ素子１１、１３を有する例を説明したが、メモリセル１０が１個のＭＴＪ素子を有する構成であってもよい。なお、この場合、センスアンプに基準電位を与えておき、センスアンプは与えられた基準電位とＭＴＪ素子との電位差を示す出力値（電圧値）を出力する。

上述の実施の形態では、不揮発性ラッチ回路１００の抵抗変化型記憶素子としてＭＴＪ素子１１、１３を採用したが、抵抗変化型記憶素子として他の記憶素子を使用してもよい。例えば、ＲｅＲＡＭ（Resistance Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory、相変化メモリ）等を使用してもよい。ＲｅＲＡＭ、ＰＣＲＡＭも上述の実施の形態で使用したＭＴＪ素子と同様に、電圧を印加すると、電気抵抗が変化する。よって、抵抗状態を高抵抗と低抵抗と切り替えることで、情報を記憶することができる。

なお、図１に示す不揮発性ラッチ回路が有するセンスアンプ１５は、差動型のセンスアンプであったが、センスアンプの構成はこれにかぎらず、例えば、ラッチ型のセンスアンプ等を使用してもよい。

また、上述の実施の形態においては、スイッチング素子としてＮ型のＭＯＳＦＥＴを使用したが、例えば、Ｐ型のＭＯＳＦＥＴを使用してもよいし、あるいは、バイポーラトランジスタを使用してもよい。

また、不揮発性ラッチ回路１００に含まれる複数のメモリセル１０について、図５に示すように個々のメモリセル１０に個別のビット線ＢＬ（ＢＬ_１〜ＢＬ_Ｎ）を割り当ててもよいし、あるいは、図６に示すように、共通のビット線ＢＬを割り当ててもよい。この例では、個々のメモリセル１０の選択はストア線ＳＴＲによって行われる。また、図７に示すように、個別のビット線ＢＬ（ＢＬ_１〜ＢＬ_３）をバンク単位に割り当ててもよい。この例では、複数のメモリセル１０がバンクを構成しており、１つのバンクに１つのビット線ＢＬが割り当てられている。バンク内の任意のメモリセル１０の選択はストア線ＳＴＲによって行われる。なお、それぞれのバンクで同一の列に配置されているメモリセル１０に割り当てるストア線ＳＴＲを共通にしてもよい。各バンクの１列目の（バンク内で一番左に配置されている）メモリセル１０に接続されているストア線ＳＴＲ１１、２１、３１を共通にし、各バンクの２列目の（バンク内で左から２番目に配置されている）メモリセル１０に接続されているストア線ＳＴＲ１２、２２、３２を共通にし、…というようにできる。バンクの個数は適宜決められる。図５から７においては、センスアンプ１５等の表記を一部省略している。

上述の実施の形態では、ＭＴＪ素子１１のフリー層１１ａがＮＦＥＴ１２に、ＭＴＪ素子１３のピン層１３ｃがＮＦＥＴ１４に接続されていたが、ＭＴＪ素子１１、１３の配置はこれに限られない。例えば、ＭＴＪ素子１１、１３のそれぞれの向きが同じになるように配置してもよい。

１０ メモリセル
１１、１３ ＭＴＪ素子
１１ａ、１３ａ フリー層
１１ｂ、１３ｂ バリア層
１１ｃ、１３ｃ ピン層
１２、１４ ＮＦＥＴ
１５ センスアンプ
２０ 共有書き込み制御トランジスタ
２１、２２ ＣＭＯＳインバータ
３０ 共有読み出し制御トランジスタ
１００ 不揮発性ラッチ回路
２００ 制御部
ＢＬ、ＢＬＣ ビット線
ＣＴＲＬ 制御線
ＥＮ イネーブル
ＧＮＤ グランド
Ｉｃ０ 順方向電流
Ｉｃ１ 逆方向電流
ＲＣＬ リコール
ＳＴＲ、ＳＴＲＣ ストア線
Ｑ 出力ノード
Ｒａｐ 高抵抗状態
Ｒｐ 低抵抗状態
ＶＤＤ 電源ライン

Claims (7)

1. 抵抗変化型の不揮発性記憶素子を備え、該不揮発性記憶素子にデータを記憶する複数の記憶回路と、
   前記複数の記憶回路の前記不揮発性記憶素子の一端に共通に電流路の一端が接続された共有書き込み制御トランジスタと、
   前記複数の記憶回路の前記不揮発性記憶素子の一端に共通に電流路の一端が接続された共有読み出し制御トランジスタと、
   を有し、
   前記共有書き込み制御トランジスタは、書き込み制御信号に応答してオンすることにより、前記複数の記憶回路のうち選択された記憶回路の前記不揮発性記憶素子に、データを書き込むための書き込み電流を流し、
   前記共有読み出し制御トランジスタは、読み出し制御信号に応答してオンすることにより、前記複数の記憶回路のうち選択された記憶回路の前記不揮発性記憶素子に、記憶するデータを読み出すための読み出し電流を流し、
   前記共有書き込み制御トランジスタと前記共有読み出し制御トランジスタとは相補的にオンする、
   ことを特徴とする不揮発性ラッチ回路。
2. 各前記記憶回路は、当該記憶回路に含まれる前記不揮発性記憶素子にそれぞれ対応し、対応する前記不揮発性記憶素子の他端に電流路の一端が接続された書き込みトランジスタを備え、
   前記選択された記憶回路に第１のデータを書き込むときに、該選択された記憶回路の前記書き込みトランジスタの電流路の他端に第１の電圧を印加し、前記共有書き込み制御トランジスタの電流路の他端に第２の電圧を印加して、前記不揮発性記憶素子に第１の方向の書き込み電流を流し、前記選択された記憶回路に第２のデータを書き込むときに、該選択された記憶回路の前記書き込みトランジスタの電流路の他端に第３の電圧を印加し、前記共有書き込み制御トランジスタの電流路の他端に第４の電圧を印加して、前記不揮発性記憶素子に第１の方向と反対方向の書き込み電流を流す電圧制御部をさらに備える、
   ことを特徴とする請求項１に記載の不揮発性ラッチ回路。
3. 個々の書き込みトランジスタの電流容量がＩｃであり、前記共有書き込み制御トランジスタを共用する前記記憶回路の個数がＮである場合、前記共有書き込み制御トランジスタの電流容量は、Ｉｃ×Ｎより小さい、
   ことを特徴とする請求項２に記載の不揮発性ラッチ回路。
4. 前記共有読み出し制御トランジスタの電流容量は、前記共有書き込み制御トランジスタの電流容量より小さい、
   ことを特徴とする請求項１から３のいずれか１項に記載の不揮発性ラッチ回路。
5. 各前記記憶回路は、前記不揮発性記憶素子と相補的にデータを記憶する第２の不揮発性記憶素子と、第２の書き込みトランジスタと、センスアンプとを備え、
   前記第２の不揮発性記憶素子は、その一端が前記第２の書き込みトランジスタの電流路の一端に接続され、その他端が前記共有書き込み制御トランジスタの電流路の一端と前記共有読み出し制御トランジスタの電流路の一端に接続され、
   前記第２の書き込みトランジスタの電流路の他端は、前記書き込みトランジスタの電流路の他端に接続され、
   前記センスアンプは、同一記憶回路内の前記不揮発性記憶素子の他端と前記第２の不揮発性記憶素子の一端に接続され、前記不揮発性記憶素子の他端の電位と前記第２の不揮発性記憶素子の一端の電位との差に基づいて、前記不揮発性記憶素子と前記第２の不揮発性記憶素子とが相補的に記憶するデータに対応するデータを出力する、
   ことを特徴とする請求項２に記載の不揮発性ラッチ回路。
6. 前記不揮発性記憶素子は、磁気トンネル接合素子である、
   ことを特徴とする請求項１から５のいずれか１項に記載の不揮発性ラッチ回路。
7. 前記共有書き込み制御トランジスタと前記共有読み出し制御トランジスタと前記書き込みトランジスタが、それぞれＭＯＳＦＥＴから構成される、
   ことを特徴とする請求項２に記載の不揮発性ラッチ回路。

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