CN115588457A - 堆叠式存储器件及其测试方法 - Google Patents

堆叠式存储器件及其测试方法 Download PDF

Info

Publication number
CN115588457A
CN115588457A CN202210021334.1A CN202210021334A CN115588457A CN 115588457 A CN115588457 A CN 115588457A CN 202210021334 A CN202210021334 A CN 202210021334A CN 115588457 A CN115588457 A CN 115588457A
Authority
CN
China
Prior art keywords
signal
test
read
output
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202210021334.1A
Other languages
English (en)
Inventor
朴怜浚
丘泳埈
金仁根
尹相植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115588457A publication Critical patent/CN115588457A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/54—Arrangements for designing test circuits, e.g. design for test [DFT] tools
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明涉及堆叠式存储器件及其测试方法。该存储器件包括：数据焊盘；读取电路，其根据读取定时信号和读取命令将读取数据或测试数据输出至数据焊盘；写入电路，其根据写入定时信号通过数据焊盘接收写入数据；测试寄存器电路，在第一测试模式期间，其对数据执行预设操作并存储数据，并且响应于读取命令将存储的数据作为测试数据来传输；数据压缩电路，其在第一测试模式期间通过压缩测试数据来生成测试输出信号并将测试输出信号输出至第一测试输出焊盘；以及定时控制电路，其在第一测试模式期间根据第一至第三输出控制信号生成读取定时信号并且通过延迟读取定时信号来生成写入定时信号。

Description

堆叠式存储器件及其测试方法
相关申请的交叉引用
本申请要求于2021年7月6日提交的编号为10-2021-0088473的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各实施方式涉及半导体设计技术，更具体地，涉及一种测试堆叠式存储器件的方法。
背景技术
随着半导体技术的突飞猛进，要求诸如封装的半导体集成器件具有更高的集成度和性能。为此，当前的技术正在摆脱通过使用布线或凸块将半导体芯片排列在印刷电路板(PCB)上的一个平面上的二维结构。取而代之的是，与其中多个半导体芯片竖直堆叠的三维结构相关的新的多样化技术正在涌现。
可以通过其中竖直堆叠多个半导体芯片的堆叠半导体器件来实现该三维结构。在竖直方向上堆叠的半导体芯片通过穿通电极(例如，硅通孔TSV)彼此电连接并安装在半导体封装基板上。
对于堆叠式存储器件，可以设置多个微凸块以促进堆叠存储芯片之间的物理接触。由于各种信号通过穿通电极TSV和微凸块在堆叠存储芯片之间传输，因此需要测试以确定它们是否连接正常。
发明内容
本公开的各实施方式涉及一种堆叠式存储器件，其能够：通过读取/写入路径来反馈数据，以及通过使用反馈的数据来测试读取/写入路径上的电路和数据焊盘。
本公开的各实施方式涉及一种堆叠式存储器件，其能够分别测试数据焊盘、写入选通焊盘和读取选通焊盘。
根据本公开的实施方式，一种存储器件包括：至少一个数据焊盘；读取电路，适于根据读取命令与读取定时信号同步地将读取数据或测试数据输出至数据焊盘；写入电路，适于与写入定时信号同步地通过数据焊盘接收写入数据；测试寄存器电路，适于：在第一测试模式期间，对从写入电路输出的数据执行预设操作并且将经预设操作的数据存储在测试寄存器电路中，以及，响应于读取命令将存储的数据作为测试数据来传输；数据压缩电路，适于：在第一测试模式期间，通过压缩从读取电路输出的测试数据来生成测试输出信号，以及，将测试输出信号输出至第一测试输出焊盘；以及定时控制电路，适于：在第一种测试模式期间，根据第一至第三输出控制信号生成对应于从至少一个测试输入焊盘输入的测试时钟的读取定时信号，以及，通过将读取定时信号延迟来生成写入定时信号。
根据本公开的实施方式，一种存储器件包括：第一选通焊盘，写入选通信号通过该第一选通焊盘被输入；时钟倍频器，适于接收从至少一个测试输入焊盘输入的测试时钟并且通过对测试时钟的频率进行倍频来生成测试种子时钟；第一输出电路，适于响应于第二测试模式信号将测试种子时钟作为写入选通信号输出至第一选通焊盘；第一输入电路，适于接收通过第一选通焊盘传输的写入选通信号；时钟分频器，适于通过对从第一输入电路传输的写入选通信号的频率进行分频来生成内部时钟；以及计数器，适于：通过对内部时钟的翻转次数进行计数来生成计数信号，以及，将计数信号的各个比特位输出到至少一个测试输出焊盘。
根据本公开的实施方式，一种存储器件包括：第二选通焊盘，读取选通信号通过该第二选通焊盘被输出；输出控制电路，适于：接收从至少一个测试输入焊盘输入的测试时钟并响应于第一至第三输出控制信号生成对应于测试时钟的读取定时信号，并且响应于第三测试模式信号选择性地屏蔽第一至第三输出控制信号；选通生成电路，适于基于读取定时信号生成内部选通信号；第二输出电路，适于将内部选通信号作为读取选通信号输出至第二选通焊盘；第二输入电路，适于响应于第三测试模式信号接收通过第二选通焊盘传输的读取选通信号；以及，计数器，适于：通过对读取选通信号的翻转次数进行计数来生成计数信号，以及将计数信号的各个比特位输出到至少一个测试输出焊盘。
根据本公开的实施方式，一种存储器件的方法包括：生成与通过输入焊盘输入的时钟对应的读取定时信号；通过将读取定时信号延迟来生成写入定时信号；通过数据焊盘与写入定时信号同步地接收写入数据以将写入数据存储在寄存器中；响应于读取命令、通过数据焊盘、与读取定时信号同步地输出所存储的数据；以及压缩存储的数据以生成输出信号以通过输出焊盘输出。
根据本公开的实施方式，一种存储器件的方法包括：通过对通过输入焊盘输入的输入时钟的频率进行倍频来生成种子时钟；通过选通焊盘将种子时钟作为选通信号输出；通过对选通信号的频率进行分频来生成内部时钟；以及，对内部时钟的翻转次数进行计数以生成计数信号用于通过输出焊盘输出。
根据本公开的实施方式，一种存储器件的方法包括：根据选择性屏蔽的控制信号生成对应于通过输入焊盘输入的时钟的定时信号；基于定时信号生成选通信号以通过选通焊盘输出该选通信号；以及对选通信号的翻转次数进行计数以生成计数信号用于通过输出焊盘输出。
根据本技术，在测试操作期间，堆叠式存储器件可以通过其读取/写入路径来反馈数据。此外，可以对反馈的数据执行操作并通过存储器件的测试路径来确认操作结果。因此，可以通过使用测试路径上的有限数量的测试焊盘来测试存储器件的读取/写入路径上的各种电路。此外，可以提高存储器件的测试操作效率，以降低存储器件的制造成本。
此外，根据本技术，在测试操作期间，当规范改变时，堆叠式存储器件可以提供测试读取/写入路径上的电路、数据焊盘、写入选通焊盘以及读取选通焊盘的新方法。因此，可以提高存储器件的测试操作可扩展性。
通过结合以下附图的以下详细描述，本公开的这些和其他特征和优点对于本领域技术人员将变得显而易见。
附图说明
图1是示出根据本公开的各实施方式的半导体系统的截面图。
图2是示出根据本公开的实施方式的图1所示的堆叠式存储器件的透视图。
图3是用于描述根据本公开的实施方式的设置在图2所示的基础逻辑裸片上的凸块的平面图。
图4是示出根据本公开的实施方式的基础逻辑裸片的配置图。
图5是示出根据本公开的实施方式的图4的定时控制电路的电路图。
图6是示出根据本公开的实施方式的图4的输出控制电路的电路图。
图7A和图7B是用于描述根据本公开的实施方式的图6的输出控制电路的操作的波形图。
图8A和图8B是用于描述根据本公开的实施方式的在正常操作期间的读取选通信号和写入选通信号的流程的电路图。
图9是用于描述根据本公开的实施方式的在第一测试模式期间的读取选通信号和写入选通信号的流程的电路图。
图10是用于描述根据本公开的实施方式的在图9的第一测试模式期间的读取选通信号和写入选通信号的流程的波形图。
图11是用于描述根据本公开的实施方式的在第二测试模式期间的写入选通信号的流程的电路图。
图12是用于描述根据本公开的实施方式的在第三测试模式期间的读取选通信号的流程的电路图。
图13是示出根据本公开的另一实施方式的图4的定时控制电路的电路图。
图14是示出根据本公开的实施方式的图13的第一控制电路的电路图。
图15是示出根据本公开的实施方式的图13的第二控制电路的电路图。
图16是用于描述根据本公开的实施方式的在第三测试模式期间的读取选通信号的流程的电路图。
图17A至图17D是用于描述根据本公开的实施方式的图16的第二控制电路的操作的波形图。
具体实施方式
下面将参考附图更详细地描述本公开的各实施方式。然而，本公开可以以不同的形式实施并且不应被解释为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将本教导的范围传达给本领域技术人员。在本公开通篇中，贯穿本公开的各个图和实施方式，相同的附图标记表示相同的部分。
应注意，提及“实施方式”或“另一实施方式”等并不一定意指仅一个实施方式，并且对任何这样的短语的不同提及不一定是指相同的实施方式。
将理解的是，虽然术语“第一”、“第二”和“第三”等可在本文中用于描述各种元件，但这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开来。因此，在不脱离本教导的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
还将理解，当在本说明书中使用时，术语“包含”和“包括”指明所陈述的元件的存在并且不排除一个或更多个其他元件的存在或添加。如本文所用，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。
如本文所用，单数形式也可包括复数形式，反之亦然，除非上下文另有明确指示。本申请和所附权利要求中使用的冠词“一”和“一个”一般应解释为“一个或更多个”，除非另有说明或者从上下文中可以明确所指是单数形式。
根据本公开的实施方式的半导体存储器系统可以以系统级封装、多芯片封装或片上系统的形式实施，并且也可以以叠层封装的形式实施。在下文中，将描述包括堆叠式存储器件的半导体存储器系统。
图1是示出根据本公开的各实施方式的半导体系统100的截面图。
参照图1，半导体系统100可以包括堆叠式存储器件110、控制器120、中介层(interposer)130和封装基板140。
中介层130可以安装到封装基板140上。
堆叠式存储器件110和控制器120可以安装到中介层130上。
因为控制器120通常被包括在不同的处理器中，诸如中央处理单元(CPU)、图形处理单元(GPU)和应用处理器(AP)，所以控制器120也可以被称为处理器，如图1所指定的。
堆叠式存储器件110的物理区域(PHY)1142可以经由中介层130耦接到控制器120的物理区域(PHY)122。用于堆叠式存储器件110和控制器120之间的通信的接口电路可以设置在物理区域1142和122中的每一个中。
堆叠式存储器件110可以形成高带宽存储器(HBM)。HBM可具有高带宽，该高带宽对应于在竖直方向上堆叠多个裸片(即，存储芯片)并通过穿通电极TSV将它们电连接而引起的增加数量的I/O单元。
多个裸片可以包括基础逻辑裸片114和多个核心裸片112。核心裸片112可以顺次地堆叠在基础逻辑裸片114上，并且通过穿通电极TSV彼此耦接。虽然图1示出堆叠了四个核心裸片112，即第一至第四核心裸片112_0至112_3，但本公开的构思和精神不限于此，堆叠的核心裸片的数量可根据存储器件的设计而变化。
每个核心裸片112可以用存储芯片来实现。每个核心裸片112可以包括用于存储数据的多个存储单元和用于支持对存储单元的核心操作的电路。基础逻辑裸片114可以充当核心裸片112和控制器120之间的接口，使得可以执行半导体系统100内的各种功能，诸如存储管理功能(例如，用于存储单元的刷新管理功能和电源管理功能)，以及核心裸片112和控制器120之间的定时调整功能。
在各实施方式中，基础逻辑裸片114可以包括物理区域1142和直接存取区域(DA)1146。在物理区域1142中，可以设置用于与控制器120通信的接口电路。在直接存取区域1146中，可以设置用于直接测试堆叠式存储器件110的接口电路。基础逻辑裸片114也被称为缓冲裸片。
图2是根据本公开的实施方式的图1所示的堆叠式存储器件110的透视图。
参照图2，第一至第四核心裸片112_0至112_3中的每一个可包括一个或更多个通道。在图2的示例中，由于一个核心裸片包括两个通道，所以堆叠式存储器件110可以具有第一至第八通道CH0至CH7。例如，第一核心裸片112_0可以包括对应于第一通道CH0和第三通道CH2的存储区域，并且第二核心裸片112_1可以包括对应于第二通道CH1和第四通道CH3的存储区域。第三核心裸片112_2可以包括对应于第五通道CH4和第七通道CH6的存储区域，并且第四核心裸片112_3可以包括对应于第六通道CH5和第八通道CH7的存储区域。
例如，第一至第八存储体可以对应于每个通道。此外，可以分别对应于第一至第八通道CH0至CH7来设置穿过第一至第四核心裸片112_0至112_3的多个穿通电极TSV。当每个通道具有128比特位的带宽时(即每个裸片有两个128比特位通道)，穿通电极TSV和相应的I/O单元可以被配置为传输1024比特位的数据。每个通道可以类似于标准双倍数据速率(DDR)接口，但可以是完全独立的，并且因此一个堆叠式存储器件内的每个通道甚至一个裸片内的每个通道都可以在不同的频率和/或不同的定时下操作。
基础逻辑裸片114可以与控制器120(参见图1)通信。例如，基础逻辑裸片114可以从控制器120接收命令、地址和数据，并且将接收到的命令、地址和数据提供给第一至第四核心裸片112_0至112_3。
物理区域(PHY)1142、TSV区域(TSVA)1144和直接存取区域(DA)1146可以设置在基础逻辑裸片114中。物理区域(PHY)1142可以是与图1所示的物理区域(PHY)1142相同的部分，并且直接存取区域(DA)1146可以是与图1所示的直接访存取区域(DA)1146相同的部分。
物理区域1142可以设置有用于与控制器120对接的I/O电路。物理区域1142可以设置在基础逻辑裸片114的第一边缘区域中，与控制器120相邻。直接存取区域1146可以设置有用于与外部测试器件(未示出)直接对接的I/O电路。直接存取区域1146可以设置在基础逻辑裸片114的第二边缘区域中，与外部测试器件相邻。第二边缘区域可以设置在与第一边缘区域相反的方向上。TSV区域1144可以是用于与穿过第一至第四核心裸片112_0至112_3的穿通电极TSV对接的区域。TSV区域1144可以设置在物理区域1142和直接存取区域1146之间，即TSV区域1144可以设置在基础逻辑裸片114的中心区域。
物理区域1142可以将从控制器120接收到的信号传输到TSV区域1144。直接存取区域1146可以将从外部测试器件接收到的测试信号传输到TSV区域1144。TSV区域1144可以对从物理区域1142接收到的信号或从直接存取区域1146接收到的测试信号执行预定的信号处理操作，例如缓冲操作，以将缓冲的信号通过穿通电极TSV传输至第一至第四核心裸片112_0至112_3。
图3是用于描述根据本公开的实施方式的设置在图2所示的基础逻辑裸片114上的凸块的平面图。
参照图3，物理区域1142、TSV区域1144和直接存取区域1146可以设置在基础逻辑裸片114中。在物理区域1142中，可以设置用于与第一至第四核心裸片112_0至112_3的第一至第八通道CH0至CH7对接的通道接口区域IF_CH0至IF_CH7。
可以在物理区域1142上形成用于与控制器120对接的多个PHY凸块PB。可以在TSV区域1144上形成用于与穿通电极TSV对接的多个TSV凸块TB。可以在直接存取区域1146上形成用于通过中介层130与外部测试器件对接以测试堆叠式存储器件110的多个DA凸块DAB。PHY凸块PB、TSV凸块TB和DA凸块DAB可以由微凸块形成。尽管未示出，但是可以在直接存取区域1146上额外形成耦接到DA凸块DAB的多个DA探测焊盘DAP。与PHY凸块PB和DA凸块DAB相比，DA探测焊盘DAP的物理尺寸可相对更大。
由于PHY凸块PB的物理尺寸非常小并且PHY凸块PB的数量非常大，超过1000个，所以难以使用PHY凸块PB来测试堆叠式存储器件110。此外，由于堆叠式存储器件110以系统级封装(SIP)的形式与控制器120通信，因此更加难以使用PHY凸块PB来测试堆叠式存储器件110。由于这些原因，可以使用与PHY凸块PB相比物理尺寸更大且数量更小的DA凸块DAB或DA探测焊盘DAP来测试堆叠式存储器件110。
如上所述，可以仅使用DA凸块或DA探测焊盘来测试堆叠式存储器件110，并且难以直接使用实际上在封装内与控制器120通信的、诸如数据焊盘、写入选通焊盘和读取选通焊盘的PHY凸块PB。传统上，在测试操作期间，已经提出通过以下操作同时测试读取/写入路径上的电路、数据焊盘、写入选通焊盘和读取选通焊盘的方法。首先，基础逻辑裸片114使用通过DA凸块DAB提供的信号生成读取选通信号RDQS，并且通过连接到数据焊盘的输出电路来输出数据。基础逻辑裸片114通过读取选通焊盘输出读取选通信号RDQS并且通过写入选通焊盘再次接收读取选通信号RDQS以生成写入选通信号WDQS。基础逻辑裸片114根据写入选通信号WDQS接收通过连接到数据焊盘的输入电路反馈的数据，并且通过DA凸块DAB输出该数据。最后，外部测试器件可以使用通过DA凸块DAB输出的数据同时验证读取/写入路径上的电路、数据焊盘、写入选通焊盘和读取选通焊盘。
然而，随着用于高带宽存储器(HBM)的联合电子设备工程委员会(JEDEC)标准已更新为HBM 3.0，例如，堆叠式存储器件110的规范被修改为HBM 3.0，即使在读取操作期间，也可以通过写入选通焊盘输入预定周期的时钟信号。为此，使用现有的测试方法，难以测试读取/写入路径上的电路、数据焊盘、写入选通焊盘和读取选通焊盘。因此，需要一种新的方法来评估读取/写入路径上的电路、数据焊盘、写入选通焊盘和读取选通焊盘。在下文中，将描述能够分离和评估数据焊盘、写入选通焊盘和读取选通焊盘的测试方法。
图4是示出根据本公开的实施方式的基础逻辑裸片114的配置图。
参照图4，基础逻辑裸片114可以通过多个穿通电极TSV耦接到核心裸片(图1的112)。基础逻辑裸片114可以通过多个数据焊盘DQ_P、写入选通焊盘WDQS_P和读取选通焊盘RDQS_P向/从控制器(图1的120)传输和接收数据。作为参考，可以根据输入/输出数据的比特位数量来提供一个或更多个数据焊盘DQ_P。基础逻辑裸片114可以通过多个测试输入焊盘TIN_P#、第一测试输出焊盘TOUT_P1和多个第二测试输出焊盘TOUT_P2#向/从外部器件(例如，测试器件)传输和接收数据。如图1至图3中所述，基础逻辑裸片114可以包括其中设置有用于与控制器120通信的接口电路的物理区域(图3的1142)、其中设置有用于与核心裸片对接的穿通电极TSV的TSV区域(图3的1144)以及其中可以设置有用于直接测试堆叠式存储器件110的接口电路的直接存取区域(图3的1146)。即，穿通电极TSV可以设置在TSV区域1144中。数据焊盘DQ_P、写入选通焊盘WDQS_P和读取选通焊盘RDQS_P可以形成为PHY凸块PB并且设置在物理区域1142中。测试输入焊盘TIN_P#、第一测试输出焊盘TOUT_P1和多个第二测试输出焊盘TOUT_P2#可以形成为DA凸块DAB并且设置在直接存取区域1146中。
根据本发明的实施方式，测试操作可以包括用于评估读取/写入路径上的电路(即，读取电路210和写入电路220)和数据焊盘DQ_P的第一测试模式、用于评估写入选通焊盘WDQS_P的第二测试模式以及用于评估读取选通焊盘RDQS_P的第三测试模式。在图4中，在第一测试模式中使能第一测试模式信号TM_S1，在第二测试模式中使能第二测试模式信号TM_S2，并且在第三测试模式中使能第三测试模式信号TM_S3。
基础逻辑裸片114可以包括读取电路210、写入电路220、测试寄存器电路230、数据压缩电路240和定时控制电路250。
读取电路210可以根据读取命令RD接收通过穿通电极TSV从核心裸片112传输的读取数据或从测试寄存器电路230传输的测试数据。读取电路210可以与读取定时信号R_STB<0:3>同步地将读取数据或测试数据输出至数据焊盘DQ_P。
详细地，读取电路210可以包括读取寄存器电路212、第一对准电路214和输出电路(TX)216。
读取寄存器电路212可以根据读取命令RD存储从核心裸片112输出的读取数据或从测试寄存器电路230传输的测试数据。读取寄存器电路212可以将存储的数据输出为并行数据RDO和FDO。根据实施方式，读取寄存器电路212可以根据第一测试模式信号TM_S1选择读取数据和测试数据中的一个。第一对准电路214可以基于读取定时信号R_STB<0:3>将从读取寄存器电路212输出的并行数据RDO和FDO串行化。第一对准电路214可以将串行化数据传输到输出电路216。输出电路216可以通过数据焊盘DQ_P输出串行化数据作为读取数据DQ。
写入电路220可以根据写入命令WT接收通过数据焊盘DQ_P传输的写入数据，并且与写入定时信号W_STB<0:3>同步地通过穿通电极TSV将写入数据传输到核心裸片112。
详细地，写入电路220可以包括写入寄存器电路222、第二对准电路224和输入电路(RX)226。
输入电路226可以通过数据焊盘DQ_P接收从控制器120传输的写入数据DQ。第二对准电路224可以基于写入定时信号W_STB<0:3>并行对准从输入电路226输出的数据，以输出并行数据RDI和FDI。写入寄存器电路222可以存储并行数据RDI和FDI，并且根据写入命令WT通过穿通电极TSV将存储的数据传输到核心裸片112。
在第一测试模式期间，测试寄存器电路230可以对从写入电路220的第二对准电路224输出的并行数据RDI和FDI执行预定操作，并且存储数据。在第一测试模式期间，响应于读取命令RD，测试寄存器电路230可以将存储的数据传输到读取路径，即读取电路210的读取寄存器电路212。具体地，测试寄存器电路230可以包括用于存储数据的多个存储装置(例如，寄存器)，并且通过多输入移位寄存器或多输入签名寄存器(MISR)电路来实现。也就是说，当第一测试模式信号TM_S1被使能时，测试寄存器电路230可以对从第二对准电路224输出的并行数据RDI和FDI执行预定操作，并且存储数据。当第一测试模式信号TM_S1被使能时，响应于读取命令RD，测试寄存器电路230可以将存储的数据传输到读取寄存器电路212。根据实施方式，测试寄存器电路230可以通过附加的测试输出焊盘将存储的数据输出至测试器件。
在第一测试模式期间，数据压缩电路240可以通过压缩从读取寄存器电路212输出的并行数据RDO和FDO来生成测试输出信号TOUT1，并且通过第一测试输出焊盘TOUT_P1向测试器件输出测试输出信号TOUT1。例如，当第一测试模式信号TM_S1被使能时，数据压缩电路240可以对并行数据RDO和FDO执行特定的逻辑运算(例如，异或运算)以生成1比特位的测试输出信号TOUT1。
定时控制电路250可以在正常读取操作期间接收通过写入选通焊盘WDQS_P输入的时钟信号(即，写入选通信号WDQS)，并且根据第一至第三输出控制信号OUTEN1至OUTEN3生成对应于写入选通信号WDQS的读取定时信号R_STB<0:3>。此外，在正常读取操作期间，定时控制电路250可以根据读取定时信号R_STB<0:3>生成读取选通信号RDQS，并且向读取选通焊盘RDQS_P输出读取选通信号RDQS。定时控制电路250可在正常写入操作期间接收通过写入选通焊盘WDQS_P输入的写入选通信号WDQS，并且根据第一至第三输出控制信号OUTEN1至OUTEN3生成对应于写入选通信号WDQS的写入定时信号W_STB<0:3>。
一般而言，写入选通信号WDQS或读取选通信号RDQS可以是如下波形，其具有比数据的输入时间点提前了设定时间的激活时段(例如，前同步)，并且具有比数据的输出时间点拖后了设定时间的激活时段(例如，后同步)。通过使用具有前同步和后同步的写入选通信号WDQS或读取选通信号RDQ，用于接收数据的器件可以确保足够的数据余量。基础逻辑裸片114可以包括用于解码输入命令的解码电路。例如，当读取命令RD被输入时，解码电路可以通过对读取命令RD进行解码来生成输出控制信号OUTEN。输出控制信号OUTEN可以是用于在正常读取操作期间控制读取数据的输出时间点的信号，并且在从读取命令RD的输入时间点起已过去与读取等待时间相对应的时间之后被激活。第二输出控制信号OUTEN2可以对应于输出控制信号OUTEN，在从读取命令RD的输入时间点起已过去与读取等待时间相对应的时间之后被激活。第一输出控制信号OUTEN1可以是用于控制写入选通信号WDQS或读取选通信号RDQ的前同步的信号。第三输出控制信号OUTEN3可以是用于控制写入选通信号WDQS或读取选通信号RDQ的后同步的信号。可以通过将第二输出控制信号OUTEN2提前或延迟设定时间来生成第一输出控制信号OUTEN1和第三输出控制信号OUTEN3。
定时控制电路250可以在第一测试模式期间通过测试输入焊盘TIN_P#接收多相测试时钟T_CK<0:3>，并且根据第一至第三输出控制信号OUTEN1至OUTEN3生成对应于测试时钟T_CK<0:3>的读取定时信号R_STB<0:3>。此时，定时控制电路250可以在第一测试模式期间根据第一至第三输出控制信号OUTEN1至OUTEN3来输出前同步和后同步被去除的读取定时信号R_STB<0:3>。此外，定时控制电路250可以通过将读取定时信号R_STB<0:3>延迟预设时间来输出写入定时信号W_STB<0:3>。作为参考，图4示出了4相测试时钟T_CK<0:3>被输入到定时控制电路250的情况。此时，可以提供四个测试输入焊盘TIN_P1至TIN_P4以接收4相测试时钟T_CK<0:3>。然而，本发明的构思和精神不限于此，并且测试输入焊盘TIN_P#的数量可以根据测试时钟的相位而变化。
定时控制电路250可在第二测试模式期间使用通过测试输入焊盘TIN_P#输入的4相测试时钟T_CK<0:3>来生成测试种子时钟(图5的S_CK)，并且通过写入选通焊盘WDQS_P将测试种子时钟S_CK作为写入选通信号WDQS来反馈。定时控制电路250可通过对反馈的写入选通信号WDQS的翻转次数进行计数来生成计数信号TOUT2<0:n>，并且将计数信号TOUT2<0:n>的各个比特位输出至第二测试输出焊盘TOUT_P2#。作为参考，图4示出了生成具有(n+1)比特位的计数信号TOUT2<0:n>的情况。此时，可以提供(n+1)个第二测试输出焊盘TOUT_P20至TOUT_P2n以输出计数信号TOUT2<0:n>的各个比特位。
定时控制电路250可通过测试输入焊盘TIN_P#接收多相测试时钟T_CK<0:3>，并且根据第一至第三输出控制信号OUTEN1至OUTEN3生成对应于测试时钟T_CK<0:3>的读取定时信号R_STB<0:3>。此时，定时控制电路250可以在第三测试模式期间根据第一至第三输出控制信号OUTEN1至OUTEN3来输出前同步和后同步被去除的读取定时信号R_STB<0:3>。此外，定时控制电路250可以基于读取定时信号R_STB<0:3>生成内部选通信号(图5的IDQS)，并且通过读取选通焊盘RDQS_P将内部选通信号IDQS作为读取选通信号RDQS来反馈。定时控制电路250可以通过对反馈的读取选通信号RDQS的翻转次数进行计数来生成计数信号TOUT2<0:n>，并且将计数信号TOUT2<0:n>的各个比特位输出至第二测试输出焊盘TOUT_P2#。
图5是示出根据本公开的实施方式的图4的定时控制电路250的电路图。
参照图5，定时控制电路250可以包括时钟倍频器312、第一输出电路314、第一输入电路316、时钟分频器318、第一多路复用器320、输出控制电路330、延迟器(D)340、选通生成电路350、第二输出电路362、第二输入电路364、第二多路复用器370和计数器380。
时钟倍频器312可以将通过测试输入焊盘TIN_P#输入的4相测试时钟T_CK<0:3>的频率倍频，从而生成具有高于测试时钟T_CK<0:3>的频率的测试种子时钟S_CK。时钟倍频器312可以生成如下测试种子时钟S_CK，其根据第一相位的测试时钟T_CK<0>被激活，根据第二相位的测试时钟T_CK<1>被去激活，根据第三相位的测试时钟T_CK<2>被激活，并且根据第四相位的测试时钟T_CK<3>被去激活。结果，测试种子时钟S_CK可以具有两倍于测试时钟T_CK<0:3>的频率。
作为参考，当堆叠式存储器件110的规范被修改为HBM 3.0时，即使在读取操作期间，也可以通过写入选通焊盘WDQS_P输入以预定周期翻转的写入选通信号WDQS，并且可以基于写入选通信号WDQS而生成内部时钟I_CK<0:3>。在测试操作期间提供的测试时钟T_CK<0:3>具有比在正常操作期间通过写入选通焊盘WDQS_P提供的写入选通信号WDQS更低的频率(例如，1/2)。因此，在本公开的实施方式中，通过使用时钟倍频器312增加测试时钟T_CK<0:3>的频率，可以在与正常操作基本相同的环境(即，速度)中执行对写入选通焊盘WDQS_P的测试操作。
第一输出电路314可以响应于第二测试模式信号TM_S2将测试种子时钟S_CK输出至写入选通焊盘WDQS_P。第一输出电路314可以在第二测试模式中被激活。通过写入选通焊盘WDQS_P输入/输出的信号可以被定义为写入选通信号WDQS。
第一输入电路316可以接收通过写入选通焊盘WDQS_P传输的写入选通信号WDQS。即，在诸如正常读取操作和/或正常写入操作的正常操作期间，第一输入电路316可以通过写入选通焊盘WDQS_P接收从控制器120传输的写入选通信号WDQS。相反，在第二测试模式期间，第一输入电路316可以通过写入选通焊盘WDQS_P接收从第一输出电路314反馈的写入选通信号WDQS。
时钟分频器318可以通过对从第一输入电路316传输的写入选通信号WDQS的频率进行分频来生成4相内部时钟I_CK<0:3>。
第一多路复用器320可以通过响应于第一测试模式信号TM_S1或第三测试模式信号TM_S3、选择通过测试输入焊盘TIN_P#提供的4相测试时钟T_CK<0:3>和从时钟分频器318提供的内部时钟I_CK<0:3>中的一个来输出种子定时信号STB<0:3>。当第一测试模式信号TM_S1或第三测试模式信号TM_S3被使能时，第一多路复用器320可以选择测试时钟T_CK<0:3>以输出种子定时信号STB<0:3>。否则，第一多路复用器320可以选择内部时钟I_CK<0:3>以输出种子定时信号STB<0:3>。例如，当第二测试模式信号TM_S2被使能时，或者当执行诸如正常读取操作和正常写入操作的正常操作时，第一多路复用器320可以选择内部时钟I_CK<0:3>以输出种子定时信号STB<0:3>。
输出控制电路330可以响应于第一至第三输出控制信号OUTENl至OUTEN3而生成与种子定时信号STB<0:3>对应的读取定时信号R_STB<0:3>，并且响应于第一测试模式信号TM_S1或第三测试模式信号TM_S3选择性地屏蔽第一至第三输出控制信号OUTEN1至OUTEN3。例如，当第一测试模式信号TM_S1或第三测试模式信号TM_S3被使能时，输出控制电路330可以屏蔽第一输出控制信号OUTEN1和第三输出控制信号OUTEN3，并且可以根据被屏蔽的输出控制信号生成从种子定时信号STB<0:3>中去除前同步和后同步的读取定时信号R_STB<0:3>。相反，在正常操作期间，当第一测试模式信号TM_S1和第三测试模式信号TM_S3都被禁止时，输出控制电路330可以根据第一至第三输出控制信号OUTEN1至OUTEN3生成包括种子定时信号STB<0:3>的前同步和后同步的读取定时信号R_STB<0:3>，而不屏蔽第一至第三输出控制信号OUTEN1至OUTEN3。输出控制电路330的详细配置在图6至图7B中描述。
延迟器340可以通过根据第一测试模式信号TM_S1将读取定时信号R_STB<0:3>延迟一延迟时间量(tD)来输出写入定时信号W_STB<0:3>。当第一测试模式信号TM_S1被使能时，延迟器340可以通过将读取定时信号R_STB<0:3>延迟一延迟时间量(tD)来输出写入定时信号W_STB<0:3>。当第一测试模式信号TM_S1被禁止时，延迟器340可以在不将读取定时信号R_STB<0:3>延迟的情况下输出读取定时信号R_STB<0:3>作为写入定时信号W_STB<0:3>。可以考虑读取电路210根据读取定时信号R_STB<0:3>将读取数据DQ输出至数据焊盘DQ_P所需的时间以及写入电路220接收通过数据焊盘DQ_P反馈的写入数据DQ所耗用的时间来计算延迟时间量(tD)。例如，延迟时间量(tD)可以对应于第一对准电路214、输出电路216、数据焊盘DQ_P、输入电路226和第二对准电路224所需的延迟时间量。
当读取命令RD或第三测试模式信号TM_S3被使能时，选通生成电路350可以基于读取定时信号R_STB<0:3>生成内部选通信号IDQS。例如，选通生成电路350可以生成如下内部选通信号IDQS，其响应于读取定时信号R_STB<0:3>的第一比特位R_STB<0>而被激活，响应于第二比特位R_STB<1>而被去激活，响应于第三比特位R_STB<2>而被激活，响应于第四比特位R_STB<3>而被去激活。
第二输出电路362可以将内部选通信号IDQS输出至读取选通焊盘RDQS_P。通过读取选通焊盘RDQS_P输入/输出的信号可以被定义为读取选通信号RDQS。
第二输入电路364可以响应于第三测试模式信号TM_S3接收通过读取选通焊盘RDQS_P传输的读取选通信号RDQS。
第二多路复用器370可以通过响应于第二测试模式信号TM_S2和第三测试模式信号TM_S3来选择从第一多路复用器320提供的种子定时信号STB<0:3>和通过第二输入电路364传输的读取选通信号RDQS中的一个而输出目标计数信号TCNT。当第二测试模式信号TM_S2被使能时，第二多路复用器370可以通过选择种子定时信号STB<0:3>的预定比特位(例如，第一比特位STB<0>)来输出目标计数信号TCNT。当第三测试模式信号TM_S3被使能时，第二多路复用器370可以通过选择读取选通信号RDQS来输出目标计数信号TCNT。
计数器380可以通过对目标计数信号TCNT的翻转次数进行计数来生成计数信号TOUT2<0:n>，并且将计数信号TOUT2<0:n>的各个比特位输出至第二测试输出焊盘TOUT_P2#。根据实施方式，可以在计数器380的后端提供用于将计数信号TOUT2<0:n>串行化以生成1比特位串行信号的串行器。在这种情况下，可以提供用于输出1比特位串行信号的一个第二测试输出焊盘TOUT_P2。
图6是示出根据本公开的实施方式的图4的输出控制电路330的电路图。图7A和7B是用于描述根据本公开的实施方式的图6的输出控制电路330的操作的波形图。
参照图6，输出控制电路330可以包括第一至第三选择电路332、334和338，以及滤波电路336。
第一选择电路332可以响应于第一测试模式信号TM_S1或第三测试模式信号TM_S3来选择并输出第一输出控制信号OUTEN1和地电平信号VSS中的一个。第二选择电路334可以响应于第一测试模式信号TM_S1或第三测试模式信号TM_S3来选择并输出第三输出控制信号OUTEN3和地电平信号VSS中的一个。当第一测试模式信号TM_S1和第三测试模式信号TM_S3中的任何一个被使能时，第一选择电路332和第二选择电路334可以选择并输出地电平信号VSS。
滤波电路336可以通过根据第二输出控制信号OUTEN2以及第一选择电路332的输出信号和第二选择电路334的输出信号对种子定时信号STB<0:3>的一部分进行滤波来生成选择信号SEL1。例如，滤波电路336可以包括或门OR1和与门AD1。或门OR1可以对第二输出控制信号OUTEN2以及第一选择电路332和第二选择电路334的输出信号执行逻辑或运算。与门AD1可以对或门OR1的输出和种子定时信号STB<0:3>执行逻辑与运算，并且输出选择信号SEL1。
第三选择电路338可以通过响应于选择信号SEL1选择电源电平信号VDD和地电平信号VSS中的一个来输出读取定时信号R_STB<0:3>。第三选择电路338可以在选择信号SEL1被使能时选择电源电平信号VDD，并且可以在选择信号SEL1被禁止时选择地电平信号VSS。
参照图7A，示出了在正常读取操作期间的输出控制电路330的操作。在图7A中，示出了种子定时信号STB<0:3>的一个比特位和读取定时信号R_STB<0:3>的一个比特位。
在读取操作期间，生成根据读取命令RD被顺次使能的第一至第三输出控制信号OUTEN1至OUTEN3。
当第一测试模式信号TM_S1和第三测试模式信号TM_S3两者都被禁止时，第一选择电路332可以选择并输出第一输出控制信号OUTEN1，而第二选择电路334可以选择并输出第三输出控制信号OUTEN3。滤波电路336可以通过根据第一至第三输出控制信号OUTEN1至OUTEN3对种子定时信号STB<0:3>进行滤波来生成选择信号SEL1。第三选择电路338可以在选择信号SEL1被使能为逻辑高电平时通过选择电源电平信号VDD来输出读取定时信号R_STB<0:3>，并且可以在选择信号SEL1被禁止为逻辑低电平时选择地电平信号VSS。
因此，在正常读取操作期间，输出控制电路330可以生成包括种子定时信号STB<0:3>的前同步和后同步的读取定时信号R_STB<0:3>。
参照图7B，示出了在第一测试模式或第三测试模式期间的输出控制电路330的操作。在图7B中，示出了种子定时信号STB<0:3>的一个比特位和读取定时信号R_STB<0:3>的一个比特位。
在第一测试模式或第三测试模式期间，生成根据读取命令RD被顺次使能的第一至第三输出控制信号OUTEN1至OUTEN3。
当第一测试模式信号TM_S1或第三测试模式信号TM_S3被使能时，第一选择电路332和第二选择电路334可以选择并输出地电平信号VSS。滤波电路336可以通过根据第二输出控制信号OUTEN2和地电平信号VSS对种子定时信号STB<0:3>进行滤波来生成选择信号SEL1。第三选择电路338可以在选择信号SEL1被使能为逻辑高电平时通过选择电源电平信号VDD来输出读取定时信号R_STB<0:3>，并且可以在选择信号SEL1被禁止为逻辑低电平时选择地电平信号VSS。
因此，在第一测试模式或第三测试模式期间，输出控制电路330可以生成将种子定时信号STB<0:3>的前同步和后同步除外的读取定时信号R_STB<0:3>。
在下文中，参照图4至图12，将详细描述堆叠式存储器件110的正常操作和测试操作。
图8A和8B是用于描述根据本公开的实施方式的在正常操作期间的读取选通信号RDQS和写入选通信号WDQS的流程的电路图。
参照图8A，在正常读取操作期间，可以通过写入选通焊盘WDQS_P从控制器120输入写入选通信号WDQS。第一输入电路316可以接收通过写入选通焊盘WDQS_P传输的写入选通信号WDQS，并且时钟分频器318可以通过对写入选通信号WDQS的频率进行分频来生成4相内部时钟I_CK<0:3>。第一多路复用器320可以通过选择从时钟分频器318提供的内部时钟I_CK<0:3>来输出种子定时信号STB<0:3>。如图7A中所述，输出控制电路330可以根据第一至第三输出控制信号OUTEN1至OUTEN3生成包括种子定时信号STB<0:3>的前同步和后同步的读取定时信号R_STB<0:3>。
因此，图4的读取电路210可以根据读取定时信号R_STB<0:3>将通过穿通电极TSV从核心裸片112传输的读取数据输出至数据焊盘DQ_P。此外，选通生成电路350可以基于读取定时信号R_STB<0:3>生成内部选通信号IDQS，并且第二输出电路362可以将内部选通信号IDQS输出至读取选通焊盘RDQS_P。
如上所述，在正常读取操作期间，可以基于通过写入选通焊盘WDQS_P从控制器120提供的写入选通信号WDQS生成读取定时信号R_STB<0:3>。
参照图8B，在正常写入操作期间，可以通过写入选通焊盘WDQS_P从控制器120输入写入选通信号WDQS。同样，种子定时信号STB<0:3>可以通过第一输入电路316、时钟分频器318和第一多路复用器320而输出。输出控制电路330可以根据至第一至第三输出控制信号OUTEN1至OUTEN3生成包括种子定时信号STB<0:3>的前同步和后同步的读取定时信号R_STB<0:3>。延迟器340可以在不延迟读取定时信号R_STB<0:3>的情况下输出写入定时信号W_STB<0:3>。
因此，图4的写入电路220可以根据写入定时信号W_STB<0:3>而通过穿通电极TSV将通过数据焊盘DQ_P从控制器120传输的写入数据传输到核心裸片112。
图9是用于描述根据本公开的实施方式的在第一测试模式期间的读取选通信号RDQS和写入选通信号WDQS的流程的电路图。图10是用于描述根据本公开的实施方式的在图9的第一测试模式期间的读取选通信号RDQS和写入选通信号WDQS的流程的波形图。
参照图9，第一测试模式信号TM_S1在第一测试模式中被使能。
第一多路复用器320可以选择通过测试输入焊盘TIN_P#提供的4相测试时钟T_CK<0:3>，以输出种子定时信号STB<0:3>。参照图10，输出控制电路330可以根据第一至第三输出控制信号OUTEN1至OUTEN3生成将种子定时信号STB<0:3>的前同步和后同步除外的读取定时信号R_STB<0:3>，如图7B中所描述的那样。
响应于读取命令RD，图4的测试寄存器电路230可以将存储的初始数据提供给读取电路210的读取寄存器电路212。读取寄存器电路212可以存储从测试寄存器电路230传输的测试数据。第一对准电路214可以基于读取定时信号R_STB<0:3>将从读取寄存器电路212输出的并行数据RDO和FDO串行化。输出电路216可以通过数据焊盘DQ_P输出串行化数据作为读取数据DQ。
参照图9和图10，延迟器340可以通过将读取定时信号R_STB<0:3>延迟一延迟时间量(tD)来输出写入定时信号W_STB<0:3>。
图4中的写入电路220的输入电路226可以接收通过数据焊盘DQ_P反馈的写入数据DQ。第二对准电路224可以基于写入定时信号W_STB<0:3>并行对准从输入电路226输出的数据，以输出并行数据RDI和FDI。测试寄存器电路230可以对并行数据RDI和FDI执行预定操作，并且存储数据。
响应于读取命令，测试寄存器电路230可以将存储的数据提供给读取电路210的读取寄存器电路212。读取寄存器电路212可以存储从测试寄存器电路230传输的测试数据。数据压缩电路240可以通过压缩从读取寄存器电路212输出的并行数据RDO和FDO来生成测试输出信号TOUT1，并且通过第一测试输出焊盘TOUT_P1将测试输出信号TOUT1输出至测试器件。测试器件可以基于测试输出信号TOUT1来验证读取电路210、写入电路220和数据焊盘DQ_P。
如上所述，每当在第一测试模式信号TM_S1被使能的状态下、读取命令RD被输入时，存储在测试寄存器电路230中的测试数据可以通过数据焊盘DQ_P被重复输出为读取数据DQ，然后被反馈以执行上述测试操作。因此，测试器件可以使用有限的测试焊盘TOUT_P1来测试存储器件的读取/写入路径上的电路。
图11是用于描述根据本公开的实施方式的在第二测试模式期间的写入选通信号WDQS的流程的电路图。
参照图11，第二测试模式信号TM_S2在第二测试模式中被使能。
时钟倍频器312可以将通过测试输入焊盘TIN_P#输入的4相测试时钟T_CK<0:3>的频率倍频，从而生成具有高于测试时钟T_CK<0:3>的频率的测试种子时钟S_CK。第一输出电路314可以将测试种子时钟S_CK作为写入选通信号WDQS输出至写入选通焊盘WDQS_P。
第一输入电路316可以反馈通过写入选通焊盘WDQS_P传输的写入选通信号WDQS。时钟分频器318可以通过对从第一输入电路316传输的写入选通信号WDQS的频率进行分频来生成4相内部时钟I_CK<0:3>。第一多路复用器320可以选择内部时钟I_CK<0:3>以输出种子定时信号STB<0:3>。
第二多路复用器370可以通过选择种子定时信号STB<0:3>的第一比特位STB<0>来输出目标计数信号TCNT。计数器380可以通过对目标计数信号TCNT的翻转次数进行计数来生成计数信号TOUT2<0:n>，并且通过第二测试输出焊盘TOUT_P2#将计数信号TOUT2<0:n>的各个比特位输出至测试器件。测试器件可基于计数信号TOUT2<0:n>验证第一输入电路316、时钟分频器318和写入选通焊盘WDQS_P。
图12是用于描述根据本公开的实施方式的在第三测试模式期间的读取选通信号RDQS的流程的电路图。
参照图12，第三测试模式信号TM_S3在第三测试模式中被使能。
第一多路复用器320可以选择通过测试输入焊盘TIN_P#提供的4相测试时钟T_CK<0:3>，以输出种子定时信号STB<0:3>。参照图7B，输出控制电路330可以根据第一至第三输出控制信号OUTEN1至OUTEN3生成将种子定时信号STB<0:3>的前同步和后同步除外的读取定时信号R_STB<0:3>。
选通生成电路350可以基于读取定时信号R_STB<0:3>生成内部选通信号IDQS，并且第二输出电路362可以通过读取选通焊盘RDQS_P输出内部选通信号IDQS作为读取选通信号RDQS。第二输入电路364可以接收通过读取选通焊盘RDQS_P反馈的读取选通信号RDQS。
第二多路复用器370可以通过选择读取选通信号RDQS来输出目标计数信号TCNT。计数器380可以通过对目标计数信号TCNT的翻转次数进行计数来生成计数信号TOUT2<0:n>，并且通过第二测试输出焊盘TOUT_P2#将计数信号TOUT2<0:n>的各个比特位输出至测试器件。测试器件可以基于计数信号TOUT2<0:n>验证选通生成电路350、第二输出电路362和读取选通焊盘RDQS_P。
如上所述，根据本公开的实施方式，提供了一种在规范改变时测试读取/写入路径上的读取/写入电路210和220、数据焊盘DQ_P、写入选通焊盘WDQS_P和读取选通焊盘RDQS_P的新方法。因此，可以提高存储器件的测试操作可扩展性。
如上述实施方式所述，在第二测试模式中，输出控制电路330生成从种子定时信号STB<0:3>中去除了前同步和后同步两者的读取定时信号R_STB<0:3>，但本发明不限于此。在以下实施方式中，将描述生成从种子定时信号STB<0:3>中选择性地去除了前同步或后同步的读取定时信号R_STB<0:3>的方法。
图13是示出根据本公开的实施方式的图4的定时控制电路250的电路图。图14是示出根据本公开的实施方式的图13的第一控制电路432的电路图。图15是示出根据本公开的实施方式的图13的第二控制电路434的电路图。
参照图13，定时控制电路250可以包括时钟倍频器412、第一输出电路414、第一输入电路416、时钟分频器418、第一多路复用器420、输出控制电路430、延迟器(D)440、选通生成电路450、第二输出电路462、第二输入电路464、第二多路复用器470和计数器480。
不同于图5的定时控制电路250，图13的定时控制电路250可以接收多个比特位的第三测试模式信号TM_S3<0:2>。例如，在3比特位的第三测试模式信号TM_S3<0:2>的情况下，第三测试模式信号TM_S3<0:2>的第一比特位TM_S3<0>可以用作指示进入第三测试模式的信号，并且可以是与图5的第三测试模式信号TM_S3相同的信号。第三测试模式信号TM_S3<0:2>的第二比特位TM_S3<1>可以是用于选择是否去除前同步的信号并且可以被定义为前同步控制信号(图15的PRE_EN)，并且第三测试模式信号TM_S3<0:2>的第三比特位TM_S3<2>可以是用于选择是否去除后同步的信号并且可以被定义为后同步控制信号(图15的POST_EN)。
图13的时钟倍频器412、第一输出电路414、第一输入电路416、时钟分频器418、第一多路复用器420、延迟器440、第二输出电路462、第二输入电路464、第二多路复用器470和计数器480可以具有与图5那些基本相同的配置和操作。
输出控制电路430可以包括第一控制电路432和第二控制电路434。
第一控制电路432可以响应于第一至第三输出控制信号OUTEN1至OUTEN3而生成对应于种子定时信号STB<0:3>的读取定时信号R_STB<0:3>，并且根据第一测试模式信号TM_S1选择性地屏蔽第一至第三输出控制信号OUTEN1至OUTEN3。例如，当第一测试模式信号TM_S1被使能时，第一控制电路432可以屏蔽第一输出控制信号OUTEN1和第三输出控制信号OUTEN3，并且可以根据屏蔽的输出控制信号生成从种子定时信号STB<0:3>中去除了前同步和后同步的读取定时信号R_STB<0:3>。相反，当第一测试模式信号TM_S1被禁止时，例如在正常操作期间，第一控制电路432可以根据第一至第三输出控制信号OUTEN1至OUTEN3生成包括种子定时信号STB<0:3>的前同步和后同步的读取定时信号R_STB<0:3>，而不屏蔽第一至第三输出控制信号OUTEN1至OUTEN3。
参照图14，第一控制电路432可以包括第一至第三选择电路4322、4324和4328，以及滤波电路4326。
第一选择电路4322可以响应于第一测试模式信号TM_S1选择并输出第一输出控制信号OUTEN1和地电平信号VSS中的一个。第二选择电路4324可以响应于第一测试模式信号TM_S1选择并输出第三输出控制信号OUTEN3和地电平信号VSS中的一个。当第一测试模式信号TM_S1被使能时，第一选择电路4322和第二选择电路4324可以选择并输出地电平信号VSS。
滤波电路4326可以通过根据第二输出控制信号OUTEN2以及第一选择电路4322的输出信号和第二选择电路4324的输出信号对种子定时信号STB<0:3>的一部分进行滤波来生成选择信号SEL2。例如，滤波电路4326可以包括或门和与门。
第三选择电路4328可以通过响应于选择信号SEL2选择电源电平信号VDD和地电平信号VSS中的一个来输出读取定时信号R_STB<0:3>。第三选择电路4328可以在选择信号SEL2被使能时选择电源电平信号VDD，并且可以在选择信号SEL2被禁止时选择地电平信号VSS。
第一控制电路432的操作可以与图7A和图7B的输出控制电路330的操作基本相同。
返回参照图13，第二控制电路434可以响应于第一至第三输出控制信号OUTEN1至OUTEN3而生成与种子定时信号STB<0:3>相对应的测试定时信号R_DQS<0:3>，并且根据第三测试模式信号TM_S3<0:2>的第二比特位TM_S3<1>和第三比特位TM_S3<2>(即前同步控制信号PRE_EN和后同步控制信号POST_EN)选择性地屏蔽第一至第三输出控制信号OUTEN1至OUTEN3。例如，第二控制电路434可以在前同步控制信号PRE_EN被使能时屏蔽第一输出控制信号OUTEN1，并且在后同步控制信号POST_EN被使能时屏蔽第三输出控制信号OUTEN3。第二控制电路434可以根据被屏蔽的输出控制信号生成从种子定时信号STB<0:3>中去除了前同步或后同步的测试定时信号R_DQS<0:3>。
参照图15，第二控制电路434可以包括第一至第三选择电路4342、4344和4348，以及滤波电路4346。
第一选择电路4342可以响应于前同步控制信号PRE_EN来选择并输出第一输出控制信号OUTEN1和地电平信号VSS中的一个。当前同步控制信号PRE_EN被使能时，第一选择电路4342可以选择并输出地电平信号VSS。
第二选择电路4344可以响应于后同步控制信号POST_EN选择并输出第三输出控制信号OUTEN3和地电平信号VSS中的一个。当后同步控制信号POST_EN被使能时，第二选择电路4344可以选择并输出地电平信号VSS。
滤波电路4346可以通过根据第二输出控制信号OUTEN2以及第一选择电路4342的输出信号和第二选择电路4344的输出信号对种子定时信号STB<0:3>的一部分进行滤波来生成选择信号SEL3。例如，滤波电路4346可以包括或门和与门。
第三选择电路4348可以通过响应于选择信号SEL3选择电源电平信号VDD和地电平信号VSS中的一个来输出测试定时信号R_DQS<0:3>。第三选择电路4348可以在选择信号SEL3被使能时选择电源电平信号VDD，并且可以在选择信号SEL3被禁止时选择地电平信号VSS。
返回参照图13，选通生成电路450可以根据读取命令RD和第三测试模式信号TM_S3<0:2>的第一比特位TM_S3<0>来选择读取定时信号R_STB<0:3>和测试定时信号R_DQS<0:3>中的一个，并且基于所选择的信号生成内部选通信号IDQS。当读取命令RD被输入时，选通生成电路450可以基于读取定时信号R_STB<0:3>生成内部选通信号IDQS。例如，选通生成电路450可以生成如下内部选通信号IDQS，其响应于读取定时信号R_STB<0:3>的第一比特位R_STB<0>而被激活，响应于第二比特位R_STB<1>而被去激活，响应于第三比特位R_STB<2>而被激活，响应于第四比特位R_STB<3>而被去激活。当第一比特位TM_S3<0>被使能时，选通生成电路450可以将测试定时信号R_DQS<0:3>的频率倍频以生成具有高于测试定时信号R_DQS<0:3>的频率的内部选通信号IDQS。
被应用图13至图15所示的定时控制电路250的堆叠式存储器件110可以在第一测试模式和第二测试模式中执行正常操作和测试操作，除了使用第一控制电路432代替输出控制电路330之外，其与在图8A至图11中描述的操作基本相同。
图16是用于描述根据本公开的实施方式的在第三测试模式期间的读取选通信号RDQS的流程的电路图。图17A至17D是用于描述根据本公开的实施方式的图16的第二控制电路434的操作的波形图。
参照图16，第三测试模式信号TM_S3<0:2>的第一比特位TM_S3<0>在第三测试模式中被使能。
第一多路复用器420可以选择通过测试输入焊盘TIN_P#提供的4相测试时钟T_CK<0:3>以输出种子定时信号STB<0:3>。
第二控制电路434可以响应于第一至第三输出控制信号OUTEN1至OUTEN3而生成与种子定时信号STB<0:3>相对应的测试定时信号R_DQS<0:3>，并且根据前同步控制信号PRE_EN和后同步控制信号POST_EN选择性地屏蔽第一至第三输出控制信号OUTEN1至OUTEN3。
例如，参照图17A，在前同步控制信号PRE_EN和后同步控制信号POST_EN两者都被禁止(“L”)的情况下，第一选择电路4342和第二选择电路4344可以分别选择并输出第一输出控制信号OUTEN1和第三输出控制信号OUTEN3。滤波电路4346可以根据第一至第三输出控制信号OUTEN1至OUTEN3生成与种子定时信号STB<0:3>相对应的选择信号SEL3。因此，第二控制电路434可以响应于第一至第三输出控制信号OUTEN1至OUTEN3生成包括种子定时信号STB<0:3>的前同步和后同步的测试定时信号R_DQS<0:3>，而不屏蔽第一至第三输出控制信号OUTEN1至OUTEN3。
参照图17B，在前同步控制信号PRE_EN被使能并且后同步控制信号POST_EN被禁止的情况下，第二控制电路434可以屏蔽第一输出控制信号OUTEN1，并且响应于屏蔽的第一输出控制信号OUTEN1以及第二输出控制信号OUTEN2和第三输出控制信号OUTEN3来生成仅包括种子定时信号STB<0:3>的前同步的测试定时信号R_DQS<0:3>。
参照图17C，在前同步控制信号PRE_EN被禁止并且后同步控制信号POST_EN被使能的情况下，第二控制电路434可以屏蔽第三输出控制信号OUTEN3，并且响应于屏蔽的第三输出控制信号OUTEN3以及第一输出控制信号OUTEN1和第二输出控制信号OUTEN2来生成仅包括种子定时信号STB<0:3>的后同步的测试定时信号R_DQS<0:3>。
参照图17D，在前同步控制信号PRE_EN和后同步控制信号POST_EN两者都被使能的情况下，第二控制电路434可以屏蔽第一输出控制信号OUTEN1和第三输出控制信号OUTEN3，并且响应于该第一至第三输出控制信号OUTEN1至OUTEN3来生成将种子定时信号STB<0:3>的前同步和后同步除外的测试定时信号R_DQS<0:3>。
返回参照图16，选通生成电路450可以通过将测试定时信号R_DQS<0:3>的频率倍频来生成内部选通信号IDQS。第二输出电路462可以通过读取选通焊盘RDQS_P输出内部选通信号IDQS作为读取选通信号RDQS。第二输入电路464可以接收通过读取选通焊盘RDQS_P反馈的读取选通信号RDQS。
第二多路复用器470可以通过选择读取选通信号RDQS来输出目标计数信号TCNT。计数器480可以通过对目标计数信号TCNT的翻转次数进行计数来生成计数信号TOUT2<0:n>，并且通过第二测试输出焊盘TOUT_P2#将计数信号TOUT2<0:n>的各个比特位输出至测试器件。测试器件可基于计数信号TOUT2<0:n>来验证选通生成电路450、第二输出电路462和读取选通焊盘RDQS_P。
如上所述，根据本公开的实施方式，存储器件可以通过选择性地调整通过测试输入焊盘TIN_P#提供的测试时钟T_CK<0:3>的前同步和后同步来生成测试定时信号R_DQS<0:3>，并且使用测试定时信号R_DQS<0:3>评估和验证读取选通焊盘RDQS_P和与其相关的电路。因此，存储器件可以提高测试操作的可靠性及其测试性能。
尽管已经针对特定实施方式描述了本教导，但是对于本领域技术人员将明显的是，在不脱离如所附权利要求中限定的本公开的精神和范围的情况下可以进行各种改变和修改。
例如，上述实施方式中描述的逻辑门和晶体管可以根据输入信号的极性具有不同的位置和类型。此外，可以组合实施方式以形成附加的实施方式。

Claims (20)

1.一种存储器件，包括：
至少一个数据焊盘；
读取电路，适于：根据读取命令、与读取定时信号同步地将读取数据或测试数据输出至所述数据焊盘；
写入电路，适于：与写入定时信号同步地通过所述数据焊盘接收写入数据；
测试寄存器电路，适于：在第一测试模式期间，对从所述写入电路输出的数据执行预设操作并将经预设操作的数据存储在所述测试寄存器电路中，以及，响应于所述读取命令将存储的数据作为所述测试数据传输；
数据压缩电路，适于：在所述第一测试模式期间，通过压缩从所述读取电路输出的所述测试数据来生成测试输出信号，以及，将所述测试输出信号输出至第一测试输出焊盘；以及
定时控制电路，适于：在所述第一测试模式期间，根据第一至第三输出控制信号生成对应于从至少一个测试输入焊盘输入的测试时钟的所述读取定时信号，以及，通过延迟所述读取定时信号来生成所述写入定时信号。
2.根据权利要求1所述的存储器件，其中，在所述第一测试模式期间，所述定时控制电路根据所述第一至第三输出控制信号生成没有前同步和后同步的所述读取定时信号。
3.根据权利要求1所述的存储器件，还包括：
第一选通焊盘，写入选通信号通过所述第一选通焊盘被输入；以及
第二选通焊盘，读取选通信号通过所述第二选通焊盘被输出。
4.根据权利要求3所述的存储器件，
其中，所述存储器件包括与控制器对接的第一区域、与穿通电极对接的第二区域和与测试器件对接的第三区域，以及
其中，所述数据焊盘以及所述第一选通焊盘和所述第二选通焊盘设置在所述第一区域中，并且所述第一测试输出焊盘和所述测试输入焊盘设置在所述第三区域中。
5.根据权利要求3所述的存储器件，其中，所述定时控制电路包括：
第一多路复用器，适于通过响应于第一测试模式信号选择所述测试时钟和通过所述第一选通焊盘输入的所述写入选通信号中的一个来输出种子定时信号；
输出控制电路，适于：响应于所述第一至第三输出控制信号生成对应于所述种子定时信号的所述读取定时信号，并且响应于所述第一测试模式信号选择性地屏蔽所述第一至第三输出控制信号；以及
延迟器，适于：通过根据所述第一测试模式信号将所述读取定时信号延迟一延迟时间量来输出所述写入定时信号。
6.根据权利要求5所述的存储器件，其中，所述输出控制电路包括：
第一选择电路，适于：响应于所述第一测试模式信号选择所述第一输出控制信号和地电平信号中的一个；
第二选择电路，适于：响应于所述第一测试模式信号选择所述第三输出控制信号和所述地电平信号中的一个；
滤波电路，适于：通过根据所述第二输出控制信号以及所述第一选择电路的输出信号和所述第二选择电路的输出信号对所述种子定时信号的一部分进行滤波来生成选择信号；以及
第三选择电路，适于：通过响应于所述选择信号选择电源电平信号和所述地电平信号中的一个来输出所述读取定时信号。
7.根据权利要求3所述的存储器件，其中，在第二测试模式期间，所述定时控制电路还适于：
使用通过所述测试输入焊盘输入的所述测试时钟来生成测试种子时钟，
通过所述第一选通焊盘反馈所述测试种子时钟作为所述写入选通信号，以及
通过对反馈的写入选通信号的翻转次数进行计数来生成计数信号并且将所述计数信号的各个比特位输出到至少一个第二测试输出焊盘。
8.根据权利要求7所述的存储器件，其中，所述定时控制电路包括：
时钟倍频器，适于：通过对所述测试时钟的频率进行倍频来生成所述测试种子时钟；
第一输出电路，适于：响应于第二测试模式信号将所述测试种子时钟作为所述写入选通信号输出至所述第一选通焊盘；
第一输入电路，适于：接收通过所述第一选通焊盘传输的所述写入选通信号；
时钟分频器，适于：通过对从所述第一输入电路传输的所述写入选通信号的频率进行分频来生成内部时钟；
第一多路复用器，适于：通过响应于第一测试模式信号选择所述测试时钟和所述内部时钟中的一个来输出种子定时信号；
计数器，适于：通过对所述种子定时信号的翻转次数进行计数来生成所述计数信号，以及，将所述计数信号的各个比特位输出至所述第二测试输出焊盘；
输出控制电路，适于：响应于所述第一至第三输出控制信号生成对应于所述种子定时信号的所述读取定时信号，并且响应于所述第一测试模式信号选择性地屏蔽所述第一至第三输出控制信号；以及
延迟器，适于：通过根据所述第一测试模式信号将所述读取定时信号延迟一延迟时间量来输出所述写入定时信号。
9.根据权利要求3所述的存储器件，其中，在第三测试模式期间，所述定时控制电路还适于：
根据所述第一至第三输出控制信号，生成对应于通过所述测试输入焊盘输入的所述测试时钟的所述读取定时信号，
基于所述读取定时信号生成内部选通信号并且通过所述第二选通焊盘将所述内部选通信号作为所述读取选通信号来反馈，以及
通过对反馈的读取选通信号的翻转次数进行计数来生成计数信号并且将所述计数信号的各个比特位输出到至少一个第二测试输出焊盘。
10.根据权利要求9所述的存储器件，其中，所述定时控制电路包括：
第一多路复用器，适于：通过响应于第一测试模式信号和第三测试模式信号选择所述测试时钟和通过所述第一选通焊盘传输的所述写入选通信号中的一个来输出种子定时信号；
输出控制电路，适于：响应于所述第一至第三输出控制信号生成对应于所述种子定时信号的所述读取定时信号，并且响应于所述第一测试模式信号和所述第三测试模式信号来选择性地屏蔽所述第一至第三输出控制信号模式信号；
延迟器，适于：通过根据所述第一测试模式信号将所述读取定时信号延迟一延迟时间量来输出所述写入定时信号；
选通生成电路，适于：基于所述读取定时信号生成所述内部选通信号；
第二输出电路，适于：将所述内部选通信号作为所述读取选通信号输出至所述第二选通焊盘；
第二输入电路，适于：响应于所述第三测试模式信号接收通过所述第二选通焊盘传输的所述读取选通信号；以及
计数器，适于：通过对所述读取选通信号的翻转次数进行计数来生成所述计数信号，以及，将所述计数信号的各个比特位输出至所述第二测试输出焊盘。
11.根据权利要求9所述的存储器件，其中，在所述第三测试模式期间，所述定时控制电路根据所述第一至第三输出控制信号生成没有前同步和后同步的所述读取定时信号。
12.根据权利要求1所述的存储器件，
其中，所述读取电路包括：
读取寄存器电路，适于：根据所述读取命令存储所述读取数据或所述测试数据，以及，将存储的数据作为并行数据输出；
第一对准电路，适于：基于所述读取定时信号串行化所述并行数据；以及
输出电路，适于：通过所述数据焊盘输出串行化数据，以及
其中，所述数据压缩电路通过压缩从所述读取寄存器电路输出的所述并行数据来生成所述测试输出信号。
13.根据权利要求1所述的存储器件，
其中，所述写入电路包括：
输入电路，适于：通过所述数据焊盘接收所述写入数据；
第二对准电路，适于：基于所述写入定时信号对从所述输入电路输出的数据进行并行对准，以及，输出并行数据；以及
写入寄存器电路，适于：根据写入命令将所述并行数据存储在其中，以及
其中，所述测试寄存器电路对从所述第二对准电路输出的所述并行数据执行所述预设操作，并且将经预设操作的并行数据存储在所述测试寄存器电路中。
14.根据权利要求1所述的存储器件，其中，所述测试寄存器电路包括多输入移位寄存器或多输入签名寄存器MISR电路。
15.一种存储器件，包括：
第一选通焊盘，写入选通信号通过所述第一选通焊盘被输入；
时钟倍频器，适于：接收从至少一个测试输入焊盘输入的测试时钟，以及，通过对所述测试时钟的频率进行倍频来生成测试种子时钟；
第一输出电路，适于：响应于第二测试模式信号将所述测试种子时钟作为所述写入选通信号输出至所述第一选通焊盘；
第一输入电路，适于：接收通过所述第一选通焊盘传输的所述写入选通信号；
时钟分频器，适于：通过对从所述第一输入电路传输的所述写入选通信号的频率进行分频来生成内部时钟；以及
计数器，适于：通过对所述内部时钟的翻转次数进行计数来生成计数信号，以及，将所述计数信号的各个比特位输出到至少一个测试输出焊盘。
16.根据权利要求15所述的存储器件，还包括：
第二选通焊盘，读取选通信号通过所述第二选通焊盘被输出；
第二输出电路，适于：将内部选通信号作为所述读取选通信号输出至所述第二选通焊盘；
第二输入电路，适于：响应于第三测试模式信号接收通过所述第二选通焊盘传输的所述读取选通信号；以及
第二多路复用器，适于：响应于所述第二测试模式信号和所述第三测试模式信号向所述计数器输出所述内部时钟和所述读取选通信号中的一个。
17.根据权利要求16所述的存储器件，
其中，所述存储器件包括与控制器对接的第一区域、与穿通电极对接的第二区域和与测试器件对接的第三区域，以及
其中，所述第一选通焊盘和所述第二选通焊盘设置在所述第一区域中，并且所述测试输出焊盘和所述测试输入焊盘设置在所述第三区域中。
18.一种存储器件，包括：
第二选通焊盘，读取选通信号通过所述第二选通焊盘被输出；
输出控制电路，适于：接收从至少一个测试输入焊盘输入的测试时钟并响应于第一至第三输出控制信号生成对应于所述测试时钟的读取定时信号，并且响应于第三测试模式信号选择性地屏蔽所述第一至第三输出控制信号；
选通生成电路，适于：基于所述读取定时信号生成内部选通信号；
第二输出电路，适于：将所述内部选通信号作为所述读取选通信号输出至所述第二选通焊盘；
第二输入电路，适于：响应于所述第三测试模式信号接收通过所述第二选通焊盘传输的所述读取选通信号；以及
计数器，适于：通过对所述读取选通信号的翻转次数进行计数来生成计数信号，以及，将所述计数信号的各个比特位输出到至少一个测试输出焊盘。
19.根据权利要求18所述的存储器件，其中，所述输出控制电路包括：
第一选择电路，适于：响应于所述第三测试模式信号选择所述第一输出控制信号和地电平信号中的一个；
第二选择电路，适于：响应于所述第三测试模式信号选择所述第三输出控制信号和所述地电平信号中的一个；
滤波电路，适于：根据所述第一选择电路的输出信号、所述第二选择电路的输出信号以及所述第二输出控制信号对所述测试时钟的一部分进行滤波来生成选择信号；以及
第三选择电路，适于：通过响应于所述选择信号选择电源电平信号和所述地电平信号中的一个来输出所述读取定时信号。
20.根据权利要求18所述的存储器件，
其中，所述存储器件包括与控制器对接的第一区域、与穿通电极对接的第二区域和与测试器件对接的第三区域，以及
其中，所述第二选通焊盘设置在所述第一区域中，并且所述测试输出焊盘和所述测试输入焊盘设置在所述第三区域中。
CN202210021334.1A 2021-07-06 2022-01-10 堆叠式存储器件及其测试方法 Withdrawn CN115588457A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210088473A KR20230007757A (ko) 2021-07-06 2021-07-06 적층형 메모리 장치 및 이의 테스트 방법
KR10-2021-0088473 2021-07-06

Publications (1)

Publication Number Publication Date
CN115588457A true CN115588457A (zh) 2023-01-10

Family

ID=84772446

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210021334.1A Withdrawn CN115588457A (zh) 2021-07-06 2022-01-10 堆叠式存储器件及其测试方法

Country Status (3)

Country Link
US (1) US11646097B2 (zh)
KR (1) KR20230007757A (zh)
CN (1) CN115588457A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111540391A (zh) * 2018-12-24 2020-08-14 爱思开海力士有限公司 层叠存储器件及包括其的存储系统

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118737237A (zh) * 2023-03-21 2024-10-01 长鑫存储技术有限公司 一种存储器及其控制方法、存储器系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7309999B2 (en) * 2002-11-27 2007-12-18 Inapac Technology, Inc. Electronic device having an interface supported testing mode
US9984962B2 (en) * 2015-08-31 2018-05-29 Arizona Board Of Regents On Behalf Of Arizona State University Systems and methods for hybrid flexible electronics with rigid integrated circuits
US10365325B2 (en) 2017-08-22 2019-07-30 Micron Technology, Inc. Semiconductor memory device
MX2021010288A (es) * 2019-03-01 2021-09-23 Iovance Biotherapeutics Inc Expansion de linfocitos infiltrantes de tumores a partir de tumores liquidos y usos terapeuticos de los mismos.
KR20220022269A (ko) * 2020-08-18 2022-02-25 에스케이하이닉스 주식회사 메모리 장치 및 그의 테스트 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111540391A (zh) * 2018-12-24 2020-08-14 爱思开海力士有限公司 层叠存储器件及包括其的存储系统
CN111540391B (zh) * 2018-12-24 2023-08-08 爱思开海力士有限公司 层叠存储器件及包括其的存储系统

Also Published As

Publication number Publication date
KR20230007757A (ko) 2023-01-13
US11646097B2 (en) 2023-05-09
US20230011546A1 (en) 2023-01-12

Similar Documents

Publication Publication Date Title
US12131796B2 (en) Memory bandwidth aggregation using simultaneous access of stacked semiconductor memory die
US11960418B2 (en) Semiconductor memory systems with on-die data buffering
US9640235B2 (en) Stacked memory device and system
US8913459B2 (en) Semiconductor device including plural chips stacked to each other
CN111540391B (zh) 层叠存储器件及包括其的存储系统
US10553263B2 (en) Memory device with write data bus control
CN115588457A (zh) 堆叠式存储器件及其测试方法
US11783908B2 (en) Stacked semiconductor device and semiconductor system including the same
US20130121092A1 (en) Semiconductor device including plural semiconductor chips stacked to one another
US11398290B2 (en) Stacked memory device and memory system including the same
US11289174B2 (en) Stacked semiconductor device and semiconductor system including the same
TW201605172A (zh) 包含複數通道的半導體裝置及系統
KR102442099B1 (ko) 다중-입력 쉬프트 레지스터(misr) 회로를 구비한 반도체 장치
CN113496750A (zh) 包括测试控制信号发生电路的存储器件和存储系统
US11568950B2 (en) Semiconductor device having micro-bumps and test method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20230110

WW01 Invention patent application withdrawn after publication