CN113745197A - 一种三维异质集成的可编程阵列芯片结构和电子器件 - Google Patents

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郭一欣
吴勇
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Abstract

本发明涉及集成芯片技术领域，尤其涉及一种三维异质集成的可编程阵列芯片结构和电子器件。该可编程阵列芯片结构，包括：至少两个芯片；其中，至少两个芯片中任一芯片为FPGA芯片或含eFPGA模块的芯片；至少两个芯片层叠连接的层叠芯片结构中相邻设置的两个芯片之间均通过对应的三维异质集成键合结构互连；三维异质集成键合结构，包括：第一三维异质集成键合区域；第二三维异质集成键合区域，互连第一三维异质集成键合区域。本发明利用三维异质集成技术，实现了可编程阵列芯片结构中芯片之间以及封装内部短距离的层叠互连，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度，进而提高了可编程阵列芯片结构的集成度。

Description

一种三维异质集成的可编程阵列芯片结构和电子器件
技术领域
本发明涉及集成芯片技术领域，尤其涉及一种三维异质集成的可编程阵列芯片结构和电子器件。
背景技术
近十年来现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)规模从几万逻辑单元(Logic Element，LE)发展到百万逻辑单元，然而FPGA与其它电路的互连，受封装限制，其逻辑单元的规模始终停留在一千左右，这大大限制FPGA规模性应用。
现有的SIP(System In a Package，系统级封装)和MCM(Multichip Module，多芯片模块)等封装工艺中，需要将芯片与其它电路绑定到基板(substrate)或硅中介层(interposer)上，通过硅通孔(Through Silicon Via，TSV)互连，形成2.5D封装，实现芯片与其它电路的规模性互连。
然而2.5D封装不能避免地采用孔、互连线和IO(Input-Output，输入输出)结构实现芯片间信号互连，因此，相较于芯片内集成(互连线距离可达十微米级别)，2.5D封装存在以下缺点：
1、2.5D封装的互连密度的明显较低(互连线距离通常为百微米至千微米级别)；
2、2.5D封装中，芯片间的互连线的连接物理分布参数较大，信号互连频率和功耗，均较芯片内集成有明显劣势；
3、2.5D封装中，需要额外的IO开销，进一步拉大了2.5D封装与芯片内集成的功耗和带宽差距。
可见，2.5D封装的上述不足，业已成为高速、大规模可编程数字计算/处理系统的性能瓶颈。
因此，如何提高可编程阵列芯片结构的集成度，是目前亟需解决的技术问题。
发明内容
本发明实施例通过提供一种三维异质集成的可编程阵列芯片结构和电子器件，以提高可编程阵列芯片结构的集成度。
为实现以上目的，本发明提供以下方案：
第一方面，本发明实施例提供了一种三维异质集成的可编程阵列芯片结构，所述可编程阵列芯片结构，包括：至少两个芯片；其中，所述至少两个芯片中任一芯片为FPGA芯片或含eFPGA模块的芯片；
所述至少两个芯片层叠连接为层叠芯片结构；
所述层叠芯片结构中相邻设置的两个芯片之间均通过对应的三维异质集成键合结构互连；
所述三维异质集成键合结构，包括：
第一三维异质集成键合区域，设置在所述两个芯片中的第一芯片的功能层中；
第二三维异质集成键合区域，设置在所述两个芯片中的第二芯片的功能层中，互连所述第一三维异质集成键合区域，且沿所述层叠芯片结构的层叠方向与所述第一三维异质集成键合区域具有重叠投影区域。
在一种可能的实施例中，若所述芯片为所述FPGA芯片，则所述芯片的功能层中还设有FPGA构造区域；其中，所述FPGA构造区域中设有第一可编程逻辑模块、第一嵌入式存储单元、第一嵌入式乘法单元和第一可编程用户模块中的一种或多种；
若所述芯片为所述含eFPGA模块的芯片，则所述芯片的功能层中还设有eFPGA构造区域；其中，所述eFPGA构造区域中设有第二可编程逻辑模块、第二嵌入式存储单元、第二嵌入式乘法单元和第二可编程用户模块中的一种或多种。
在一种可能的实施例中，所述第一芯片中设有第一功能电路；所述第二芯片中设有第二功能电路；
所述第一功能电路的互连引出端通过所述第一芯片和所述第二芯片之间的三维异质集成键合结构，互连所述第二功能电路的互连引出端。
在一种可能的实施例中，所述层叠芯片结构的任一芯片中设有第一电平转换电路；
所述第一功能电路的互连引出端，通过所述第一电平转换电路，互连所述第二功能电路的互连引出端。
在一种可能的实施例中，所述层叠芯片结构中的第三芯片中设有第三功能电路；所述第三芯片不与所述第一芯片相邻；
所述第一功能电路的互连引出端通过所述第一芯片与所述第三芯片之间的各三维异质集成键合结构，互连所述第三功能电路的互连引出端。
在一种可能的实施例中，所述层叠芯片结构的任一芯片中设有第二电平转换电路；
所述第一功能电路的互连引出端，通过所述第一电平转换电路，互连所述第三功能电路的互连引出端。
在一种可能的实施例中，所述层叠芯片结构的最外层芯片上设有最外层界面；所述最外层芯片为所述层叠芯片结构的最上层芯片和/或所述层叠芯片结构的最底层芯片；
所述层叠芯片结构中的第一目标芯片中设有第一目标功能电路和第一目标IO电路；
所述最外层界面上设有第一目标引出端；
若所述第一目标芯片为所述最外层芯片，则所述第一目标引出端通过所述第一目标IO电路互连所述第一目标功能电路的外部引出端；
若所述第一目标芯片不为所述最外层芯片，则所述第一目标引出端通过所述最外层芯片与所述第一目标芯片之间的各三维异质集成键合结构和所述第一目标IO电路，互连所述第一目标功能电路的外部引出端。
在一种可能的实施例中，所述层叠芯片结构中最外层芯片上设有最外层界面；所述最外层芯片为所述层叠芯片结构的最上层芯片和/或所述层叠芯片结构的最底层芯片；
所述层叠芯片结构的第二目标芯片中设有第二目标功能电路；
所述层叠芯片结构中内部芯片中设有与所述第二目标功能电路对应的第二目标IO电路；其中，所述内部芯片不为所述第二目标芯片；
所述最外层界面上设有与所述第二目标芯片对应的第二目标引出端；
所述第二目标芯片的外部引出端，通过所述内部芯片与所述第二目标芯片之间的各三维异质集成键合结构，互连所述第二目标IO电路的第一引出端；
若所述内部芯片为所述最外层芯片，则所述第二目标IO电路的第二引出端互连所述第二目标引出端；
若所述内部芯片不为所述最外层芯片，则所述第二目标IO电路的第二引出端，通过所述内部芯片与所述最外层芯片之间的各三维异质集成键合结构，互连所述第二目标引出端。
在一种可能的实施例中，所述内部芯片为所述最外层芯片。
在一种可能的实施例中，所述层叠芯片结构中设有至少两个所述第二目标芯片；
每个所述第二目标芯片对应的第二目标引出端均为共用引出端；
所述最外层芯片中还设有第一多路选择电路；
所述共用引出端，通过所述第一多路选择电路，分别互连与每个所述第二目标功能电路对应的第二目标IO电路的第二引出端。
在一种可能的实施例中，所述层叠芯片结构的最外层芯片上设有最外层界面；所述最外层芯片为所述层叠芯片结构的最上层芯片和/或所述层叠芯片结构的最底层芯片；
所述层叠芯片结构中的第三目标芯片中设有第三目标功能电路、第三目标IO电路和第一目标配置电路；
所述最外层界面上设有第三目标引出端；
所述第三目标IO电路的第一引出端通过所述第一目标配置电路连接所述第三目标功能电路的配置控制端；所述第三目标IO电路的第二引出端互连所述第三目标引出端；其中，所述第一目标配置电路能够根据所述第三目标引出端输入的控制指令，配置所述第三目标功能电路。
在一种可能的实施例中，所述层叠芯片结构中最外层芯片上设有最外层界面；所述最外层芯片为所述层叠芯片结构的最上层芯片和/或所述层叠芯片结构的最底层芯片；
所述层叠芯片结构还设有至少两个第四目标芯片；每个第四目标芯片中均设有第四目标功能电路；
所述最外层芯片中设有共用配置引出端、第二多路选择电路、共用IO电路和共用配置电路；
所述共用配置引出端，通过所述共用IO电路和所述共用配置电路互连所述第二多路选择电路的第一引出端；所述第二多路选择电路的第二引出端与所述第四目标功能电路一一对应；
若所述第四目标芯片为所述最外层芯片，则所述第四目标芯片中的所述第四目标功能电路的配置控制端互连与其对应的所述第二多路选择电路的第二引出端；
若所述第四目标芯片不为所述最外层芯片，则所述第四目标芯片中的所述第四目标功能电路的配置控制端，通过所述最外层芯片与所述第四目标芯片之间的各三维异质集成键合结构，互连与其对应的所述第二多路选择电路的第二引出端；
其中，所述共用配置电路能够根据所述共用配置引出端输入的控制指令，配置任一所述第四目标功能电路。
第二方面，本发明实施例提供了一种电子器件，所述电子器件包括至少一个如第一方面中任一所述的可编程阵列芯片结构。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明中多个芯片层叠连接为层叠芯片(即三维异质集成的可编程阵列芯片)结构，相邻的芯片之间设有对应的三维异质集成键合结构，实现相邻的芯片之间的互连。本发明利用三维异质集成技术，实现了可编程阵列芯片结构中芯片之间以及封装内部短距离的层叠互连，使得芯片间互连线物理及电气参数遵循半导体制程工艺特征，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度，进而提高了可编程阵列芯片结构的集成度。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例提供的一种三维异质集成的可编程阵列芯片结构的结构示意图；
图2为本发明实施例提供的一种包含双层芯片结构的可编程阵列芯片结构的结构示意图；
图3为本发明实施例提供的一种包含6层芯片结构的可编程阵列芯片结构的结构示意图；
图4为本发明实施例提供的一种包含双层芯片结构的可编程阵列芯片结构的功能电路连接示意图；
图5为本发明实施例提供的一种包含三层芯片结构的可编程阵列芯片结构的功能电路连接示意图；
图6为本发明实施例提供的一种包含三层芯片结构的可编程阵列芯片结构的内部端口外部引出连接示意图；
图7为本发明实施例提供的一种包含三层芯片结构的可编程阵列芯片结构的内部端口外部引出连接示意图；
图8为本发明实施例提供的一种包含三层芯片结构的可编程阵列芯片结构的内部端口外部引出连接示意图；
图9为本发明实施例提供的一种包含双层芯片结构的可编程阵列芯片结构的内部端口外部引出连接示意图；
图10为本发明实施例提供的一种包含双层芯片结构的可编程阵列芯片结构的内部端口外部引出连接示意图；
图11为本发明实施例提供的一种电子器件的结构示意图。
附图标记说明：100为可编程阵列芯片结构，110为最外层界面，120为第一目标引出端，130为共用引出端，140为第三目标引出端，150为共用配置引出端，200为芯片，210为第一芯片，211为第一三维异质集成键合区域，212为第一可编程逻辑模块，213为第一嵌入式存储单元，214为第一嵌入式乘法单元，215为第一可编程用户模块，220为第二芯片，221为第二三维异质集成键合区域，230为第三芯片，300为电子器件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
如图1所示为本发明实施例提供的一种三维异质集成的可编程阵列芯片结构的结构示意图，该可编程阵列芯片结构100，包括：至少两个芯片200。
每个芯片200均可以是现场可编程逻辑门阵列(Field Programmable GateArray，FPGA)芯片、含嵌入式现场可编程逻辑门阵列(Embedded Field Programmable GateArray，eFPGA)模组的芯片和功能芯片中的任一种。
功能芯片包含但不仅限于存储器阵列、ASIC(Application Specific IntegratedCircuit，专用集成电路)、FPGA/eFPGA配置模块等，其可以是现场可编程逻辑门阵列芯片结构中除去现场可编程逻辑门阵列构造(FPGA fabric)以外的芯片中的任一芯片，以辅助FPGA fabric实现正常的工作功能；当然，功能芯片还可以是嵌入式现场可编程逻辑门阵列芯片结构中除去嵌入式现场可编程逻辑门阵列构造(eFPGA fabric)以外的芯片中的任一芯片，以辅助eFPGA fabric实现正常的工作功能。
本实施例中，该至少两个芯片200中，至少设有一个FPGA芯片或含eFPGA模块的芯片，从而形成可编程阵列芯片结构100。
该至少两个芯片层叠连接为层叠芯片(即三维异质集成的可编程阵列芯片)结构；每个芯片200均包括层叠设置的功能层和衬底。每个芯片200的功能层中可以设置诸如实现计算或处理功能的ASIC等功能电路，可编程阵列芯片结构100中不同的芯片的功能电路之间需要通讯协作，实现可编程阵列芯片结构100的具体计算或处理功能，因此各芯片的功能层中还设置有金属层(例如顶层金属层、内部金属层和/或底层金属层)，将功能电路的互连引出端引出至芯片的顶部或底部。
之后，本实施例在层叠芯片结构中相邻设置的两个芯片之间均设置有一个三维异质集成键合结构，相邻设置的两个芯片之间则通过对应的三维异质集成键合结构互连，这样就能够将两个芯片中的功能电路通过该三维异质集成键合结构实现互连。
这里，“对应的三维异质集成键合结构”是指第一芯片210和第二芯片220共同对应的三维异质集成键合结构，如果层叠芯片结构中还存在其它相邻的两个芯片200，若该其它相邻的两个芯片200通过了其对应的三维异质集成键合结构实现互连，那么第一芯片210和第二芯片220对应的三维异质集成键合结构，与该其它相邻的两个芯片200对应的三维异质集成键合结构，为不同的三维异质集成键合结构。
具体的，三维异质集成键合结构，包括：
第一三维异质集成键合区域211，设置在两个芯片中的第一芯片的功能层中；
第二三维异质集成键合区域221，设置在两个芯片中的第二芯片的功能层中，互连第一三维异质集成键合区域211，且沿层叠芯片结构的层叠方向与第一三维异质集成键合区域211具有重叠投影区域。
由于第一三维异质集成键合区域211和第二三维异质集成键合区域221具有重叠投影区域，这就使得第一三维异质集成键合区域211和第二三维异质集成键合区域221可以采用混合键合(Hybrid Bonding)等技术实现三维异质集成互连。具体的，通过在已制备的芯片(例如第一芯片210和/或第二芯片220)基础上，利用后道工序(BEOL)制造的三维异质集成键合层，实现芯片之间信号的高密度互连，制备得到三维异质集成芯片。即，通过三维异质集成键合区域将两个芯片组件内部金属层直接跨芯片互连，其物理及电气参数遵循半导体制程工艺特征，三维异质集成的互连密度和速度，较通过IO接口和/或IO电路实现的互连，极大提高和接近芯片内部互连，因此能够实现三维异质集成芯片的高带宽、低功耗互连。
当然，层叠芯片结构中的某层芯片200还可以分别通过不同三维异质集成键合结构分别与上下两层与之相邻的芯片200实现互连；进一步，层叠芯片结构中的某层芯片200，还可以仅借助相邻层的三维异质集成键合结构，与非相邻层芯片实现互连，以此实现三层及以上芯片的层叠连接。
本实施例中多个芯片层叠连接为层叠芯片结构，相邻的芯片之间设有对应的三维异质集成键合结构，实现相邻的芯片之间的互连。本实施例利用三维异质集成技术，实现了可编程阵列芯片结构100中芯片之间以及封装内部短距离的层叠互连，使得芯片间互连线物理及电气参数遵循半导体制程工艺特征，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度，进而提高了可编程阵列芯片结构100的集成度。
这里提供图2来展示本实施例中的可编程阵列芯片结构100，如图2所示为本发明实施例提供的一种包含双层芯片结构的可编程阵列芯片结构的结构示意图，其中第一芯片210采用FPGA芯片和/或含eFPGA模块的芯片(以下简称FPGA芯片)，第二芯片220采用功能芯片。
具体的，FPGA芯片的功能层中还设有FPGA构造区域；其中，FPGA构造区域中设有呈条带状排布的第一可编程逻辑模块212、第一嵌入式存储单元213、第一嵌入式乘法单元214和第一可编程用户模块215，并通过FPGA芯片的内部路由网络与FPGAfabric上其它资源形成有机可编程结合体。
当然，在实际应用中，FPGA构造区域(FPGA fabric)中可以设置第一可编程逻辑模块212、第一嵌入式存储单元213、第一嵌入式乘法单元214和第一可编程用户模块215中的一种或多种的任意组合，本申请不做限定。
第一可编程逻辑模块212可以采用逻辑阵列块(Logic Array Block，LAB)或可配置逻辑块(Configurable Logic Block，CLB)。
第一嵌入式存储单元213可以采用块RAM(Block Random Access Memory，BRAM)，以存储FPGA芯片实现特定功能工作中所需的配置等文件。
第一嵌入式乘法单元214可以采用DSP(Digital Signal Processing，数字信号处理技术)块，来承担FPGA芯片工作中的乘法计算任务。
第一编程用户模块215是一种FPGA fabric功能的补充，它与FPGA fabric上其它资源一致以条带状排布，并通过FPGA芯片的内部路由网络与FPGAfabric上其它资源形成有机可编程结合体，包含乘加计算阵列、乘法计算阵列、脉动处理器阵列、哈希计算阵列、多种编码器阵列、机器学习的专用层阵列、检索功能阵列、图像/视频处理阵列以及CPU和MCU等硬核运算/处理单元的一种或多种任意组合。。
第一编程用户模块215属于一种嵌入式专用集成电路模块，其本身不可或具备有限的可编程性，通过与第一可编程逻辑模块212的重构，第一编程用户模块215可以实现具备一定可编程特性的功能。具体形式可以是，例如通过第一可编程逻辑模块212中的可编程特性，灵活调度第一编程用户模块215中的不同运算模块的种类、数量和计算顺序；以及输入不同的原始计算数据等。，本实施例中在FPGA fabric中设置第一编程用户模块215，可以提高FPGA的计算处理密度。
FPGA芯片的功能层中还可以设置FPGA配置电路、时钟(如锁相环)电路、IO电路和测试电路。
具体的，功能芯片的功能层中还设有功能构造区域；其中所述功能构造区域中设有存储器阵列单元、ASIC逻辑模块、FPGA配置模块和eFPGA配置模块中的一种或多种的任意组合。实际应用中，为了提高芯片的存储性能，功能芯片的功能层中全部设置存储器阵列单元，通过三维异质集成，建立FPGA芯片中第一可编程逻辑模块和/或第一编程用户模块，跨芯片到功能芯片中大规模存储阵列的互连，实现大规模、可编程、高带宽的三维存算一体架构。
这里，存储器阵列单元可以采用静态随机存取存储器(Static Random AccessMemory，SRAM)、动态随机存取存储器(Dynamic Random Access Memory，DRAM)、Flash存储器(Flash Memory)、铁电存储器(Ferroelectric memory，FRAM)、相变存储器(PipelinedRandom Access Memory，PRAM)、磁存储器(Magnetoresistive Random Access Memory，MRAM)和变阻存储器(Resistive Random Access Memory，RRAM)等的一种或者多种组合。
ASIC逻辑模块则可以包含但不仅限于乘加器、乘法器、脉动处理器、哈希计算单元、各种编码/解码器、各种数字信号处理器和机器学习的专用层计算单元中的一种或者多种组合。
FPGA芯片上的第一三维异质集成键合区域211，是用于和功能芯片构成三维异质集成键合连接的区域，取决于互连需求，第一三维异质集成键合区域211上还可能包含电平转换电路和功能芯片需要的功能控制器等。
图2中，FPGA芯片和功能芯片上的两组三维异质集成键合区域垂直投影物理位置相同，两者之间通过三维异质集成键合连接，实现FPGA芯片和功能芯片的三维异质集成结构。由于三维异质集成键合连接物理及电气参数遵循半导体制程工艺特征，较SIP或2.5D封装等现有技术，图2所示结构的互连密度可以提高4～2个数量级。
FPGA芯片上的第一三维异质集成键合区域211，可以设计成如图嵌入FPGA fabric的形式，以直接从FPGA的内部路由网络建立与功能芯片高密度三维异质集成连接，使FPGAfabric上的资源与功能芯片上的功能模块，形成高密度可编程结合体，充分释放三维异质集成的高密度互连优势；当然，FPGA芯片上的第一三维异质集成键合区域211设计也可以不以嵌入FPGA fabric方式组织。
现有技术中FPGA芯片和其功能电路的互连接口设计在芯片外围的固定位置，以便互连。图2将FPGA芯片和功能芯片进行三维异质集成键合层叠连接，连接不通过IO，可以分散分布在FPGA芯片和功能芯片上任何对应位置，不受封装和物理位置约束；互连线物理及电气参数遵循半导体制程工艺特征，互连密度和速度远超现有技术，形成高密度可编程结合体。
当然，第一芯片210和/或第二芯片220还可以是含eFPGA模块的芯片；与FPGA芯片类似，含eFPGA模块的芯片的功能层中还设有eFPGA构造区域(eFPGA fabric)；其中，eFPGA构造区域中设有第二可编程逻辑模块、第二嵌入式存储单元、第二嵌入式乘法单元和第二可编程用户模块中的一种或多种，各部分具体实现与FPGA芯片类似，在此不予以赘述。
具体的，FPGA芯片包括FPGA晶粒和/或FPGA晶圆；含eFPGA模块的芯片包括含eFPGA模块的晶粒和/或含eFPGA模块的晶圆；存储芯片包括存储晶粒和/或存储晶圆。
这里还提供图3来展示本实施例中的可编程阵列芯片结构100，如图3所示为本发明实施例提供的一种包含6层芯片结构的可编程阵列芯片结构的结构示意图，其中上层三个芯片均为与图2所示的可编程阵列芯片结构100相同或相似的FPGA芯片，而下层三个芯片均采用与图2所示的可编程阵列芯片结构100相同或相似的功能芯片，图3所示的可编程阵列芯片结构100能够继承并扩大图2所示的可编程阵列芯片结构100的上述优势，进一步提高可编程阵列芯片结构100的集成度。
在实际应用中，第一芯片中设有第一功能电路；第二芯片中设有第二功能电路。
第一功能电路和第二功能电路均属于一种实现特定功能的电路，可以为存储器阵列单元、乘加器、乘法器、脉动处理器、哈希计算单元、各种编码/解码器、各种数字信号处理如果器、机器学习的专用层计算单元、检索功能阵列、图像/视频处理阵列以及CPU和MCU等硬核运算/处理/存储单元的一种或多种任意组合。
若第一功能电路和第二功能电路的工作电压相同，即第一芯片和第二芯片的内核电压相同，则第一功能电路的互连引出端可以通过对应的三维异质集成键合结构，直接通过跨芯片金属层互连，互连所述第二功能电路的互连引出端。
若第一功能电路和第二功能电路的工作电压不相同，即第一芯片和第二芯片的内核电压不相同，则在第一芯片中设置第一电平转换电路；这样，第一功能电路的互连引出端，通过第一电平转换电路，以及，第一芯片和第二芯片之间的三维异质集成键合结构，互连第二功能电路的互连引出端。
如图4所示为本发明实施例提供的一种包含双层芯片结构的可编程阵列芯片结构的功能电路连接示意图，其中：第一芯片210的功能电路A与第二芯片220的功能电路A的工作电压不同，因此两者之间需要通过电平转换电路A进行电压转换，实现两者的互连；第一芯片210的功能电路B与第二芯片220的功能电路B的工作电压相同，因此两者之间可以不进行电压转换，通过直连实现两者的互连。注意，图4中的两个功能电路A和两个功能电路B仅为举例说明，两个功能电路A的功能和/或连接结果可以相同也可以不同，两个功能电路B的功能和/或连接结果可以相同也可以不同。
当然，第一电平转换电路还可以设置在层叠芯片中的的第一芯片(现有技术)；或层叠芯片结构中除第一芯片以外的任一芯片中，利用层叠芯片结构中各三维异质集成键合结构，实现第一电平转换电路从第一芯片跨芯片转移到其它芯片。
在实际应用中，可编程阵列芯片结构100中的层叠芯片结构可以为多层结构，此时，层叠芯片结构中存在第三芯片；其中，第三芯片中设有第三功能电路；第三芯片与第一芯片不相邻，也就是说第三芯片与第一芯片之间至少设置有一个芯片。
若第一功能电路和第三功能电路的工作电压相同，即第一芯片和第三芯片的内核电压相同，则第一功能电路的互连引出端通过第一芯片与第三芯片之间的各三维异质集成键合结构，互连第三功能电路的互连引出端。
若第一功能电路和第三功能电路的工作电压不相同，即第一芯片和第三芯片的内核电压不相同，则在第一芯片中设置有第二电平转换电路；这样，第一功能电路的互连引出端，通过第一电平转换电路，以及，第一芯片与第三芯片之间的各三维异质集成键合结构，互连第三功能电路的互连引出端。
如图5所示为本发明实施例提供的一种包含三层芯片结构的可编程阵列芯片结构的功能电路连接示意图，其中：第一芯片210的功能电路C与第三芯片230的功能电路C的工作电压不同，因此两者之间需要通过电平转换电路C进行电压转换，实现两者跨芯片的互连；第一芯片210的功能电路D与第三芯片230的功能电路D的工作电压相同，因此两者之间可以不进行电压转换，通过直连实现两者跨芯片的互连。注意，图5中的两个功能电路C和两个功能电路D仅为举例说明，两个功能电路C的功能和/或连接结果可以相同也可以不同，两个功能电路D的功能和/或连接结果可以相同也可以不同。
当然，第一电平转换电路还可以设置在层叠芯片中的的第一芯片(现有技术)；或层叠芯片结构中除第一芯片以外的任一芯片中，利用层叠芯片结构中各三维异质集成键合结构，实现第一电平转换电路从第一芯片跨芯片转移到其它芯片。
可编程阵列芯片结构的内部互连信号，也可以是外部引出信号，此时对芯片间内核电压不同的情况，同时需要IO电路和电平转换电路。IO电路和电平转换电路可以合并也可以借助三维异质集成分散在不同芯片上，当然，实践中大部分比例的内部互连信号是不需要引出的。
由于不同芯片之间可以通过三维异质集成建立跨芯片的高密度连接，虽然跨芯片，但在层叠结构中的距离比现有封装技术近很多(本实施例的负载小)，而且最终会被封装在一个器件里，构成一体化的三维异质集成的可编程阵列芯片的芯片。
封装内部的三维异质集成互连，和现有技术不同，无需经过现有技术的IO电路。本实施例中的电平转换电路仅用于提供跨芯片互连信号的电平转换(Level Shift)，与现有技术IO电路不同，不提供驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、ESD防护和浪涌保护电路等功能，尤其适用于芯片之间内核电压不同的三维异质集成。现有技术中的IO电路所提供的驱动电路、外部电平升压电路(输出时)、外部电平降压电路(输入时)、三态控制器、ESD(Electro-Static discharge，静电释放)防护和浪涌保护电路等，对于近距离、小负载的同封装内的三维异质集成互连，都是可以取消的。
三维异质集成互连是芯片之间、封装内的短距离层叠互连，是直接金属互连，互连线物理及电气参数遵循半导体制程工艺特征，较器件之间的IO互连，密度高，分布参数低(速度快)。在FPGA芯片、eFPGA芯片和功能芯片之间构成的三维异质集成器件内，通过这种高密度、高速互连建立起内部路由网络之间的跨芯片直接连接，以及内部路由网络与功能芯片上功能模块的跨芯片直接连接，极大发挥了这种先进集成工艺的优势。
现有技术中FPGA/eFPGA和其功能电路的互连接口设计在芯片外围的固定位置，以便互连。结合上文所示的可编程阵列芯片结构100，能够将FPGA芯片、含eFPGA模块的芯片和功能芯片进行三维异质集成键合层叠连接，具体的连接可以不通过IO电路，可以分散分布在FPGA芯片、含eFPGA模块的芯片和功能芯片上任何对应位置，不受封装和物理位置约束；互连线物理及电气参数遵循半导体制程工艺特征，互连密度和速度远超现有技术，形成高密度可编程一体化芯片。
上述可编程阵列芯片结构100中，信号是在可编程阵列芯片结构100内部传输的，而在实际应用中，可能需要可编程阵列芯片结构100内部器件的互连引出端进行外部引出，即将可编程阵列芯片结构100内部各层芯片中的一个或一些端口引出到可编程阵列芯片结构100的外部，实现信号的内外传输。这个过程，通常通过可编程阵列芯片结构100的最外层界面110(例如邦定界面或PAD/Bump引出界面)统一将可编程阵列芯片结构100内部器件端口引出到可编程阵列芯片结构100的外部引脚上，因此需要在可编程阵列芯片结构100内部设置功能完整的IO(Input/Output)电路。
这里，在上述可编程阵列芯片结构100的基础上，本实施例提供两种不同的内部端口外部引出方案：独立IO电路外部引出方案和复用IO电路外部引出方案。
独立IO电路外部引出方案
本实施例中，层叠芯片结构中还设有一个或多个第一目标芯片；第一目标芯片中设有第一目标功能电路和第一目标IO电路。
第一目标功能电路和第一目标IO电路一一对应，每个第一目标芯片内部的第一目标功能电路需要将其互连引出端通过第一目标IO电路向外引出。
第一目标IO电路提供驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、ESD防护和浪涌保护电路等功能。
层叠芯片结构中最外层芯片上设有最外层界面110，可以采用邦定界面或PAD/Bump引出界面来作为最外层界面110。最外层芯片为层叠芯片结构的最上层芯片和/或层叠芯片结构的最底层芯片。
最外层界面110上设有一个或多个第一目标引出端120，该第一目标引出端120与第一目标功能电路一一对应，也与第一目标IO电路一一对应，用于将每个第一目标芯片内部的第一目标功能电路的外部引出端从对应的第一目标引出端120引出。在实际应用中，第一目标引出端120可以直接为金属Pad或金属导线，当然还可以继续作为其它电路或导电网络的一个信号节点。
若第一目标芯片为最外层芯片，则第一目标IO电路可以在第一目标芯片内部互连第一目标功能电路，第一目标引出端120则通过第一目标IO电路互连第一目标功能电路。
若第一目标芯片不为最外层芯片，则第一目标引出端120通过最外层芯片与第一目标芯片之间的各三维异质集成键合结构和第一目标IO电路，互连第一目标功能电路的外部引出端。这个过程中，最外层芯片与第一目标芯片之间的芯片内部需要设置贯穿顶底的导电通路，其中涉及到有源层和减薄衬底的硅通孔(Through Silicon Via，TSV)，之后再通过相邻芯片之间的三维异质集成键合结构，实现第一目标引出端120与第一目标功能电路的互连。
如图6所示为本发明实施例提供的一种包含三层芯片结构的可编程阵列芯片结构的内部端口外部引出连接示意图，其中：第一芯片210为层叠芯片结构中的最外层芯片，其下依次设置有第二芯片220和第三芯片230。第一芯片210中的功能电路E通过IO电路E直接与其对应的第一目标引出端120连接；第二芯片220中的功能电路F与IO电路F互连，IO电路F则通过第一芯片210和第二芯片220之间的三维异质集成键合结构，连接与其对应的第一目标引出端120；第三芯片230中的功能电路G与IO电路G互连，IO电路G则通过第三芯片230和第二芯片220之间的三维异质集成键合结构,第一芯片210和第二芯片220之间的三维异质集成键合结构，连接与其对应的第一目标引出端120。
依照上述方案，可以灵活组合，能实现任意层数、不同芯片层次和三维异质集成键合界面类型，任意组合的三维异质集成器件的外部引出。
上述结构中，第一目标功能电路和第一目标IO电路均设置在第一目标芯片中，在实际应用中，目标IO电路和对应功能电路还可以跨芯片设置，具体的：
层叠芯片结构的第二目标芯片中设有第二目标功能电路；
层叠芯片结构中内部芯片中设有与第二目标功能电路对应的第二目标IO电路；其中，内部芯片不为第二目标芯片；
最外层界面上设有与第二目标芯片对应的第二目标引出端；
第二目标芯片的外部引出端，通过内部芯片与第二目标芯片之间的各三维异质集成键合结构，互连第二目标IO电路的第一引出端；
若内部芯片为最外层芯片，则第二目标IO电路的第二引出端互连第二目标引出端；
若内部芯片不为最外层芯片，则第二目标IO电路的第二引出端，通过内部芯片与最外层芯片之间的各三维异质集成键合结构，互连第二目标引出端。
如图7所示为本发明实施例提供的三层芯片结构的可编程阵列芯片结构的内部端口外部引出连接示意图，其中：第一芯片210为层叠芯片结构中的最外层芯片，其下依次设置有第二芯片220和第三芯片230。其中，第一芯片210设有IO电路H、IO电路I和IO电路J；第一芯片210中的功能电路H通过IO电路H直接互连与其对应的第二目标引出端；第二芯片220中的功能电路I,通过第一芯片210和第二芯片220之间的三维异质集成键合结构，以及与其对应的IO电路I，互连与其对应的第二目标引出端；第三芯片230中的功能电路J,通过第三芯片230和第二芯片220之间的三维异质集成键合结构,第一芯片210和第二芯片220之间的三维异质集成键合结构，以及与其对应的IO电路J，互连与其对应的第二目标引出端。
在上述跨芯片设置的目标IO电路的结构基础上，本实施例还提出了一种复用IO电路外部引出方案。
本实施例中，层叠芯片结构中还设有至少两个第二目标芯片；每个第二目标芯片中均设有第二目标功能电路。
最外层芯片中设有第一多路选择电路和与第二目标功能电路一一对应的第二目标IO电路。
第二目标IO电路提供驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、ESD防护和浪涌保护电路等功能。
层叠芯片结构中最外层芯片上设有最外层界面110，可以采用邦定界面或PAD/Bump引出界面来作为最外层界面110。最外层芯片为层叠芯片结构的最上层芯片和/或层叠芯片结构的最底层芯片。
第二目标功能电路和第二目标IO电路一一对应，每个第二目标芯片内部的第二目标功能电路需要将其互连引出端通过第二目标IO电路向外引出。
最外层界面110上设有共用引出端130，该共用引出端130作为每个第二目标芯片中的每个第二目标功能电路对应的第二目标引出端，将每个第二目标芯片内部的第二目标功能电路的互连引出端从该共用引出端130引出。在实际应用中，该共用引出端130可以直接为金属Pad或金属导线，当然还可以继续作为其它电路或导电网络的一个信号节点。
共用引出端130，通过所述第一多路选择电路，以及，与所述第二目标功能电路对应的第二目标IO电路的第一引出端。
第二目标IO电路设有第一引出端和第二引出端，其能够具备以下至少一项能力：
1、将从第一引出端输入的信号从第二引出端输出；
2、将从第二引出端输入的信号从第一引出端输出。
第一多路选择电路设有一个第一引出端，用以直接连接共用引出端130；第一多路选择电路还设有一个或多个第二引出端，其第二引出端的数量与第二目标功能电路的数量相同，也与第二目标IO电路的数量相同。每个第一多路选择电路的第二引出端均对应设置一个第二目标IO电路和第二目标功能电路，第一多路选择电路的第二引出端互连与其一一对应的第二目标IO电路的第二引出端。
若第二目标芯片为最外层芯片，则第二目标IO电路可以在第二目标芯片内部互连第二目标功能电路，第二目标芯片的第二目标功能电路的外部引出端互连与其对应的第二目标IO电路的第一引出端。
若第二目标芯片不为最外层芯片，则第二目标芯片的第二目标功能电路的外部引出端，需要通过最外层芯片与第二目标芯片之间的各三维异质集成键合结构，互连与其对应的第二目标IO电路的第一引出端。这个过程中，最外层芯片与第二目标芯片之间的芯片内部需要设置贯穿顶底的导电通路，其中涉及到有源层和减薄衬底的硅通孔(ThroughSilicon Via，TSV)，之后再通过相邻芯片之间的三维异质集成键合结构，最终实现共用引出端130与第二目标功能电路的互连。
如图8所示为本发明实施例提供的一种包含三层芯片结构的可编程阵列芯片结构的内部端口外部引出连接示意图，其中：第一芯片210为层叠芯片结构中的最外层芯片，其下依次设置有第二芯片220和第三芯片230。其中，第一芯片210设有第一多路选择电路、IO电路H、IO电路I和IO电路J；第一多路选择电路的外部引出端连接一共用引出端130；第一芯片210中的功能电路H通过IO电路H直接与其对应的第一多路选择电路的第二引出端连接；第二芯片220中的功能电路I,通过第一芯片210和第二芯片220之间的三维异质集成键合结构，以及与其对应的IO电路I，连接与其对应的第一多路选择电路的第二引出端；第三芯片230中的功能电路J,通过第三芯片230和第二芯片220之间的三维异质集成键合结构,第一芯片210和第二芯片220之间的三维异质集成键合结构，以及与其对应的IO电路J，连接与其对应的第一多路选择电路的第二引出端。
第一多路选择电路能够受控导通其第一引出端和任一第二引出端之间的通路。
上述复用IO电路外部引出方案中，结合了三维异质集成的优势特征，不可以实现多个芯片的功能电路的互连引出端从最外层界面110统一引出，实现多个芯片的功能电路的跨芯片转移、合并和复用，使得外部器件可以部分/全部分时，大大降低了IO引出数量，以此来增加了整个可编程阵列芯片结构100的集成度。
在实际应用中，可编程阵列芯片结构100上可编程阵列的编程结果，保存在可编程阵列中的CRAM(config ram，配置存储器)中,其数据掉电消失的特性，需要从器件外载入FPGA/eFPGA编程文件，需要FPGA/eFPGA配置电路。FPGA/eFPGA配置控制器还负责器件的边界扫描，在线数据观测和加载等功能。
在实际应用中，可编程阵列芯片结构100通常需要对芯片中的某个或某些功能电路进行配置，这里本实施例还提供了两种外部配置方案：外部独立配置方案和外部复用配置方案。
外部独立配置方案
层叠芯片结构的最外层芯片上设有最外层界面；最外层芯片为层叠芯片结构的最上层芯片和/或层叠芯片结构的最底层芯片；层叠芯片结构中的第三目标芯片中设有第三目标功能电路、第三目标IO电路和第一目标配置电路。
最外层界面上设有第三目标引出端140；第三目标IO电路的第一引出端通过第一目标配置电路连接第三目标功能电路的配置控制端；第三目标IO电路的第二引出端互连第三目标引出端140；其中，第一目标配置电路能够根据第三目标引出端140输入的控制指令，配置第三目标功能电路。
如图9所示为本发明实施例提供的一种包含双层芯片结构的可编程阵列芯片结构的内部端口外部引出连接示意图，本实施例中，第一目标配置电路能够根据第三目标引出端120输入的控制指令，配置第三目标功能电路。
外部复用配置方案
层叠芯片结构中最外层芯片上设有最外层界面；最外层芯片为层叠芯片结构的最上层芯片和/或层叠芯片结构的最底层芯片；层叠芯片结构还设有至少两个第四目标芯片；每个第四目标芯片中均设有第四目标功能电路；最外层芯片中设有共用配置引出端150、第二多路选择电路、共用IO电路和共用配置电路；共用配置引出端150，通过共用IO电路和共用配置电路互连第二多路选择电路的第一引出端；第二多路选择电路的第二引出端与第四目标功能电路一一对应。
该第四目标芯片可以是第一目标芯片、第二目标芯片和/或第三目标芯片，还可以是其它芯片，具体不予以限制。
最外层芯片中还设有第二多路选择电路、共用IO电路和共用配置电路。第二多路选择电路设有一个第一引出端，共用配置引出端150依次通过共用IO电路和共用配置电路互连所述第二多路选择电路的第一引出端；第二多路选择电路还设有一个或多个第二引出端，其互连引出端的数量与第四目标功能电路的数量相同，即每个第四目标功能电路均对应设置一个不同的第二多路选择电路的第二引出端。
第二多路选择电路能够受控导通其第一引出端和任一第二引出端之间的通路。
若第四目标芯片为最外层芯片，则第四目标芯片中的第四目标功能电路的配置控制端互连与其对应的第二多路选择电路的第二引出端。
若第四目标芯片不为最外层芯片，则第四目标芯片中的第四目标功能电路的配置控制端，通过最外层芯片与第四目标芯片之间的各三维异质集成键合结构，互连与其对应的第二多路选择电路的第二引出端。
其中，共用配置电路能够根据共用配置引出端150输入的控制指令，配置任一第四目标功能电路。
如图10所示为本发明实施例提供的一种包含双层芯片结构的可编程阵列芯片结构的内部端口外部引出连接示意图，本实施例中，共用配置电路能够根据共用配置引出端150输入的控制指令，配置第四目标功能电路。图10所示结构，可以根据需求，全部/部分跨芯片转移、集中并合并IO电路，使得三维异质集成器件的外部连接设备，可以通过一组IO电路统一引出，通过共用控制电路，分时对三维异质集成的可编程阵列芯片上所有可编程目标功能电路提供配置数据流，大大降低了三维异质集成器件外部IO引出数量；图10所示结构，结合了三维异质集成的优势特征，不仅可以实现多个芯片的配置电路从最外层界面110统一引出，还能实现多个芯片的配置电路及其相关IO电路的跨芯片转移、合并和复用，使得外部器件可以部分/全部分时，完成对多个芯片的配置，大大降低了配置IO引出数量，提高了整个可编程阵列芯片结构100的集成度。
基于与方法同样的发明构思，本发明实施例还提供了一种电子器件，如图11所示为该电子器件的结构示意图。该电子器件300上设有分布式排列的芯片，这些芯片可以为上文任一所述的可编程阵列芯片结构100。
在该电子器件300进行制备时，还可以依据可编程阵列芯片结构100的工艺流程，直接以晶圆(wafer)为单位进行制备。
实际应用中，电子器件可以为设有一个或多个可编程阵列芯片结构100的集成电路。
上述本发明实施例中的技术方案，至少具有如下的技术效果或优点：
本发明实施例中多个芯片层叠连接为层叠芯片结构，相邻的芯片之间设有对应的三维异质集成键合结构，实现相邻的芯片之间的互连。本发明实施例利用三维异质集成技术，实现了可编程阵列芯片结构中芯片之间以及封装内部短距离的层叠互连，使得芯片间互连线物理及电气参数遵循半导体制程工艺特征，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度，进而提高了可编程阵列芯片结构的集成度。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种三维异质集成的可编程阵列芯片结构，其特征在于，所述可编程阵列芯片结构，包括：至少两个芯片；其中，所述至少两个芯片中任一芯片为FPGA芯片或含eFPGA模块的芯片；
所述至少两个芯片层叠连接为层叠芯片结构；
所述层叠芯片结构中相邻设置的两个芯片之间均通过对应的三维异质集成键合结构互连；
所述三维异质集成键合结构，包括：
第一三维异质集成键合区域，设置在所述两个芯片中的第一芯片的功能层中；
第二三维异质集成键合区域，设置在所述两个芯片中的第二芯片的功能层中，互连所述第一三维异质集成键合区域，且沿所述层叠芯片结构的层叠方向与所述第一三维异质集成键合区域具有重叠投影区域。
2.根据权利要求1所述的可编程阵列芯片结构，其特征在于，若所述芯片为所述FPGA芯片，则所述芯片的功能层中还设有FPGA构造区域；其中，所述FPGA构造区域中设有第一可编程逻辑模块、第一嵌入式存储单元、第一嵌入式乘法单元和第一可编程用户模块中的一种或多种；
若所述芯片为所述含eFPGA模块的芯片，则所述芯片的功能层中还设有eFPGA构造区域；其中，所述eFPGA构造区域中设有第二可编程逻辑模块、第二嵌入式存储单元、第二嵌入式乘法单元和第二可编程用户模块中的一种或多种。
3.根据权利要求1所述的可编程阵列芯片结构，其特征在于，所述第一芯片中设有第一功能电路；所述第二芯片中设有第二功能电路；
所述第一功能电路的互连引出端通过所述第一芯片和所述第二芯片之间的三维异质集成键合结构，互连所述第二功能电路的互连引出端。
4.根据权利要求3所述的可编程阵列芯片结构，其特征在于，所述层叠芯片结构的任一芯片中设有第一电平转换电路；
所述第一功能电路的互连引出端，通过所述第一电平转换电路，互连所述第二功能电路的互连引出端。
5.根据权利要求1所述的可编程阵列芯片结构，其特征在于，所述层叠芯片结构中的第三芯片中设有第三功能电路；所述第三芯片不与所述第一芯片相邻；
所述第一功能电路的互连引出端通过所述第一芯片与所述第三芯片之间的各三维异质集成键合结构，互连所述第三功能电路的互连引出端。
6.根据权利要求5所述的可编程阵列芯片结构，其特征在于，所述层叠芯片结构的任一芯片中设有第二电平转换电路；
所述第一功能电路的互连引出端，通过所述第一电平转换电路，互连所述第三功能电路的互连引出端。
7.根据权利要求1至6任一所述的可编程阵列芯片结构，其特征在于，所述层叠芯片结构的最外层芯片上设有最外层界面；所述最外层芯片为所述层叠芯片结构的最上层芯片和/或所述层叠芯片结构的最底层芯片；
所述层叠芯片结构中的第一目标芯片中设有第一目标功能电路和第一目标IO电路；
所述最外层界面上设有第一目标引出端；
若所述第一目标芯片为所述最外层芯片，则所述第一目标引出端通过所述第一目标IO电路互连所述第一目标功能电路的外部引出端；
若所述第一目标芯片不为所述最外层芯片，则所述第一目标引出端通过所述最外层芯片与所述第一目标芯片之间的各三维异质集成键合结构和所述第一目标IO电路，互连所述第一目标功能电路的外部引出端。
8.根据权利要求1至6任一所述的可编程阵列芯片结构，其特征在于，所述层叠芯片结构中最外层芯片上设有最外层界面；所述最外层芯片为所述层叠芯片结构的最上层芯片和/或所述层叠芯片结构的最底层芯片；
所述层叠芯片结构的第二目标芯片中设有第二目标功能电路；
所述层叠芯片结构中内部芯片中设有与所述第二目标功能电路对应的第二目标IO电路；其中，所述内部芯片不为所述第二目标芯片；
所述最外层界面上设有与所述第二目标芯片对应的第二目标引出端；
所述第二目标芯片的外部引出端，通过所述内部芯片与所述第二目标芯片之间的各三维异质集成键合结构，互连所述第二目标IO电路的第一引出端；
若所述内部芯片为所述最外层芯片，则所述第二目标IO电路的第二引出端互连所述第二目标引出端；
若所述内部芯片不为所述最外层芯片，则所述第二目标IO电路的第二引出端，通过所述内部芯片与所述最外层芯片之间的各三维异质集成键合结构，互连所述第二目标引出端。
9.根据权利要求8所述的可编程阵列芯片结构，其特征在于，所述内部芯片为所述最外层芯片。
10.根据权利要求9所述的可编程阵列芯片结构，其特征在于，所述层叠芯片结构中设有至少两个所述第二目标芯片；
每个所述第二目标芯片对应的第二目标引出端均为共用引出端；
所述最外层芯片中还设有第一多路选择电路；
所述共用引出端，通过所述第一多路选择电路，分别互连与每个所述第二目标功能电路对应的第二目标IO电路的第二引出端。
11.根据权利要求1至6任一所述的可编程阵列芯片结构，其特征在于，所述层叠芯片结构的最外层芯片上设有最外层界面；所述最外层芯片为所述层叠芯片结构的最上层芯片和/或所述层叠芯片结构的最底层芯片；
所述层叠芯片结构中的第三目标芯片中设有第三目标功能电路、第三目标IO电路和第一目标配置电路；
所述最外层界面上设有第三目标引出端；
所述第三目标IO电路的第一引出端通过所述第一目标配置电路连接所述第三目标功能电路的配置控制端；所述第三目标IO电路的第二引出端互连所述第三目标引出端；其中，所述第一目标配置电路能够根据所述第三目标引出端输入的控制指令，配置所述第三目标功能电路。
12.根据权利要求1至6任一所述的可编程阵列芯片结构，其特征在于，所述层叠芯片结构中最外层芯片上设有最外层界面；所述最外层芯片为所述层叠芯片结构的最上层芯片和/或所述层叠芯片结构的最底层芯片；
所述层叠芯片结构还设有至少两个第四目标芯片；每个第四目标芯片中均设有第四目标功能电路；
所述最外层芯片中设有共用配置引出端、第二多路选择电路、共用IO电路和共用配置电路；
所述共用配置引出端，通过所述共用IO电路和所述共用配置电路互连所述第二多路选择电路的第一引出端；所述第二多路选择电路的第二引出端与所述第四目标功能电路一一对应；
若所述第四目标芯片为所述最外层芯片，则所述第四目标芯片中的所述第四目标功能电路的配置控制端互连与其对应的所述第二多路选择电路的第二引出端；
若所述第四目标芯片不为所述最外层芯片，则所述第四目标芯片中的所述第四目标功能电路的配置控制端，通过所述最外层芯片与所述第四目标芯片之间的各三维异质集成键合结构，互连与其对应的所述第二多路选择电路的第二引出端；
其中，所述共用配置电路能够根据所述共用配置引出端输入的控制指令，配置任一所述第四目标功能电路。
13.一种电子器件，其特征在于，所述电子器件包括至少一个如权利要求1至10任一所述的可编程阵列芯片结构。
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