CN113767471A - 包括堆叠在具有可编程集成电路的管芯上的存储器管芯的多芯片结构 - Google Patents

包括堆叠在具有可编程集成电路的管芯上的存储器管芯的多芯片结构 Download PDF

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Abstract

本文中描述的一些示例提供了一种多芯片结构，该结构包括堆叠在具有可编程集成电路(IC)的管芯上的一个或多个存储器管芯。在一个示例中，多芯片结构包括封装衬底、第一管芯和第二管芯。第一管芯包括可编程IC，并且可编程IC包括存储器控制器。第一管芯在封装衬底上并且附接到封装衬底。第二管芯包括存储器。第二管芯堆叠在第一管芯上。存储器通信耦合到存储器控制器。

Description

包括堆叠在具有可编程集成电路的管芯上的存储器管芯的多 芯片结构
技术领域
本公开涉及一种多芯片结构和形成这种结构的方法，并且具体地涉及一种包括堆叠在具有可编程集成电路的管芯上的一个或多个存储器管芯的多芯片结构以及形成这种结构的方法。
背景技术
可编程集成电路(IC)是指一种类型的包括可编程电路系统的IC。可编程IC的一个示例是现场可编程门阵列(FPGA)。FPGA的特征在于包括可编程电路块。通过将配置数据(有时称为配置位流)加载到器件中，可以在可编程IC的可编程电路系统中物理实现电路设计。配置数据可以加载到器件的内部配置存储器单元中。个体配置存储器单元的集体状态决定可编程IC的功能。例如，由各种可编程电路块执行的特定操作和可编程IC的可编程电路块之间的连接性由一旦加载有配置数据的配置存储器单元的集体状态来定义。
发明内容
本文中描述的一些示例提供了一种多芯片结构，该结构包括堆叠在具有可编程集成电路(IC)的管芯上的一个或多个存储器管芯。本文中描述的一些示例可以避免使用中介层和/或物理层(PHY)接口，这可以降低处理成本、功耗和/或管芯面积使用。
一个示例是一种多芯片结构。多芯片结构包括封装衬底、第一管芯和第二管芯。第一管芯包括可编程集成电路，并且可编程集成电路包括存储器控制器。第一管芯在封装衬底上并且附接到封装衬底。第二管芯包括存储器。第二管芯堆叠在第一管芯上。存储器通信耦合到存储器控制器。
另一示例是一种形成多芯片结构的方法。第一管芯堆叠在第二管芯上。第一管芯包括存储器。第二管芯包括可编程集成电路，并且可编程集成电路包括存储器控制器。存储器控制器通过堆叠在第二管芯上的第一管芯通信耦合到存储器。第一管芯附接到封装衬底。
另一示例是一种多芯片结构。多芯片结构包括封装衬底、第一管芯和第二管芯。第一管芯包括现场可编程门阵列(FPGA)和存储器控制器。第一管芯在封装衬底上并且附接到封装衬底。第二管芯包括存储器。第二管芯堆叠在第一管芯的与封装衬底相对的一侧。存储器通信耦合到存储器控制器。
这些和其他方面可以参考以下详细描述来理解。
附图说明
为了能够详细理解上述特征，可以通过参考示例实现来进行上面简要概括的内容的更具体描述，其中一些示例实现在附图中示出。然而，应当注意，附图仅示出了典型的示例实现并且因此不应当被认为是对其范围的限制。
图1是描绘根据一些示例的连接到外部存储器的可编程集成电路(IC)的框图。
图2描绘了根据一些示例的可编程IC的现场可编程门阵列(FPGA)。
图3、4和5是根据一些示例的相应多芯片结构的电路示意图。
图6、7和8是根据一些示例的印刷电路板(PCB)上的多芯片结构的配置。
图9是根据一些示例的用于形成多芯片结构的方法的流程图。
为了便于理解，在可能的情况下使用相同的附图标记来表示附图中共有的相同元素。可以预期，一个示例的元素可以有利地合并到其他示例中。
具体实施方式
本文中描述的一些示例提供了一种多芯片结构，该多芯片结构包括堆叠在具有可编程集成电路(IC)的管芯上的一个或多个存储器管芯。在一些示例中，存储器管芯可以实现用于高带宽存储器(HBM)的存储器。在一些示例中，可编程IC包括可编程逻辑区域，例如现场可编程门阵列(FPGA)的结构。可编程IC允许用户可配置前端工艺从任何存储器管芯的存储器中读取或写入其中的数据。
本文中描述的一些示例可以避免使用中介层。通过将存储器管芯堆叠在包括可编程IC的基础管芯上，不会实现中介层(基础管芯和存储器管芯堆叠否则将个体地附接到该中介层)。通过取消中介层，还避免了与在多芯片堆叠中处理和包括中介层相关联的费用。此外，在没有中介层的情况下，用于形成多芯片堆叠的处理可以更少，除了降低成本，这还可以减少处理周期时间。取消中介层并且将存储器管芯堆叠在基础管芯上还可以使封装具有更小的占用空间和更小的垂直轮廓。
本文中描述的一些示例可以避免在多芯片结构中使用物理层(PHY)接口，例如HBM接口。物理层接口会消耗功率和芯片面积。通过避免使用物理层接口，例如HBM接口，可以避免两个管芯上(例如，HBM物理层连接的任一侧有一个)的物理层接口，这可以降低功率并且减少两个管芯的面积使用。此外，减少管芯的面积使用可以降低与用于形成管芯的处理相关联的成本。
一些示例可以获取附加好处。例如，由多芯片结构形成的复合器件可以更容易测试并且更容易放置在多芯片模块中，该多芯片模块例如具有其他封装和/或管芯。此外，如本文所述的具有可编程IC的多芯片结构可以允许定制与一个或多个存储器管芯相邻(例如，与一个或多个HBM管芯相邻)的逻辑和功能。这种多芯片结构可以允许用户在单个封装中创建具有例如高存储器带宽和低功耗的可部署定制器件。此外，这样的多芯片结构可以保持可编程逻辑区域和边界电路(例如，输入/输出电路、收发器电路和/或其他电路)的可编程性和灵活性。
下文将参考附图描述各种特征。应当注意，附图可以按比例绘制，也可以不按比例绘制，并且类似结构或功能的元件在整个附图中由相同的附图标记表示。应当注意，这些图只是为了促进对特征的描述。它们并非旨在作为所要求保护的发明的详尽描述或对所要求保护的发明范围的限制。此外，所示示例不需要具有所示的所有方面或优点。结合特定示例描述的方面或优点不一定限于该示例并且可以在任何其他示例中实践，即使没有如此说明或没有如此明确描述。此外，本文中描述的方法可以以特定操作顺序来描述，但是根据其他示例的其他方法可以使用更多或更少操作以各种其他顺序(例如，包括各种操作的不同串行或并行执行)来实现。
图1是描绘根据一些示例的连接到外部存储器的可编程集成电路(IC)102的框图。可编程IC 102可以是片上系统(SoC)，并且可以包括或者是作为可编程逻辑器件的IC，例如现场可编程门阵列(FPGA)。可编程IC 102包括处理系统104、片上网络(NoC)106、配置互连108、一个或多个可编程逻辑区域110a至110n(总体上、个体地或共同地称为“(多个)可编程逻辑区域110”)、存储器控制器112、多千兆位收发器(MGT)114、输入/输出块(IO)116和其他IP电路118。NoC 106包括路由网络120和NoC外围互连(NPI)122。
通常，处理系统104通过配置互连108连接到(多个)可编程逻辑区域110。处理系统104、(多个)可编程逻辑区域110、存储器控制器112、MGT 114、IO 116和其他IP电路118也连接到NoC 106(例如，路由网络120)，并且因此，可以经由NoC 106(例如，路由网络120)彼此通信耦合。处理系统104、存储器控制器112、MGT 114、IO 116和其他IP电路118也连接到(多个)可编程逻辑区域110的相应子集。例如，处理系统104、IO 116和其他IP电路118中的每个连接到可编程逻辑区域110a，并且存储器控制器112和MGT 114中的每个连接到可编程逻辑区域110n。各种电路可以连接到(多个)可编程逻辑区域110的任何子集，并且电路可以与任何其他电路以任何组合连接到(多个)可编程逻辑区域110的给定子集。另外，在一些示例中，存储器控制器112可以连接到IO 116中的至少一个。
处理系统104可以包括一个或多个处理器核。例如，处理系统104可以包括多个基于ARM的嵌入式处理器核。
(多个)可编程逻辑区域110可以包括任何数目的可配置逻辑块、查找表(LUT)、数字信号处理块、随机存取存储器块等、以及可编程互连元件，如下所述。(多个)可编程逻辑区域110可以通过配置互连108使用处理系统104来编程或配置。例如，配置互连108可以启用例如由处理系统104的处理器核(例如，平台管理控制器(PMC))对(多个)可编程逻辑区域110的结构的基于帧的编程。
NoC 106的路由网络120提供NoC分组在不同系统或电路之间的路由。路由网络120包括通过线段互连的NoC分组交换机，NoC分组交换机在NoC主单元(NMU)与NoC从单元(NSU)之间。每个NMU是将主电路连接到NoC 106的入口电路。每个NSU是将NoC 106连接到从端点电路的出口电路。每个NoC分组交换机执行NoC分组的交换。因此，NMU、NoC分组交换机和NSU可以被配置为提供用于经由NMU、由线段互连的NoC分组交换机和NSU在主端点电路到从端点电路之间的通信的信道。NMU、NoC分组交换机和NSU还包括寄存器块，该寄存器块被写入以配置相应的NMU、NoC分组交换机和NSU。寄存器块可以经由NPI 122被写入。例如，处理系统104的PMC可以经由NPI 122向NMU、NoC分组交换机和NSU传输存储器映射写入请求以写入寄存器块以配置NMU、NoC分组交换机和NSU。NPI 122可以包括互连的NPI交换机，该NPI交换机可以将存储器映射写入请求路由到适当的寄存器块。
IO 116可以是用于将可编程IC 102与其他电路和/或系统通信耦合的任何输入/输出电路。在一些示例中，IO 116可以包括高带宽存储器(HBM)接口电路、高密度输入/输出(HDIO)电路、外围组件互连快速(PCIe)电路、极限性能输入/输出(XPIO)电路等。其他IP电路118可以是例如数字时钟管理器、模数转换器、系统监测逻辑、和/或用于给定实现的任何电路。在一些示例中，存储器控制器112、MGT 114、IO 116和/或其他IP电路118中的至少一些是可配置的。例如，存储器控制器112、MGT 114、IO 116和/或其他IP电路118可以经由NoC106的NPI 122可配置。
在一些示例中，可编程IC 102包括接口和控制逻辑电路124。在其他示例中，接口和控制逻辑电路124在与可编程IC 102分离的IC上(例如，如虚线所示)。接口和控制逻辑电路124连接到外部存储器126。例如，外部存储器126可以是单个或多个管芯中的存储器。在一些示例中，外部存储器126是随机存取存储器(RAM)，例如可以实现为高带宽存储器(HBM)的动态RAM(DRAM)。
在一些示例中，接口和控制逻辑电路124直接连接到存储器控制器112，而在其他示例中，接口和控制逻辑电路124经由可编程IC102的IO 116和另一IC的IO 128(例如，如图1中的虚线箭头所示)通信耦合到存储器控制器112。在可编程IC 102包括接口和控制逻辑电路124的一些示例中，存储器控制器112直接连接到接口和控制逻辑电路124(例如，没有介入物理层(PHY)接口)，接口和控制逻辑电路124又连接到外部存储器126。在接口和控制逻辑电路124在与可编程IC 102分离的IC中的一些示例中，存储器控制器112直接连接到接口和控制逻辑电路124(例如，没有介入物理层(PHY)接口)，接口和控制逻辑电路124又连接到外部存储器126。在接口和控制逻辑电路124在与可编程IC 102分离的IC中的一些示例中，存储器控制器112直接连接到IO 116(例如，HBM接口)，并且IO 116连接到单独IC的IO128(例如，HBM接口)，该单独IC连接到接口和控制逻辑电路124。接口和控制逻辑电路124又连接到外部存储器126。因此，在这些示例中，存储器控制器112通信耦合到外部存储器126。
在一些示例中，并且如下详述，可编程IC 102、接口和控制逻辑电路124(如果在单独的IC上)以及外部存储器126可以被包括在被堆叠以形成多芯片结构的管芯中。这种多芯片结构可以具有更小的封装尺寸并且可以使用减少的处理来制造，这可以增加产量并且减少制造多芯片结构的时间。
图2示出了根据一些示例的可以实现为图1的可编程IC 102的可编程IC 200的现场可编程门阵列(FPGA)。可编程IC 200包括大量不同可编程图块，包括可配置逻辑块(CLB)202、随机存取存储器块(BRAM)204、信号处理块(DSP)206、输入/输出块(IOB)208、配置和时钟逻辑(CONFIG/CLOCKS)210、专用输入/输出块(I/O)212(例如，配置端口和时钟端口)和其他可编程逻辑214，例如数字时钟管理器、系统监测逻辑等。可编程IC 200还可以包括边界电路，例如MGT 216、存储器控制器(MC)218、接口和控制逻辑电路(INT/CNTL)220、以及其他IP电路222，例如PCIe接口、模数转换器(ADC)等。边界电路也可以是可编程的。
在一些FPGA中，每个可编程图块可以包括至少一个可编程互连元件(INT)230，INT230具有到同一图块内的可编程逻辑元件的输入和输出端子232的连接，如图2中包括的示例所示。每个可编程互连元件230还可以包括到相同图块或(多个)其他图块中的(多个)相邻可编程互连元件的互连段234的连接。每个可编程互连元件230还可以包括到逻辑块(未示出)之间的通用路由资源的互连段236的连接。通用路由资源可以包括在包括互连段(例如，互连段236)的轨道的逻辑块(未示出)与用于连接互连段的交换机块(未示出)之间的路由通道。通用路由资源的互连段(例如，互连段236)可以跨越一个或多个逻辑块。可编程互连元件230连同通用路由资源一起为所示出的FPGA实现可编程互连结构。
在示例实现中，CLB 202可以包括可以被编程以实现用户逻辑的可配置逻辑元件(CLE)240、加上单个可编程互连元件230。除了一个或多个可编程互连元件230，BRAM 204还可以包括BRAM逻辑元件(BRL)242。典型地，图块中包括的可编程互连元件230的数目取决于图块的高度。在所描绘的示例中，BRAM 204具有与五个CLB 202相同的高度，但也可以使用其他数目(例如，四个)。除了适当数目的可编程互连元件230，信号处理块206还可以包括DSP逻辑元件(DSPL)244。除了可编程互连元件230的一个实例，IOB 208还可以包括例如输入/输出逻辑元件(IOL)246的两个实例。本领域技术人员将清楚，例如连接到输入/输出逻辑元件246的实际I/O焊盘通常不限于输入/输出逻辑元件246的区域。
在图示的示例中，管芯的中心附近的水平区域用于配置和时钟逻辑(CONFIG/CLOCKS)210，并且可能用于其他控制逻辑。从该水平区域或列延伸的垂直列248用于跨FPGA的宽度分布时钟和配置信号。
利用图2所示的架构的一些FPGA可以包括附加逻辑块，该逻辑块会破坏构成FPGA的大部分的常规柱状结构。附加逻辑块可以是可编程块和/或专用逻辑。
注意，图2旨在仅说明示例FPGA架构。例如，在图2的顶部处包括的一行中的逻辑块的数目、行的相对宽度、行的数目和顺序、行中包括的逻辑块的类型、逻辑块的相对大小、以及互连/逻辑实现只是一个示例。例如，在实际的FPGA中，通常在CLB出现的任何位置都包括多于一个的相邻CLB行，以促进用户逻辑的有效实现，但相邻CLB行的数目随FPGA的整体尺寸而变化。
图3是根据一些示例的多芯片结构的电路示意图。图3的多芯片结构包括可编程IC102和存储器302，其中存储器302可以在堆叠在包括可编程IC 102的管芯上的多个管芯中。如图3中简化的，可编程IC 102包括可编程逻辑区域110、总线304、存储器控制器112以及接口和控制逻辑电路124。例如，可编程逻辑区域110(或其他子系统，例如处理系统104和/或NoC 106)经由总线304连接到存储器控制器112，总线304可以是高级可扩展接口(AXI)总线。存储器控制器112连接到接口和控制逻辑电路124。
存储器302中的每个包括多个存储器切片306。在一些示例中，每个存储器切片306可以是2吉字节(Gb)的存储器或其他大小。存储器302中的每个可以实现DRAM，并且可以进一步实现HBM。在一些示例中，存储器302中的每个可以实现32Gb的HBM DRAM。接口和控制逻辑电路124连接到存储器302的存储器切片306。接口和控制逻辑电路124可以解码来自存储器控制器112的读取和写入请求，并且响应地向存储器302传输本机信号以从存储器302读取或写入。在存储器控制器112与存储器302的存储器切片306之间没有标准化物理层接口电路来封装和解封装具有和来自标准化形式的读取和写入请求。例如，如果存储器302实现HBM，则在存储器控制器112与存储器切片306之间没有HBM接口。
图4是根据一些示例的另一多芯片结构的电路示意图。图4的多芯片结构类似于图3的多芯片结构，不同之处在于，包括存储器302的两个管芯堆叠被堆叠在包括可编程IC102的管芯上。可编程IC 102还包括附加的总线304、存储器控制器112以及接口和控制逻辑电路124以适应包括存储器302的附加管芯堆叠。
在图3和4的示例中，接口和控制逻辑电路124被包括在包括可编程IC 102的相应管芯中。在其他示例中，另一控制管芯(与包括可编程IC 102的管芯分开)可以包括(多个)接口和控制逻辑电路124并且可以介于包括可编程IC 102的管芯与包括存储器302的(多个)管芯堆叠之间。这样的示例的电路示意图将与图3和4的相同，除了指示单独的控制管芯。
图5是根据一些示例的又一多芯片结构的电路示意图。图5的多芯片结构实现了存储器控制器112与存储器切片306之间的HBM接口(例如，作为PHY接口)。图5的多芯片结构包括可编程IC 102、控制IC 502和存储器302，其中控制IC 502在堆叠在包括可编程IC 102的管芯上并且与包括可编程IC 102的管芯分离的管芯中，并且存储器302可以在堆叠在包括控制IC 502的管芯上的多个管芯中。如图5中简化的，可编程IC 102包括可编程逻辑区域110、总线304、存储器控制器112和HBM接口(HBM PHY)504。可编程逻辑区域110(或其他子系统，例如处理系统104和/或NoC 106)经由总线304连接到存储器控制器112，并且存储器控制器112连接到HBM 接口504。HBM接口504被配置为将来自存储器控制器112的读取和写入请求封装成例如标准化HBM格式，并且将来自存储器302的响应从标准化HBM格式解包为由存储器控制器112可使用的格式。
控制IC 502包括HBM接口(HBM PHY)506以及接口和控制逻辑电路124。控制IC 502的HBM接口506连接到可编程IC 102的HBM接口504。HBM接口506被配置为将来自HBM接口504的读取和写入请求从例如标准化HBM格式解包为由接口和控制逻辑电路124可使用的本机格式，并且将来自存储器302的响应打包成标准化HBM格式以传输到可编程IC 102的HBM接口504。接口和控制逻辑电路124可以解码来自HBM接口506的读取和写入请求，并且响应地向存储器302传输本机信号以从各种存储器管芯上的存储器302读取或写入。图5的电路示意图可以修改以实现与图3和图4之间的差异类似的单个存储器管芯堆叠。
图6是根据一些示例的印刷电路板(PCB)602上的多芯片结构的配置。多芯片结构包括封装衬底604、在封装衬底604上的基础管芯606、和堆叠在基础管芯606上的存储器管芯608。基础管芯606包括可编程IC 102，例如在图3和/或4中，并且存储器管芯608每个包括存储器302，例如在图3和/或4中。
多芯片结构包括四个堆叠存储器管芯608的堆叠，但是其他示例可以以任何数目的堆叠实现任何数目的存储器管芯608。每个存储器管芯608具有附接到存储器管芯608的有源侧并且附接到下层管芯的背面的外部连接器610，例如微凸块。每个存储器管芯608可以包括穿过半导体衬底的衬底通孔(TSV)，相应存储器管芯608的存储器302形成在该半导体衬底上。TSV可以被实现为将上覆存储器管芯608的存储器302电连接到相应存储器管芯608和/或下层管芯。
基础管芯606的可编程IC 102包括如图3和/或4所示的接口和控制逻辑电路124。存储器管芯608堆叠的底部存储器管芯608具有附接到底部存储器管芯608的有源侧和基础管芯606的背面的外部连接器610。基础管芯606可以包括穿过其上形成有例如可编程IC102的半导体衬底的TSV。TSV可以实现为将上覆存储器管芯608的存储器302电连接到可编程IC 102。基础管芯606还具有附接到基础管芯606并且附接到封装衬底604的第一侧的外部连接器612，例如受控塌陷芯片连接(C4)凸块。与第一侧相对的封装衬底604的第二侧附接有外部连接器614，例如球栅阵列(BGA)球，外部连接器614进一步附接到PCB 602。
图7是根据一些示例的PCB 602上的多芯片结构的另一配置。多芯片结构包括封装衬底604、在封装衬底604上的基础管芯606、在基础管芯606上的控制管芯702以及堆叠在控制管芯702上的存储器管芯608。基础管芯606包括没有接口和控制逻辑电路124的可编程IC102，诸如在图3和/或4中。控制管芯702包括具有接口和控制逻辑电路124的控制IC，诸如在图3和/或4中。存储器管芯608每个包括存储器302，诸如在图3和/或4中。
就像在图6中，图7的多芯片结构包括四个堆叠存储器管芯608的堆叠，但是其他示例可以以任何数目的堆叠实现任何数目的存储器管芯608。存储器管芯608堆叠的底部存储器管芯608具有附接到底部存储器管芯608的有源侧和控制管芯702的背面的外部连接器610。控制管芯702可以包括穿过半导体衬底的TSV，半导体衬底上例如形成有控制管芯702的逻辑结构(例如，晶体管)。TSV可以实现为将上覆存储器管芯608的存储器302电连接到控制管芯702和/或可编程IC 102的控制IC(例如，接口和控制逻辑电路124)。控制管芯702的有源侧附接到基础管芯606的背面。例如，控制管芯702的有源侧可以通过晶片键合或其他键合技术经由例如氧化物对氧化物和/或金属对金属键合而键合到基础管芯606的背面。基础管芯606具有附接到基础管芯606的有源侧并且附接到封装衬底604的第一侧的外部连接器612。封装衬底604的与第一侧相对的第二侧附接有外部连接器614，外部连接器614进一步附接到PCB 602。
图8是根据一些示例的PCB 602上的多芯片结构的另一配置。多芯片结构包括封装衬底604、在封装衬底604上的基础管芯606、在基础管芯606上的控制管芯802以及堆叠在控制管芯802上的存储器管芯608。基础管芯606包括可编程IC 102，诸如在图5中。更具体地，可编程IC 102还包括如图5所示的HBM接口504。控制管芯802包括控制IC 502，诸如在图5中。更具体地，控制管芯802的控制IC 502包括接口和控制逻辑电路124以及HBM接口506，如图5所示。存储器管芯608每个包括存储器302，诸如在图5中。
就像在图6中，图8的多芯片结构包括四个堆叠存储器管芯608的堆叠，但是其他示例可以以任何数目的堆叠实现任何数目的存储器管芯608。存储器管芯608堆叠的底部存储器管芯608具有附接到底部存储器管芯608的有源侧和控制管芯802的背面的外部连接器610。控制管芯802可以包括穿过半导体衬底的TSV，半导体衬底上例如形成有控制IC 502的逻辑结构(例如，晶体管)。TSV可以实现为将上覆存储器管芯608的存储器302电连接到控制管芯802和/或可编程IC 102的控制IC 502。控制管芯802具有附接到控制管芯802的有源侧并且附接到基础管芯606的背面的外部连接器804，例如微凸块。基础管芯606具有附接到基础管芯606的有源侧并且附接到封装衬底604的第一侧的外部连接器612。与第一侧相对的封装衬底604的第二侧附接有外部连接器614，外部连接器614进一步附接到PCB 602。
尽管已经使用具有指定取向(例如，附接到其他管芯的背面的管芯的某些有源侧)的各种管芯描述了关于图6至8描述的各种多芯片结构，但是这些取向被提供作为示例。任何管芯(例如，任何基础管芯606、存储器管芯608、控制管芯702和/或控制管芯802)可以例如相对于上面提供的描述翻转或者可以具有任何其他取向。
上述多芯片结构可以是可编程访问的密集存储器设备。具有利用HBM逻辑和堆叠技术的密集存储器的可编程器件可以通过上述结构来实现。可以保持与可编程IC(例如，FPGA)相关联的性能优势，同时实现更快且更简单的制造、更低的制造成本和更低的功耗。
一些示例可以用任何种类的可编程IC来实现。例如，可编程IC可以是具有例如可配置输入/输出电路和接口的专用标准部件(ASSP)IC。一些示例可以使用具有主机接口的多端口存储器来实现，例如n×PCIe Genx、n×100GE、n×40G、n×10GE、112G PAM4等。
图9是根据一些示例的用于形成多芯片结构的方法900的流程图。在框902中，形成基础管芯。例如，基础管芯可以是图6至8的基础管芯606，并且可以通过正面和背面半导体工艺形成以在基础管芯中实现可编程IC和TSV。
可选地，在框904中，形成控制管芯。例如，控制管芯可以是图7和/或8的控制管芯702和/或802，并且类似地，可以通过正面和背面半导体工艺形成以在控制管芯中实现控制IC和TSV。可选地，在框906中，将控制管芯附接到基础管芯。例如，控制管芯可以在控制管芯和基础管芯的处理期间(例如，在单片化管芯之前)通过晶片到晶片键合而键合到基础管芯。作为另一示例，可以使用外部连接器(例如，微凸块)将控制管芯附接到基础管芯，这可以包括回流外部连接器以将控制管芯附接到基础管芯。在一些示例中，没有实现控制管芯，例如以形成图6的多芯片结构，因此可以省略在框904中形成控制管芯和在框906中将控制管芯附接到基础管芯。
在框908中，形成存储器管芯堆叠。例如，存储器管芯堆叠可以是图6至8的存储器管芯608，并且每个存储器管芯可以通过正面和背面半导体工艺形成以在存储器管芯中实现存储器和TSV，除了顶部存储器管芯可以省略背面半导体工艺和TSV。存储器管芯可以以堆叠彼此附接，例如通过使用诸如微凸块等外部连接器，这可以包括回流外部连接器以将存储器管芯附接在一起。
在框910中，将存储器管芯堆叠附接到基础管芯或控制管芯(如果实现)。可以使用外部连接器(例如，微凸块)将存储器管芯堆叠附接到基础管芯(例如，如图6中)或控制管芯(例如，如图7或8中)，这可以包括回流外部连接器以将存储器管芯堆叠附接到基础管芯或控制管芯。如上所述，操作的顺序可以变化。例如，当实现控制管芯时，诸如在图8中，可以在将控制管芯附接到基础管芯之前将存储器管芯堆叠附接到控制管芯。
在框912中，将基础管芯附接到封装衬底。例如，封装衬底可以是图6至8的封装衬底604，并且可以使用外部连接器(例如，C4凸块)附接到基础管芯，这可以包括回流外部连接器以将基础管芯附接到封装衬底。
在框914中，将封装衬底附接到PCB。例如，PCB衬底可以是图6至8的PCB 602，并且可以使用外部连接器(例如，BGA球)附接到封装衬底，这可以包括回流外部连接器以将封装衬底附接到PCB。
根据一些示例，一种多芯片结构包括封装衬底、第一管芯和第二管芯。第一管芯包括可编程集成电路。可编程集成电路包括存储器控制器。第一管芯在封装衬底上并且附接到封装衬底。第二管芯包括存储器。第二管芯堆叠在第一管芯上。存储器通信耦合到存储器控制器。
在上述多芯片结构的一些示例中，第一管芯可以包括半导体衬底。衬底通孔(TSV)可以穿过半导体衬底。存储器控制器可以经由TSV通信耦合到存储器。
在上述多芯片结构的一些示例中，第二管芯可以通过外部电连接器附接到第一管芯的与封装衬底相对的一侧。
在上述多芯片结构的一些示例中，在存储器控制器与存储器之间可以没有通信设置和电设置物理层接口。
在上述多芯片结构的一些示例中，第一管芯可以包括控制逻辑电路，并且控制逻辑电路可以通信设置在存储器控制器与存储器之间。
在一些示例中，上述多芯片结构还可以包括第三管芯，第三管芯包括控制逻辑电路。第三管芯可以堆叠在并且附接到第一管芯的与封装衬底相对的一侧。第二管芯可以堆叠在并且附接到第三管芯的与第一管芯相对的一侧。控制逻辑电路可以通信设置在存储器控制器与存储器之间。第三管芯可以键合到第一管芯。第三管芯可以通过外部电连接器附接到第一管芯的与封装衬底相对的一侧。第二管芯可以通过外部电连接器附接到第三管芯的与第一管芯相对的一侧。存储器控制器与存储器之间可以没有通信设置和电设置物理层接口。第一管芯可以包括通信耦合到存储器控制器的第一物理层接口。第三管芯可以包括通信耦合到第一物理层接口和控制逻辑电路并且在它们之间的第二物理层接口。
在上述多芯片结构的一些示例中，可编程集成电路包括现场可编程门阵列(FPGA)。
根据一些示例，一种形成多芯片结构的方法包括：将第一管芯堆叠在第二管芯上，并且将第一管芯附接到封装衬底。第一管芯包括存储器。第二管芯包括可编程集成电路。可编程集成电路包括存储器控制器。存储器控制器通过堆叠在第二管芯上的第一管芯通信耦合到存储器。
在上述方法的一些示例中，将第一管芯堆叠在第二管芯上可以包括通过外部电连接器将第一管芯附接到第二管芯；第二管芯可以包括控制逻辑电路，控制逻辑电路通信设置在存储器控制器与存储器之间。并且存储器控制器与存储器之间可以没有通信设置和电设置物理层接口。
在一些示例中，上述方法还可以包括将第三管芯附接到第二管芯。第一管芯可以附接到第三管芯。第三管芯可以包括控制逻辑电路。控制逻辑电路可以通信设置在存储器控制器与存储器之间。
根据一些示例，一种多芯片结构包括封装衬底、第一管芯和第二管芯。第一管芯包括现场可编程门阵列(FPGA)和存储器控制器。第一管芯在封装衬底上并且附接到封装衬底。第二管芯包括存储器。第二管芯堆叠在第一管芯的与封装衬底相对的一侧。存储器通信耦合到存储器控制器。
在上述多芯片结构的一些示例中，在存储器控制器与存储器之间可以没有通信设置和电设置物理层接口。
在上述多芯片结构的一些示例中，第一管芯可以包括控制逻辑电路。控制逻辑电路可以通信设置在存储器控制器与存储器之间。
在一些示例中，上述多芯片结构还可以包括第三管芯，第三管芯包括控制逻辑电路。第三管芯可以堆叠在并且附接到第一管芯的与封装衬底相对的一侧。第二管芯可以堆叠在并且附接到第三管芯的与第一管芯相对的一侧。控制逻辑电路可以通信设置在存储器控制器与存储器之间。第一管芯可以包括通信耦合到存储器控制器的第一物理层接口。第三管芯可以包括通信耦合到第一物理层接口和控制逻辑电路并且在它们之间的第二物理层接口。
虽然前述内容针对具体示例，但是在不脱离其基本范围的情况下，可以设计其他和另外的示例，并且其范围由所附权利要求确定。

Claims (15)

1.一种多芯片结构，包括：
封装衬底；
第一管芯，包括可编程集成电路，所述可编程集成电路包括存储器控制器，所述第一管芯在所述封装衬底上，并且附接到所述封装衬底；以及
第二管芯，包括存储器，所述第二管芯堆叠在所述第一管芯上，所述存储器通信耦合到所述存储器控制器。
2.根据权利要求1所述的多芯片结构，其中所述第一管芯包括半导体衬底，衬底通孔TSV穿过所述半导体衬底，所述存储器控制器经由所述TSV通信耦合到所述存储器。
3.根据权利要求1所述的多芯片结构，其中所述第二管芯通过外部电连接器附接到所述第一管芯的与所述封装衬底相对的一侧。
4.根据权利要求1所述的多芯片结构，其中所述存储器控制器与所述存储器之间没有通信设置和电设置物理层接口。
5.根据权利要求1所述的多芯片结构，其中所述第一管芯包括控制逻辑电路，所述控制逻辑电路通信设置在所述存储器控制器与所述存储器之间。
6.根据权利要求1所述的多芯片结构，还包括第三管芯，所述第三管芯包括控制逻辑电路，所述第三管芯堆叠在、并且附接到所述第一管芯的与所述封装衬底相对的一侧，所述第二管芯堆叠在、并且附接到所述第三管芯的与所述第一管芯相对的一侧，所述控制逻辑电路通信设置在所述存储器控制器与所述存储器之间。
7.根据权利要求6所述的多芯片结构，其中所述第三管芯键合到所述第一管芯。
8.根据权利要求6所述的多芯片结构，其中所述第三管芯通过外部电连接器附接到所述第一管芯的与所述封装衬底相对的所述一侧。
9.根据权利要求6所述的多芯片结构，其中所述第二管芯通过外部电连接器附接到所述第三管芯的与所述第一管芯相对的所述一侧。
10.根据权利要求6所述的多芯片结构，其中所述存储器控制器与所述存储器之间没有通信设置和电设置物理层接口。
11.根据权利要求6所述的多芯片结构，其中：
所述第一管芯包括通信耦合到所述存储器控制器的第一物理层接口；以及
所述第三管芯包括第二物理层接口，所述第二物理层接口通信耦合到所述第一物理层接口和所述控制逻辑电路，并且在所述第一物理层接口与所述控制逻辑电路之间。
12.根据权利要求1所述的多芯片结构，其中所述可编程集成电路包括现场可编程门阵列FPGA。
13.一种形成多芯片结构的方法，所述方法包括：
将第一管芯堆叠在第二管芯上，所述第一管芯包括存储器，所述第二管芯包括可编程集成电路，所述可编程集成电路包括存储器控制器，所述存储器控制器通过堆叠在所述第二管芯上的所述第一管芯通信耦合到所述存储器；以及
将所述第一管芯附接到封装衬底。
14.根据权利要求13所述的方法，其中：
将所述第一管芯堆叠在所述第二管芯上包括：通过外部电连接器将所述第一管芯附接到所述第二管芯；
所述第二管芯包括控制逻辑电路，所述控制逻辑电路通信设置在所述存储器控制器与所述存储器之间；以及
所述存储器控制器与所述存储器之间没有通信设置和电设置物理层接口。
15.根据权利要求13所述的方法，还包括：将第三管芯附接到所述第二管芯，所述第一管芯附接到所述第三管芯，所述第三管芯包括控制逻辑电路，所述控制逻辑电路通信设置在所述存储器控制器和所述存储器之间。
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