CN113793632A - 非易失可编程芯片 - Google Patents

Abstract

本申请提供一种非易失可编程芯片。该非易失可编程芯片包括：至少一层可编程逻辑门阵列单元和至少一层非易失存储阵列单元；可编程逻辑门阵列单元包括可编程逻辑块和路由网络，其中，可编程逻辑块通过路由网络而彼此互联而被配置为若干第一功能模块，且路由网络的至少一部分扩展至第一键合区域；非易失存储阵列单元包括第二键合区域和与第二键合区域连接的若干第二功能模块；其中，可编程逻辑门阵列单元和非易失存储阵列单元通过第一键合区域和第二键合区域三维异质集成键合在一起。该非易失可编程芯片不仅大幅度降低了单元层叠互连孔径和线宽，且提升了互连密度，降低了互连功耗。

Description

非易失可编程芯片

技术领域

本发明涉及集成电路技术领域，尤其涉及一种非易失可编程芯片。

背景技术

固态硬盘、非易失存内计算或压缩系统、监测和记录系统等的广泛应用和发展，依赖现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)/嵌入式FPGA(Embedded FPGA)对系统及非易失控制器技术迭代的便利，同时对非易失存储器容量和带宽不断提出更高要求。

目前，FPGA/eFPGA的引脚数量有限，大大限制了FPGA/eFPGA和非易失存储器阵列互连规模和带宽；为了解决该问题，一般采用先进封装工艺，比如，系统级封装(SIP)和多芯片模块(MCM)等，以优化FPGA与非易失存储阵列规模性互连；将FPGA与非易失存储阵列绑定到基板(substrate)或硅中介层(interposer)上，通过硅通孔(TSV)互连形成2.5D封装，以降低互连孔径和线宽，提高互连密度。

然而，2.5D封装仍然不能避免晶粒间信号互连所经的孔、互连线和输入/输出接口，互连密度仍然较低，功耗较大，带宽受到较大限制。

发明内容

本申请提供一种非易失可编程芯片，能够解决现有封装芯片不能避免芯片间信号互连所经的孔、互连线和输入/输出接口，互连密度仍然较低，功耗较大，带宽受到较大限制的问题。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种非易失可编程芯片。该非易失可编程芯片包括：至少一层可编程逻辑门阵列单元和至少一层非易失存储阵列单元；可编程逻辑门阵列单元包括可编程逻辑块和路由网络，其中，可编程逻辑块通过路由网络而彼此互联而被配置为若干第一功能模块，且路由网络的至少一部分扩展至第一键合区域；非易失存储阵列单元包括第二键合区域和与第二键合区域连接的若干第二功能模块；其中，可编程逻辑门阵列单元和非易失存储阵列单元通过第一键合区域和第二键合区域三维异质集成键合在一起。

其中，可编程逻辑门阵列单元和非易失存储阵列单元的层数均为多层；其中，多层可编程逻辑门阵列单元和多层非易失存储阵列单元依次层叠在一起，并通过每个可编程逻辑门阵列单元的第一键合区域和每个非易失存储阵列单元的第二键合区域而分别键合在一起。

其中，多层可编程逻辑门阵列单元与多层非易失存储阵列单元沿其层叠方向对称设置。

其中，多层可编程逻辑门阵列单元与多层非易失存储阵列单元交叉间隔分布。

其中，第一功能模块呈条带状。

其中，第一功能模块为逻辑模块、存储模块、乘法模块，和/或专用集成电路模块；第二功能模块包括非易失存储模块。

其中，至少一层可编程逻辑门阵列单元包括第一可编程逻辑门阵列单元和第二可编程逻辑门阵列单元；第一可编程逻辑门阵列单元的一部分的可编程逻辑块被配置为若干实时控制器模块，并通过路由网络、第一键合区域和第二键合区域而连接至非易失存储阵列单元的非易失存储模块；第二可编程逻辑门阵列单元通过第一可编程逻辑门阵列单元访问非易失存储阵列单元。

其中，若干实时控制器模块与多层非易失存储阵列单元的非易失存储模块一一对应连接。

其中，第一可编程逻辑门阵列单元的部分的可编程逻辑块被配置为维护控制器模块和第一多路选择器模块，其中，任一实时控制器模块通过路由网络而连接第一多路选择器模块，而第一多路选择器模块通过路由网络而连接维护控制器模块。

其中，第二可编程逻辑门阵列单元中的可编程逻辑块被配置为若干可编程模块，并通过路由网络和第一键合区域而连接至其中一个实时控制器模块。

其中，至少一层非易失存储阵列单元包括第一非易失存储阵列单元和第二非易失存储阵列单元；其中，第二非易失存储阵列单元的第二功能模块包括非易失存储模块、配置控制器模块和第二多路选择器模块，其中，配置控制器模块连接非易失存储模块和第二多路选择器模块，且第二多路选择器模块通过第二键合区域和第一键合区域连接可编程逻辑门阵列单元，且非易失存储模块存储有可编程逻辑门阵列单元的配置数据，以在非易失可编程芯片启动时，通过配置控制器模块而载入配置数据至可编程逻辑门阵列单元。

其中，可编程逻辑门阵列单元中的一部分的可编程逻辑块被配置为若干可编程模块，并通过路由网络、第一键合区域和第二键合区域而连接至第二多路选择器模块，以载入配置数据。

其中，进一步包括：嵌入式处理器单元；嵌入式处理器单元包括第三键合区域和嵌入式处理器模块，其中，可编程逻辑门阵列单元、嵌入式处理器单元和非易失存储阵列单元依次层叠在一起，并通过第一键合区域、第二键合区域和第三键合区域而分别键合在一起。

其中，可编程逻辑门阵列单元的一部分的可编程逻辑块被配置为可重构逻辑单元，可重构逻辑单元通过路由网络、第一键合区域和第三键合区域而连接至嵌入式处理器单元的嵌入式处理器模块。

其中，第一键合区域和/或第二键合区域包括电平转换电路。

本申请提供的非易失可编程芯片，通过设置至少一层可编程逻辑门阵列单元，使可编程逻辑门阵列单元包括可编程逻辑块(CLB)和路由网络(interconnect)，并使可编程逻辑块通过路由网络而彼此互联而被配置为若干第一功能模块，且路由网络的至少一部分扩展至第一键合区域；同时，通过设置至少一层非易失存储阵列单元，使非易失存储阵列单元包括第二键合区域和与第二键合区域连接的若干第二功能模块，并使可编程逻辑门阵列单元和非易失存储阵列单元通过第一键合区域和第二键合区域键合在一起，以通过三维异质集成将可编程逻辑门阵列单元和非易失存储阵列单元集成为三维芯片，从而不仅避免了基板或硅中介层的互连中转，且大幅度降低了单元层叠互连孔径和线宽，提升了互连密度，降低了互连功耗；另外，通过将非易失存储阵列单元直接与可编程逻辑门阵列单元上的路由网络互连，有效避免了FPGA/eFPGA输入/输出连接的约束。

附图说明

图1a为本申请一实施例提供的非易失可编程芯片的结构示意图；

图1b为本申请另一实施例提供的非易失可编程芯片的结构示意图；

图1c为本申请一实施例提供的可编程逻辑门阵列单元的内部结构示意图；

图2为本申请又一实施例提供的非易失可编程芯片的结构示意图；

图3为本申请一实施例提供的非易失可编程芯片的非易失存储控制器的集成和复用示意图；

图4为本申请一实施例提供的非易失可编程芯片的可编程配置控制器的集成和复用示意图；

图5为本申请一实施例提供的非易失可编程芯片的SoC系统的集成示意图。

附图标记说明

非易失可编程芯片10；可编程逻辑门阵列单元11；可编程逻辑块11A；路由网络11B；第一可编程逻辑门阵列单元11a；第二可编程逻辑门阵列单元11b；第一功能模块111；第一键合区域112；第一多路选择器模块113；维护控制器模块114；第一实时控制器模块G1；第二实时控制器模块G2；可编程模块115；第一可编程模块115a；第二可编程模块115b；第三可编程模块115c；第四可编程模块115d；第一可重构逻辑单元116a；第二可重构逻辑单元116b；非易失存储阵列单元12；第一非易失存储阵列单元12a；第二非易失存储阵列单元12b；第二键合区域121；第二功能模块122；非易失存储模块123；配置控制器模块124；第二多路选择器模块125；第一非易失存储模块123a；第二非易失存储模块123b；嵌入式处理器单元13；嵌入式处理器模块131。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排它的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

下面结合附图和实施例对本申请进行详细的说明。

请参阅图1a至图1c，其中，图1a为本申请一实施例提供的非易失可编程芯片的结构示意图；图1b为本申请另一实施例提供的非易失可编程芯片的结构示意图；图1c为本申请一实施例提供的可编程逻辑门阵列单元的内部结构示意图；在本实施例中，提供一种非易失可编程芯片10。非易失可编程芯片10结合三维异质集成对非易失存储器到可编程逻辑门阵列单元11的互连的分布式重组特征，实现了非易失可编程芯片10的功能协同、非易失存储控制器的集成和复用、可编程逻辑门阵列单元11配置电路的集成和复用以及SoC(System On Chip)系统，充分释放了三维异质集成技术与非易失可编程存算一体系统的结合性优势。

具体的，该非易失可编程芯片10包括至少一层可编程逻辑门阵列单元11和至少一层非易失存储阵列单元12。其中，需要说明的是，本申请所涉及的阵列单元可以为阵列晶粒或阵列晶圆中的至少一种。容易理解的是，本申请实施例中提到的单元可以是以晶圆或者晶粒的形态存在的产品。单元可以为晶粒(die或者chip)、晶圆(wafer)中至少一种，但不以此为限，也可以是本领域技术人员所能想到的任何替换。其中，晶圆是指制作硅半导体电路所用的硅晶片，单元或晶粒是指将上述制作有半导体电路的晶圆进行分割后的硅晶片。本申请的具体实施例中以单元为例进行介绍。

其中，参见图1c，可编程逻辑门阵列单元11基于现场可编程逻辑门阵列(Field-Programmable Gate Array，FPGA/Embedded Field-Programmable Gate Array，eFPGA)技术的扩展，可编程逻辑门阵列单元11包括可编程逻辑块11A和路由网络11B(interconnect)；可编程逻辑块11A通过路由网络11B而彼此互联而被配置为若干第一功能模块111，且路由网络11B的至少一部分扩展至第一键合区域112。其中，可编程逻辑门阵列单元11上具体可包括多层第一键合区域112，且第一键合区域112在可编程逻辑门阵列单元11上的位置具体可根据实际互连需求进行设置。

其中，第一功能模块111和/或第一键合区域112呈条带状。若干第一功能模块111以条带状排列并嵌入至少一个第一键合区域112形成可编程逻辑门阵列单元11。其中，第一功能模块111可为嵌入式逻辑模块LAB(Logic Array Block)/CLB(Configurable LogicBlock)、嵌入式存储模块BRAM(Block Random Access Memory)、嵌入式乘法模块DSP(Digital Signal Processer)、嵌入式乘累加单元MAC(Multiply Accumulate)和可编程专用集成电路模块等的一种或多种的任意组合。

其中，在第一功能模块111为可编程专用集成电路模块时，可编程专用集成电路模块与可编程逻辑门阵列单元11上的其它第一功能模块111同样以条带状排布，尺寸在条带状长度方向上随可编程逻辑门阵列单元11上的其它第一功能模块111进行延伸和容量扩展，并通过可编程逻辑门阵列单元11的内部路由网络11B与可编程逻辑门阵列单元11上的其它第一功能模块111连接形成有机可编程结合体。

具体的，可编程专用集成电路模块包括专用集成电路实现的硬核运算/处理单元(Processing Element)，例如乘加计算阵列、乘法计算阵列、脉动处理器阵列、哈希计算阵列、多种编码器阵列、机器学习的专用层阵列、检索功能阵列、图像/视频处理阵列以及CPU和MCU等硬核运算/处理单元的一种或多种任意组合。可编程专用集成电路模块具备有限的可编程性或不具备可编程性，可编程专用集成电路模块被其它可编程资源调度形成可重构运算/处理能力，应用于特定需求的计算/处理加速，较具备任意可编程性的功能模块，可编程专用集成电路模块的计算/处理密度较大，显著增加了非易失可编程芯片10的计算/处理密度。

在具体实施例中，可编程逻辑门阵列单元11上还可包含现场可编程门阵列(FPGA/eFPGA)的配置电路、时钟(如锁相环)电路、输入/输出电路(IO电路)、硬核CPU、硬核加速器、测试电路和非易失存储控制器等。

非易失存储阵列单元12包括第二键合区域121和与第二键合区域121连接的若干第二功能模块122；其中，第二键合区域121也可为多个；在具体实施例中，可编程逻辑门阵列单元11和非易失存储阵列单元12通过第一键合区域112和第二键合区域121一一对应键合在一起，以通过三维异质集成将可编程逻辑门阵列单元11和非易失存储阵列单元12集成为三维芯片，相比于2.5D封装，不仅避免了基板或硅中介层的互连中转，且大幅度降低了单元层叠互连孔径和线宽，提升了2-4个数量级的互连密度。同时，通过三维异质集成键合直接将非易失存储阵列单元12与可编程逻辑门阵列单元11上的路由网络11B互连，有效避免了FPGA/eFPGA IO电路连接的约束，形成基于三维异质集成的高密度大规模非易失可编程芯片10。另外，FPGA/eFPGA的外连线不必集中到FPGA/eFPGA外围或其它固定区域，可沿可编程逻辑门阵列单元11就近、延伸、密集引出，使得可编程逻辑门阵列单元11和非易失存储阵列单元12的互连不受封装和物理位置约束。

具体的，上述可编程逻辑门阵列单元11的第一键合区域112和非易失存储阵列单元12的第二键合区域121可沿图1b所示方向的西北-东南方向延伸扩大；此时，非易失存储阵列单元12也做相应延伸扩大。

非易失可编程芯片10中的相邻单元之间通过三维异质集成互连，逐层建立芯片内高密度金属层互连，非易失可编程芯片10中的构成单元被层叠设计和封装在同一个堆叠三维芯片内，无需现有技术中的IO电路所提供的驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、静电防护(Electrostatic Discharge，ESD)和浪涌保护电路等功能，不用通过现有技术的IO接口和/或IO电路互连，而直接建立跨组件高密度金属层互连。因此，减少可编程逻辑门阵列单元11的IO结构的使用，增加可编程逻辑门阵列单元11和非易失存储阵列单元12的互连密度和互连速度；同时，三维异质集成互连因不通过传统IO结构，且互连距离较短，降低了芯片之间的通讯功耗；进而提高了非易失可编程芯片10的集成度以及可编程逻辑门阵列单元11和非易失存储阵列单元12互连频率，并降低了互连功耗。由此，可编程逻辑门阵列单元11上广泛互连可编程资源的路由网络11B跨单元延伸至非易失存储阵列单元12上的大容量存储阵列，并形成广泛互连，实现可编程资源以高带宽、可编程、非易失的方式，对非易失存储阵列单元11上的大容量存储阵列的三维异质集成的非易失存储访问。非易失可编程芯片10同时兼具外部非易失存储器的大容量，以及类似可编程逻辑门阵列单元11上通过路由网络11B互连嵌入式存储模块BRAM(现有技术，容量小，掉电数据丢失)的大位宽、高带宽的关键优势。从根本上突破了现有技术可编程门阵列芯片扩展大规模非易失存储器的IO数量瓶颈、访存带宽瓶颈和访存功耗瓶颈。

在具体实施例中，在两个单元的内核电压相同时，两个单元可以直接进行金属互连；但在两个单元的内核电压不同时，因为通过三维异质集成的跨单元互连，不通过IO电路进行电压转换，无法直接进行金属互连，为此，在一实施例中，该第一键合区域112和/或第二键合区域121还可包括电平转换电路，以在相邻两个单元的内核电压不同时，通过电平转换电路进行金属互连接。

其中，第二功能模块122包括非易失存储模块123(见下图4)和非易失存储控制器等。其中，非易失存储控制器负责非易失数据预取、校验、地址映射、脏块回收和磨损均衡等功能。非易失存储模块123的种类包括闪存(Flash)、变阻存储器(RRAM或ReRAM)、磁阻存储器(MRAM)、铁电存储器(FeRAM)、氧化物电阻存储器(OxRAM)、电桥存储器(CBRAM)、相变存储器(PCM)、自旋转移力矩存储器(STT-MRAM)和电擦除存储器(EEPROM)等非易失存储阵列的一种或多种的任意组合。上述存储器有各自的特征优势，区别于密度、功耗、速度和成本，适用于不同工程需要，并可能需要非易失存储控制器作为存储访问界面。非易失存储控制器用于实现物理接口互连、数据读写、数据缓冲、数据预取、数据校验、数据刷新、数据块地址重映射、脏快回收和磨损均衡等功能。

在一实施例中，参见图1a，可编程逻辑门阵列单元11和非易失存储阵列单元12的数量均可为单层。在另一实施例中，参见图1b，可编程逻辑门阵列单元11和非易失存储阵列单元12的数量均为多层，即，非易失可编程芯片10包括多层可编程逻辑门阵列单元11和多层非易失存储阵列单元12；本申请以此为例。其中，可编程逻辑门阵列单元11和/或非易失存储阵列单元12的数量为单层的键合连接方式与可编程逻辑门阵列单元11和非易失存储阵列单元12的数量均为多层的键合连接方式相同或相似，且可实现相同或相似的技术效果，具体可参见可编程逻辑门阵列单元11和非易失存储阵列单元12的数量均为多层的键合连接方式。

其中，多层可编程逻辑门阵列单元11和多层非易失存储阵列单元12依次层叠键合在一起，并通过每个可编程逻辑门阵列单元11的第一键合区域112和每个非易失存储阵列单元12的第二键合区域121而分别键合在一起。具体的，相邻两个单元中，上一个单元的键合区域其垂直投影的物理位置与下一个单元的键合区域的位置重合，并与下一个单元的三维异质集成键合连接，实现相邻两个单元的三维异质集成。

在一具体实施例中，多层可编程逻辑门阵列单元11与多层非易失存储阵列单元12沿其层叠方向对称设置；即多层可编程逻辑门阵列单元11依次层叠键合，多层非易失存储阵列单元12依次层叠键合。比如，见图1b，可编程逻辑门阵列单元11的层数为三，分别为第一层可编程逻辑门阵列单元11、第二层可编程逻辑门阵列单元11和第三层可编程逻辑门阵列单元11；非易失存储阵列单元12的数量也为三，分别为第一层非易失存储阵列单元12、第二层非易失存储阵列单元12以及第三层非易失存储阵列单元12。其中，第一层可编程逻辑门阵列单元11、第二层可编程逻辑门阵列单元11和第三层可编程逻辑门阵列单元11由上至下依次层叠键合，第一层非易失存储阵列单元12、第二层非易失存储阵列单元12和第三层非易失存储阵列单元12依次与第三层可编程逻辑门阵列单元11层叠连接，以键合形成非易失可编程芯片10。从而使得该键合形成的非易失可编程芯片10不仅能继承先进固态硬盘、非易失存内计算、压缩系统和基因测序算力系统等的大规模、高密度存储和数据非易失性保存等现有技术的优势，更因其阵列的对称分散分布和高密度互连，拓展出了巨大的数据带宽。例如，在基于Flash架构的存算一体AI芯片中，利用NOR Flash非易失闪存技术的模拟特性，可直接在嵌入式存储模块内进行全精度矩阵卷积运算(乘加运算)；深度学习网络可以被映射到多层非易失存储阵列单元12，这些非易失存储阵列单元12不仅可以存储数据，还可以结合可编程阵列，完成AI推理。

在另一具体实施例中，参见图2，图2为本申请又一实施例提供的非易失可编程芯片的结构示意图；多层可编程逻辑门阵列单元11与多层非易失存储阵列单元12交叉间隔分布。比如：可编程逻辑门阵列单元11与非易失存储阵列单元12层叠键合后，继续层叠键合可编程逻辑门阵列单元11或非易失存储阵列单元12。以可编程逻辑门阵列单元11和非易失存储阵列单元12的数量均为三为例；见图2，第一层可编程逻辑门阵列单元11与第二层可编程逻辑门阵列单元12层叠键合，第一层非易失存储阵列单元12层叠连接在第二层可编程逻辑门阵列单元11背离第一层可编程逻辑门阵列单元11的一侧表面；第三层可编程逻辑门阵列单元11层叠键合在第一层非易失存储阵列单元12背离第二层可编程逻辑门阵列单元11的一侧表面，第二层非易失存储阵列单元12和第三层非易失存储阵列单元12可依次键合连接在第三层可编程逻辑门阵列单元11背离第一层非易失存储阵列单元12的一侧表面。本申请对可编程逻辑门阵列单元11和非易失存储阵列单元12的数量和层叠次序均不做限定。

本实施例提供的非易失可编程芯片10，通过三维异质集成的方式实现高密度金属层互连，将非易失存储阵列单元12直接与可编程逻辑门阵列单元11上的路由网络11B之间建立高带宽互连，形成多层可编程逻辑门阵列单元11和多层非易失存储阵列单元12层叠组成的一体化的非易失可编程芯片10，从而将包含大容量非易失存储阵列的所有资源纳入一个完整的FPGA综合-布局-布线的功能架构中，得到全新的非易失可编程芯片10。

请参阅图3，图3为本申请一实施例提供的非易失可编程芯片的非易失存储控制器的集成和复用示意图；在本实施例中，鉴于非易失可编程芯片10需要非易失存储控制器负责非易失数据预取、校验、地址映射、脏块回收和磨损均衡等功能；而非易失存储控制器中的其中一部分功能几乎是固定不变的，该部分为非易失存储控制器的“固定功能部分”，如物理接口、校验、数据缓冲和地址映射等；另一部分功能则根据实际需求，随着应用场合和技术迭代(例如算法的演进)不断进行适配，该部分为非易失存储控制器的“可变功能部分”，如数据预取、脏块回收和磨损均衡等；且由于非易失存储控制器的物理接口、数据预取、校验、数据缓冲、地址映射等功能，存储访问过程中都需要参与，是“实时控制”功能；脏块回收和磨损均衡等功能，通常是在存储访问的空闲时间工作的，是“维护控制”功能，在具体实施例中，可结合三维异质集成的跨单元高密度连接，复用“维护控制”功能。

为此，在一实施例中，多层可编程逻辑门阵列单元11的种类可包括两种，分别为第一可编程逻辑门阵列单元11a和第二可编程逻辑门阵列单元11b。即，多层可编程逻辑门阵列单元11中的部分可编程逻辑门阵列单元11为第一可编程逻辑门阵列单元11a，其余部分可编程逻辑门阵列单元11为第二可编程逻辑门阵列单元11b。在一优选实施例中，多层可编程逻辑门阵列单元11中包括一层第一可编程逻辑门阵列单元11a和多层第二可编程逻辑门阵列单元11b。多层第二可编程逻辑门阵列单元11b通过第一可编程逻辑门阵列单元11a访问非易失存储阵列单元12。其中，第一可编程逻辑门阵列单元11a的一部分的可编程逻辑块11A被配置为若干实时控制器模块，并通过路由网络11B、第一键合区域112和第二键合区域121而连接至非易失存储阵列单元12的非易失存储模块123。第一可编程逻辑门阵列单元11a的部分的可编程逻辑块11A被配置为维护控制器模块114和第一多路选择器模块113，且任一实时控制器模块连接第一多路选择器模块113。第一多路选择器模块113连接维护控制器模块114；以结合三维异质集成的高密度连接，将非易失存储控制器分散分布在不同的单元上，以有效提高其它单元的设计对称性、通用性和密度；同时，将非易失存储控制器跨单元转移到第一可编程逻辑门阵列单元11a上后结合第一可编程逻辑门阵列单元11a的可编程阵列，将“随着应用场合和技术迭代不断进行适配”的非易失存储控制器的可变部分，利用可编程阵列实现；将“功能几乎不变的”非易失存储控制器的固定部分，利用专用集成电路(Application Specific Integrated Circuit，ASIC)实现。当然，在其它实施例中，非易失存储控制器也可集中在一个特别的单元上，即，非易失存储控制器的固定功能部分和可变功能部分均集成于一个单元上，本申请对此并不加以限制。可以理解的是，本申请中，实时控制器模块、复用维护控制器模块114以及第一多路选择器模块113形成了非易失存储阵列单元12的非易失存储模块123的完整存储控制器功能。

在具体实施例中，若干实时控制器模块与多层非易失存储阵列单元12的非易失存储模块123一一对应连接，以为每个非易失存储阵列单元12的非易失存储模块123独立设计“实时控制器模块”部分，负责数据物理接口、预取、校验、数据缓冲、地址映射等“实时控制”功能；维护控制器模块114为多层非易失存储阵列单元12中的非易失存储模块123的复用模块，负责多层非易失存储阵列单元12中的非易失存储模块123的空闲时间的数据预取、校验、地址映射等“维护控制”功能。第一多路选择器模块113为多个实时控制器模块复用维护控制器模块114的多路选择器。

参见图3，在一具体实施例中，该非易失可编程芯片10由上至下包括依次层叠设置的第一层非易失存储阵列单元12、第二层非易失存储阵列单元12、第一可编程逻辑门阵列单元11a、N个第二可编程逻辑门阵列单元11b。其中，N为大于等于1的正整数。每一单元均包括依次层叠设置的衬底、有源层、内部金属层、顶层金属层以及贯穿有源层及衬底的硅通孔(Through Silicon Via，TSV)；且相邻两个单元中的其中一个单元的顶层金属层的表面通过三维异质集成与另一单元的衬底的表面层叠键合。其中，每一单元的内部金属层和顶层金属层通过金属层连接，内部金属层通过硅通孔引出衬底背离内部金属层的一侧表面。

在该实施例中，实时控制器模块的数量为二，分别为第一实时控制器模块G1和第二实时控制器模块G2。第一层非易失存储阵列单元12包括设置在有源层上并与内部金属层连接的第一非易失存储模块123a，该第一非易失存储模块123a为第一层非易失存储阵列单元12中的多层非易失存储模块123中的其中一个。第二层非易失存储阵列单元12包括设置在有源层上并与其内部金属层连接的第二非易失存储模块123b；该第二非易失存储模块123b为第二层非易失存储阵列单元12中多层非易失存储模块123中的其中一个。每一可编程逻辑门阵列单元11包括两个设置在有源层上并与内部金属层连接的可编程模块115；当然，可以理解的是，每一可编程逻辑门阵列单元11上的可编程模块115的数量仅为示例性，在其他具体实施例中，该数量不做限定。

在一具体实施例中，第一非易失存储模块123a与第一实时控制器模块G1连接，以通过第一实时控制器模块G1负责第一非易失存储模块123a存储访问的“实时控制”功能。其中“固定功能部分”可用ASIC专用集成电路实现；“可变功能部分”可结合三维异质集成，通过可编程模块115实现；并通过第一实时控制器模块G1互连至第一可编程逻辑门阵列单元11a中的可编程模块115，以实现第一非易失存储模块123a至第二可编程逻辑门阵列单元11b中的可编程模块115的存储访问连接。

具体的，第一非易失存储模块123a通过第一层非易失存储阵列单元12的内部金属层连接至第一层非易失存储阵列单元12的顶层金属层；然后通过第一层非易失存储阵列单元12和第二层非易失存储阵列单元12的三维异质集成键合结构、以及贯穿第二层非易失存储阵列单元12的减薄衬底和有源层的硅通孔互连至第二层非易失存储阵列单元12的内部金属层；之后，通过第二层非易失存储阵列单元12的内部金属层互连至第二层非易失存储阵列单元12的顶层金属层；在第二层非易失存储阵列单元12的顶层金属层，通过第二层非易失存储阵列单元12与第一层可编程逻辑门阵列单元11的三维异质集成键合结构，以及贯穿第一层可编程逻辑门阵列单元11有源层及减薄衬底的硅通孔互连至第一层可编程逻辑门阵列单元11的内部金属层，进而互连至第一层可编程逻辑门阵列单元11的第一实时控制器模块G1。

进一步地，第一实时控制器模块G1在第一可编程逻辑门阵列单元11a上，通过第一可编程逻辑门阵列单元11a的内部金属层与第一多路选择器模块113互连，并通过第一多路选择器模块113与维护控制器模块114互连；从而利用第一多路选择器模块113将维护控制器模块114以分时复用方法，切换维护控制器模块114互连至第一实时控制器模块G1，并利用第一实时控制器模块G1与第一非易失存储模块123a的互连，实现第一非易失存储模块123a的“维护控制”功能。

进一步地，该第一非易失存储模块123a还通过第一实时控制器模块G1连接至另一第二可编程逻辑门阵列单元11b的某一可编程模块115，以实现第一非易失存储模块123a的访问连接。具体的，第一实时控制器模块G1通过第一可编程逻辑门阵列单元11a的顶层金属层、第一可编程逻辑门阵列单元11a与第二可编程逻辑门阵列单元11b的三维异质集成键合，以及贯穿第二可编程逻辑门阵列单元11b的有源层及减薄衬底的硅通孔互连至第二可编程逻辑门阵列单元11b的内部金属层；之后在第二可编程逻辑门阵列单元11b的内部金属层，通过第二可编程逻辑门阵列单元11b的内部金属层和顶层金属层，以及第二可编程逻辑门阵列单元11b与另一第二可编程逻辑门阵列单元11b的三维异质集成键合结构，连接至另一第二可编程逻辑门阵列单元11b中的内部金属层，进而互连至另一第二可编程逻辑门阵列单元11b中的可编程模块115，并实现第一非易失存储模块123a的访问连接。

第二非易失存储模块123b与第二实时控制器模块G2连接，以通过第二实时控制器模块G2负责第二非易失存储模块123b存储访问的“实时控制”功能，其中“固定功能部分”可用ASIC专用集成电路实现；“可变功能部分”可结合三维异质集成，通过第一可编程逻辑门阵列单元11b上的可编程模块115实现；并通过第二实时控制器模块G2互连至第二可编程逻辑门阵列单元11b中的可编程模块115，以实现第二非易失存储模块123b至第二可编程逻辑门阵列单元11b中的可编程模块115的存储访问连接。

具体的，第二非易失存储模块123b通过第二层非易失存储阵列单元12的内部金属层连接至第二层非易失存储阵列单元12的顶层金属层；然后通过第二层非易失存储阵列单元12和第一可编程逻辑门阵列单元11a的三维异质集成键合结构、以及贯穿第一可编程逻辑门阵列单元11a的减薄衬底和有源层的硅通孔互连至第一可编程逻辑门阵列单元11a的内部金属层，进而互连至第一可编程逻辑门阵列单元11a的第二实时控制器模块G2。

进一步地，第二实时控制器模块G2在第二可编程逻辑门阵列单元11b上，通过第一可编程逻辑门阵列单元11a的内部金属层与第一多路选择器模块113互连，并通过第一多路选择器模块113与维护控制器模块114互连；从而利用第一多路选择器模块113将维护控制器模块114以分时复用方法，切换维护控制器模块114互连至第二实时控制器模块G2，并利用第二实时控制器模块G2与第二非易失存储模块123b的互连，实现第二非易失存储模块123b的“维护控制”功能。

进一步地，该第二非易失存储模块123b还通过第二实时控制器模块G2连接至第二可编程逻辑门阵列单元11b的某一可编程模块115，以实现第二非易失存储模块123b的访问连接。具体的，第二实时控制器模块G2通过第一可编程逻辑门阵列单元11a的顶层金属层、第一可编程逻辑门阵列单元11a与第二可编程逻辑门阵列单元11b的三维异质集成键合结构，以及贯穿第二可编程逻辑门阵列单元11b的有源层及减薄衬底的硅通孔互连至第二可编程逻辑门阵列单元11b的内部金属层，进而互连至第二可编程逻辑门阵列单元11b中的可编程模块115，实现第二非易失存储模块123b的访问连接。

当然，在其它具体实施例中，也可将第一非易失存储模块123a与第二实时控制器模块G2连接，通过第二实时控制器模块G2与第一可编程逻辑门阵列单元11a或第一可编程逻辑门阵列单元11a的可编程模块115连接；或者将第一非易失存储模块123a与第一实时控制器模块G1连接，通过第一实时控制器模块G1与第二可编程逻辑门阵列单元11b的可编程模块115连接，本申请对多个非易失存储模块123和多个实时控制器模块的对应连接关系不做限定，多个实时控制器模块与多个第二可编程逻辑门阵列单元11b的对应连接关系也不做限定，只要能够实现每一实时控制器模块对应负责其中一个非易失存储模块123的“实时控制”功能，并实现非易失存储模块123的访问连接即可。这样容易将任何可编程逻辑门阵列单元11的可编程模块115的非易失存储控制器，拆分成独立的实时控制器模块和共享的维护控制器模块114，结合可变/固定功能特性，使用ASIC/可编程模块115，跨单元实现在任何带有可编程模块115的层次中为任意可编程逻辑门阵列单元11的可编程数据处理/计算模块，提供非易失存储模块123访问，从而实现非易失存储控制器在三维异质集成的非易失可编程芯片10上的集成和复用。

在一优选实施例中，一层第一可编程逻辑门阵列单元11a，与多层第二可编程逻辑门阵列单元11b和多层非易失存储阵列单元12，通过三维异质集成键合，形成非易失可编程芯片10。其中第一可编程逻辑门阵列单元11a作为部分或全部非易失存储访问的共用控制和接口层，为多层第二可编程逻辑门阵列单元11b和多层非易失存储阵列单元12，提供非易失存储访问的控制和接口。对于不需要进行“可变功能部分”技术迭代的产品需求，第一可编程逻辑门阵列单元11a可以部分或完全用专用集成电路单元实现。在一些实施例里，多层第二可编程逻辑门阵列单元11b可以简化成一层，和/或，多层非易失存储阵列单元12可以简化为一层。

第一可编程逻辑门阵列单元11a的功能还可以结合三维异质集成，部分或整体转移到，第二可编程逻辑门阵列单元11b中，以降低制造成本。具体的，将第一可编程逻辑门阵列单元11a上的实时控制器模块、第一多路选择器模块113和维护控制器模块114，通过三维异质集成分散转移到至少一层第二可编程逻辑门阵列单元11b上。上述方案等价于，充分利用第一可编程逻辑门阵列单元11a上的多余面积，增加可编程模块115，以充分利用单元资源。

当非易失存储阵列单元12的非易失存储技术与实现可编程逻辑门阵列单元的制造工艺兼容时，如闪存技术，可以：将第一可编程逻辑门阵列单元11a的功能还可以结合三维异质集成，部分或整体转移到至少一层非易失存储阵列单元12中，以降低制造成本。具体的，将第一可编程逻辑门阵列单元11a上的实时控制器模块、第一多路选择器模块113和维护控制器模块114，通过三维异质集成分散转移到至少一层非易失存储阵列单元12上。上述方案等价于，充分利用第一可编程逻辑门阵列单元11a上的多余面积，增加非易失存储模块123，以充分利用单元资源。

在其它具体实施例中，非易失可编程芯片里的各个功能单元的层次顺序可以根据应用需求灵活调整，本申请不做限定。

请参阅图4，图4为本申请一实施例提供的非易失可编程芯片的可编程配置控制器的集成和复用示意图；现有技术中，可编程逻辑门阵列单元在正常工作时，其配置数据一般存储在静态随机存取存储器中，掉电则数据丢失，在可编程逻辑门阵列单元上电过程中或动态重构中，通过配置控制器从静态随机存取存储器中将配置数据重新下载以载入可编程逻辑门阵列单元。常见的形式有JATG模式、主动串行、被动并行、主动串行、被动并行模式或SPI模式等。在具体实施例中，可编程逻辑门阵列单元的配置控制器还负责可编程逻辑门阵列单元的边界扫描、嵌入式逻辑分析仪、配置状态ECC校验和动态重构(工作过程中重新配置可编程逻辑门阵列单元11的部分可编程逻辑模块，被广泛应用于可编程逻辑门阵列单元11虚拟化等应用领域)等功能。然而，现有技术需要外置Flash器件，受限于Flash器件与可编程逻辑门阵列单元的外部总线互连及带宽，无法同时实现Flash器件配置和Flash器件运算存储的高带宽互连；且导致可编程逻辑门阵列单元的配置/重构时间长。

为解决上述问题，本申请的多层非易失存储阵列单元12的种类可包括两种，分别为第一非易失存储阵列单元12a和第二非易失存储阵列单元12b。即，多层非易失存储阵列单元12中的部分非易失存储阵列单元12为第一非易失存储阵列单元12a，其余部分非易失存储阵列单元12为第二非易失存储阵列单元12b。在一优选实施例中，多层非易失存储阵列单元12中包括一层第一非易失存储阵列单元12a和多层第二非易失存储阵列单元12b。其中，第一非易失存储阵列单元12a的第二功能模块122具体可包括非易失存储模块123、配置控制器模块124和第二多路选择器模块125。

其中，配置控制器模块124通过第一非易失存储阵列单元12a的内部金属层连接非易失存储模块123和第二多路选择器模块125，以实现配置控制器模块124与非易失存储模块123和第二多路选择器模块125之间的高带宽互连。其中，第二多路选择器模块125通过第二键合区域121和第一键合区域112连接可编程逻辑门阵列单元11。非易失存储模块123存储有可编程逻辑门阵列单元11的配置数据，以在非易失可编程芯片10启动时，通过配置控制器模块124而载入配置数据至可编程逻辑门阵列单元11。从而通过三维异质集成键合，实现可编程配置控制器的跨单元转移和复用，甚至将可编程配置控制器集中在一个特别的单元上，以提高其它单元的设计对称性、通用性和密度；同时，通过三维异质集成键合实现非易失可编程芯片10上配置控制器模块124与包含大分散分布的非易失存储模块123之间的高带宽互连，以及配置控制器模块124和被编程的可编程模块115之间的高带宽互连，使得该非易失可编程芯片10能够同时用于存储可编程配置数据和运算存储，且大大降低了可编程逻辑门阵列单元11的配置/重构时间；另外，由于该三维异质集成的非易失可编程芯片10是通过第一非易失存储阵列单元12a内部的非易失存储模块123实现配置数据的存储，能够有效避免现有技术依赖外置Flash器件的需求，及其存储访问带宽的瓶颈，能够有效提高芯片性能和集成度。

在该实施例中，可编程逻辑门阵列单元11中的一部分的可编程逻辑块11A被配置为若干可编程模块115，并通过路由网络11B、第一键合区域112和第二键合区域121而连接至第二多路选择器模块125，以通过第二多路选择器模块125和配置控制器模块124载入非易失存储模块123内的配置数据。在具体实施例中，配置控制器模块124用于多层可编程逻辑门阵列单元11中若干可编程模块115的配置，以实现配置控制器模块124的分时复用。具体的，配置控制器模块124的功能包括但不限于JATG模式功能、主动串行、被动并行、主动串行、被动并行模式功能和SPI模式功能，以及边界扫描、嵌入式逻辑分析仪、配置状态ECC校验和动态重构等功能的任意组合。第二多路选择器模块125负责将复用配置控制器模块124，以分时复用的方式切换至目标可编程逻辑门阵列单元11的可编程模块115上，建立可编程模块115至配置控制器模块124和非易失存储模块123之间的高带宽配置通道。

在一具体实施例中，如图4所示，该非易失可编程芯片10由上至下包括依次层叠设置的N个第二非易失存储阵列单元12b、第一非易失存储阵列单元12a、第一层可编程逻辑门阵列单元、第二层可编程逻辑门阵列单元、第三层可编程逻辑门阵列单元……第N层可编程逻辑门阵列单元。其中，N为大于等于1的正整数。第一层可编程逻辑门阵列单元包括第一可编程模块115a和第二可编程模块115b；第二层可编程逻辑门阵列单元包括第三可编程模块115c和第四可编程模块115d。在该实施例中，每一单元的其它具体结构以及相邻两个单元的层叠方案具体可参见图3所对应实施例中的相关文字描述，在此不再赘述。以下以第一非易失存储阵列单元12a上的配置控制器模块124的集成和复用为例进行详细描述。

其中，第一可编程模块115a和第二可编程模块115b至第一非易失存储阵列单元12a上配置控制器模块124和非易失存储模块123的高带宽配置通道为：第二多路选择器模块125通过第一非易失存储阵列单元12a的内部金属层以高带宽互连至第一非易失存储阵列单元12a的顶层金属层；第一非易失存储阵列单元12a上的顶层金属层，通过第一非易失存储阵列单元12a上与第一层可编程逻辑门阵列单元11的三维异质集成键合结构，以及贯穿第一层可编程逻辑门阵列单元11的有源层及减薄衬底的硅通孔，以高带宽互连至第一层可编程逻辑门阵列单元11的内部金属层，进而分别连接至第一层可编程逻辑门阵列单元11的第一可编程模块115a和第二可编程模块115b。

第三可编程模块115c和第四可编程模块115d至第一非易失存储阵列单元12a上配置控制器模块124和非易失存储模块123的高带宽配置通道为：通过第一非易失存储阵列单元12a的内部金属层以高带宽互连至第一非易失存储阵列单元12a的顶层金属层；第一非易失存储阵列单元12a的顶层金属层，通过第一非易失存储阵列单元12a与第一层可编程逻辑门阵列单元11的三维异质集成键合结构，以及贯穿第一层可编程逻辑门阵列单元11的有源层及减薄衬底的硅通孔，以高带宽互连至第一层可编程逻辑门阵列单元11的内部金属层，进而连接至第一层可编程逻辑门阵列单元11的顶层金属层；在第一层可编程逻辑门阵列单元11的顶层金属层，通过第一层可编程逻辑门阵列单元11与第二层可编程逻辑门阵列单元11的三维异质集成键合结构，以及贯穿第二层可编程逻辑门阵列单元11的有源层及减薄衬底的硅通孔，以高带宽互连至第二层可编程逻辑门阵列单元11的内部金属层，进而分别连接至第二层可编程逻辑门阵列单元11上的第三可编程模块115c和第四可编程模块115d。

在一优选实施例中，一层第一非易失存储阵列单元12a，与多层可编程逻辑门阵列单元11，通过三维异质集成键合，形成非易失可编程芯片10的一部分。其中第一非易失存储阵列单元12a作为多层可编程逻辑门阵列单元11的部分或全部可编程配置/重构功能层，并包含用于配置/重构的非易失存储模块123。非易失可编程芯片10，还包含多层第二非易失存储阵列单元12b，用于可编程模块115的非易失存储访问。还可以，充分利用第一非易失存储阵列单元12a上的多余面积，增加其它非易失存储模块，用于可编程模块115的非易失存储访问，以充分利用单元资源。在一些实施例里，在可编程逻辑门阵列单元11包括一层第一可编程逻辑门阵列单元11a和多层第二可编程逻辑门阵列单元11b时，多层第二可编程逻辑门阵列单元11b可以简化成一层，和/或，多层第二非易失存储阵列单元12b可以简化为一层。

在一些实施例里，因非易失存储阵列单元12的制造工艺，无法与配置控制器模块的制造工艺兼容等原因，会设计包含配置控制器模块的专用集成电路单元，或，将配置控制器模块设计在第一可编程逻辑门阵列单元11a，并通过三维异质集成，建立配置控制器模块与非易失存储阵列单元12中配置/重构专用的非易失存储模块的存储访问互连，以实现对第一可编程逻辑门阵列单元11a中可编程模块11A的配置/重构。

当然，在其它具体实施例中，也可将上述设置方式进行拆分重组，以实现将任何可编程模块115的配置控制器模块124的高带宽跨单元复用，从而实现可编程逻辑门阵列单元11的配置功能，以及可编程逻辑门阵列单元11的配置功能在三维异质集成的非易失可编程芯片10上的集成和复用。

在其它具体实施例中，还可以放弃配置控制器模块的复用设计，即放弃第二多路选择器模块设计，对每一组可编程模块115提供专用的配置控制器模块124和非易失存储模块123，以显著提高配置/重构速度。独立配置方案的实施，可以仅是逻辑拆分，即在第一非易失存储阵列单元12a设计多组非复用可编程模块115的配置控制器模块124组合，分别为每一个可编程模块115提供配置/重构功能；也可以是物理拆分，即结合三维异质集成，将第一非易失存储阵列单元12a设计多组非复用可编程模块115的配置控制器模块124组合，部分或全部，跨单元转移到其它功能单元上，以缩短配置电路和可编程模块的距离。所述复用配置方案和独立配置，可能根据设计和产品需求，混合出现在同一非易失可编程芯片中。

在其它具体实施例中，非易失可编程芯片10里的各个功能单元的层次顺序可以根据应用需求灵活调整，本申请不做限定。

请参阅图5，图5为本申请一实施例提供的非易失可编程芯片的SoC系统的集成示意图。在本实施例中，该非易失可编程芯片10还包括嵌入式处理器单元13，该嵌入式处理器单元13包括第三键合区域和嵌入式处理器模块131。需要说明的是，该单元也可以替换为晶粒或晶圆。

其中，可编程逻辑门阵列单元11、嵌入式处理器单元13和非易失存储阵列单元12依次层叠在一起，并通过第一键合区域112、第二键合区域121和第三键合区域而分别键合在一起。嵌入式处理器模块131通过路由网络11B、第二键合区域121和第三键合区域分别连接至非易失存储阵列单元12中的多个非易失存储模块123，以跨单元与非易失存储阵列单元12中的非易失存储模块123之间建立高密度局部互连。其中，通过将非易失存储模块123作为嵌入式处理器的程序/数据存储区，大大提高了嵌入式处理器模块131程序/数据的访问速度。

在该实施例中，可编程逻辑门阵列单元11的一部分的可编程逻辑块11A被配置为颗粒度更大的可重构逻辑单元，可重构逻辑单元通过路由网络11B、第一键合区域112和第三键合区域而连接至嵌入式处理器单元13的嵌入式处理器模块131，以使多层可编程逻辑门阵列单元11中的可重构逻辑单元可以在嵌入式处理器模块131的调度下，直接通过跨单元高带宽互连，并行访问非易失存储模块123(读取或写入计算数据等)进而通过嵌入式处理器模块131实现可重构逻辑单元和非易失存储模块123之间的复杂流程调度；还可以结合嵌入式处理器模块131强大的流程控制能力，实现更复杂的非易失存储访问的脏块回收和磨损均衡等“维护控制”功能策略，形成三维异质集成的非易失可编程SoC系统，以在实现非易失存储控制器的集成和复用的基础上，进一步提供嵌入式处理器模块131的指令序列调度的巨大便利。

在一具体实施例中，该非易失可编程芯片10由上至下包括依次层叠设置的第N层非易失存储阵列单元12、第N-1层非易失存储阵列单元12……第二层非易失存储阵列单元12、第一层非易失存储阵列单元12、嵌入式处理器单元13、第一层可编程逻辑门阵列单元11、第二层可编程逻辑门阵列单元11、第三层可编程逻辑门阵列单元11……第N层可编程逻辑门阵列单元11。其中，N为大于等于1的正整数。

其中，每一非易失存储阵列单元12包括嵌入式处理器模块的非易失存储模块123和可重构逻辑单元的非易失存储模块123。其中，嵌入式处理器模块的非易失存储模块123与嵌入式处理器模块131通过三维异质集成建立局部高带宽互连，以使嵌入式处理器模块的非易失存储模块123作为嵌入式处理器模块131的程序/数据存储区。可重构逻辑单元的非易失存储模块123与可重构逻辑单元之间通过三维异质集成建立局部高带宽互连，作为可重构逻辑单元的运算/处理数据存储区。在具体实施例中，可重构逻辑单元与可重构逻辑单元的非易失存储模块123可以是多对一的共享存储关系，也可以是一对多的存储扩展模式；比如，一个可重构逻辑单元控制两个可重构逻辑单元的非易失存储模块123，从其中一个可重构逻辑单元的非易失存储模块123读出运算/处理输入数据的同时，向另外一个可重构逻辑单元的非易失存储模块123写入运算/处理结果数据的操作模式。

在具体实施例中，可重构逻辑单元的非易失存储模块123可通过三维异质集成直接与嵌入式处理器模块131互连，或通过嵌入式处理器模块的非易失存储模块123间接与嵌入式处理器模块131建立连接，以方便由嵌入式处理器模块131写入/读出运算数据；本申请以上述间接连接为例。

其中，第一层可编程逻辑门阵列单元11可包括第一可重构逻辑单元116a；第二层可编程逻辑门阵列单元11可包括第二可重构逻辑单元116b；且在该实施例中，每一单元的其它具体结构以及相邻两个单元的层叠方案具体可参见图3所对应实施例中的相关文字描述，在此不再赘述。

在具体实施例中，嵌入式处理器模块131一般不直接负责规模性运算/处理任务，嵌入式处理器模块131具体通过三维异质集成跨单元与第一可重构逻辑单元116a和第二可重构逻辑单元116b建立局部高带宽互连，并通过指令序列调度第一可重构逻辑单元116a和第二可重构逻辑单元116b的计算功能。具体的，第一可重构逻辑单元116a和第二可重构逻辑单元116b可由嵌入式处理器模块131和可编程配置控制器等动态重构成任何运算/处理单元；且第一可重构逻辑单元116a和第二可重构逻辑单元116b在嵌入式处理器模块131控制下，通过嵌入式处理器获得运算/处理原始数据和运算/处理指令序列，完成运算/处理指令序列，并将结果通过嵌入式处理器模块131，保存至嵌入式处理器模块的非易失存储模块123中；或通过嵌入式处理器模块131获得运算/处理指令序列和运算/处理原始数据在可重构逻辑单元的非易失存储模块123中的地址，完成运算/处理指令序列，并将运算/处理结果保存到可重构逻辑单元的非易失存储模块123中，以及将运算/处理结果的地址传递至嵌入式处理器模块131。

在具体实施过程中，嵌入式处理器模块131可依次调度多层可编程逻辑门阵列单元11中的可重构逻辑单元，以并行执行运算/处理指令序列，从而能够显著提升运算/处理效率。

以下以嵌入式处理器模块131与第一可重构逻辑单元116a和第二可重构逻辑单元116b之间的局部高密度互连，以及嵌入式处理器模块131与第一层非易失存储阵列单元12上的非易失存储模块123之间的局部高密度互连为例进行详细描述。

其中，嵌入式处理器模块131与第一可重构逻辑单元116a的高密度互连具体为：在嵌入式处理器模块131上设计芯片内部(局部)总线，用于连接多个可重构逻辑单元等，总线类型包含但不仅限于NoC(Network On Chip)、AXI(Advanced eXtensible Interface)、AHB(Advanced High-performance Bus)、APB(Advanced Peripheral Bus)和自定义总线等；然后使嵌入式处理器模块131通过内部总线连接嵌入式处理器单元13的内部金属层，并通过嵌入式处理器单元13的内部金属层互连至嵌入式处理器单元13的顶层金属层；嵌入式处理器单元13的顶层金属层通过嵌入式处理器单元13与第一层可编程逻辑门阵列单元11的三维异质集成键合结构，以及贯穿第一层可编程逻辑门阵列单元11的有源层及减薄衬底的硅通孔，以高带宽互连至第一层可编程逻辑门阵列单元11的内部金属层，进而互连至第一层可编程逻辑门阵列单元11上的第一可重构逻辑单元116a。

嵌入式处理器模块131与第二可重构逻辑单元116b的高密度互连具体为：嵌入式处理器模块131通过内部总线连接嵌入式处理器单元13的内部金属层，并通过嵌入式处理器单元13的内部金属层互连至嵌入式处理器单元13的顶层金属层；嵌入式处理器单元13的顶层金属层通过嵌入式处理器单元13与第一层可编程逻辑门阵列单元11的三维异质集成键合结构，以及贯穿第一层可编程逻辑门阵列单元11的有源层及减薄衬底的硅通孔，以高带宽互连至第一层可编程逻辑门阵列单元11的内部金属层，并通过第一层可编程逻辑门阵列单元11的内部金属层互连至第一层可编程逻辑门阵列单元11的顶层金属层；在第一层可编程逻辑门阵列单元11的顶层金属层通过第一层可编程逻辑门阵列单元11与第二层可编程逻辑门阵列单元11的三维异质集成键合结构，以及贯穿第二层可编程逻辑门阵列单元11的有源层及减薄衬底的硅通孔，以高带宽互连至第二层可编程逻辑门阵列单元11的内部金属层，进而互连至第二层可编程逻辑门阵列单元11上的第二可重构逻辑单元116b。

当然，在其它具体实施例中，也可通过上述高密度互连方案实现嵌入式处理器模块131与其它可编程逻辑门阵列单元11中的可重构逻辑单元的高密度互连。

嵌入式处理器模块131与嵌入式处理器模块的非易失存储模块123的局部高密度互连具体为：根据三维异质集成跨单元与嵌入式处理器模块的非易失存储模块123建立局部高带宽互连，以使嵌入式处理器模块的非易失存储模块123作为嵌入式处理器模块131的程序/数据存储区设计嵌入式处理器模块131的程序/数据存储接口，然后在嵌入式处理器单元13的内部金属层中，通过贯穿嵌入式处理器单元13的有源层及减薄衬底的硅通孔，以及第一非易失存储阵列单元12a与嵌入式处理器单元13的三维异质集成键合结构，互连至第一非易失存储阵列单元12a的顶层金属层；在第一非易失存储阵列单元12a的顶层金属层，通过第一非易失存储阵列单元12a的内部金属层，互连至可重构逻辑单元的非易失存储模块123；可重构逻辑单元的非易失存储模块123通过第一非易失存储阵列单元12a的内部金属层，互连至嵌入式处理器模块的非易失存储模块123。

可重构逻辑单元与可重构逻辑单元的非易失存储模块123的局部高密度互连具体为：基于上述设计第一可重构逻辑单元116a和第二可重构逻辑单元116b的方案设计可重构逻辑单元的非易失存储模块123到可重构逻辑单元的独立互连信号，通过第一非易失存储阵列单元12a的内部金属层互连至第一非易失存储阵列单元12a的顶层金属层，在第一非易失存储阵列单元12a的顶层金属层，通过第一非易失存储阵列单元12a与嵌入式处理器单元13的三维异质集成键合结构，以及贯穿嵌入式处理器单元13的有源层及减薄衬底的硅通孔，以高带宽互连至嵌入式处理器单元13的内部金属层，进而互连至嵌入式处理器单元13的顶层金属层；在嵌入式处理器单元13的顶层金属层，通过嵌入式处理器单元13与第一层可编程逻辑门阵列单元11的三维异质集成键合结构，以及贯穿第一层可编程逻辑门阵列单元11的有源层及减薄衬底的硅通孔，以高带宽互连至第一层可编程逻辑门阵列单元11的内部金属层，进而同时互连至第一层可编程逻辑门阵列单元11上的第一可重构逻辑单元116a和第一层可编程逻辑门阵列单元11的顶层金属层；在第一层可编程逻辑门阵列单元11的顶层金属层，通过第一层可编程逻辑门阵列单元11与第二层可编程逻辑门阵列单元11的三维异质集成键合结构，以及贯穿第二层可编程逻辑门阵列单元11的有源层及减薄衬底的硅通孔，以高带宽互连至第二层可编程逻辑门阵列单元11的内部金属层，进而互连至第二层可编程逻辑门阵列单元11上的第二可重构逻辑单元116b。

在具体实施例中，可在嵌入式处理器单元13上设置多层嵌入式处理器模块131，以充分发挥三维异质集成的局部高带宽互连优势。

当然，在其它具体实施例中，也可将上述设置方式进行拆分重组，以实现将任何数量的嵌入式处理器模块131及其程序/数据存储区(嵌入式处理器模块的非易失存储模块123)，以及可重逻辑单元和可重构逻辑单元的非易失存储模块123的组合结构，在三维异质集成的非易失可编程芯片10上的复合集成和相互调用。具体的，可以在部分或全部可编程逻辑门阵列单元11上设计独立的嵌入式处理器模块131。

在其它具体实施例中，非易失可编程芯片10里的各个功能单元的层次顺序可以根据应用需求灵活调整，本申请不做限定。

本实施例通过将嵌入式处理器模块131跨单元与多层可编程逻辑门阵列单元11中的可重构逻辑单元建立高带宽总线互连，总线位宽可高达几千至几十万，远高于现有技术的互连密度，从而能够提供巨大的局部总线带宽。

本实施例提供的非易失可编程芯片10，通过设置至少一层可编程逻辑门阵列单元11，使可编程逻辑门阵列单元11包括可编程逻辑块11A和路由网络11B，并使可编程逻辑块11A通过路由网络11B而彼此互联而被配置为若干第一功能模块111，且路由网络11B的至少一部分扩展至第一键合区域112；同时，通过设置至少一层非易失存储阵列单元12，使非易失存储阵列单元12包括第二键合区域121和与第二键合区域121连接的若干第二功能模块122；并使可编程逻辑门阵列单元11和非易失存储阵列单元12通过第一键合区域112和第二键合区域121键合在一起，以通过三维异质集成将可编程逻辑门阵列单元11和非易失存储阵列单元12集成为三维芯片，从而不仅避免了基板或硅中介层的互连中转，且大幅度降低了单元层叠互连孔径和线宽，提升了互连密度，降低了互连功耗；同时，通过将非易失存储阵列单元12直接与可编程逻辑门阵列单元11上的路由网络11B互连，有效避免了可编程逻辑门阵列单元11中输入/输出连接的约束；另外，该非易失可编程芯片10不仅能够完全继承现有技术的核心优势，且通过高密度分布互连，以分布式架构，重构了现有技术中的非易失存储器到可编程阵列的总线数据接口，将总线数据接口，拆分重组成以存储和可编程单元为单位的局部高密度数据接口，局部数据接口的访问位宽总和高达数十万至千万，从而大大提高了访问位宽。

需要说明的是，单元间互连可以以单元颗粒为单位，也可以以整个晶圆为单位，本申请不作具体限定。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (15)

1.一种非易失可编程芯片，其特征在于，包括：

至少一层可编程逻辑门阵列单元，所述可编程逻辑门阵列单元包括可编程逻辑块和路由网络，其中，所述可编程逻辑块通过所述路由网络而彼此互联而被配置为若干第一功能模块，且所述路由网络的至少一部分扩展至第一键合区域；

至少一层非易失存储阵列单元，所述非易失存储阵列单元包括第二键合区域和与所述第二键合区域连接的若干第二功能模块；

其中，所述可编程逻辑门阵列单元和所述非易失存储阵列单元通过所述第一键合区域和所述第二键合区域三维异质集成键合在一起。

2.根据权利要求1所述的非易失可编程芯片，其特征在于，所述可编程逻辑门阵列单元和所述非易失存储阵列单元的层数均为多层；其中，多层所述可编程逻辑门阵列单元和多层所述非易失存储阵列单元依次层叠在一起，并通过每个所述可编程逻辑门阵列单元的所述第一键合区域和每个所述非易失存储阵列单元的所述第二键合区域而分别键合在一起。

3.根据权利要求2所述的非易失可编程芯片，其特征在于，多层所述可编程逻辑门阵列单元与多层所述非易失存储阵列单元沿其层叠方向对称设置。

4.根据权利要求2所述的非易失可编程芯片，其特征在于，多层所述可编程逻辑门阵列单元与多层所述非易失存储阵列单元交叉间隔分布。

5.根据权利要求1所述的非易失可编程芯片，其特征在于，所述第一功能模块呈条带状。

6.根据权利要求1所述的非易失可编程芯片，其特征在于，所述第一功能模块为逻辑模块、存储模块、乘法模块，和/或，专用集成电路模块；所述第二功能模块包括非易失存储模块。

7.根据权利要求1或2所述的非易失可编程芯片，其特征在于，所述至少一层可编程逻辑门阵列单元包括第一可编程逻辑门阵列单元和第二可编程逻辑门阵列单元；所述第一可编程逻辑门阵列单元的一部分的所述可编程逻辑块被配置为若干实时控制器模块，并通过所述路由网络、所述第一键合区域和所述第二键合区域而连接至所述非易失存储阵列单元的非易失存储模块；所述第二可编程逻辑门阵列单元通过所述第一可编程逻辑门阵列单元访问所述非易失存储阵列单元。

8.根据权利要求7所述的非易失可编程芯片，其特征在于，所述若干实时控制器模块与多层所述非易失存储阵列单元的非易失存储模块一一对应连接。

9.根据权利要求7所述的非易失可编程芯片，其特征在于，所述第一可编程逻辑门阵列单元的部分的所述可编程逻辑块被配置为维护控制器模块和第一多路选择器模块，其中，任一所述实时控制器模块通过所述路由网络而连接所述第一多路选择器模块，而所述第一多路选择器模块通过所述路由网络而连接所述维护控制器模块。

10.根据权利要求7所述的非易失可编程芯片，其特征在于，所述第二可编程逻辑门阵列单元中的所述可编程逻辑块被配置为若干可编程模块，并通过所述路由网络和所述第一键合区域而连接至其中一个所述实时控制器模块。

11.根据权利要求1或2所述的非易失可编程芯片，其特征在于，所述至少一层非易失存储阵列单元包括第一非易失存储阵列单元和第二非易失存储阵列单元；其中，所述第一非易失存储阵列单元的所述第二功能模块包括非易失存储模块、配置控制器模块和第二多路选择器模块，其中，所述配置控制器模块连接所述非易失存储模块和所述第二多路选择器模块，且所述第二多路选择器模块通过所述第二键合区域和所述第一键合区域连接所述可编程逻辑门阵列单元，且所述非易失存储模块存储有所述可编程逻辑门阵列单元的配置数据，以在所述非易失可编程芯片启动时，通过所述配置控制器模块而载入所述配置数据至所述可编程逻辑门阵列单元。

12.根据权利要求11所述的非易失可编程芯片，其特征在于，所述可编程逻辑门阵列单元中的一部分的所述可编程逻辑块被配置为若干可编程模块，并通过所述路由网络、所述第一键合区域和所述第二键合区域而连接至所述第二多路选择器模块，以载入所述配置数据。

13.根据权利要求1或2所述的非易失可编程芯片，其特征在于，进一步包括：

嵌入式处理器单元，包括第三键合区域和嵌入式处理器模块，其中，所述可编程逻辑门阵列单元、所述嵌入式处理器单元和所述非易失存储阵列单元依次层叠在一起，并通过所述第一键合区域、所述第二键合区域和所述第三键合区域而分别键合在一起。

14.根据权利要求13所述的非易失可编程芯片，其特征在于，所述可编程逻辑门阵列单元的一部分的所述可编程逻辑块被配置为可重构逻辑单元，所述可重构逻辑单元通过所述路由网络、所述第一键合区域和所述第三键合区域而连接至所述嵌入式处理器单元的所述嵌入式处理器模块。

15.根据权利要求1所述的非易失可编程芯片，其特征在于，所述第一键合区域和/或所述第二键合区域包括电平转换电路。

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