TWI767489B - 含晶圓級記憶體電路之高容量記憶體模組 - Google Patents

含晶圓級記憶體電路之高容量記憶體模組 Download PDF

Info

Publication number
TWI767489B
TWI767489B TW110100034A TW110100034A TWI767489B TW I767489 B TWI767489 B TW I767489B TW 110100034 A TW110100034 A TW 110100034A TW 110100034 A TW110100034 A TW 110100034A TW I767489 B TWI767489 B TW I767489B
Authority
TW
Taiwan
Prior art keywords
memory
semiconductor wafer
quasi
wafer portion
circuits
Prior art date
Application number
TW110100034A
Other languages
English (en)
Other versions
TW202147562A (zh
Inventor
羅伯Ｄ 諾瑪
理查Ｓ 謝爾尼科夫
伊萊 哈拉利
Original Assignee
美商森恩萊斯記憶體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商森恩萊斯記憶體公司 filed Critical 美商森恩萊斯記憶體公司
Publication of TW202147562A publication Critical patent/TW202147562A/zh
Application granted granted Critical
Publication of TWI767489B publication Critical patent/TWI767489B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

一種記憶體裝置，包括第一半導體晶圓部分以及一第二半導體晶圓部分，第一半導體晶圓部分包括多個相鄰的準揮發記憶體電路，形成在共半導體基板上，各準揮發記憶體電路藉由劃片線與相鄰的一個準揮發記憶體電路相隔離；第二半導體晶圓部分包括至少一記憶體控制電路，形成在半導體基板上，並包括多個邏輯電路及多個介面電路。記憶體控制電路經由互連結構與第一半導體晶圓部分之準揮發記憶體電路相互連接，記憶體控制電路視準揮發記憶體電路為一或多個準揮發記憶體來操作。

Description

含晶圓級記憶體電路之高容量記憶體模組
本發明係關於一種半導體記憶體及其用途；特別是關於一種包含使用晶圓級記憶體電路之半導體記憶體模組。
目前已知有多種不同型式技術及架構的傳統記憶體系統，可以根據主機電腦、電訊裝置、其他硬體或其他軟體存取記憶體的模式及需求來選擇元件，進而建構一記憶體系統。前述的主機電腦、電訊裝置、其他硬體、其他軟體等類似的記憶體存取裝置，以下稱之為「主機(host)」、「主機處理器(host processor)」或「主機系統(host system)」。在一個傳統的主機系統中，記憶體系統可以包含不止一種的記憶體類型，例如隨機存取記憶體(random-access memory,RAM)、快閃記憶體(flash memory)、唯讀記憶體(read-only memory,ROM)，或其他合適的記憶體裝置類型。
習知技藝中，RAM典型地是一種揮發性記憶體，用來儲存主機中最常被存取的資料，然而當揮發性記憶體的電源中斷時，便會失去其中所存儲的資料。RAM的例子包括靜態RAM(static RAM,SRAM)及動態RAM(dynamic RAM,DRAM)。SRAM電路典型地是一個單位元正反器，由交錯耦合的電晶體形成。DRAM電路典型地包含一個存取電晶體及一儲存 電容，其中為了補償儲存電容的電荷洩漏，DRAM電路需要頻繁地更新，以維持資料的儲存。因為典型的DRAM電路相較於典型的SRAM電路具有較少的元件，所以DRAM可以達到較高的資料密度。然而相對而言，典型的SRAM具有速度快、且不需要更新等優點。
因為DRAM的價格及資料密度等優勢，已是用來服務主機系統的主流技術，而所服務的主機系統常常指的是中央處理單元(central processing units,CPUs)；然而，此處所採用的”CPU”一詞，指的是用來管理及存取記憶體系統的任何邏輯電路，所以事實上範圍涵蓋了圖形處理單元(graphics processing unit,GPU)等類似的裝置。近年來由於電路密度的改良愈發困難，例如難以進一步縮減儲存電容的物理尺寸，DRAM的發展似乎受到限制。然而當DRAM中的電容尺寸縮減時，DRAM需要用更高的更新率來維持資料，如此又會提高功耗。另外在變更更新率時，會遭遇到的一個障礙是相容之主機系統必須遵守的業界標準，例如JEDEC所頒佈的DDR標準。此外，較高的更新率會相對減少主機可以存取記憶體的時間，如此會對記憶體性能產生不利的影響。另一方面，若是不變更而維持使用傳統的更新率，已知的一種作法是在每一個更新週期中更新更多的記憶體單元，但此種作法相對需要付出較高功耗及較高散熱量的代價。前述諸多條件限制了DRAM提升電路密度的增長速度。
因此，長期以來業界亟需一種不同型式的記憶體架構，可以不受到傳統功耗及密度的限制。一種稱之為準揮發記憶體(quasi-volatile memory,QV memory)的新型態記憶體被提出，此種記憶體被認為具有相當於DRAM的有效性能，同時具有高出許多的密度。準揮發記憶體例如是揭 露在美國編號第10,121,553號、核准公告日為2018年11月16日、名稱為「三維陣列中之電容耦合式非揮發薄膜電晶體NOR串」(Capacitive-coupled Non-volatile Thin-film Transistor NOR Strings in Three-Dimensional Arrays)之專利(下稱Harari專利)中，其整體內容此經由引用併入本文中作為參考。如同非揮發性記憶體(non-volatile memory,NVM)，準揮發記憶體中的多個記憶胞各自將資料位元作為電荷，儲存在電荷儲存材料(例如ONO層)中。於一範例中，經由形成在半導體基板上之NOR型記憶串之三維陣列，可以實現高容量的準揮發記憶體。典型的準揮發記憶體基於其中電荷儲存層的性質，其記憶胞所具有的資料保持時間遠大於DRAM記憶胞，因此需要的資料更新率低於DRAM記憶胞。舉例來說，一個典型的DRAM系統係設計為每64毫秒更新一次；然而，一個具有相當有效存取性能的準揮發記憶體，可以每10分鐘更新一次。如此較低的更新率可以提供準揮發記憶體諸多的優勢，包括較低的功耗需求、更少的發熱，以及更高的記憶體可用性。由於具有更高的記憶體可用性，進一步可以提供更優良的主機性能。在本說明中所述之「一個包括形成在半導體基板上之NOR型記憶串之三維陣列的三維準揮發記憶體」(a 3-dimensional QV memory including 3-dimensional arrays of NOR-type memory strings formed over a semiconductor substrate)亦可稱之為一3D QVMTM。
非揮發性記憶體及準揮發記憶體在進行寫入操作時，均需一個前置的抹除步驟。然而兩者之中，準揮發記憶體可以在更短的時間內(例如微秒級的時間中)完成任務。其次，因為非揮發性記憶體典型地是對大區塊的多個記憶胞同時進行抹除操作，需要一個複雜的控制器來管理 這樣的抹除操作。再者，由於準揮發記憶體通常是在較低的電壓區間進行操作，因此具有較低的損耗，也因此具有高得多的耐久性(例如高達1011次抹除編程週期(erase-program cycle)；相對來說，非揮發性記憶體例如僅有104次抹除編程週期)。
在使用記憶體技術的主機系統中，記憶體密度及操作速度至關重要。為了改善這些參數，記憶體的設計人員應用晶粒堆疊(die stacking)方式，探索可能的高密度解決方案，例如DRAM晶粒的垂直堆疊。晶粒堆疊式的記憶體裝置，亦逐漸成為實現高儲存容量密度不可或缺的一項方法。儘管晶粒堆疊式的記憶體可用於某些應用或用途，然而仍未能滿足市場的需求及主機系統的要求。
本發明實施例提出一種記憶體裝置，包括一第一半導體晶圓部分以及一第二半導體晶圓部分。第一半導體晶圓部分包括多個相鄰之準揮發記憶體電路，形成於一共半導體基板上，各準揮發記憶體電路藉由一劃片線與相鄰的準揮發記憶體電路相隔離。第二半導體晶圓部分包括至少一記憶體控制電路，形成於一半導體基板上。記憶體控制電路包括多個邏輯電路及多個介面電路。記憶體控制電路經由一互連結構與第一半導體晶圓部分之準揮發記憶體電路相互連接，另外記憶體控制電路視準揮發記憶體電路為一或多個準揮發記憶體來操作。
後續將以實施方式及隨附圖式進行更詳盡之說明，以使在本技術領域具有通常知識之人，可以更佳地理解本案之優點、本案不同方 面之應用，以及本案新穎之特徵。
100:準揮發記憶體模組
101:記憶體晶粒
102:控制器晶粒
106:銅柱
200:準揮發記憶體模組
201a:準揮發記憶體模組
201b:準揮發記憶體模組
201c:準揮發記憶體模組
202a:控制器晶粒
202b:控制器晶粒
202c:控制器晶粒
203:中介晶粒
204:封裝基板
205:錫球
300:準揮發記憶體模組
301a:記憶體晶粒
301b:記憶體晶粒
301c:記憶體晶粒
302:控制器晶粒
303a:訊號群組
303b:訊號群組
303c:訊號群組
304:封裝基板
305:錫球
400:準揮發記憶體模組
401a:記憶體晶粒
401b:記憶體晶粒
401c:記憶體晶粒
401d:記憶體晶粒
402:控制器晶粒
403a:記憶體通道
403b:記憶體通道
500:晶圓級記憶體電路
501:半導體晶圓部分
502a:記憶體半導體晶粒
502b:記憶體半導體晶粒
502c:記憶體半導體晶粒
502d:記憶體半導體晶粒
504:劃片線
600:晶圓級控制電路
610a:記憶體控制半導體晶粒
610b:記憶體控制半導體晶粒
610c:記憶體控制半導體晶粒
610d:記憶體控制半導體晶粒
650:晶圓級記憶體控制電路
660a:記憶體邏輯電路區塊
660b:記憶體邏輯電路區塊
660c:記憶體邏輯電路區塊
660d:記憶體邏輯電路區塊
670a:介面電路
670b:介面電路
700:準揮發記憶體模組
702:晶圓級記憶體電路
704:晶圓級記憶體控制電路
706:銅柱
800:堆疊式專用記憶體模組
810:準揮發記體模組
812:晶圓級記憶體電路
814:晶圓級控制電路
820:第三半導體元件
830:穿矽通孔
840:SRAM電路
850:通用陣列
900:準揮發記憶體模組
902:晶圓級記體電路
904:晶圓級記體電路
906:半導體層
910:邏輯橋接電路
920:資料匯流排
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下；雖然圖式已描繪本發明之多個實施例，然本發明並不僅限制於圖式所描繪之實施例；另外通常知識者可以理解，圖式中類似的標號係表示為類似的元件，圖式中的元件相對尺寸及位置並非依照實際比例繪製。
圖1繪示依照本發明實施例之一多晶粒(multi-die)準揮發記憶體模組之示意圖。
圖2繪示依照本發明實施例之在同一封裝(package)中包括多個準揮發記憶模組及中介晶粒(interposer die)之一準揮發記憶體模組之示意圖。
圖3繪示根據本發明實施例之整合進記憶體通道或訊號群組之一準揮發記憶體模組之示意圖。
圖4繪示依據本發明本實施例之被區分為多個記憶體通道之一準揮發記憶體模組之示意圖。
圖5繪示依照本發明實施例之可用來形成半導體記體裝置之一晶圓級記憶體電路。
圖6(a)及圖6(b)分別繪示依照本發明實施例之用於形成半導體記憶體裝置之一晶圓級控制電路之示意圖。
圖7繪示依據本發明實施例之由晶圓級記憶體電路與晶圓級控制電路構成之一準揮發記憶體模組之示意圖。
圖8繪示依照本發明實施例之一堆疊式專用記憶體模組之示意圖。
圖9繪示應用於本發明實施例之準揮發記憶體模組中之半導體晶粒相互連接之方法之示意圖。
本發明揭露之實施例中，至少提供一種半導體記憶體裝置，其包括至少一晶圓級記憶體電路(wafer-section memory circuit)連接於一記憶體控制器。晶圓級記憶體電路包括一半導體晶圓部分，其包括兩個或更多個形成在一共半導體基板上的記憶體半導體晶片，設置來作為一記憶體陣列。各個記憶體半導體晶片是設計來作為一個獨立的記憶體電路，並且藉由劃片線(scribe lines)與其他記憶體半導體晶片相隔離。在一些實施例中，晶圓級記憶體電路經由覆晶接合技術連接於記憶體控制器半導體晶片。如此一來，可以在緊湊的尺寸中提供高容量之記憶體模組，同時可以具有最小化之訊號線連線長度。
本發明揭露之實施例中，半導體記憶體裝置可以例如應用於一系統，此系統中例如是經由混合式接合(hybrid bonding)將準揮發記憶體晶粒(QV memory die)及邏輯晶粒(logic die)進行整合，藉由在整體系統架構中引入系統級特徵(system-level features)，可以帶來許多的新功能。前述的新功能已經有一些被揭露在美國專利申請序號第16/776,279號、於2020年01片29日提出申請、名稱為「具有通過晶圓接合嵌入高頻寬、高容量記憶體之裝置」(Device with Embedded High-Bandwidth,High-Capacity Memory using Wafer Bonding)的專利申請案(下稱Khandker申請案)中。準揮發記憶體特別是可以使用在目前以DRAM為基礎的系統架構所無法達成的、以記憶體為中心的運算應用中。Khandker申請案之整體內容通過引用併入本文做為參考。
圖1繪示依照本發明實施例之一多晶粒準揮發記憶體模組之示意圖。如同Khandker申請案中所揭露，一準揮發記憶體電路可以經由一多晶粒方式製作，包含：具有一記憶體陣列的至少一半導體晶粒(簡稱記憶體晶粒(memory die))；以及，具有一記憶體控制器的一半導體晶粒(簡稱控制器晶粒(controller die))，如圖1所示。在圖1中，一多晶粒準揮發記憶體模組100包括一記憶體晶粒101及一控制器晶粒102，經由一銅互連導體(或稱混合式接合件(hybrid bonds)，或銅柱(studs))106相互連接。在圖1之示例中，記憶體晶粒在覆晶接合(flip chip bonding)方法中經由前述之多個銅柱，與控制器晶粒相連接，而多個混合式接合件提供一高頻寬的資料介面。於一些實施例中，記憶體晶粒101可以依照Harari專利所述的準揮發記憶體來製作，舉例來說，準揮發記憶體可以是一形成在一半導體基板上之一NOR型記憶串之三維陣列，亦可稱之為一3D QVMTM。
於一些實施例中，記憶體晶粒101包括多個薄膜儲存電晶體的記憶體陣列，其中記憶體陣列是平面半導體基板上之多個磚(tiles)之一2維陣列排列，亦即此些磚依照多行與多列排列。各個磚可以以單獨或獨立進行定址的方式設置，或是多個磚可經由創建較大的記憶體區段(例如一列磚訂為一個區段，或多個二維分布的磚訂為一個區段)，來一同進行定址。於一些實施例中，每列的磚(磚列)可以設置形成一操作單元，稱之 為記憶庫(bank)，接著多個記憶庫可以形成一記憶庫群組(bank group)。在此種配置下，同一個記憶庫群組中的多個記憶庫，可以利用多工方式共享資料輸出輸入匯流排。同時，每個磚都是一塊積木，容許系統具有彈性，可以依照實際應用的需求進行適應性調整。記憶體陣列的支援電路可以形成在平面半導體基板上。於一實施例中，在每個磚中，半導體儲存電晶體的支援電路可以提供在半導體基板對應於磚下方的位置，從而提供模組化特性。支援電路例如是包括偵錯(error-correction)編碼器及解碼器、位址解碼器、電源、校驗位元產生器(check-bit generator)、感測放大器(sense amplifier)，及與記憶體運作有關的其他電路。
在控制器晶粒102上形成有一記憶體控制器，用來存取記憶體晶粒101的記憶體陣列。以磚為基礎的記憶體晶粒101設計，自然使得連接控制器晶粒102的混合式接合件依從模組化架構，從而也使控制電路依從模組化架構。控制器可以例如是採用基於記憶庫及記憶庫群組的設計，藉以同時允許大量的資料存取。而這樣的控制機制(control scheme)，可以藉由在控制器邏輯電路中配置資料走線及控制，實現多種不同的變化方案。記憶體控制晶粒102除了包含傳統的許多記憶體控制功能之外，更可包括一或多個外部介面，例如供主機存取的記憶體介面及其他系統功能。在一個替代方案中，多個記憶體控制功能可分別劃分至記憶體晶粒101及控制器晶粒102，也就是說一部分的控制電路可以在記憶體晶粒101上實現。就此點而言，Khandker申請案中揭露，利用一種記憶體電路的最佳化製程來建構一記憶體晶粒，並利用一種低壓高速邏輯電路的最佳化先進製程來建構一控制器晶粒。相較於支持記憶體陣列存取的傳統電路，控制器晶粒提供了顯 著的進步。
於一實施例中，記憶體晶粒101上的記憶體陣列各自是一個8層記憶體陣列(即含有8個面)，可以在每一個列(row)啟動時提供8頁的資料。如果層數提高到16層，在不實質影響磚的佔用面積(footprint)的情況下，可以在每一個列啟動時提供16頁的資料。當每個頁有1,024位元且共計有4個面時，每個磚中的一列可以具有4,096位元。當然每個磚中列的數量可以依照實際所需的記憶體容量來進行調整，利用更大或更小的容量來換取更長或更短的存取時間。
如同Khandker申請案中所述，多記憶體晶粒可以依序由下往上彼此相互疊置，且記憶體晶粒之間例如是經由多個穿矽通孔(through-silicon vias,TSVs)相互連接，以達成記憶體晶粒之間的資料走線配置。堆疊式之記憶體晶粒必須維持內部的常規拓樸與控制結構。舉例來說，在堆疊中的每一個記憶體晶粒中，記憶體陣列可以依照一配置與選取的方法論(assign-and-select methodology)來進行控制，此方法論將詳述於後。此種建構方式有助於提供一種設計，允許堆疊中的各個記憶體晶粒，可以完整存取連接至控制器晶粒的高頻寬混合式接合介面。另外，經由客製化的設計可以實現多種不同變化方案，以符合多種不同的應用需求。前述之多種變化方案可以經由適切地配置控制器晶粒中的控制邏輯電路來達成。最終完成之記憶體系統，具有可經由一高頻寬記憶體介面存取之一高記憶體容量。
整合有至少一記憶體晶粒及至少一控制器晶粒之準揮發記憶體模組，可以達成較快的記憶體控制器操作，因此具有較快的記憶體效 能。此外，由於一或多個記憶體晶粒以及一或多個控制器晶粒可以分別在各自專業的製程中單獨製造，準揮發記憶體模組致使記憶體晶粒上的高容量記憶體陣列，可以被控制器晶粒上的高密度邏輯電路通過高頻寬來存取，可以實現以往傳統記憶體電路無法實現的新功能。由於記憶體晶粒及控制器晶粒分別為了特定的記憶體操作進行配置及最佳化，藉由整合記憶體晶粒及控制器晶粒，準揮發記憶體模組可以實現更小的記憶體晶粒或控制器晶粒的晶粒尺寸。晶粒之間可以採用一或多種不同的整合技術，例如包括多個混合式結合、多個穿矽通孔(TSVs)、多個暴露接點以及其他適用於極高互連密度的互連線技術。利用多個記憶體晶粒共用同一個記憶體控制器之方式，可以降低每單位的成本，尤其是當堆疊多個記憶體陣列以達成高記憶體容量時，本發明實施例之優勢可以特別被凸顯出來。
圖2繪示依照本發明實施例之在同一封裝(package)中包括多個準揮發記憶模組及中介晶粒(interposer die)之一準揮發記憶體模組之示意圖。一準揮發記憶體模組200在同一封裝中整合有多個準揮發記憶體模組201a、201b及201c與一中介晶粒203。準揮發記憶體模組201a及201b各自包含了兩層疊置的記憶體晶粒，而準揮發記憶體模組201c則包含了三層疊置的記憶體晶粒。準揮發記憶體模組201a、201b及201c中，一個記憶體晶粒可以在一側經由微凸塊(micor-bumps)或混合式接合件，接收來自另一個堆疊之記憶體晶粒的訊號。接收的訊號可以經由形成在記憶體晶粒之一側面上的導體傳遞至穿矽通孔，接著經由穿矽通孔導至記憶體晶粒之一相對面上的導體。準揮發記憶體模組201a-201c分別由其對應的控制器晶粒202a-202c所控制。準揮發記憶體模組201a、201b或201c中，整個記憶體陣列堆疊基本 上針對相同的信號進行回應，並由邏輯電路來區分，以決定疊置的記憶體晶粒中何者正在被存取、必須要被啟用，其他未被選取的一或多個記憶體晶粒則不會被啟用。
準揮發記憶體模組201a-201c之間的信號傳遞，是通過形成在中介基板203(例如矽晶粒)上的多個導體來達成。準揮發記憶體模組200可以利用傳統方式進行封裝。如圖2中，傳往外部電路或由外部電路傳來的有關準揮發記憶體模組200的資料及控制信號，可以例如是利用附著在封裝基板204(例如一印刷電路板)上之錫球205的連線，以及每個準揮發記憶體模組201a-201c的焊料凸塊，來作為信號傳遞的走線。各準揮發記憶體模組201a-201c中的多個記憶體晶粒，可以疊置在單一個記憶體控制器上，而每個記憶體晶粒向記憶體控制器提供實質上相同的信號組。如有必要，每個記憶體晶粒的訊號，可以通過其他中介之記憶體晶粒中的穿矽通孔，傳遞至控制器晶粒。以此方式，記憶體晶粒可以形成一個整合的記憶體系統，其中每個記憶體晶粒所接收的信號，可以通過一選取線(select line)來進行調控(gated)。另外，藉由停用任一或多個記憶體晶粒，可以達到省電的效果。
除了堆疊式的記憶體晶粒，準揮發記憶體模組亦可包含具備其他功能的晶粒，而它們的訊號亦以類似的方式進行走線配置。準揮發記憶體模組中的記憶體陣列，可以藉由這些非記憶體功能的晶粒而支援更多的新功能。小型的半導體裝置，例如用於行動電話或其他可攜式裝置的半導體電路，可以利用高密度封裝的方式併入到準揮發記憶體模組中，進而可讓小型裝置中的功能性電路，經由高頻寬連線(例如混合式接合件)直接連接於記憶體晶粒，藉以同時達成高效能及低功耗，且不會遭遇到如 傳統記憶體匯流排及晶片外輸出入驅動器(off-chip input and output drivers)等之瓶頸。如果控制器晶粒是採用先進製程來製作，記憶體控制器僅佔一塊小的矽面積，特別是相對於它對應的高容量記憶體晶粒所佔用的面積而言。較佳地是，記憶體晶粒及控制器具有大致上相同的矽面積大小，使得信號的傳遞僅需要通過長度較短的導體，可以避免傳遞信號的延遲。既然控制器晶粒上的空間較為寬裕，有多的矽面積可以視需要設置其他的邏輯電路。例如，記憶體控制器晶粒上可以結合高速SRAM，用來加速準揮發記憶體電路的功能，以實現同時包括高容量之準揮發記憶體陣列與高速操作之SRAM的一種記憶體系統。
記憶體介面提供一外部裝置(例如一主機處理器)存取一準揮發記憶體模組之存取機制。在一傳統的記憶體系統中，存取機制是藉由一種典型之業界標準記憶體介面來提供，例如一雙資料傳輸率(double data rate,DDR)介面或一高頻寬記憶體(high-bandwidth memory,HBM)介面。由於記憶體控制器管理記憶體系統內部所有的適當訊號，因此無論記憶體容量的大小，傳統的記憶體介面皆由記憶體控制器來控制。準揮發記憶體模組的記憶體介面，亦可採用此種傳統的方式。在一些實施例中，準揮發記憶體模組的記憶體介面，可以依照實際應用的需求來選擇，例如可以採用任何的業界標準介面，包括DDR,SRAM,Gen-Z,PCIe,CXL及CCIX等，以對應不同的應用場景，例如高速、低功耗、高容量或其任意結合之應用。舉例來說，選用CXL、CCIX及Gen-Z之標準介面，可以允許主機處理器進行更好的控制。另外，當例如是應用在一媒體伺服器、一網頁主機伺服器或各項多樣化的圖像應用(例如任何提供大量資料輸出至網路的應 用)時，準揮發記憶體模組可以包括一PCIe(如PCIe控制器)主機介面。
於一些實施例中，準揮發記憶體模組的封裝中，可以包括符合業界標準之一雙列直插記憶體模組(dual-in-line memory module,DIMM)之記憶體介面。在一些實施例中，一外部介面基本上以相同方式連接至每個記憶體晶粒中的記憶體陣列。在這樣的配置下，每個記憶體晶粒輸出輸入的緩衝器，可以設置於控制器晶粒(例如設置在外部介面的邏輯電路中)。此種方式可以維持與原有系統的設計相容性，並且提供在準揮發記憶體模組內部的走線效率，記憶體控制器及各記憶體晶粒之間的訊號走線及協定可以模組化，且各記憶體晶粒之間可以實質上相同。在替代方案中，當記憶體控制器獨立連接至各記憶體晶粒時，因為不同走線路徑會具有不同訊號延遲，可能會使不同記憶體晶粒之間發生時序變異(timing variation)，從而使得取樣窗口(window sampling)劣化、錯誤率提高，導致需要額外的線路驅動器、額外的空間耗用以及額外的功耗。
圖3繪示根據本發明實施例之整合進記憶體通道或訊號群組之一準揮發記憶體模組之示意圖。一準揮發記憶體模組300包括多個記憶體晶粒301a-301c及一控制器晶粒302，在本實施例中係整合進記憶體通道或訊號群組303a-303c中。各個訊號群組藉由其於記憶體晶粒201a-301c中的電路所支持，並由位於控制器晶粒302中的對應電路所控制。訊號群組303a或303b中，在各個記憶體晶粒上的訊號群組之電路，共享在控制器晶粒302中的對應電路。控制器302及各記憶體晶粒之間的訊號交換，是經由混合式接合件及穿矽通孔的組合來達成。在這樣的配置下，各訊號群組在不需進行訊號群組間同步的狀況下，可以獨立提供更新訊號來服務對應的記憶體陣 列。各個訊號群組中，傳遞進入或離開各記憶體晶粒的訊號，係直接導引至或導引自形成於控制器晶粒302上之一外部介面。此外部介面上的訊號導引通過一封裝基板304(例如一印刷電路板)，並經由多個錫球305導引至外部連線。(在另一實施例中，可以提供一中介基板(圖3中未繪示)，供訊號轉接至其他準揮發記憶體模組或其他積體電路。)如圖3所示，外部連接典型地包括電源及接地接腳、介面控制及資料訊號，以及其他適用的訊號。
於一實施例中，一高容量記憶體系統可以包括兩個或更多的外部介面，各自用來服務至少一個記憶體通道或內部訊號群組。另外在一高容量記憶體系統中，記憶體電路可以區分為兩個相互分隔的記憶體通道，因此採用一組記憶體晶粒堆疊的準揮發記憶體模組，可以在邏輯上被視為具有兩組記憶體晶粒堆疊的準揮發記憶體模組。此種雙重存取機制更有助於經由獨立的控制埠有效地存取兩個記憶體通道。對於記憶體晶粒容量為128-Gb或256-Gb的準揮發記憶體模組而言(可能與32Gb DRAM同一個世代的技術)，採用雙介面的方式是更為有益的。(一個Gb代表230位元(bits)的資料，而一個GB代表233位元的資料。)更多的通道數量可以適用於更大容量的記憶體晶粒。
圖4繪示依據本發明本實施例之被區分為多個記憶體通道之一準揮發記憶體模組之示意圖。一準揮發記憶體模組400包括多個記憶體晶粒401a-401d及控制器晶粒402，且在本實施例中被分割為兩個記憶體通道403a及403b。圖4中，記憶體晶粒401a-401d中分配給記憶體通道403a及403b的電路，分別由記憶體控制器404a及404b來控制。由於準揮發記憶體陣列具有高容量，同一個記憶體晶粒堆疊可以分割為更多數量的記憶體通道， 因此可以預期在許多的應用中採用兩個或更多的記憶體介面。於一實施例中，單一個準揮發記憶體模組可以支援一多處理器系統，其中多個處理器各自被分配到準揮發記憶體模組中的單一個記憶體通道，用以進行各自的獨立操作。此種多通道的機制，可以確保在記憶體層級具有足夠小的粒度(granularity)，從而提高系統層級的效能。特別是利用分離的記憶體通道提供分離的同步存取，可以達成平行操作，藉以提升主機系統的性能。
實際應用上，部分之應用場景會需要高頻寬記憶體，例如逐漸成熟的人工智慧應用，就需要高速及大量的記憶體。另外的應用場景中，會有結合記憶體及圖形處理單元(graphics processing unit,GPU)陣列的需求。從製程及所需晶粒面積的角度來看，在同一片晶粒上結合記憶體及GPU是不切實際的。傳統的配置中，一DRAM陣列是利用一高速通道與GPU相連。然而此種配置限制了處理單元核心操作，由於記憶體通常無法以足夠快的速度提供資料給記憶體核心陣列，因此會影響到GPU或是人工智慧處理器的運作。
本發明實施例中，提出一種準揮發記憶體模組，應用作為一半導體記憶體裝置，包括至少一晶圓級記憶體電路(wafer-section memory circuit)，連接至一晶圓級控制電路(wafer-section controller circuit)。晶圓級記憶體電路包括一半導體晶圓部分，包括多個記憶體半導體晶粒成於一共半導體基板上，並且藉由一劃片線(scribed line)相互隔離。各記憶體半導體晶粒具有設置於其上之一記憶體陣列，並且設計來作為獨立操作的記憶體電路。晶圓級控制電路包括一半導體晶圓部分，具有與晶圓級記憶體電路具有大致上相同的平面尺寸，並且包括至少一記憶體控制器晶粒形成於一 共半導體基板上。當使用兩個或更多的記憶體控制器晶粒時，控制器晶粒藉由劃片線相互隔離。各個控制器半導體晶粒具有形成於其上的記憶體控制電路，且設置來存取及操作記憶體晶粒上的記憶體陣列，例如對記憶體陣列進行資料的讀取及寫入。於本發明之實施例中，晶圓級記憶體電路及晶圓級控制電路兩者係相互接合(例如利用覆晶接合技術)，從而形成一準揮發記體模組，其中兩個或更多的記憶體半導體晶粒可以視為一個記憶體電路整體來操作。準揮發記憶體模組因此可以在實現大容量的同時，具有更良好的記憶體效能。
本發明實施例中，一晶圓級記憶體電路係指形成在一共半導體基板上、並以記憶體半導體晶粒型式製作的記憶體電路，其中兩個或更多相鄰的記憶體半導體晶粒被組成一記憶體陣列，因此半導體晶粒不需要被各自獨立或分離出來。在傳統的半導體製程中，半導體晶圓通過圖案化及相關處理程序，可以形成多個依照二維陣列排列的半導體晶粒，通常一半導體晶圓上可以形成數十萬個晶粒。晶圓上所形成的多個半導體晶粒，藉由劃片線來相互分離，劃片線劃定了相鄰半導體晶粒之間的界線，其中並不具備任何的主動電路。接下來，進行半導體晶粒的單一化或切割步驟，沿著劃片線使半導體晶粒相互分開，形成多個獨立的半導體晶粒。然而在本發明的實施例中，一晶圓級記憶體電路是藉由圍繞切割一組相鄰記憶體半導體晶粒而形成。因此，一晶圓級記憶體電路包括形成在一共同基板上的多個相鄰半導體晶粒，且多個半導體晶粒之間是藉著劃片線相互隔離。
圖5繪示依照本發明實施例之可用來形成半導體記體裝置 之一晶圓級記憶體電路。如圖5所示，一記憶體電路包括一記憶體陣列，其係形成在各記憶體半導體晶粒中或形成於一半導體晶圓上。一半導體晶圓部分501包括四個形成於其上的相鄰記憶體半導體晶粒502a-502d。更詳盡地來說，這四個相鄰的記憶體半導體晶粒502a-502d係組成一晶圓級記憶體電路500，且記憶體半導體晶粒502a-502d是經由劃片線504相互分開且相互隔離。各記憶體半導體晶粒502a-502d包括形成於其上之一記憶體陣列。於一些實施例中，各記憶體半導體晶粒502a-502d係應用作為一準揮發記憶體電路，其內容係如前段落所描述。
於本實施例中，晶圓級記憶體電路包括在晶圓501上依照一2乘2陣列排列的四個記憶體半導體晶粒。圖5中記憶體半導體晶粒的分組僅作為示例性說明，並非用來限制本發明；在本發明實施例中，任何多個記憶體半導體晶粒的配置，均可選用作為分組的方式。晶圓級記憶體電路可以包括任何數量的半導體晶粒，實際上可以依據記憶體模組所設定的容量需求來選擇記憶體半導體晶粒的數量。在另一實施例中，可以根據所欲得到的晶粒尺寸，規劃晶圓級記憶體電路中所包含的半導體晶粒的數量。例如，可以調整晶圓級記憶體電路中晶粒的數量，使晶粒尺寸與對應晶圓級控制電路上的晶粒尺寸相同。此特徵將詳述於後。
圖6(a)及圖6(b)分別繪示依照本發明實施例之用於形成半導體記憶體裝置之一晶圓級控制電路之示意圖。如圖6(a)及圖6(b)所示，於本實施例中，晶圓級控制電路係指形成在一記憶體控制晶粒上的記憶體控制邏輯電路。在一些實施例中，晶圓級控制電路形成為一具晶粒群組的晶圓部分，晶粒群組包括多個記憶體控制晶粒，記憶體控制晶粒之間是由劃片 線相互隔離。晶圓級控制電路的尺寸與對應的晶圓級記憶體電路的尺寸大致相同。在不同的實施例中，晶圓級控制電路形成為一具單一控制晶粒的晶圓部分，此單一控制晶粒的晶粒尺寸與對應的晶圓級記憶體電路的尺寸大致相同，此部分特徵將詳述於後。由於記憶體電路及控制電路具有相同的平面尺寸，使得兩晶圓部分可以輕易地接合，同時也可以輕易地在記憶體電路與控制電路之間提供相互連接。
於一實施例中，晶圓級控制電路包括一晶粒群組，由多個相鄰或鄰接的記憶體控制半導體晶粒組成，從而形成晶圓級記憶體控制器，如圖6(a)所示。在圖6(a)中，每一個記憶體控制半導體晶粒中係形成一個記憶體控制電路。晶圓級控制電路600包括由四個記憶體控制半導體晶粒610a-610d形成之一晶圓部分，這些記憶體控制半導體晶粒610a-610d依照一2乘2陣列排列，且其排列方式與對應之記憶體半導體晶粒在晶圓級記憶體電路上的排列方式相同。本實施例中，各個記憶體控制半導體晶粒610a-610d是經由劃片線相互隔離。
在不同的實施例中，晶圓級控制電路可以形成為一個單一的記憶體控制晶粒，具有與對應的晶圓級記憶體電路相同的平面尺寸，如圖6(b)所示。在圖6(b)中，晶圓級記憶體控制電路650包括多個記憶體邏輯電路區塊660a-660d，各記憶體邏輯區塊660a-660d中包括互連線陣列，用來與對應晶圓級記憶體電路上的記憶體電路相連接。晶圓級記憶體控制電路650更包括一或多個介面電路670a及670b，用來供一主機系統進行輸出輸入資料的存取。
圖7繪示依據本發明實施例之由晶圓級記憶體電路與晶圓 級控制電路構成之一準揮發記憶體模組之示意圖。晶圓級記憶體電路702(例如包括多個記憶體半導體晶粒，如前述段落所示)，例如使用混合式接合件或銅柱706等方式，覆晶接合於晶圓級記憶體控制電路704，藉以形成準揮發記憶體模組700。在一些實施例中，晶圓級記憶體控制電路704配置為一個單一的記憶體控制器，如圖6(b)所示，形成的準揮發記憶體模組700是一個單一記憶體裝置，包含一個控制器與大容量記憶體。
在另外的實施例中，晶圓級記憶體控制電路704配置為包括一晶粒群組，由四個記憶體控制半導體晶粒所組成，如圖6(a)所示。在這樣的實施例中，準揮發記憶體模組700被視為四個記憶體裝置來操作，各自的記憶體陣列具有各自對應的控制電路。在一些實施例中，這些記憶體控制半導體晶粒可以相連接並一同調控(gated)，形成相當於一個單一的控制單元。在前述不同的配置之下，準揮發記憶體模組700可以提供多種配置選項，藉以提供使用者多種應用的可能性。
圖7的準揮發記體模組700，提供了多種相對傳統記憶體電路的優勢。準揮發記體模組700可以作為主記憶體的等同物，利用更密集的記憶體解決方案來取代傳統的DIMM。另外，準揮發記體模組700可以設置在更靠近CPU核心的位置，使得連接的記憶體匯流排中具有較低的RC損耗，可以具有更好的訊號特性，並且具有更低的功耗。
於本發明的其他實施例中，準揮發記體模組可以在晶圓堆疊中包括額外的晶圓級電路層。如一實施例中，一第三半導體晶圓部分可以利用晶圓級堆疊技術，疊置在準揮發記體模組上。第三半導體晶圓部分可以經由穿矽通孔與下方的晶圓級控制電路相連接。在一些實施例中，此 第三半導體晶圓部分是另一個晶圓級記憶體電路，如此一來藉由增加更多的記憶體陣列，可以顯著增加準揮發記體模組的容量。
於其他實施例中，準揮發記體模組更可以應用在許多專用系統的設計中，這些專用系統具有極大的記憶體需求。舉例來說，人工智慧系統或機器學習系統就是此類高密度儲存解決方案的主要潛在應用，因為像這樣的人工智慧系統使用大量多核心技術，並經由先進製程製造，會具有相當可觀的晶粒尺寸。本發明的實施例中，一專用記憶體模組(application-specific memory module)可以通過將一專用邏輯電路連接至準揮發記憶體模組而形成，此處準揮發記憶體模組例如是依照前述本發明實施例之半導體記憶體裝置。
圖8繪示依照本發明實施例之一堆疊式專用記憶體模組之示意圖。如圖8所示，堆疊式專用記憶體模組800是藉由一準揮發記體模組810與一專用邏輯電路820相對接後形成。準揮發記體模組810可以依照與本發明前述實施例相同之方式構成，包括一晶圓級記憶體電路812覆晶接合至一晶圓級控制電路814。為了延伸準揮發記體模組810的功能性，可以利用一晶粒堆疊技術將一第三半導體元件820疊置於準揮發記體模組上810。本實施例中，第三半導體元件820係接合至晶圓級記憶體電路812，並藉由形成在晶圓級記憶體電路812中的穿矽通孔830，連接至位於晶圓級記憶體電路812下方的晶圓級控制電路814。
如前所述，於一些實施例中，第三半導體元件820是另一個晶圓級記憶體電路。以此方式，堆疊式專用記憶體模組800具有多層疊置的記憶體電路，可以有效增加模組所提供的記憶體容量。
於其他實施例中，第三半導體元件820是一專用邏輯電路。專用邏輯電路可以例如是一人工智慧處理核心(AI processing core)，或一機器學習處理核心(machine learning processing core)，在這樣的應用情境中，藉由使用堆疊式專用記憶體模組800，可以直接在鄰近專用邏輯電路的位置形成高密度記憶體。此種配置，可以提升專用邏輯電路對於資料密集型處理的能力。晶圓級記憶體電路812可以提供極高密度的記憶體，例如記憶體電路中每個記憶體晶粒可以提供125Gb至256Gb的容量範圍。其中一個重點在於，記憶體容量是提供於專用邏輯電路以外的地方，專用邏輯記憶體僅需提供連接至記憶體電路的空間即可。
於本實施例中，晶圓級控制電路814包括形成於其上之一SRAM電路840。專用邏輯電路820可以經由中介的記憶體電路晶圓812中的穿矽通孔，以及形成於記憶體電路812上、用於來連接於控制電路814的銅柱，存取控制電路814中的SRAM電路840。
於本發明的實施例中，準揮發記憶體模組不僅可以提供高記憶體容量，同時亦設計來在存取時可以進行整頁資料的讀取及寫入。於一些實施例中，準揮發記憶體模組中的記憶胞是以一磚結構型式來設置，其中每個磚可以視為是一個小型記憶體電路。藉由配置這些磚，可以讓資料頁的寬度，符合高強度應用所需的資料處理能力。例如可以達成2KB的資料頁，讓人工智慧處理器設計不會受到一般DRAM所遭遇到記憶體瓶頸之限制。當這些訊號被帶入第三半導體元件中供使用時，專用邏輯電路可以存取不同的記憶體區塊。將區塊訊號(block signaling)提供給設計人員使用，讓記憶體結構可以根據實際應用的需求來變更，使得使用者定義的記憶體 結構成為可能，這是傳統記憶體匯流排結構所無法達成的。
除了較大的資料頁尺寸以及客製化的記憶體結構，專用邏輯電路820還可以接入形成在記憶體控制電路814上的SRAM 840。SRAM 840係如記憶體電路812一般，可以將其經由走線連接至專用邏輯電路820，以實現專用設計。此處的走線可以藉由銅柱及穿矽通孔來實現，從而提供非常快速的信號傳遞。
於一些實施例中，專用邏輯電路820雖然是經由穿矽通孔連接於記憶體電路812，但是另外可能會需要屬於專用邏輯電路820自己的輸入輸出訊號線路。於本發明之一些實施例中，由穿矽通孔形成的通用陣列850可以形成並分布在晶圓級記憶體電路812上，以提供專用邏輯電路820輸出輸入連線。穿矽通孔的通用陣列850可以利用記憶體電路812上未被使用的銅柱來形成。穿矽通孔的通用陣列850可以作為輸出輸入訊號線，用來將專用邏輯電路820的輸出輸入訊號連接至控制電路814，並接著將輸出輸入訊號由控制電路814提供至模組800外的外部系統。於一些實施例中，穿矽通孔的通用陣列850也可以應用作為電力分配網路的管道，將電力從記憶體控制電路814或是記憶體電路812提供到專用邏輯電路820，以分配電力至整個專用邏輯電路820。
於本發明的實施例中，堆疊式的專用記憶體模組可以包括兩個或更多相互疊置的晶圓級記憶體電路，以增加記憶體容量。此外，在一些實施例中，堆疊式的專用記憶體模組更可以包括一專用邏輯電路，連接於前述兩個或多個晶圓級記憶體電路上。藉以，本發明實施例的堆疊式的專用記憶體模組，可以被建構為包括一晶圓級控制電路，具有設置於其 上的一或多個晶圓級記憶體電路，並且具有形成在前述堆疊上的至少一專用邏輯電路。模組中的大容量記憶體電路可以如同一般常規記憶體般，經由控制電路來存取。另外，一部分的記憶體容量可以被專用邏輯電路使用，以進行更有效率的處理操作，例如是應用在人工智慧或機器學習中。
如前所示，晶圓級記憶體電路是由一群記憶體半導體晶粒組成，它們形成在一共半導體基板上，並且藉由劃片線相互隔離。由於被劃片線相互隔開來，記憶體半導體晶粒之間自然不會相互連接。本發明的實施例接下來說明，被劃片線分隔開之記憶體晶粒相如何互連接的結構及方法。
圖9繪示應用於本發明實施例之準揮發記憶體模組中之半導體晶粒相互連接之方法之示意圖。準揮發記憶體模組900包括兩個或更多個相互疊置的晶圓級記體電路902、904，以及第三半導體層906。第三半導體層906是位於最上層的半導體層，可以是另一個晶圓級記憶體電路或是一個專用邏輯電路。於本實施例中，最上層的半導體層906係形成有一或多個邏輯橋接電路(logic bridge circuit)。本實施例中更具有資料匯流排920，例如是由銅柱、混式接合件及穿矽通孔所形成，提供跨過劃片線連接兩側記憶體半導體晶粒的訊號路徑。以此方式，一個記憶體電路(例如記憶體陣列0)，可以與鄰接或鄰近的另一個記憶體電路(例如記憶體陣列1)進行通訊。於一些實施例中，在記憶體半導體晶粒之間共享或共有的訊號，可以經由前所述的訊號路徑來進行連接，以達到某種程度的有序連線。圖9中省略了其他的銅柱及穿矽通孔，僅顯示資料匯流排920及相關的邏輯橋接電路。
於本實施例中，準揮發記憶體模組900包括兩個相互疊置的 晶圓級記憶體電路902及904，而第三半導體層906提供了邏輯橋接電路，用來提供跨過劃片線的記憶體電路連線。圖9所示的實施例僅示例性說明，並非用來限制本發明之技術。在其他實施例中，準揮發記憶體模組可以包括一個單一層的晶圓級記憶體電路，其上疊置有一第二半導體層，邏輯橋接電路910係形成於此第二半導體層。
於一些實施例中，最上層的半導體層906可以應用作為一現場可程式化邏輯閘陣列(field programmable gate array,FPGA)，包括多個可作為邏輯橋接電路的可程式化連線。FPGA根據程式連接方法論(program connect methodology)提供走線選項，可以用來啟用或禁用橋接器匯流排920的訊號。藉由FPGA提供配置上的彈性，記憶體陣列可以根據不同應用需求，設置為依不同方式來操作。
於前述的詳細說明中，本發明的多個實施例或應用例可以依照多種不同方式應用，包括程序、裝置、系統及組合物。本發明一或多個實施例已經輔以圖式說明如上，圖式係繪示本發明之技術原則。本發明已經依照前述實施例進行說明，但本發明並非限制在任何實施例所揭露之內容，具有通常知識之人可以在不脫離本發明的範圍內，做各種更動與潤飾。本發明之保護範圍當視申請專利範圍所界定，本發明實能涵蓋多種替換物、變化物及均等物。前述實施例的說明已經揭露多個特定的細節，以供具有通常知識之人得以理解本發明之內容。前述細節是出於示例性目的，本發明已可根據請求項所揭露之內容據以實施，不需要實施例中所揭露之部分或全部細節。另外出於清楚明確之目的，本技術領域中已知的相關技術內容，並未詳盡地揭露在實施例詳細說明中，避免讓本發明之技術 內容變得不必要的艱澀。本發明之保護範圍當視後附申請專利範圍所界定者為準。
500:晶圓級記憶體電路
501:半導體晶圓部分
502a:記憶體半導體晶粒
502b:記憶體半導體晶粒
502c:記憶體半導體晶粒
502d:記憶體半導體晶粒
504:劃片線

Claims (22)

  1. 一種記憶體裝置，包括：一第一半導體晶圓部分，包括複數個相鄰之準揮發(quasi-volatile)記憶體電路，形成於一共半導體基板上，各該準揮發記憶體電路藉由一劃片線(scribe line)與相鄰之一個該準揮發記憶體電路相隔離；以及一第二半導體晶圓部分，包括至少一記憶體控制電路，形成於一半導體基板上，該記憶體控制電路包括複數個邏輯電路及複數個介面電路，其中該記憶體控制電路經由一互連結構與該第一半導體晶圓部分之該些準揮發記憶體電路相互連接，其中該記憶體控制電路視該些準揮發記憶體電路為一或複數個準揮發記憶體來操作。
  2. 如請求項1之記憶體裝置，其中該第二半導體晶圓部分包括複數個相鄰之該記憶體控制電路，形成於該半導體基板上，各該記憶體控制電路藉由該劃片線與相鄰之一個該記憶體控制電路相隔離。
  3. 如請求項2之記憶體裝置，其中該第一半導體晶圓部分包括一第一數量之該些準揮發記憶體電路，並且依照一第一配置排列，該第二半導體晶圓部分包括該第一數量之該些記憶體控制電路，並且依照該第一配置排列，其中各該記憶體控制電路係設置來操作對應之一個該準揮發記憶體電路。
  4. 如請求項3之記憶體裝置，其中該第二半導體晶圓部分與該第一半導體晶圓部分具有相同之平面尺寸。
  5. 如請求項3之記憶體裝置，其中該第一半導體晶圓部分包括四個該準揮發記憶體電路，並且依照一2乘2陣列排列，該第二半導體晶圓部分包括四個該記憶體控制電路，並且依照該2乘2陣列排列。
  6. 如請求項1之記憶體裝置，其中該第二半導體晶圓部分包括一個該記憶體控制電路，形成於該半導體基板上，該第二半導體晶圓部分與該第一半導體晶圓部分具有相同之平面尺寸。
  7. 如請求項5之記憶體裝置，其中該第二半導體晶圓部分上之該記憶體控制電路包括複數個邏輯電路塊，各該邏輯電路塊與該第一半導體晶圓部分上之對應之一個該準揮發記憶體電路相互連接。
  8. 如請求項1之記憶體裝置，更包括：一第三半導體晶圓部分，包括複數個相鄰之準揮發記憶體電路，形成於一共半導體基板上，各該準揮發記憶體電路藉由一劃片線與相鄰之一個該準揮發記憶體電路相隔離；其中該第三半導體晶圓部分疊置於該第一半導體晶圓部分上，並且經由形成於該第一半導體晶圓部分之該互連結構與該記憶體控制電路相互連接。
  9. 如請求項8之記憶體裝置，其中該第三半導體晶圓部分經由形成在該第一半導體晶圓部分之複數個穿矽通孔(through silicon-vias)，與該記憶體控制電路相互連接。
  10. 如請求項1之記憶體裝置，更包括：一第四半導體晶圓部分，包括形成於一半導體基板之一專用邏輯電路(application-specific logic circuit)；其中該第四半導體晶圓部分疊置於該第一半導體晶圓部分上，並且經由形成在該第一半導體晶圓部分之該互連結構與該準揮發記憶體電路相互連接。
  11. 如請求項10之記憶體裝置，該第四半導體晶圓部分經由形成在該第一半導體晶圓部分之複數個穿矽通孔，與該記憶體控制電路相互連接。
  12. 如請求項11之記憶體裝置，其中該第四半導體晶圓部分之一輸出輸入信號經由一第一陣列之該些穿矽通孔，與該記憶體控制電路連接。
  13. 如請求項11之記憶體裝置，其中一第二陣列之該些穿矽通孔，係設置來從該記憶體控制電路分配電力至該第四半導體晶圓部分。
  14. 如請求項10之記憶體裝置，其中該記憶體控制電路更包括一靜態隨機存取記憶體(SRAM)電路，該第四半導體晶圓部分經由形成在該第二半導體晶圓部分之該 互連結構，與該SRAM電路相互連接。
  15. 如請求項14之記憶體裝置，其中該第四半導體晶圓部分經由形成在該第二半導體晶圓部分內之複數個穿矽通孔和形成在該第二半導體晶圓部分上之複數個銅柱(copper studs)，與該記憶體控制電路上之該SRAM電路相互連接。
  16. 如請求項1之記憶體裝置，更包括：一第五半導體晶圓部分，包括至少一邏輯橋接電路；其中該第五半導體晶圓部分疊置於該第一半導體晶圓部分上，該第一半導體晶圓部分之該些準揮發記憶體電路中之一第一準揮發記憶體電路，經由與該邏輯橋接電路連接之一資料匯流排，與該第一半導體晶圓部分之一第二準揮發記憶體電路相互連接。
  17. 如請求項16之記憶體裝置，其中該第五半導體晶圓部分包括複數個相鄰之準揮發記憶體電路，形成於一共半導體基板上或一專用邏輯電路上。
  18. 如請求項16之記憶體裝置，其中該第五半導體晶圓部分包括一FPGA，該FPGA包括一可程式化連線，用於作為該邏輯橋接電路。
  19. 如請求項16之記憶體裝置，其中該資料匯流排包括一互連結構，其係為複數個銅柱、複數個混合式接合元件(hybrid bonds)或複數個穿矽通孔。
  20. 如請求項1之記憶體裝置，各該準揮發記憶體電路包括複數個模組化記憶體電路，用於作為複數個磚(tiles)，依照一2維陣列排列於形成該準揮發記憶體電路之該半導體基板上。
  21. 如請求項20之記憶體裝置，其中該記憶體控制電路包括複數個模組化邏輯電路，其排列方式係使得各該模組化邏輯電路之位置對應於一個該磚，用以經由複數個混合式接合元件與對應之該磚相互連接。
  22. 如請求項20之記憶體裝置，其中各該準揮發記憶體電路之該些磚包括一多層陣列之複數個記憶胞。
TW110100034A 2020-02-24 2021-01-04 含晶圓級記憶體電路之高容量記憶體模組 TWI767489B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202062980592P 2020-02-24 2020-02-24
US62/980,592 2020-02-24

Publications (2)

Publication Number Publication Date
TW202147562A TW202147562A (zh) 2021-12-16
TWI767489B true TWI767489B (zh) 2022-06-11

Family

ID=77366462

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110100034A TWI767489B (zh) 2020-02-24 2021-01-04 含晶圓級記憶體電路之高容量記憶體模組

Country Status (3)

Country Link
US (1) US11508693B2 (zh)
TW (1) TWI767489B (zh)
WO (1) WO2021173209A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10608011B2 (en) * 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional NOR memory array architecture and methods for fabrication thereof
JP7425069B2 (ja) 2019-01-30 2024-01-30 サンライズ メモリー コーポレイション 基板接合を用いた高帯域幅・大容量メモリ組み込み型電子デバイス
CN113424319A (zh) 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
WO2021159028A1 (en) 2020-02-07 2021-08-12 Sunrise Memory Corporation High capacity memory circuit with low effective latency
US11580038B2 (en) 2020-02-07 2023-02-14 Sunrise Memory Corporation Quasi-volatile system-level memory
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11508693B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation High capacity memory module including wafer-section memory circuit
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
WO2022173700A1 (en) 2021-02-10 2022-08-18 Sunrise Memory Corporation Memory interface with configurable high-speed serial data lanes for high bandwidth memory
US11855057B2 (en) * 2021-07-08 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
US11721385B2 (en) * 2021-08-12 2023-08-08 Micron Technology, Inc. Dynamic power distribution for stacked memory
US11974422B2 (en) * 2021-11-04 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
TWI828052B (zh) * 2022-01-27 2024-01-01 鯨鏈科技股份有限公司 基於晶體堆疊架構的計算機系統和記憶體管理方法
US20240321827A1 (en) * 2023-03-21 2024-09-26 Advanced Micro Devices, Inc. Thermally aware stacking topology

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100121994A1 (en) * 2008-11-10 2010-05-13 International Business Machines Corporation Stacked memory array
US20110310683A1 (en) * 2001-09-28 2011-12-22 Micron Technology, Inc. Non-volatile memory control
US20150263005A1 (en) * 2013-07-10 2015-09-17 Galaxycore Shanghai Limited Corporation Dynamic Random Access Memory (DRAM) and Production Method, Semiconductor Packaging Component and Packaging Method
US20160035711A1 (en) * 2014-07-29 2016-02-04 Dyi-chung Hu Stacked package-on-package memory devices
US20170092371A1 (en) * 2015-09-30 2017-03-30 Eli Harari Capacitive-coupled non-volatile thin-film transistor strings in three dimensional arrays
US20170213821A1 (en) * 2014-08-26 2017-07-27 Monolithic 3D Inc. 3d semiconductor device and structure
US20190238134A1 (en) * 2017-09-12 2019-08-01 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity fpga ic chips using non-volatile memory cells
US20190325945A1 (en) * 2018-04-20 2019-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array and method of manufacturing same

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4213139A (en) 1978-05-18 1980-07-15 Texas Instruments Incorporated Double level polysilicon series transistor cell
US5583808A (en) 1994-09-16 1996-12-10 National Semiconductor Corporation EPROM array segmented for high performance and method for controlling same
US5646886A (en) 1995-05-24 1997-07-08 National Semiconductor Corporation Flash memory having segmented array for improved operation
US5789776A (en) 1995-09-22 1998-08-04 Nvx Corporation Single poly memory cell and array
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6551857B2 (en) * 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR100242723B1 (ko) 1997-08-12 2000-02-01 윤종용 불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법
US6040605A (en) 1998-01-28 2000-03-21 Hitachi, Ltd. Semiconductor memory device
JP2000200842A (ja) 1998-11-04 2000-07-18 Sony Corp 不揮発性半導体記憶装置、製造方法および書き込み方法
JP2000285016A (ja) 1999-03-30 2000-10-13 Sanyo Electric Co Ltd メモリ制御回路
JP4899241B2 (ja) 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2001357682A (ja) 2000-06-12 2001-12-26 Sony Corp メモリシステムおよびそのプログラム方法
US6580124B1 (en) 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
US6621725B2 (en) 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
US20020193484A1 (en) 2001-02-02 2002-12-19 The 54 Group, Ltd. Polymeric resins impregnated with insect repellants
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
US6873004B1 (en) 2002-02-04 2005-03-29 Nexflash Technologies, Inc. Virtual ground single transistor memory cell, memory array incorporating same, and method of operation thereof
US7064018B2 (en) 2002-07-08 2006-06-20 Viciciv Technology Methods for fabricating three dimensional integrated circuits
US6774458B2 (en) 2002-07-23 2004-08-10 Hewlett Packard Development Company, L.P. Vertical interconnection structure and methods
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
KR100881201B1 (ko) 2003-01-09 2009-02-05 삼성전자주식회사 사이드 게이트를 구비하는 소노스 메모리 소자 및 그제조방법
US7307308B2 (en) 2003-04-07 2007-12-11 Silicon Storage Technology, Inc. Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation
KR100546331B1 (ko) 2003-06-03 2006-01-26 삼성전자주식회사 스택 뱅크들 마다 독립적으로 동작하는 멀티 포트 메모리장치
US20040262772A1 (en) 2003-06-30 2004-12-30 Shriram Ramanathan Methods for bonding wafers using a metal interlayer
JP4545423B2 (ja) 2003-12-09 2010-09-15 ルネサスエレクトロニクス株式会社 半導体装置
US7284226B1 (en) * 2004-10-01 2007-10-16 Xilinx, Inc. Methods and structures of providing modular integrated circuits
US7412560B2 (en) 2004-12-16 2008-08-12 Sandisk Corporation Non-volatile memory and method with multi-stream updating
US7366826B2 (en) 2004-12-16 2008-04-29 Sandisk Corporation Non-volatile memory and method with multi-stream update tracking
US8314024B2 (en) 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US20070014168A1 (en) * 2005-06-24 2007-01-18 Rajan Suresh N Method and circuit for configuring memory core integrated circuit dies with memory interface integrated circuit dies
US7612411B2 (en) 2005-08-03 2009-11-03 Walker Andrew J Dual-gate device and method
KR101293365B1 (ko) * 2005-09-30 2013-08-05 모사이드 테크놀로지스 인코퍼레이티드 출력 제어 메모리
JP2008251138A (ja) 2007-03-30 2008-10-16 Toshiba Corp 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090157946A1 (en) 2007-12-12 2009-06-18 Siamak Arya Memory having improved read capability
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US8072811B2 (en) 2008-05-07 2011-12-06 Aplus Flash Technology, Inc, NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS NOR flash memory array
WO2009154799A1 (en) 2008-06-20 2009-12-23 Aplus Flash Technology, Inc. An apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array
JP2010118580A (ja) 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US8148763B2 (en) 2008-11-25 2012-04-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
JP2012511789A (ja) 2008-12-09 2012-05-24 ラムバス・インコーポレーテッド 並行且つパイプライン化されたメモリ動作用の不揮発性メモリデバイス
US8178396B2 (en) 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
JP2011028540A (ja) 2009-07-27 2011-02-10 Renesas Electronics Corp 情報処理システム、キャッシュメモリの制御方法、プログラム及びコンパイラ
KR20110018753A (ko) 2009-08-18 2011-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
EP2333830B1 (en) 2009-12-07 2014-09-03 STMicroelectronics (Research & Development) Limited a package comprising a first and a second die coupled by a multiplexed bus
US8247895B2 (en) * 2010-01-08 2012-08-21 International Business Machines Corporation 4D device process and structure
JP2010108522A (ja) 2010-02-02 2010-05-13 Toshiba Corp メモリシステムの制御方法
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
US8630114B2 (en) 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
KR20120085591A (ko) 2011-01-24 2012-08-01 김진선 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
JP2012204684A (ja) 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
US8527695B2 (en) 2011-07-29 2013-09-03 The Boeing Company System for updating an associative memory
US8878278B2 (en) 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
JP2013214552A (ja) 2012-03-30 2013-10-17 Toshiba Corp 半導体装置とその製造方法
US9645177B2 (en) 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
US8922243B2 (en) * 2012-12-23 2014-12-30 Advanced Micro Devices, Inc. Die-stacked memory device with reconfigurable logic
US9697147B2 (en) 2012-08-06 2017-07-04 Advanced Micro Devices, Inc. Stacked memory device with metadata management
KR101975534B1 (ko) 2012-09-11 2019-05-07 삼성전자주식회사 연산기능을 갖는 반도체 메모리 장치
JP2014093319A (ja) 2012-10-31 2014-05-19 Toshiba Corp 半導体装置およびその製造方法
US10403766B2 (en) 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9281044B2 (en) 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
US9368214B2 (en) 2013-10-03 2016-06-14 Apple Inc. Programmable peak-current control in non-volatile memory devices
KR102614631B1 (ko) 2013-10-21 2023-12-19 에프엘씨 글로벌 리미티드 최종 레벨 캐시 시스템 및 이에 대응하는 방법
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
KR102066743B1 (ko) 2014-01-09 2020-01-15 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성방법
US20160013156A1 (en) 2014-07-14 2016-01-14 Apple Inc. Package-on-package options with multiple layer 3-d stacking
KR102140788B1 (ko) 2014-07-18 2020-08-03 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US10014317B2 (en) 2014-09-23 2018-07-03 Haibing Peng Three-dimensional non-volatile NOR-type flash memory
US9595566B2 (en) 2015-02-25 2017-03-14 Sandisk Technologies Llc Floating staircase word lines and process in a 3D non-volatile memory having vertical bit lines
US10007573B2 (en) 2015-04-27 2018-06-26 Invensas Corporation Preferred state encoding in non-volatile memories
US10254968B1 (en) 2015-06-10 2019-04-09 Firquest Llc Hybrid memory device for lookup operations
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US9412752B1 (en) 2015-09-22 2016-08-09 Macronix International Co., Ltd. Reference line and bit line structure for 3D memory
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US10886228B2 (en) 2015-12-23 2021-01-05 Intel Corporation Improving size and efficiency of dies
US9985046B2 (en) 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US10417098B2 (en) 2016-06-28 2019-09-17 International Business Machines Corporation File level access to block level incremental backups of a virtual disk
US9995785B2 (en) 2016-09-30 2018-06-12 Intel Corporation Stacked semiconductor package and method for performing bare die testing on a functional die in a stacked semiconductor package
JP2018152419A (ja) 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10608011B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional NOR memory array architecture and methods for fabrication thereof
US10460817B2 (en) 2017-07-13 2019-10-29 Qualcomm Incorporated Multiple (multi-) level cell (MLC) non-volatile (NV) memory (NVM) matrix circuits for performing matrix computations with multi-bit input vectors
US10431596B2 (en) 2017-08-28 2019-10-01 Sunrise Memory Corporation Staggered word line architecture for reduced disturb in 3-dimensional NOR memory arrays
US10606513B2 (en) * 2017-12-06 2020-03-31 Western Digital Technologies, Inc. Volatility management for non-volatile memory device
KR102457732B1 (ko) 2017-12-28 2022-10-21 선라이즈 메모리 코포레이션 초미세 피치를 갖는 3차원 nor 메모리 어레이: 장치 및 방법
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US10381378B1 (en) 2018-02-02 2019-08-13 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
KR102512754B1 (ko) 2018-03-30 2023-03-23 삼성전자주식회사 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치
US10319696B1 (en) * 2018-05-10 2019-06-11 Micron Technology, Inc. Methods for fabricating 3D semiconductor device packages, resulting packages and systems incorporating such packages
US11069696B2 (en) 2018-07-12 2021-07-20 Sunrise Memory Corporation Device structure for a 3-dimensional NOR memory array and methods for improved erase operations applied thereto
US10692837B1 (en) * 2018-07-20 2020-06-23 Xilinx, Inc. Chip package assembly with modular core dice
TWI757635B (zh) 2018-09-20 2022-03-11 美商森恩萊斯記憶體公司 記憶體結構及其用於電性連接三維記憶裝置之多水平導電層之階梯結構的製作方法
CN113169170B (zh) 2018-12-04 2024-08-13 日升存储公司 用于形成多层水平nor型薄膜存储器串的方法
JP7425069B2 (ja) 2019-01-30 2024-01-30 サンライズ メモリー コーポレイション 基板接合を用いた高帯域幅・大容量メモリ組み込み型電子デバイス
WO2021159028A1 (en) 2020-02-07 2021-08-12 Sunrise Memory Corporation High capacity memory circuit with low effective latency
US11580038B2 (en) 2020-02-07 2023-02-14 Sunrise Memory Corporation Quasi-volatile system-level memory
US11508693B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation High capacity memory module including wafer-section memory circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110310683A1 (en) * 2001-09-28 2011-12-22 Micron Technology, Inc. Non-volatile memory control
US20100121994A1 (en) * 2008-11-10 2010-05-13 International Business Machines Corporation Stacked memory array
US20150263005A1 (en) * 2013-07-10 2015-09-17 Galaxycore Shanghai Limited Corporation Dynamic Random Access Memory (DRAM) and Production Method, Semiconductor Packaging Component and Packaging Method
US20160035711A1 (en) * 2014-07-29 2016-02-04 Dyi-chung Hu Stacked package-on-package memory devices
US20170213821A1 (en) * 2014-08-26 2017-07-27 Monolithic 3D Inc. 3d semiconductor device and structure
US20170092371A1 (en) * 2015-09-30 2017-03-30 Eli Harari Capacitive-coupled non-volatile thin-film transistor strings in three dimensional arrays
US20190238134A1 (en) * 2017-09-12 2019-08-01 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity fpga ic chips using non-volatile memory cells
US20190325945A1 (en) * 2018-04-20 2019-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array and method of manufacturing same

Also Published As

Publication number Publication date
US20210265308A1 (en) 2021-08-26
WO2021173209A1 (en) 2021-09-02
TW202147562A (zh) 2021-12-16
US11508693B2 (en) 2022-11-22

Similar Documents

Publication Publication Date Title
TWI767489B (zh) 含晶圓級記憶體電路之高容量記憶體模組
US11923341B2 (en) Memory device including modular memory units and modular circuit units for concurrent memory operations
US12073082B2 (en) High capacity memory circuit with low effective latency
US7830692B2 (en) Multi-chip memory device with stacked memory chips, method of stacking memory chips, and method of controlling operation of multi-chip package memory
CN110176259B (zh) 包括彼此间隔开的凸块阵列的存储器和包括其的电子装置
US8659136B2 (en) Semiconductor memory device, semiconductor package and system having stack-structured semiconductor chips
US11810640B2 (en) Memory interface with configurable high-speed serial data lanes for high bandwidth memory
US11789644B2 (en) Memory centric system incorporating computational memory
CN108962301B (zh) 一种存储装置
US12100442B2 (en) Flash memory device configured to be bonded to external semiconductor chip and computing device including flash memory device coupled to neural processor chip
WO2023030051A1 (zh) 一种堆叠芯片
CN113643739A (zh) 一种llc芯片及缓存系统
TW202145492A (zh) 包括堆疊在控制器晶粒上方的核心晶粒的堆疊封裝件
TW202018915A (zh) 堆疊記憶體佈線技術
US8305789B2 (en) Memory/logic conjugate system
CN216119560U (zh) 一种llc芯片及缓存系统
US11204718B2 (en) Apparatuses, systems, and methods to store pre-read data associated with a modify-write operation