KR101975534B1 - 연산기능을 갖는 반도체 메모리 장치 - Google Patents

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Abstract

모디파이 리드 동작이나 모디파이 라이트 동작을 수행할 수 있는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 메모리 셀 어레이, 및 리드회로와 라이트 회로를 구비한다. 또한, 반도체 메모리 장치는 메모리 억세스 타임이 줄어들도록 하기 위해 모디파이 리드 모드로의 진입 시, 어드레스 라인을 통해 인가되는 연산 지정정보에 따라 상기 리드 회로에서 얻어진 리드 데이터에 대하여 연산을 수행하는 연산부를 구비한다. 또한, 반도체 메모리 장치는, 노말 리드 모드와 상기 모디파이 리드 모드를 선택적으로 운영하며, 상기 모디파이 리드 모드에서 상기 연산부로부터 출력되는 연산 결과 데이터가 상기 라이트 회로에 의해 라이트되도록 하는 제어 회로를 포함한다.

Description

연산기능을 갖는 반도체 메모리 장치{Semiconductor memory device with operation functions}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 메모리 억세스 타임을 줄이기 위해 연산기능을 갖는 반도체 메모리 장치에 관한 것이다.
다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 반도체 메모리 장치는 데이터를 저장하거나 데이터를 출력하기 위해 프로세서나 메모리 콘트롤러와 연결될 수 있다.
읽기-연산-쓰기 동작 과정은 DRAM에 저장된 데이터를 리드 하는 과정과, 리드된 데이터를 프로세서에서 연산하는 과정과, 연산 결과를 DRAM에 라이트하는 과정을 포함할 수 있다. 읽기-연산-쓰기 동작 과정은 적어도 2회의 메모리 억세스를 필요로 한다.
공유 메모리 방식의 멀티 코어(또는 멀티 쓰레드)시스템에서 코어 간(또는 쓰레드 간)의 동기화 과정 중에는 읽기-연산-쓰기 동작이 수반될 수 있다. 상기 동기화 과정에서는 단일성(atomicity)이 충분히 보장되어야 한다.
본 발명이 해결하고자 하는 기술적 과제는, 메모리 억세스 타임을 줄이기 위해 연산기능을 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 복합 코멘드에 응답하는 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치는,
복수의 메모리 셀들을 행과 열의 매트릭스 형태로 구비하는 메모리 셀 어레이;
상기 메모리 셀 어레이 내의 선택된 메모리 셀들로부터 데이터를 리드하는 리드 회로;
상기 메모리 셀 어레이 내의 선택된 메모리 셀들에 데이터를 라이트하는 라이트 회로;
모디파이 리드 모드로의 진입 시, 어드레스 라인을 통해 인가되는 연산 지정정보에 따라 상기 리드 회로에서 얻어진 리드 데이터에 대하여 연산을 수행하는 연산부; 및
노말 리드 모드와 상기 모디파이 리드 모드를 선택적으로 운영하며, 상기 모디파이 리드 모드에서 상기 연산부로부터 출력되는 연산 결과 데이터가 상기 라이트 회로에 의해 라이트되도록 하는 제어 회로를 포함한다.
본 발명의 개념에 따른 실시 예에 따라, 상기 반도체 메모리 장치에서 수행되는 읽기-연산-쓰기 동작들은 1회의 메모리 억세스 동작에 의해 내부적으로 수행될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 모디파이 리드 모드로의 진입은 모드레지스터 셋 타이밍, 퓨즈 프로그래밍, NVM 프로그래밍, 및 본딩 옵션 중의 하나를 이용하여 구현될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 모디파이 리드 모드는,
상기 연산부에 인가될 제1 피연산자가 저장된 리드 어드레스를 가리키는 제1 입력 어드레스가 수신된 다음, 카스 레이턴시 타임의 경과 후에 상기 연산 지정정보의 연산자를 지정하는 제2 입력 어드레스가 수신되는 제1 모디파이 리드 모드를 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 연산 결과 데이터는 제1 입력 어드레스가 가리키는 메모리 셀들에 그대로 라이트되거나, 상기 제2 입력 어드레스의 일부 어드레스가 가리키는 메모리 셀들에 라이트되거나, 상기 반도체 메모리 장치의 내부 레지스터에 라이트될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 리드 회로를 통해 장치 외부로 출력되는 데이터는 상기 리드 데이터이거나 상기 연산 결과 데이터일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 모디파이 리드 모드는,
상기 연산부에 인가될 제1 피연산자가 저장된 어드레스를 가리키는 제1 입력 어드레스가 수신된 다음, 상기 연산 지정정보의 연산자를 지정하며 제2 피연산자가 저장된 어드레스를 가리키는 제2 입력 어드레스가 수신되는 제2 모디파이 리드 모드를 더 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제2 입력 어드레스에서 상기 연산자를 제외한 나머지는, 상기 제1 입력 어드레스에 대한 컬럼 오프셋을 가리키며, 이는 변경 가능한 설정 값 또는 미리 정의된 모드 레지스터 셋 값일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 연산 결과 데이터는 제1 입력 어드레스가 가리키는 메모리 셀들에 그대로 라이트되거나, 상기 제2 입력 어드레스로부터 상기 컬럼 오프셋 만큼 떨어진 곳에 위치된 메모리 셀들에 라이트될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 연산 지정정보는 복수의 산술 연산자와 복수의 논리 연산자를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상(another aspect)에 따라, 반도체 메모리 장치는,
복수의 메모리 셀들을 행과 열의 매트릭스 형태로 구비하는 메모리 셀 어레이;
상기 메모리 셀 어레이 내의 선택된 메모리 셀들로부터 데이터를 리드하는 리드 회로;
상기 메모리 셀 어레이 내의 선택된 메모리 셀들에 데이터를 라이트하는 라이트 회로;
모디파이 라이트 모드로의 진입 시, 어드레스 라인을 통해 인가되는 연산 지정정보에 따라 상기 리드 회로에서 얻어진 리드 데이터와 입력되는 라이트 데이터를 연산하는 연산부; 및
노말 라이트 모드와 상기 모디파이 라이트 모드를 선택적으로 운영하며, 상기 모디파이 라이트 모드에서 상기 연산부로부터 출력되는 연산 결과 데이터가 상기 라이트 회로에 의해 라이트되도록 하는 제어 회로를 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 모디파이 라이트 모드에서는,
상기 연산부에 인가될 제1 피연산자의 어드레스를 가리키며 상기 연산 지정정보의 연산자를 지정하는 컬럼 어드레스가 수신될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 컬럼 어드레스의 하위 3비트는 상기 연산자를 지정하며 나머지 비트는 상기 제1 피연산자가 저장된 어드레스를 지정할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 연산 결과 데이터는 상기 제1 피연산자의 어드레스가 가리키는 메모리 셀들에 그대로 라이트되거나, 상기 반도체 메모리 장치의 멀티 퍼포즈 레지스터에 라이트될 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 연산 지정정보는 복수의 산술 연산자와 복수의 논리 연산자 중에서 선택된 하나 이상을 포함할 수 있다.
본 발명의 실시 예적인 구성에 따르면, 메모리 장치 내에서 연산이 이루어지므로 메모리 억세스 타임이 줄어든다. 또한, 어드레스 라인을 이용하여 연산자를 지정할 수 있으므로 연산자 전달을 위한 패킷을 정의할 필요가 없다.
도 1은 본 발명의 개념에 따른 메모리 시스템의 개략적 블록도,
도 2는 도 1중 메모리 장치의 예시적 상세 회로 블록도,
도 3은 도 2중 읽기 및 쓰기 회로의 구성 블록도,
도 4는 일반적인 읽기-연산-쓰기 동작의 타이밍도,
도 5는 도 1에 따른 제1 모디파이 리드 동작의 타이밍도,
도 6은 도 1에 따른 모디파이 라이트 동작의 타이밍도,
도 7은 도 1에 따른 제2 모디파이 리드 동작의 타이밍도,
도 8은 도 1에 따른 연산 지정 정보를 지정하는 연산자 테이블의 예시도,
도 9는 도 1에 따른 메모리 동작 모드들을 지정하는 동작 모드 테이블의 예시도,
도 10은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도,
도 11은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도,
도 12는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도, 및
도 13은 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM에 대한 기본적 데이터 억세스 동작과 리드 및 라이트 동작과, 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 개념에 따른 메모리 시스템의 개략적 블록도이다.
도 1을 참조하면, 메모리 시스템은 콘트롤러(100)와, 연산부(250)를 갖는 메모리 장치(200)를 포함한다. 상기 콘트롤러(100)와 상기 메모리 장치(200)간에는 코멘드를 전송하는 코멘드 라인(L10), 데이터가 교환되는 데이터 라인(L20), 어드레스를 전송하는 어드레스 라인(L30)이 연결된다.
상기 메모리 장치(200)는 노말 리드 모드와 상기 모디파이 리드 모드, 노말 라이트 모드와 상기 모디파이 라이트 모드를 수행하기 위해 도 2와 같이 구성될 수 있다.
도 2는 도 1중 메모리 장치의 예시적 상세 회로 블록도이다.
도 2를 참조하면, 메모리 장치(200)는 제어 회로(210), I/O회로(220), 디코딩 회로(230), 데이터 래치(240), 연산부(250), 라이트 회로(260), 리드 회로(270), 및 메모리 셀 어레이(280)를 포함할 수 있다.
상기 메모리 셀 어레이(280)는 복수의 메모리 셀(MC)들을 행과 열의 매트릭스 형태로 구비할 수 있다. 여기서 상기 메모리 셀(MC)은 하나의 억세스 트랜지스터(1)와 하나의 스토리지 커패시터(2)로 이루어진 DRAM 메모리 셀일 수 있다. 상기 억세스 트랜지스터(1)의 게이트는 워드라인(WLi)에 연결되고, 상기 억세스 트랜지스터(1)의 드레인/소오스는 비트라인(BLi)에 연결될 수 있다.
상기 리드 회로(270)는 상기 메모리 셀 어레이(280) 내의 선택된 메모리 셀들로부터 데이터를 리드한다.
상기 라이트 회로(260)는 라이트 데이터를 수신하여 상기 메모리 셀 어레이(280) 내의 선택된 메모리 셀들에 수신된 라이트 데이터를 라이트한다.
상기 연산부(250)는 모디파이 리드 모드로의 진입 시, 어드레스 라인을 통해 인가되는 연산 지정정보에 따라 상기 리드 회로(270)에서 얻어진 리드 데이터에 대하여 연산을 수행한다. 또한, 상기 연산부(250)는 모디파이 라이트 모드로의 진입 시, 어드레스 라인을 통해 인가되는 연산 지정정보에 따라 상기 리드 회로(270)에서 얻어진 리드 데이터와 입력되는 라이트 데이터를 연산한다. 상기 연산부(250)는 ALU 회로 모듈을 포함하며, 복수의 산술 연산자와 복수의 논리 연산자의 지정에 응답하여 대응되는 연산들을 수행할 수 있다.
상기 제어 회로(210)는 노말 리드 모드와 상기 모디파이 리드 모드를 선택적으로 운영하며, 상기 모디파이 리드 모드에서 상기 연산부로부터 출력되는 연산 결과 데이터가 상기 라이트 회로(260)에 의해 라이트되도록 한다. 또한, 상기 제어 회로(210)는 노말 라이트 모드와 상기 모디파이 라이트 모드를 선택적으로 운영하며, 상기 모디파이 라이트 모드에서 상기 연산부로부터 출력되는 연산 결과 데이터가 상기 라이트 회로(260)에 의해 라이트되도록 한다.
상기 제어 회로(210)는 코멘드와 모드 레지스터 셋(MRS)신호를 수신하며, 제어라인(C10)을 통해 상기 라이트 회로(260), 상기 리드 회로(270), 및 상기 연산부(250)를 제어한다.
상기 데이터 래치(240)는 데이터 버스(D50)를 통해 라이트 데이터를 수신하거나 내부에 래치된 데이터를 상기 라이트 회로(260)로 인가한다. 또한, 상기 데이터 래치(240)는 데이터 버스(D40)를 통해 연산 결과 데이터를 래치한다.
상기 I/O 회로(220)는 라이트 데이터를 수신하여 데이터 버스(D10)로 전달하거나, 데이터 버스(D20)를 통해 인가되는 리드 데이터를 데이터 라인(L20)으로 출력한다.
상기 디코딩 회로(230)는 도 1의 어드레스 라인(L30)을 통해 콘트롤러(100)와 연결되며, 어드레스 버스(B10)를 통해 상기 라이트 회로(260) 및 리드 회로(270)와 연결된다. 또한, 디코딩 회로(230)는 어드레스 버스(B20)를 통해 상기 연산부(250)와 연결된다. 상기 디코딩 회로(230)는 MRS 부를 구비하며, 디코딩된 MRS 신호를 상기 제어 회로(210)로 인가한다. 상기 디코딩 회로(230)는 로우 어드레스 프리 디코딩 동작과, 컬럼 어드레스 프리 디코딩 동작을 수행할 수 있다.
도 3은 도 2중 읽기 및 쓰기 회로의 구성 블록도이다.
도 3을 참조하면, 리드 회로(270) 및 라이트 회로(260)는 어드레스 버퍼(231), 로우 디코더(232), 컬럼 디코더(234), 및 센스 앰프부(265)를 포함한다.
리드 동작 모드에서 어드레스 버퍼(231)에 리드 어드레스가 인가된다. 로우 디코더(232)는 로우 어드레스 인가 타임 구간에 인가되는 리드 어드레스를 디코딩하여 메모리 셀 어레이(280)의 워드라인을 선택한다. 컬럼 디코더(234)는 컬럼 어드레스 인가 타임 구간에 인가되는 리드 어드레스를 디코딩하여 메모리 셀 어레이(280)의 비트라인을 선택한다. 따라서, 선택된 워드라인과 선택된 비트라인에 연결된 메모리 셀로부터 데이터가 리드된다. 센스 앰프부(265)는 데이터를 감지 및 증폭한다. 상기 센스 앰프부(265)를 통해 출력된 리드 데이터는 I/O 회로(220)로 인가된다. 또한, 연산을 위해 상기 리드 데이터는 도 2의 연산부(250)로 인가될 수 있다.
한편, 라이트 동작 모드에서 어드레스 버퍼(231)에 라이트 어드레스가 인가되고, 라이트 데이터는 상기 I/O 회로(220)에 제공된다. 로우 디코더(232)는 로우 어드레스 인가 타임 구간에 인가되는 라이트 어드레스를 디코딩하여 메모리 셀 어레이(280)의 워드라인을 선택한다. 컬럼 디코더(234)는 컬럼 어드레스 인가 타임 구간에 인가되는 라이트 어드레스를 디코딩하여 메모리 셀 어레이(280)의 비트라인을 선택한다. 따라서, 선택된 워드라인과 선택된 비트라인에 연결된 메모리 셀에 라이트 데이터가 라이트된다. 또한, 연산을 위해 상기 라이트 데이터는 도 2의 데이터 래치(240)를 통해 상기 연산부(250)로 인가될 수 있다. 또한, 연산 결과 데이터는 데이터 래치(240)에 저장된 후 상기 라이트 회로(260)를 통해 선택된 메모리 셀들에 라이트될 수 있다.
도 4는 일반적인 읽기-연산-쓰기 동작의 타이밍도이다.
도 4를 참조하면, 메모리 장치에 리드 코멘드와 리드 어드레스가 인가되면 동작 구간 A1에서 리드 동작이 수행된다. 이 경우의 리드 동작은 노말 리드 동작이며, 데이터가 파형 DQ에서 보여지는 바와 같이 선택된 메모리 셀들로부터 출력된다. 리드된 데이터는 콘트롤러로 인가되고, 콘트롤러는 동작 구간 A2에서 리드 데이터를 피연산자로 하여 연산을 수행한다. 이러한 연산 동작은 모디파이 동작에 대응된다. 연산 결과 데이터는 동작 구간 A3에서 메모리 장치로 인가되어 선택된 메모리 셀들에 라이트된다. 결국, 도 4의 읽기-연산-쓰기 동작 타이밍에서는 콘트롤러 또는 프로세서는 메모리 장치를 2회 억세스함을 알 수 있다.
공유 메모리 방식의 멀티 코어(또는 멀티 쓰레드)시스템에서 코어 간(또는 쓰레드 간)의 동기화 과정 중에는 위와 같은 읽기-연산-쓰기 동작이 수반될 수 있다. 상기 동기화 과정에서 메모리 장치를 2회 이상 억세스하는 것은 단일성(atomicity)을 보장하기 어렵게 한다.
따라서, 본 발명의 개념에 따른 실시 예들에서는 도 5 내지 도 7과 같은 동작을 수행함에 의해 메모리 장치를 1회 억세스한다.
제1 실시 예
도 5는 도 1에 따른 제1 모디파이 리드 동작의 타이밍도이다.
도 5를 참조하면, 클럭(CK)T0에서 코멘드 C와 어드레스 a1이 인가된다. 그리고, CAS 레이턴스(CL) 구간이 지나서 생성되는 클럭 Tn에서 어드레스 a2가 인가된다.
상기 코멘드 C는 본 발명에서의 제1 모디파이 리드 동작을 가리키는 코멘드이다. 상기 코멘드 C는 노말 리드 동작과는 구별된다. 또한, 설명의 편의상 상기 어드레스 a1은 제1 입력 어드레스로, 상기 어드레스 a2는 제2 입력 어드레스로 칭해질 것이다. 상기 제1 입력 어드레스는 상기 연산부에 인가될 제1 피연산자가 저장된 리드 어드레스를 가리킨다. 카스 레이턴시(CL) 타임의 경과 후에 인가되는 상기 제2 입력 어드레스는 연산 지정정보의 연산자를 지정한다.
상기 연산 지정정보는 도 8에서 정의된 바와 같이 복수의 산술 연산자와 복수의 논리 연산자를 포함할 수 있다.
상기 클럭(CK) Tn과 클럭 T(n+4)사이의 구간에서 도 2의 리드 회로(270)는 상기 제1 입력 어드레스에 의해 선택된 메모리 셀들에 저장된 데이터를 리드한다. 리드 데이터(operand 1)는 데이터 버스(D20)를 통해 도 2의 연산부(250)로 인가된다. 즉, 상기 리드 데이터는 제1 피연산자가 된다. 도 5에서 상기 리드 데이터(operand 1)는 아직 메모리 외부로 출력되는 것이 아니라 내부 데이터 패쓰 상에서 존재한다.
상기 연산부(250)는 제1 모디파이 리드 모드로의 진입 시, 클럭(CK) T(n+1)에서 상기 제1 피연산자에 대하여 연산을 수행한다. 이 경우에 연산은 상기 제2 입력 어드레스를 통해 지정되는 연산 지정정보에 따라 수행된다. 상기 어드레스 a2가 증가 연산, 감소 연산, 인버팅 연산, 또는 시프트 연산을 지정하는 경우에 상기 제1 피연산자의 데이터는 증가, 감소, 인버팅, 또는 시프팅된다. 상기 연산된 결과 데이터(result)는 상기 클럭(CK) T(n+1)의 생성 시점 후부터 상기 데이터 래치(240)에 저장되기 시작한다.
한편, 상기 어드레스 a2가 가산, 감산, 승산, 제산, 앤드, 오아, 노아, 낸드, 또는 익스크루시브 오아 연산을 지정하는 경우에, 도 2의 I/O 회로(220)에는 상기 클럭(CK) Tn에 맞추어 제2 피연산자가 인가될 수 있다. 상기 제2 피연산자는 라이트 회로(260) 및 데이터 버스(D50), 및 데이터 래치(240)를 차례로 경유하여 상기 연산부(250)에 인가된다. 따라서, 상기 연산부(250)는 가산 연산인 경우에 상기 제1 피연산자에 상기 제2 피연산자를 더한다. 상기 가산된 결과 데이터는 상기 클럭(CK) T(n+1)의 생성 시점 후부터 상기 데이터 래치(240)에 저장되기 시작한다. 한편, 상기 연산부(250)는 앤드 연산인 경우에 상기 제1 피연산자와 상기 제2 피연산자를 앤드 게이팅한다. 상기 앤드 연산된 결과 데이터는 상기 클럭(CK) T(n+1)의 생성 시점 후부터 상기 데이터 래치(240)에 저장되기 시작한다.
상기 데이터 래치(240)에 저장되는 연산 결과 데이터(result)는 상기 클럭(CK) T(n+4)의 생성 시점 후부터 상기 라이트 회로(260)로 출력된다. 상기 라이트 회로(260)는 상기 제1 입력 어드레스가 지정하는 메모리 셀들에 상기 연산 결과 데이터(result)를 상기 클럭(CK) T(n+4)의 생성 시점 후부터 라이트하기 시작한다. 라이트 동작은 예를 들어 8비트 데이터인 경우에 상기 클럭(CK) T(n+8)의 생성 시점까지 수행될 수 있다.
한편, 상기 연산 결과 데이터는 상기 클럭(CK) T(n+4)에서 상기 클럭(CK) T(n+8)의 구간 동안에 상기 I/O 회로(220)를 통해 외부로 출력될 수도 있다.
상기 모디파이 리드 모드로의 진입은 모드레지스터 셋 타이밍, 퓨즈 프로그래밍, NVM 프로그래밍, 및 본딩 옵션 중의 하나를 이용하여 구현될 수 있다.
상기 제어 회로(210)는 노말 리드 모드와 상기 제1 모디파이 리드 모드를 선택적으로 운영하며, 상기 제1 모디파이 리드 모드에서 상기 연산부(250)로부터 출력되는 연산 결과 데이터가 상기 라이트 회로(260)에 의해 라이트되도록 할 수 있다.
상술한 바와 같이, 제1 모디파이 리드 모드에서 수행되는 읽기-연산-쓰기 동작들은 1회의 메모리 억세스 동작에 의해 내부적으로 수행됨을 알 수 있다.
상기한 실시 예에서는 상기 연산 결과 데이터(result)가 제1 입력 어드레스가 가리키는 메모리 셀들에 그대로 라이트되는 것으로 설명되었지만, 상기 제2 입력 어드레스의 일부 어드레스가 가리키는 메모리 셀들에 라이트되거나, 상기 반도체 메모리 장치의 내부 레지스터에 별도로 라이트될 수 있음은 물론이다.
제2 실시 예
도 6은 도 1에 따른 모디파이 라이트 동작의 타이밍도이다.
도 6을 참조하면, 클럭(CK)T0에서 라이트 코멘드 WR와 어드레스 a가 인가된다. 상기 라이트 코멘드 WR는 본 발명에서의 모디파이 라이트 동작을 가리키는 코멘드이다. 상기 모디파이 라이트 동작은 노말 라이트 동작과 구별된다.
상기 어드레스 a는 제1 피연산자의 어드레스를 가리키며 연산 지정정보의 연산자를 지정하는 컬럼 어드레스일 수 있다. 즉, 상기 컬럼 어드레스의 하위 3비트는 상기 연산자를 지정하며 나머지 비트는 상기 제1 피연산자가 저장된 메모리 셀들의 어드레스를 지정할 수 있다.
카스 라이트 레이턴시(CWL) 타임의 경과 후에 리드 동작이 시작된다. 즉, 상기 클럭(CK)Tn과 클럭 T(n+4)사이의 구간에서 도 2의 리드 회로(270)는 상기 어드레스 a에 의해 선택된 메모리 셀들에 저장된 데이터를 리드한다. 리드 데이터(operand 1)는 데이터 버스(D20)를 통해 도 2의 연산부(250)로 인가된다. 즉, 상기 모디파이 라이트 동작에서 리드된 상기 리드 데이터는 제1 피연산자가 된다.
한편, 도 2의 I/O 회로(220)에는 상기 클럭(CK)Tn에 맞추어 제2 피연산자(operand 2)가 라이트 데이터로서 인가된다. 상기 제2 피연산자는 라이트 회로(260) 및 데이터 버스(D50), 및 데이터 래치(240)를 차례로 경유하여 상기 연산부(250)에 인가된다.
상기 연산부(250)는 모디파이 라이트 모드로의 진입 시, 클럭(CK) T(n+1)에서 상기 제1 피연산자와 상기 제2 피연산자를 대상으로 지정된 연산을 수행한다. 이 경우에 연산은 상기 컬럼 어드레스의 하위 3비트를 통해 지정되는 연산 지정정보에 따라 수행된다.
상기 연산된 결과 데이터는 상기 클럭(CK)(Tn+1)의 생성 시점 후부터 상기 데이터 래치(240)에 저장되기 시작한다.
예를 들어, 상기 어드레스 a의 하위 3비트가 가산, 감산, 승산, 제산, 앤드, 오아, 노아, 낸드, 또는 익스크루시브 오아 연산을 지정하는 경우에, 그에 따라 대응되는 연산이 수행된다. 상기 연산부(250)는 가산 연산인 경우에 상기 제1 피연산자에 상기 제2 피연산자를 더한다. 상기 가산된 결과 데이터는 상기 클럭(CK) T(n+1)의 생성 시점 후부터 상기 데이터 래치(240)에 저장되기 시작한다. 한편, 상기 연산부(250)는 낸드 연산인 경우에 상기 제1 피연산자와 상기 제2 피연산자를 낸드 게이팅한다. 상기 낸드 연산된 결과 데이터는 상기 클럭(CK) T(n+1)의 생성 시점 후부터 상기 데이터 래치(240)에 저장되기 시작한다.
상기 데이터 래치(240)에 저장되는 연산 결과 데이터(result)는 상기 클럭(CK) T(n+4)의 생성 시점 후부터 상기 라이트 회로(260)로 출력된다. 상기 라이트 회로(260)는 상기 어드레스 a가 지정하는 메모리 셀들에 상기 연산 결과 데이터를 상기 클럭(CK) T(n+4)의 생성 시점 후부터 라이트하기 시작한다. 라이트 동작은 예를 들어 8비트 데이터인 경우에 상기 클럭(CK) T(n+8)의 생성 시점까지 수행될 수 있다.
한편, 상기 연산 결과 데이터(result)는 상기 클럭(CK) T(n+4)에서 상기 클럭(CK) T(n+8)의 구간 동안에 상기 I/O 회로(220)를 통해 외부로 출력될 수도 있다.
상기 모디파이 라이트 모드로의 진입은 모드레지스터 셋 타이밍, 퓨즈 프로그래밍, NVM 프로그래밍, 및 본딩 옵션 중의 하나를 이용하여 구현될 수 있다.
상기 제어 회로(210)는 노말 라이트 모드와 상기 모디파이 라이트 모드를 선택적으로 운영하며, 상기 모디파이 라이트 모드에서 상기 연산부(250)로부터 출력되는 연산 결과 데이터가 상기 라이트 회로에 의해 라이트되도록 할 수 있다.
상술한 바와 같이, 모디파이 라이트 모드에서 수행되는 일기-연산-쓰기 동작들은 1회의 메모리 억세스 동작에 의해 내부적으로 수행됨을 알 수 있다.
상기한 실시 예에서는 상기 연산 결과 데이터가 어드레스 a가 가리키는 메모리 셀들에 그대로 라이트되는 것으로 설명되었지만, 또 다른 어드레스 인가에 의해 대응되는 메모리 셀들에 라이트되거나, 상기 반도체 메모리 장치의 내부 레지스터나 구비된 멀티 퍼포즈 레지스터(MPR)에 별도로 라이트될 수 있음은 물론이다.
제3 실시 예
도 7은 도 1에 따른 제2 모디파이 리드 동작의 타이밍도이다.
도 7을 참조하면, 클럭(CK) T0에서 코멘드 C와 어드레스 a1이 인가된다. 그리고, CAS 레이턴스(CL) 구간 중에 어드레스 a2가 인가된다. 즉, 어드레스 a1과 a2는 1 클럭 사이클 간격으로 연달아 인가될 수 있다.
상기 코멘드 C는 본 발명에서의 제2 모디파이 리드 동작을 가리키는 코멘드이다. 또한, 설명의 편의상 상기 어드레스 a1은 제1 입력 어드레스로, 상기 어드레스 a2는 제2 입력 어드레스로 칭해질 것이다. 상기 제1 입력 어드레스는 제1 피연산자가 저장된 리드 어드레스를 가리킨다. 상기 제2 입력 어드레스는 상기 연산 지정정보의 연산자를 지정하며 제2 피연산자가 저장된 어드레스를 가리킨다. 결국, 상기 제2 입력 어드레스에서 상기 연산자를 제외한 나머지는, 상기 제1 입력 어드레스에 대한 컬럼 오프셋을 가리키며, 이는 변경 가능한 설정 값 또는 미리 정의된 모드 레지스터 셋 값일 수 있다. 예를 들어 12비트의 어드레스가 인가되는 경우에 3비트는 연산자를 지정하고, 나머지 9비트는 제2 피연산자가 저장된 어드레스를 지정할 수 있다.
따라서, 연산 결과 데이터(result)는 제1 입력 어드레스가 가리키는 메모리 셀들에 그대로 라이트되거나, 상기 제2 입력 어드레스로부터 상기 컬럼 오프셋 만큼 떨어진 곳에 위치된 메모리 셀들에 라이트될 수 있다.
유사하게, 상기 연산 지정정보는 도 8에서 정의된 바와 같이 복수의 산술 연산자와 복수의 논리 연산자를 포함할 수 있다.
상기 클럭(CK)Tn과 클럭 T(n+4)사이의 구간에서 도 2의 리드 회로(270)는 상기 제1 입력 어드레스에 의해 선택된 메모리 셀들에 저장된 데이터를 리드한다. 리드 데이터(operand 1)는 데이터 버스(D20)를 통해 도 2의 연산부(250)로 인가된다. 즉, 상기 리드 데이터는 제1 피연산자가 된다.
상기 클럭 T(n+4)와 상기 클럭 T(n+8)사이의 구간에서 도 2의 리드 회로(270)는 상기 제2 입력 어드레스에 의해 선택된 메모리 셀들에 저장된 데이터를 리드한다. 리드 데이터(operand 2)는 데이터 버스(D20)를 통해 도 2의 연산부(250)로 인가된다. 즉, 상기 리드 데이터는 제2 피연산자가 된다.
상기 연산부(250)는 제2 모디파이 리드 모드로의 진입 시, 클럭(CK) T(n+5)에서 상기 제1 피연산자와 상기 제2 피연산자를 수신하여 연산을 수행한다. 이 경우에 연산은 상기 제2 입력 어드레스의 일부를 통해 지정되는 연산 지정정보에 따라 수행된다. 상기 연산된 결과 데이터는 상기 클럭(CK) T(n+5)의 생성 시점 후부터 상기 데이터 래치(240)에 저장되기 시작한다.
한편, 상기 어드레스 a2가 가산, 감산, 승산, 제산, 앤드, 오아, 노아, 낸드, 또는 익스크루시브 오아 연산을 지정하는 경우에, 상기 연산부(250)는 상기 제1,2 연산자들을 대상으로 지정된 연산을 수행한다. 예를 들어, 상기 연산부(250)는 가산 연산인 경우에 상기 제1 피연산자에 상기 제2 피연산자를 더한다. 상기 가산된 결과 데이터는 상기 클럭(CK) T(n+5)의 생성 시점 후부터 상기 데이터 래치(240)에 저장되기 시작한다. 한편, 상기 연산부(250)는 앤드 연산인 경우에 상기 제1 피연산자와 상기 제2 피연산자를 앤드 게이팅한다. 상기 앤드 연산된 결과 데이터는 상기 클럭(CK) T(n+5)의 생성 시점 후부터 상기 데이터 래치(240)에 저장되기 시작한다.
상기 데이터 래치(240)에 저장되는 연산 결과 데이터(result)는 상기 클럭(CK) T(n+8)의 생성 시점 후부터 상기 라이트 회로(260)로 출력된다. 상기 라이트 회로(260)는 상기 제1 입력 어드레스가 지정하는 메모리 셀들에 상기 연산 결과 데이터를 상기 클럭(CK) T(n+8)의 생성 시점 후부터 라이트하기 시작한다. 라이트 동작은 예를 들어 8비트 데이터인 경우에 상기 클럭(CK) T(n+12)의 생성 시점까지 수행될 수 있다.
한편, 상기 연산 결과 데이터(result)는 상기 클럭(CK) T(n+8)에서 상기 클럭(CK) T(n+12)의 구간 동안에 상기 I/O 회로(220)를 통해 외부로 출력될 수도 있다.
상기 제2 모디파이 리드 모드로의 진입은 모드레지스터 셋 타이밍, 퓨즈 프로그래밍, NVM 프로그래밍, 및 본딩 옵션 중의 하나를 이용하여 구현될 수 있다.
상기 제어 회로(210)는 노말 리드 모드와 상기 제2 모디파이 리드 모드를 선택적으로 운영하며, 상기 제2 모디파이 리드 모드에서 상기 연산부(250)로부터 출력되는 연산 결과 데이터가 상기 라이트 회로(260)에 의해 라이트되도록 할 수 있다.
상술한 바와 같이, 제2 모디파이 리드 모드에서 수행되는 읽기-연산-쓰기 동작들도 1회의 메모리 억세스 동작에 의해 내부적으로 수행됨을 알 수 있다.
상기한 실시 예에서는 상기 연산 결과 데이터가 제1 입력 어드레스가 가리키는 메모리 셀들에 그대로 라이트되는 것으로 설명되었지만, 상기 제2 입력 어드레스의 일부 어드레스나 상기 제1 입력 어드레스에 대한 컬럼 오프셋이 가리키는 메모리 셀들에 라이트되거나, 상기 반도체 메모리 장치의 내부 레지스터에 별도로 라이트될 수 있음은 물론이다.
도 8은 도 1에 따른 연산 지정 정보를 지정하는 연산자 테이블의 예시도이다.
도 8을 참조하면, 어드레스 라인을 통해 인가되는 어드레스 중 하위 3비트의 논리 상태에 따라 다양한 연산자들이 지정되어 있다. 예를 들어, 상기 어드레스의 하위 3비트가 001로서 인가되는 경우에 설정된 제1 연산자를 정의한다. 또한, 상기 어드레스의 하위 3비트가 010으로서 인가되는 경우에 설정된 제2 연산자를 정의한다. 또한, 상기 어드레스의 하위 3비트가 111로서 인가되는 경우에 설정된 제7 연산자를 정의한다. 상기 연산자들은 다양한 산술 연산자들과 다양한 논리 연산자들이 될 수 있다. 예를 들어, 산술 연산자들은 증가(INC), 감소(DEC), 가산(ADD), 감산(SUBTRACT), 승산(x), 제산(÷)을 포함할 수 있다. 또한, 논리 연산자들은 앤드(AND), 오아(OR), 노어(NOR), 낸드(NAND), 익스크루시브 오어(EXOR), 반전(INVERT), 시프트(SHIFT)를 포함할 수 있다.
한편, 상기 어드레스의 하위 3비트가 000으로서 인가되는 경우에 노말 코멘드가 정의되어, 연산동작은 수행되지 않을 수 있다.
도 9는 도 1에 따른 메모리 동작 모드들을 지정하는 동작 모드 테이블의 예시도이다.
도 9를 참조하면, 모드 레지스터 셋 신호들의 비트 논리 상태에 따라 다양한 동작 모드들이 예시적으로 지정되어 있다.
예를 들어, MRS가 3비트로서 주어질 경우에, 본 발명의 실시 예들을 위해 5가지의 모드들(M1-M5)이 예시적으로 설정될 수 있다.
MRS가 000으로서 주어지는 모드 M1은 노말 리드를 정의할 수 있다. 이에 따라, 도 2의 제어 회로(210)는 센스 앰프 회로를 통해 리드된 데이터를 외부로 출력하는 노말 리드 동작을 제어한다.
MRS가 001로서 주어지는 모드 M2는 제1 모디파이 리드를 정의할 수 있다. 이에 따라, 도 2의 제어 회로(210)는 제1 실시예를 통해 설명된 바와 같은 읽기-연산-쓰기를 제어한다. 이 경우에 콘트롤러는 1회의 메모리 억세스를 수행한다.
MRS가 010로서 주어지는 모드 M3는 제2 모디파이 리드를 정의할 수 있다. 이에 따라, 도 2의 제어 회로(210)는 제3 실시예를 통해 설명된 바와 같은 읽기-연산-쓰기를 제어한다. 이 경우에도 콘트롤러는 1회의 메모리 억세스를 수행한다.
MRS가 011로서 주어지는 모드 M4은 노말 라이트를 정의할 수 있다. 이에 따라, 도 2의 제어 회로(210)는 라이트 데이터를 선택된 메모리 셀들에 저장하는 노말 라이트 동작을 제어한다.
MRS가 111로서 주어지는 모드 M5는 모디파이 라이트를 정의할 수 있다. 이에 따라, 도 2의 제어 회로(210)는 제2 실시예를 통해 설명된 바와 같은 읽기-연산-쓰기를 제어한다. 이 경우에도 콘트롤러는 어드레스를 1회 인가하며, 1회의 메모리 억세스를 수행한다.
상기 도 9의 정의 예는 실시 예에 불과하며, 다양한 모드들이 다양한 논리 상태들로 정의될 수 있다.
도 10은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 10을 참조하면, 메모리 시스템은 콘트롤러(1000)와 다이나믹 랜덤 억세스 메모리(2000:DRAM)를 포함할 수 있다.
상기 콘트롤러(1000)는 정해진 인터페이스를 통해 미도시된 호스트와 연결될 수 있다.
상기 DRAM(2000)은 도 2와 같은 회로 구성을 가질 수 있다.
따라서, 상기 메모리 시스템은 DRAM(2000)을 1회 억세스 하여, 읽기-연산-쓰기 동작을 수행할 수 있다. 결국, DRAM(2000)내에서 지정된 연산이 이루어지므로 메모리 억세스 타임이 줄어든다. 또한, 어드레스 라인을 이용하여 연산자를 지정할 수 있으므로 연산자 전달을 위한 패킷을 별도로 정의할 필요가 없다.
도 11은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 11을 참조하면, 모바일 기기 예컨대 노트북이나 휴대용 전자기기는 마이크로 프로세싱 유닛(1100,MPU), 디스플레이(1400), 인터페이스 유닛(1300), DRAM(2000), 및 솔리드 스테이트 드라이브(3000)를 포함할 수 있다.
상기 MPU(1100), DRAM(2000), 및 SSD(3000)는 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 DRAM(2000) 및 플래시 메모리(3000)는 상기 모바일 기기에 임베디드될 수도 있다.
상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 인터페이스 유닛(1300)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀 및 트랜시버가 연결될 수 있다.
상기 MPU(1100)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다.
상기 DRAM(2000)은 시스템 버스를 통해 상기 MPU(1100)와 연결되며, 상기 MPU(1100)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다.
여기서, 상기 MPU(1100)는 상기 DRAM(2000)을 1회 억세스 하더라도, 읽기-연산-쓰기 동작을 수행할 수 있다. 결국, DRAM(2000)내에서 지정된 연산이 이루어지므로 메모리 억세스 타임이 줄어든다. 또한, 어드레스 라인을 이용하여 연산자를 지정할 수 있으므로 연산자 전달을 위한 패킷을 별도로 정의할 필요가 없다. 따라서, 모바일 기기의 신뢰성이 개선되고 동작 퍼포먼스가 향상된다.
상기 플래시 메모리(3000)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.
상기 디스플레이(1400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이(1400)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
상기 DRAM(2000)칩이나 상기 플래시 메모리(3000) 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
비록, 도 11에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.
상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
도 12는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 12를 참조하면, 고속 옵틱 I/0를 채용한 메모리 시스템(30)은, PCB 기판(31)에 탑재된 콘트롤러로서의 칩셋(40)과 메모리 모듈들(50,60)을 포함한다. 상기 메모리 모듈들(50,60)은 상기 PCB 기판(31)상에 설치된 슬롯들(35_1,35_2)에 각기 삽입된다. 상기 메모리 모듈(50)은 커넥터(57), DRAM 메모리 칩들(55_1-55_n), 옵티컬 I/O 입력부(51), 및 옵티컬 I/O 출력부(53)를 포함한다.
상기 옵티컬 I/O 입력부(51)는 인가되는 광신호를 전기신호로 변환하기 위한 광-전 변환 소자, 예컨대 포토다이오드(photodiode)를 포함할 수 있다. 따라서 상기 광-전 변환 소자로부터 출력된 전기신호는 메모리 모듈(50)로 수신된다. 상기 옵티컬 I/O 출력부(53)는 메모리 모듈(50)로부터 부터 출력된 전기신호를 광신호로 변환하기 위한 전-광 변환 소자, 예컨대 레이저 다이오드(laser diode)를 포함할 수 있다. 필요한 경우에 상기 옵티컬 I/O 출력부(53)는 광원으로부터 출력된 신호를 변조하기 위한 광변조기를 더 포함할 수 있다.
광 케이블(33)은 상기 메모리 모듈(50)의 상기 옵티컬 I/O 입력부(51)와 상기 칩셋(40)의 옵티컬 전송부(41_1)사이의 광통신을 담당한다. 상기 광통신은 초당 수십 기가비트 이상의 대역폭을 가질 수 있다. 상기 메모리 모듈(50)은 상기 칩셋(40)의 신호라인들(37,39)로부터 인가되는 신호들 또는 데이터를 상기 커넥터(57)를 통해 수신할 수 있으며, 상기 광 케이블(33)을 통해 상기 칩셋(40)과 고속 데이터 통신을 수행할 수 있다.한편, 미설명된 라인들(37,39)에 설치된 저항들(Rtm)은 터미네이션 저항들이다.
도 12와 같이 옵티컬 I/O 구조를 채용하는 메모리 시스템(30)의 경우에도 본 발명의 개념에 따른 DRAM 메모리 칩들(55_1-55_n)이 장착될 수 있다.
따라서, 상기 칩셋(40)은 DRAM 메모리 칩들(55_1-55_n)을 1회 억세스 하더라도, 읽기-연산-쓰기 동작을 수행할 수 있다. 결국, 지정된 연산이 DRAM 메모리 칩들(55_1-55_n)내에서 이루어지므로 메모리 억세스 타임이 줄어든다. 또한, 어드레스 라인을 이용하여 연산자를 지정할 수 있으므로 연산자 전달을 위한 패킷이 별도로 정의될 필요가 없다. 따라서, 메모리 시스템(30)의 신뢰성이 개선되고 동작 퍼포먼스가 향상된다.
도 12에서 상기 칩셋(40)은 집중 억세스 검출부(210)를 가질 수 있다. 상기 집중 억세스 검출부(210)는 빈번하게 인가되는 어드레스의 인가 횟수가 미리 설정된 드레쉬홀드(threshold) 값을 초과할 경우에 집중 억세스 검출 신호를 생성한다.
상기 칩셋(40)은 상기 집중 억세스 검출 신호가 생성될 경우에, 특정 메모리 영역에 인접한 인접 메모리 영역들의 메모리 셀들이 보유한 데이터가 변질(corruption)되는 것을 방지 또는 완화시킬 수 있다.
예를 들어, DRAM 등과 같은 휘발성 반도체 메모리의 특정한 워드라인, 특정한 비트라인, 또는 특정한 메모리 블록이 집중적으로 억세스되면, 메모리 셀 데이터의 변질이 초래될 수 있다. 즉, 특정한 워드라인에 인접한 인접 워드라인들, 특정한 비트라인에 인접한 인접 비트라인들, 또는 특정한 메모리 블록에 인접한 인접 메모리 블록의 메모리 셀들은 보유한 셀 데이터를 집중 억세스에 기인하여 소실해버릴 수 있다. 이와 같은 어드레스 집중을 해소 또는 회피하여, 셀 데이터의 소실을 방지 또는 완화할 필요가 있는 것이다.
상기 메모리 모듈들(50,60)의 DRAM 메모리 칩들(55_1-55_n)이 메모리 페이지 단위, 컬럼 단위, 혹은 뱅크 단위로 억세스될 경우에, 상기 집중 억세스 검출부(210)는 억세스 집중을 모니터링한다.
도 12의 메모리 시스템이 SSD라고 할 경우에, 상기 DRAM 메모리 칩들(55_1-55_n)은 유저 데이터 버퍼로서 사용될 수 있다.
도 13은 쓰루 실리콘 비아(TSV)에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 13의 적층형 메모리 장치(500)의 구조를 참조하면, 인터페이스 칩(510)의 상부로 복수의 메모리 칩들(520,530,540,550)이 수직으로 적층되어 있다. 여기서, 복수의 쓰루 실리콘 비아(560)는 상기 메모리 칩들(520,530,540,550)사이를 관통하면서 형성되어 있다. TSV 기술을 사용하여 상기 인터페이스 칩(510)의 상부에 복수의 메모리 칩들을 수직으로 적층하는 3차원 스텍 패키지 타입 메모리 장치(500)는 대용량의 데이터를 저장하면서도, 고속화, 저소비전력화, 및 소형화에 유리한 구조이다.
도 13의 적층형 메모리 장치의 경우에도, 상기 인터페이스 칩(510)이 집중 억세스 검출부(210)를 구비할 수 있으므로, 복수의 메모리 칩들(520,530,540,550)내의 DRAM들에 대한 데이터의 변질 방지 또는 완화가 효율적으로 수행될 수 있다.
도 13과 같은 적층형 메모리 장치에서, 본 발명의 개념에 따른 DRAM 들이 칩의 형태로서 장착될 수 있다. 따라서, 모디파이 리드 모드들이나 모디파이 라이트 모드가 노말 리드 모드 및 노말 라이트 모드에 더하여 수행될 수 있으므로, 적층형 메모리 장치의 동작 신뢰성이 개선되고 퍼포먼스가 향상될 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 모디파이 리드 모드들이나 모디파이 라이트 모드에서의 연산 구현 방식을 다양하게 변경 및 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
100: 콘트롤러
200: 메모리 장치
210: 제어 회로
240: 데이터 래치
250: 연산부
280: 메모리 셀 어레이

Claims (10)

  1. 복수의 메모리 셀들을 행과 열의 매트릭스 형태로 구비하는 메모리 셀 어레이;
    상기 메모리 셀 어레이 내의 선택된 메모리 셀들로부터 데이터를 리드하는 리드 회로;
    상기 메모리 셀 어레이 내의 선택된 메모리 셀들에 데이터를 라이트하는 라이트 회로;
    모디파이 리드 모드로의 진입 시, 어드레스 라인을 통해 인가되는 연산 지정정보에 따라 상기 리드 회로에서 얻어진 리드 데이터에 대하여 연산을 수행하는 연산부; 및
    노말 리드 모드와 상기 모디파이 리드 모드를 선택적으로 운영하며, 상기 모디파이 리드 모드에서 상기 연산부로부터 출력되는 연산 결과 데이터가 상기 라이트 회로에 의해 라이트되도록 하는 제어 회로를 포함하고,
    상기 모디파이 리드 모드는, 상기 연산부에 인가될 제1 피연산자가 저장된 리드 어드레스를 가리키는 제1 입력 어드레스가 수신된 다음, 카스 레이턴시 타임의 경과 후에 상기 연산 지정정보의 연산자를 지정하는 제2 입력 어드레스가 수신될 때 상기 모디파이 리드 모드의 동작이 수행되는 제1 모디파이 리드 모드를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치에서 수행되는 읽기-연산-쓰기 동작들은 1회의 메모리 억세스 동작에 의해 내부적으로 수행되는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 모디파이 리드 모드로의 진입은 모드레지스터 셋 타이밍, 퓨즈 프로그래밍, NVM 프로그래밍, 및 본딩 옵션 중의 하나를 이용하여 구현되는 반도체 메모리 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 연산 결과 데이터는 상기 제1 입력 어드레스가 가리키는 메모리 셀들에 그대로 라이트되거나, 상기 제2 입력 어드레스의 일부 어드레스가 가리키는 메모리 셀들에 라이트되거나, 상기 반도체 메모리 장치의 내부 레지스터에 라이트되는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 리드 회로를 통해 장치 외부로 출력되는 데이터는 상기 리드 데이터이거나 상기 연산 결과 데이터인 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 모디파이 리드 모드는,
    상기 연산부에 인가될 제1 피연산자가 저장된 어드레스를 가리키는 제1 입력 어드레스가 수신된 다음, 상기 연산 지정정보의 연산자를 지정하며 제2 피연산자가 저장된 어드레스를 가리키는 제2 입력 어드레스가 수신될 때 상기 모디파이 리드 모드의 동작이 수행되는 제2 모디파이 리드 모드를 더 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제2 입력 어드레스에서 상기 연산자를 제외한 나머지는, 상기 제1 입력 어드레스에 대한 컬럼 오프셋을 가리키며, 이는 변경 가능한 설정 값 또는 미리 정의된 모드 레지스터 셋 값인 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 연산 지정정보는 복수의 산술 연산자와 복수의 논리 연산자를 포함하는 반도체 메모리 장치.
  10. 복수의 메모리 셀들을 행과 열의 매트릭스 형태로 구비하는 메모리 셀 어레이;
    상기 메모리 셀 어레이 내의 선택된 메모리 셀들로부터 데이터를 리드하는 리드 회로;
    상기 메모리 셀 어레이 내의 선택된 메모리 셀들에 데이터를 라이트하는 라이트 회로;
    모디파이 라이트 모드로의 진입 시, 어드레스 라인을 통해 인가되는 연산 지정정보에 따라 상기 리드 회로에서 얻어진 리드 데이터와 입력되는 라이트 데이터를 연산하는 연산부; 및
    노말 라이트 모드와 상기 모디파이 라이트 모드를 선택적으로 운영하며, 상기 모디파이 라이트 모드에서 상기 연산부로부터 출력되는 연산 결과 데이터가 상기 라이트 회로에 의해 라이트되도록 하는 제어 회로를 포함하고,
    상기 모디파이 라이트 모드에서, 상기 연산부에 인가될 제1 피연산자의 어드레스를 가리키며, 상기 연산 지정 정보의 연산자를 지정하는 컬럼 어드레스가 수신되는 반도체 메모리 장치.
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