TWI645412B - 感測放大器、使用該感測放大器之半導體記憶體裝置以及該感測放大器之讀取方法 - Google Patents

感測放大器、使用該感測放大器之半導體記憶體裝置以及該感測放大器之讀取方法 Download PDF

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TWI645412B
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艾杜爾 安東尼揚
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Abstract

本發明係提供一種感測放大器包含一第一負載，係以來自連接至一選定記憶胞元之一讀取位元線的一選取胞元電流供應該第一負載；一第二負載，係以來自連接至一參考胞元之一參考讀取位元線的一參考電流供應該第二負載，該第二負載之一電阻值係不同於該第一負載之一電阻值；以及一感測單元，其配置成依據該等第一及第二負載之一電阻比來修正該參考電流之一準位，以及比較該選取胞元電流與該修正之參考電流。

Description

感測放大器、使用該感測放大器之半導體記憶體裝置以及該感測放大器之讀取方法 相關申請案之交叉參考
本美國非暫時申請案依據35 U.S.C.§119主張2013年12月16日提出申請之韓國專利申請案第10-2013-0156513號之優先權，前述申請案之整體內容在此併入作為參考資料。
發明領域
符合本揭露內容之裝置、設備、方法、及製品係有關於一感測放大器、包含該感測放大器之一半導體記憶體裝置、以及該感測放大器之一讀取方法，以及更特別地係有關於一具有一非平衡結構之感測放大器、包含該感測放大器之一半導體記憶體裝置、以及該感測放大器之一讀取方法。
背景 相關技藝之說明
一半導體記憶體裝置係一依電性記憶體裝置或 一非依電性記憶體裝置。依電性記憶體裝置具有快速讀取及寫入速度，然而依電性記憶體裝置在斷電時會喪失其內所儲存之資料。另一方面，非依電性記憶體裝置即使在斷電時仍保留其內所儲存之資料。基於此項理由，非依電性記憶體裝置係用來儲存資料而該等資料不論一電力是否供應至該非依電性記憶體裝置均予以保留。
一半導體記憶體裝置諸如一動態隨機存取記憶體(下文中，稱為DRAM)係利用一感測放大器以讀取資料。隨著該半導體記憶體裝置之一儲存密度增加，該半導體記憶體裝置之一操作電壓逐漸減少。
概要
本發明之一態樣係提供一種具有非平衡結構之感測放大器俾改進感測界限、包含該感測放大器之一半導體記憶體裝置、以及該感測放大器之一讀取方法。
依據一示範性實施例之一態樣，係提供一種感測放大器包含一第一負載而以來自連接至一選定記憶胞元之一讀取位元線之一選取胞元電流供應該第一負載；一第二負載而以來自連接至一參考胞元之一參考讀取位元線之一參考電流供應該第二負載，該第二負載之一電阻值係不同於該第一負載之一電阻值；以及一感測單元係配置成依據該第一與第二負載之一電阻比來修正該參考電流之一準位以及比較該選取胞元電流與該修正之參考電流。
在某些示範性實施例中，該參考讀取位元線係連 接至共用該參考讀取位元線之多數參考胞元。
在某些示範性實施例中，該等參考胞元係並聯連接且來自該參考讀取位元線之該參考電流係對應於分別流經該等參考胞元之電流之一總和。
在某些示範性實施例中，該等參考胞元包含一第一參考胞元及一第二參考胞元，以及該第一參考胞元係被程式化為一第一程式狀態俾儲存一第一位元值，及該第二參考胞元係被程式化為一第二程式狀態俾儲存一第二位元值。
在某些示範性實施例中，該第一位元值係資料”1”以及該第二位元值係資料”0”。
在某些示範性實施例中，該第一及第二負載之該電阻比係2：1。
在某些示範性實施例中，該等第一及第二負載包含MOS電晶體。
在某些示範性實施例中，該第一負載係一第一電晶體而該第一電晶體具有連接於一操作電壓源與該讀取位元線間之一通道。
在某些示範性實施例中，該第二負載包含第二及第三電晶體而該等第二及第三電晶體之通道係連接於該操作電壓源與該參考讀取位元線之間。
在某些示範性實施例中，該等第一至第三電晶體具有相同之物理特性。
在某些示範性實施例中，該感測放大器進一步包 含一輸出單元係配置成汲取該選取胞元電流及該參考電流，以及該輸出單元係連接於該感測單元與一接地電壓之間。
在某些示範性實施例中，該輸出單元包含至少一包含一MOS電晶體之二極體。
依據一示範性實施例之另一態樣，係提供一種感測放大器包含一第一負載而以來自連接至一第一記憶胞元陣列之一第一讀取位元線之一第一胞元電流供應該第一負載；一第二負載而以來自連接至一第二記憶胞元陣列之一第二讀取位元線之一第二胞元電流供應該第二負載；以及一感測單元係配置成依據該等第一及第二負載之一電阻比來修正一參考電流之一準位以及比較該選取胞元電流與該修正之參考電流，其中該等第一及第二負載之電阻值係回應一控制信號而變化。
在示範性實施例中，該等第一及第二負載包含MOS電晶體。
在示範性實施例中，該第一負載包含第一及第二電晶體，該等第一及第二電晶體之通道係連接於一操作電壓源與該第一讀取位元線之間，以及該第一電晶體係回應該控制信號而開啟。
在某些示範性實施例中，該第二負載包含第三及第四電晶體，該等第三及第四電晶體之通道係連接於該操作電壓源與該第二讀取位元線之間，以及該第四電晶體係回應該控制信號而開啟。
依據一示範性實施例之一態樣，係提供一種半導 體記憶體裝置包含一第一記憶胞元陣列具有一第一主要胞元區及與該第一主要胞元區共用一字線之一第一參考胞元區；一第二記憶胞元陣列具有一第二主要胞元區及與該第二主要胞元區共用一字線之一第二參考胞元區；一感測放大器係經由一第一位元線連接至該第一記憶胞元陣列而以一第一胞元電流供應該感測放大器，係經由一第二位元線連接至該第二記憶胞元陣列而以一第二胞元電流供應該感測放大器，以及係配置成分別利用該等第一及第二參考胞元區來感測該等第一及第二主要胞元區中所儲存之資料；以及一選取器係配置成提供一指示一選定記憶胞元之一位置之控制信號給該感測放大器，其中該感測放大器係回應該控制信號而修正該等第一及第二胞元電流之準位，比較該等修正之第一及第二胞元電流，以及依據該比較結果來感測該等第一及第二主要胞元區中所儲存之資料。
在某些示範性實施例中，當該第一記憶胞元陣列之一記憶胞元被選定時，該感測放大器係連接至該第一主要胞元區及該第二參考胞元區以利用該第二參考胞元區來感測該第一主要胞元區中所儲存之資料。
在某些示範性實施例中，該第二參考胞元區包含共用該第二位元線之第一及第二參考胞元，該第一參考胞元係被程式化為一第一程式狀態俾儲存一第一位元值，以及該第二參考胞元係被程式化為一第二程式狀態俾儲存一第二位元值。
在某些示範性實施例中，該等第一及第二參考胞 元區係回應一外部裝置所提供之一信號而設定。
在某些示範性實施例中，該等第一及第二參考胞元區之位置係分別固定於該等第一及第二記憶胞元陣列內。
在某些示範性實施例中，該選取器係配置成回應一外部裝置所提供之一位址而產生該控制信號。
在某些示範性實施例中，該半導體記憶體裝置進一步包含一列解碼器係配置成解碼該外部裝置所提供之一列位址，以及該選取器係依據該列位址來產生該控制信號。
在某些示範性實施例中，該等第一及第二記憶胞元陣列包含多數記憶胞元而每一記憶胞元均具有一增益胞元結構。
依據一示範性實施例之一態樣，係提供一種半導體記憶體裝置之一讀取方法，該方法包含利用與儲存資料之一記憶胞元相同之胞元來儲存第一及第二程式狀態；以及在一讀取作業時，利用儲存該等第一及第二程式狀態之電晶體所提供之電流來感測一選定記憶胞元中所儲存之資料。
在某些示範性實施例中，儲存該等第一及第二程式狀態之電晶體所提供之電流係修正作為具有一非平衡結構之感測放大器內之一參考電流。
10‧‧‧半導體記憶體裝置
11‧‧‧記憶胞元陣列
11a‧‧‧參考胞元區
12‧‧‧列解碼器
13‧‧‧行解碼器
14‧‧‧感測放大器單元
14a‧‧‧第一感測放大器(SA1)
15‧‧‧I/O緩衝器
20‧‧‧半導體記憶體裝置
21‧‧‧第一記憶胞元陣列
21a‧‧‧參考胞元區
22‧‧‧第二記憶胞元陣列
22a‧‧‧參考胞元區
23‧‧‧列解碼器
24‧‧‧感測放大器單元
24a‧‧‧第一感測放大器(SA1)
25‧‧‧行解碼器
26‧‧‧I/O緩衝器
27‧‧‧選取器
RA‧‧‧列位址
CA‧‧‧行位址
RWL‧‧‧讀取字線
WWL‧‧‧寫入字線
RBL‧‧‧讀取位元線
WBL‧‧‧寫入位元線
Sync‧‧‧同步化線
PS‧‧‧感測電晶體
PW‧‧‧寫入電晶體
PC‧‧‧耦合電容器
VDD‧‧‧操作電壓(源)
VSS‧‧‧接地電壓
SC‧‧‧選定胞元
RC1‧‧‧參考胞元1
RC2‧‧‧參考胞元2
RBLB‧‧‧參考讀取位元線
RBLB1‧‧‧參考讀取位元線1
RBLB2‧‧‧參考讀取位元線2
100‧‧‧第一感測放大器(SA1)
110‧‧‧負載單元
111‧‧‧主要負載
112‧‧‧參考負載
120‧‧‧感測單元
130‧‧‧輸出單元
ML‧‧‧負載電晶體
MLB1‧‧‧參考負載電晶體
MLB2‧‧‧參考負載電晶體
M1‧‧‧第一電晶體
M2‧‧‧第二電晶體
M3‧‧‧第三電晶體
M4‧‧‧第四電晶體
A‧‧‧節點
B‧‧‧節點
SA‧‧‧正向輸出節點
SAB‧‧‧負向輸出節點
200‧‧‧感測放大器
201‧‧‧第一記憶胞元陣列
202‧‧‧第二記憶胞元陣列
210‧‧‧負載選取單元
211‧‧‧第一負載單元
212‧‧‧第二負載單元
220‧‧‧感測與輸出單元
ML1‧‧‧第一負載電晶體
ML2‧‧‧第二負載電晶體
ML3‧‧‧第三負載電晶體
ML4‧‧‧第四負載電晶體
RBL1‧‧‧第一讀取位元線
RBL2‧‧‧第二讀取位元線
REF1‧‧‧第一控制信號
REF2‧‧‧第二控制信號
S110-S130‧‧‧作業步驟
1100‧‧‧DRAM
1200‧‧‧微處理單元(MPU)
1300‧‧‧介面(I/F)單元
1400‧‧‧顯示器
1500‧‧‧固態硬碟(SSD)
2000‧‧‧記憶體系統
2001‧‧‧印刷電路板(PCB)基板
2100‧‧‧晶片組
2111‧‧‧光學傳送單元
2200‧‧‧記憶體模組
2201‧‧‧凹槽
2211-221n‧‧‧DRAM記憶體晶片
2220‧‧‧光學I/O輸入單元
2230‧‧‧光學I/O輸出單元
2240‧‧‧連接器
2300‧‧‧記憶體模組
2301‧‧‧凹槽
2311-231n‧‧‧DRAM記憶體晶片
2320‧‧‧光學I/O輸入單元
2330‧‧‧光學I/O輸出單元
2410‧‧‧光纜
2420‧‧‧光纜
2430‧‧‧信號線
2440‧‧‧信號線
Rtm‧‧‧終端電阻器
3000‧‧‧堆疊(封裝)式記憶體裝置
3100‧‧‧介面晶片
3200-3500‧‧‧記憶體晶片
4000‧‧‧電子系統
4100‧‧‧輸入裝置
4200‧‧‧處理器
4300‧‧‧輸出裝置
4400‧‧‧記憶體裝置
4410‧‧‧DRAM
5001‧‧‧半導體晶圓
5100‧‧‧記憶體裝置
5110‧‧‧電路組件
6000‧‧‧可攜式裝置
6100‧‧‧多埠DRAM
6200‧‧‧第一處理器
6300‧‧‧第二處理器
6400‧‧‧顯示單元
6500‧‧‧使用者介面
6600‧‧‧照相機單元
6700‧‧‧調變解調器
B10‧‧‧第一匯流排
B20‧‧‧第二匯流排
B22‧‧‧第三匯流排
以上及其他態樣將由參看下列圖式之下列說明 而變得明顯，其中除非別指明，否則類似參考號碼在整個各種圖式中均指類似零件，以及其中：圖1係一方塊圖示意地揭示依據一示範性實施例之一半導體記憶體裝置；圖2係一電路圖示意地揭示依據一示範性實施例之圖1中所示之該半導體記憶體裝置之一記憶胞元陣列之一記憶胞元；圖3係一時序圖示意地揭示依據一示範性實施例之圖2中所示之該記憶胞元之一感測作業；圖4係一方塊圖示意地揭示依據一示範性實施例之圖1中所示之該半導體記憶體裝置之一第一感測放大器；圖5係一方塊圖示意地更詳細揭示依據一示範性實施例之圖4中所示之該第一感測放大器；圖6係一電路圖示意地揭示依據一示範性實施例之圖5中所示之該第一感測放大器；圖7係一方塊圖示意地揭示一示範性實施例其中依據一示範性實施例之一感測放大器係連接至一記憶胞元陣列；圖8係一方塊圖示意地揭示依據另一示範性實施例之一半導體記憶體裝置；圖9係一流程圖示意地揭示依據一示範性實施例之一半導體記憶體裝置之一讀取方法；圖10係一方塊圖示意地揭示一行動裝置中之示 範性實施例之應用；圖11係一方塊圖示意地揭示一光學I/O方案中之示範性實施例之一項應用；圖12係一圖式示意地揭示矽通孔(TSV)中之示範性實施例之一項應用；圖13係一方塊圖示意地揭示一電子系統中之示範性實施例之一項應用；圖14係一圖式示意地揭示依據一示範性實施例之一半導體晶圓；以及圖15係一方塊圖示意地揭示一可攜式裝置中之示範性實施例之一項應用。
詳細說明
示範性實施例將參看隨附圖式予以詳細說明。本發明理念，然而，可體現於各種不同型式中，且不應解釋為僅限於所揭示之示範性實施例。相反地，此類示範性實施例係提供作為實例之用，因此此種揭露內容將係徹底且完整者，且將充分傳達本發明理念給該等熟悉本技藝人士。因此，習知程序、元件、及技術並未相關於某些示範性實施例予以說明。除非另有說明，否則類似參考號碼在整個附加圖式及書面說明中意指類似元件，且因此說明將不再重複為之。在圖式中，層與區域之大小及相對大小為了清楚起見可予以擴大。
將理解的是，雖然術語”第一”、”第二”、”第三”， 等此處可用以說明各種元件、組件、區域、層及/或區間，然而此類元件、組件、區域、層及/或區間不應受限於此類術語。此類術語僅係用以區分一元件、組件、區域、層或區間與另一區域、層或區間而已。因此，下文說明之一第一元件、組件、區域、層或區間可被稱為一第二元件、組件、區域、層或區間而並未偏離本發明理念之教示。
空間性相對術語，諸如"在...之下(beneath)”、"在...之下(below)"、"下方(lower)"、"在...之下(under)"、"在...之上(above)"、"上方(upper)"及類似術語，此處可基於容易說明之故而使用，以說明如圖式中所揭示之一元件或特徵與另一元件或特徵之關係。將理解的是空間性相對術語係意圖包含圖式中所描述方位以外之使用中或作業中裝置之不同方位。例如，假設圖式中之裝置予以反轉時，則描述為在其他元件或特徵"之下(below)"或在其他元件或特徵"之下(beneath)"或在其他元件或特徵"之下(under)"之元件將定向為在其他元件或特徵"之上"。因此，示範性術語"在...之下(below)"與"在...之下(under)"可包含"在...之上(above)"與"在...之下(below)"之方位兩者。裝置可另外予以定向(旋轉90度或在其他方位)且此處所使用之空間性相對術語可予以比照解釋。此外，亦將理解的是，當一層係指稱為介於二層"之間"時，可為僅有該層介於二層之間，或一或多個中介層亦可呈現。
此處所使用之術語僅係基於說明特定示範性實施例之目的而已，而且並非意圖限制本發明理念。如此處 所使用者，單一型式"一(a)"、"一(an)"以及"該(the)"，除非上下文另外清楚指明，否則意圖也包含複數型式。將進一步理解的是術語"包含(comprises)"及/或"包含(comprising)"，在本說明書中使用時，係指定所述特徵、整數、步驟、作業、元件、及/或組件之存在，但並未排除一或多個其他特徵、整數、步驟、作業、元件、組件、及/或前述項目之群組之存在或加入。如此處所使用者，術語"及/或"包含一或多個關聯表列項目之任何及全部之組合。另外，術語"示範性"係意圖指稱一實例或揭示內容。
將理解的是，當一元件或層係指稱為"在...之上"、"連接至"、"耦接至"、或"鄰接於"另一元件或層時，可為直接在...之上、連接至、耦接至、或鄰接於另一元件或層，或者中介元件或層可以呈現。相反地，當一元件係指稱為”直接在...之上”、”直接連接至”、”直接耦接至”、或”緊接著鄰接至”另一元件或層時，則並無中介元件或層呈現。
除非另行定義，否則此處使用之所有術語(包含技術與科學術語)均具有與熟悉本發明理念所屬技藝中普通人士所通常理解者相同之意義。將進一步理解的是，術語，諸如該等在普通使用之字典中所定義者，應解釋為具有一意義而該意義係與它們在相關技藝及/或本說明書之上下文中之意義相同，而且除非此處如此明確地加以定義否則將不會以一理想化或過度形式化之意義予以解釋。
圖1係一方塊圖示意地揭示依據一示範性實施例之一半導體記憶體裝置。參看圖1，一半導體記憶體裝置10 包含一記憶胞元陣列11、一列解碼器12、一行解碼器13、一感測放大器單元14、以及一輸入/輸出(I/O)緩衝器15。該半導體記憶體裝置10之一感測界限可在一讀取作業中利用程式化以具有不同狀態之多數參考胞元來加以改善。
記憶胞元陣列11包含多數記憶胞元而該等記憶胞元係配置在多數字線與多數位元線之交叉點處。每一記憶胞元均可為一依電性記憶胞元而該依電性記憶胞元包含至少一存取電晶體及一儲存電容器。替代地，每一記憶胞元可為包含多數電晶體之一增益胞元。一記憶胞元之一結構將參看圖2予以較完整地說明。
記憶胞元陣列11包含一參考胞元區11a。參考胞元區11a包含多數參考胞元。參考胞元係用以產生一參考電壓或一參考電流俾讀取該記憶胞元陣列11中所儲存之資料。參考胞元係配置成與記憶胞元陣列11之記憶胞元相同者。例如，一參考胞元可為包含一儲存電容器之一依電性記憶胞元。或者，一參考胞元可為包含多數電晶體之一增益胞元。
參考胞元區11a之一位置可固定於記憶胞元陣列11之內。替代地，參考胞元區11a之一位置可依據一外部裝置或半導體記憶體裝置10之一控制而改變。
在某些示範性實施例中，參考胞元區11a可包含二或多個參考胞元而該等參考胞元係程式化以具有不同之程式狀態。該等二或多個程式化以具有不同程式狀態之參考胞元係相互並聯連接，以及一對參考胞元可用以讀取一 選定記憶胞元中所儲存之資料。參考胞元將參看圖3予以較完整地說明。
列解碼器12係解碼由一外部裝置所提供之一列位址RA。列位址RA可經由一位址緩衝器來提供。列解碼器12利用解碼完成之列位址選取記憶胞元陣列11之一列。
行解碼器13解碼由該外部裝置所提供之一行位址CA。該行位址可自該外部裝置經由該位址緩衝器來提供。行解碼器13利用解碼完成之行位址選取記憶胞元陣列11之一行。
感測放大器單元14係感測及放大一位元線上所形成之一電壓或一電流以讀取一選定記憶胞元中所儲存之資料。感測放大器單元14可包含分別連接至該等位元線之多數感測放大器。在圖1中，係示範地揭示一第一感測放大器SA1 14a。
第一感測放大器SA1 14a可連接至一選定記憶胞元以及二或多個參考胞元。第一感測放大器SA1 14a利用一採用二或多個參考胞元所產生之參考電壓或電流來感測一選定記憶胞元中所儲存之資料。第一感測放大器SA1 14a可具有一非平衡結構以供上述作業之用。因為第一感測放大器SA1 14a係利用一採用多數參考胞元所精細控制之參考電壓或電流來感測所儲存之資料，所以半導體記憶體裝置10之一感測界限可予以改善。
輸入/輸出(I/O)緩衝器15係輸出由記憶胞元陣列11所讀取之資料，以及將該外部裝置所提供之程式資料提 供給記憶胞元陣列11。
半導體記憶體裝置10係利用程式化以具有不同程式狀態之多數參考胞元來產生一參考電壓或電流。在半導體記憶體裝置10中，具有一非平衡結構之感測放大器單元14係利用如此產生之參考電壓或電流來讀取一選定記憶胞元所儲存之資料。因為半導體記憶體裝置10利用一採用多數參考胞元所精細控制之參考電壓或電流來感測所儲存之資料，所以半導體記憶體裝置10之一感測界限可予以改善。
圖2係一電路圖示意地揭示依據一示範性實施例之圖1中所示之該記憶胞元陣列之一記憶胞元。圖3係一時序圖示意地揭示依據一示範性實施例之圖2中所示之該記憶胞元之一感測作業。在圖2中，係揭示具有一2T-2C增益胞元結構之一記憶胞元。然而，本發明理念並非受限於此。例如，一記憶胞元可予以執行以具有包含一3T增益胞元結構之各種結構。
一具有一增益胞元結構之記憶胞元係利用電荷來儲存資料。記憶胞元中之一電荷無需與一位元線直接耦接，以及可儲存在一感測電晶體PS之一閘極電極上。因為具有增益胞元結構之記憶胞元係使用較少數量之電荷以儲存資料，所以具有該增益胞元結構之該記憶胞元可以較少之儲存容量而快速操作。
參看圖2，記憶胞元包含一寫入電晶體PW、一感測電晶體PS、以及一耦合電容器PC。該記憶胞元係連接至 一同步化線Sync、一寫入位元線WBL、一寫入字線WWL、一讀取位元線RBL以及一讀取字線RWL。
感測電晶體PS之一通道係連接於讀取位元線RBL與讀取字線RWL之間。電荷可儲存在感測電晶體PS之一閘極電極上。記憶胞元可利用感測電晶體PS之一閘極電壓儲存資料。下文中，感測電晶體PS之閘極電壓係稱為一胞元電壓。一接地電壓在儲存資料予以保留之時間期間係施加至同步化線Sync。
參看圖3，一資料讀取作業期間，一接地電壓VSS係施加於連接至一選定記憶胞元之讀取字線RWL。另一方面，一連接至一非選定記憶胞元之讀取字線可預充電至一操作電壓VDD。
一資料讀取作業期間，同步化線Sync係預充電至一操作電壓VDD。假設同步化線Sync加以預充電，則胞元電壓係藉著串聯連接於感測電晶體PS之閘極電極與同步化線Sync之間之耦合電容器PC而上升，因此讀取效能受到激勵。
當感測電晶體PS之閘極電壓增加時，感測電晶體PS即開啟。此時，係產生從預充電至預充電電壓之該讀取位元線RBL流出至該讀取字線RWL之一電流。一感測放大器單元14(參看圖1)依據讀取位元線RBL之一電壓或電流來感測記憶胞元中所儲存之資料。
同時，在感測作業執行之後，可執行一回復程式作業。感測電晶體PS之閘極電極上之回復程式作業係利用 寫入電晶體PW來執行。寫入電晶體PW之一通道係連接於寫入位元線與WBL與感測電晶體PS之閘極電極之間，以及該寫入電晶體之一閘極電極係連接至寫入字線WWL。
在回復程式作業期間，連接至多數記憶胞元之寫入字線WWL係接地。當寫入字線WWL接地時，寫入電晶體PW即開啟。此時，寫入位元線WBL與感測電晶體PS之閘極電極係電性連接。在此情況下，回復程式作業係利用在寫入位元線WBL上預充電之一電壓來執行。一略低於一操作電壓VDD之電壓係施加至寫入位元線WBL以便將一第一位元值，例如，資料”1”儲存至即將回復之一記憶胞元中。另一方面，一接地電壓係施加至寫入位元線WBL以便將一第二位元值，例如，資料”0”儲存至即將回復之一記憶胞元中。
在回復程式作業執行之後，一接地電壓係施加至同步化線Sync。在第二位元值，例如，資料"0”儲存至一記憶胞元之情況下，一胞元電壓係藉著耦合電容器PC而下降。然後，操作電壓VDD施加至寫入字線WWL，以及胞元電壓係藉著耦合而上升一電壓α。電壓α可以預先決定。
如參看圖2與3所述，具有一增益胞元結構之一記憶胞元係使用較少數量之電荷以儲存資料，因此該具有一增益胞元結構之記憶胞元係以較少之儲存容量快速運作。然而，因為增益胞元結構之記憶胞元具有一低操作電壓，所以在一讀取作業中所使用之一參考電壓或電流係加以精細控制以確保一感測界限。
圖4係一方塊圖示意地揭示依據一示範性實施例之圖1中所示一第一感測放大器。參看圖4，一第一感測放大器(SA1)100係經由一讀取位元線RBL而連接至一選定胞元SC。另外，第一感測放大器100係經由一參考讀取位元線RBLB而連接至第一與第二參考胞元RC1與RC2。然而，本發明理念並非受限於此。例如，連接至第一感測放大器100之參考胞元之數量並非受限於二個，以及連接之參考胞元數量可大於二個。
在某些示範性實施例中，第一感測放大器100係藉著比較流經讀取位元線RBL之一電流與流經參考讀取位元線RBLB之一參考電流來感測選定胞元SC中所儲存之資料。然而，本發明理念並非以此為限。例如，第一感測放大器100係藉著比較讀取位元線RBL之一電壓與參考讀取位元線RBLB之一參考電壓來感測選定胞元SC中所儲存之資料。
第一與第二參考胞元RC1與RC2係程式化之胞元以產生一參考電流。第一與第二參考胞元RC1與RC2係包含在一參考胞元區11a中(參看圖1)。
在某些示範性實施例中，第一參考胞元RC1係被程式化為一第一程式狀態。一具有第一程式狀態之參考胞元係儲存一第一位元值。第一位元值可為資料"1"。第二參考胞元RC2係被程式化為一第二程式狀態。一具有第二程式狀態之參考胞元係儲存一第二位元值。第二位元值可為資料"0"。
第一與第二參考胞元RC1與RC2係相互並聯連接。因此，流經參考讀取位元線RBLB之一電流係藉著分別流經第一與第二參考讀取位元線RBLB1與RBLB2之電流之一總和來決定。
第一感測放大器100係藉著比較流經讀取位元線RBL之一電流與流經參考讀取位元線RBLB之一參考電流來感測選定胞元SC中所儲存之資料。此時，第一感測放大器100在流經讀取位元線RBL之一電流與參考讀取位元線RBLB上之一加權條件之間執行一項比較。
在某些示範性實施例中，第一感測放大器100係如此配置使得讀取位元線RBL上之一負載電阻較參考讀取位元線RBLB上之一負載電阻大二倍。在某些示範性實施例中，第一感測放大器100係將流經讀取位元線RBL之一電流以及分別流經具有一加權負載電阻之第一與第二參考讀取位元線RBLB1與RBLB2之一中間電流值作比較。
在一讀取作業期間，第一感測放大器100係使用由具有參考讀取位元線RBLB上之一加權條件之多數參考胞元所產生之參考電流。因為第一感測放大器100，相較於一參考電流利用一單一參考胞元而產生之情況而言，係精細地控制一參考電流，所以一半導體記憶體裝置10(參看圖式)之可靠性係得以確保且增加者。
圖5係一方塊圖示意地更詳細揭示依據一示範性實施例之圖4中所示一第一感測放大器。參看圖5，一第一感測放大器100包含一負載單元110、一感測單元120、以及 一輸出單元130。第一感測放大器100藉著比較流經一讀取位元線RBL之一電流(下文中，稱為一選取胞元電流)與流經一參考讀取位元線RBLB之一參考電流來感測一選定胞元SC中所儲存之資料。第一感測放大器100係在利用負載單元110而流經讀取位元線RBL之一電流與參考讀取位元線RBLB上之一加權條件之間執行一項比較。
負載單元110包含連接至讀取位元線RBL之一主要負載以及連接至參考讀取位元線RBLB之一參考負載。負載單元110具有一非平衡結構其中主要負載之一電阻值係不同於參考負載之電阻值。負載單元110之主要負載與參考負載可由一或多個電晶體形成。在某些示範性實施例中，形成負載單元110之一或多個電晶體可包含NMOS電晶體。
在某些示範性實施例中，主要負載之大小係較參考負載之大小大二倍。然而，應理解的是主要負載之大小可為與較參考負載之大小大二倍不同之一乘數。第一感測放大器100係將流經讀取位元線RBL之一電流與分別流經具有提供於主要負載與參考負載間之一權重之第一與第二參考讀取位元線RBLB1與RBLB2之一中間電流值作比較。
感測單元120係連接至負載單元110。感測單元120可包含由電晶體所形成之一閂鎖器。感測單元120係感測主要負載與選取胞元電流所產生之一電壓降，及參考負載與參考電流所產生之一電壓降，以及放大該感測到之差異。
輸出單元130係連接於感測單元120與接地電壓之間。輸出單元130可包含由一電晶體所形成之一二極體。輸出單元130將感測單元120連接至接地電壓使得分別供應至讀取位元線RBL與參考讀取位元線RBLB之選取胞元電流與參考電流受到汲取。
第一感測放大器100係將利用負載單元110而流經讀取位元線RBL之一電流與參考讀取位元線RBLB上之一加權條件作比較。因為第一感測放大器100，相較於一參考電流利用一單一參考胞元而產生之情況而言，係精細地控制一參考電流，所以一半導體記憶體裝置10(參看圖式)之可靠性係得以確保且增加。
圖6係一電路圖示意地較詳細揭示依據一示範性實施例之圖5中所示之一第一感測放大器。參看圖6，一第一感測放大器100包含一負載單元110、一感測單元120、以及一輸出單元130。
負載單元110包含一主要負載111與一參考負載112。
主要負載111係連接於一連接至一讀取位元線RBL之節點A與一操作電壓源VDD之間。讀取位元線RBL係連接至一選定胞元，以及在一感測作業時係以一選取胞元電流供應該讀取位元線。在某些示範性實施例中，主要負載111係由一負載電晶體ML所形成。負載電晶體ML之一通道係連接於節點A與操作電壓源VDD之間。負載電晶體ML之一閘極係連接至一接地電壓VSS。
參考負載112係連接於一連接至一參考讀取位元線RBLB之節點B與操作電壓源VDD之間。參考讀取位元線RBLB係連接至多數參考胞元，以及在一感測作業時係以一參考電流供應該參考讀取位元線。參考胞元可被程式化為不同程式狀態。在某些示範性實施例中，參考負載112係由相互並聯連接之第一與第二參考負載電晶體MLB1與MLB2所形成。第一與第二參考負載電晶體MLB1與MLB2可具有與負載電晶體ML之物理特性相同之物理特性。在某些示範性實施例中，第一與第二參考負載電晶體MLB1與MLB2可具有與負載電晶體ML之電晶體大小相同之電晶體大小。
第一與第二參考負載電晶體MLB1與MLB2之通道串聯連接於節點B與操作電壓VDD之間。第一與第二參考負載電晶體MLB1與MLB2之閘極係連接至一接地電壓VSS。具有參考負載112之此種結構，從參考讀取位元線RBLB看入之參考負載112之一電阻值係從讀取位元線RBL看入之主要負載111之電阻值的一半。
感測單元120係將選取胞元電流與參考電流間之一項差異轉換成一電壓差。特別地，感測單元120係感測選取胞元電流與主要負載111所產生之一電壓降，及參考電流與參考負載112所產生之一電壓降，以及放大該感測到之差異。在某些示範性實施例中，感測單元120包含第一與第二電晶體M1與M2而該等電晶體係交叉耦接之PMOS電晶體。
第一電晶體M1之一通道係連接於節點A與一正 向輸出節點SA之間。第一電晶體M1之一閘極係連接至一負向輸出節點SAB。第二電晶體M2之一通道係連接於節點B與負向輸出節點SAB之間。第二電晶體M2之一閘極係連接至正向輸出節點SA。
由節點A流向第一電晶體M1之一電流準位係由流經讀取位元線RBL之一選取胞元電流與主要負載111之大小來決定。由節點B流向第二電晶體M2之一電流準位係由流經參考讀取位元線RBLB之一參考電流與參考負載112之大小來決定。
當正向輸出節點SA之一電壓依據由節點A流向第一電晶體M1之電流增加而增加時，第二電晶體M2之一閘極電壓即增加。在此情況下，流經第二電晶體M2之一通道之一電流減少。假設流經第二電晶體M2之一通道之一電流減少，則負向輸出節點SAB之一電壓減少。感測單元120係輸出正向輸出節點SA與負向輸出節點SAB間之一電壓差以作為一差動輸出。
輸出單元130將感測單元120連接至一接地電壓VSS使得選取胞元電流及參考電流受到汲取。輸出單元130包含至少一二極體。在某些示範性實施例中，該至少一二極體包含第三與第四電晶體M3與M4。
第三電晶體M3之一通道係連接於正向輸出節點SA與接地電壓VSS之間。因為第三電晶體M3之一閘極係連接至正向輸出節點SA，所以第三電晶體M3係充作一二極體之用。第四電晶體M4之一通道係連接於負向輸出節點SAB 與接地電壓VSS之間。因為第四電晶體M4之一閘極係連接至負向輸出節點SAB，所以第四電晶體M4係充作一二極體之用。
第一感測放大器100包含連接至一選定胞元之主要負載111以及連接至多數參考胞元之參考負載112。利用主要及參考負載111與112，第一感測放大器100在流經讀取位元線RBL之一電流與參考讀取位元線RBLB上之一加權條件之間執行比較。因為第一感測放大器100將多數參考胞元所產生之一參考電流與一選定胞元所產生之一選取胞元電流作比較，所以一半導體記憶體裝置10(參看圖1)之可靠性係得以確保且增加。
圖7係一方塊圖示意地揭示一示範性實施例其中依據一示範性實施例之一感測放大器係連接至一記憶胞元陣列。參看圖7，一感測放大器200係連接至一第一記憶胞元陣列201以及一第二記憶胞元陣列202。
感測放大器200以一互補方式利用第一與第二記憶胞元陣列201與202中所包含之參考胞元。在某些示範性實施例中，感測放大器200利用第二記憶胞元陣列202中所包含之參考胞元來讀取第一記憶胞元陣列201之一選定記憶胞元中所儲存之資料。此將參看隨附圖式作較完整地說明。
每一第一與第二記憶胞元陣列201與202均可包含配置在多數字線與多數位元線之交叉點處之多數記憶胞元。每一記憶胞元均可為包含至少一存取電晶體及一儲存 電容器之一依電性記憶胞元。
每一第一與第二記憶胞元陣列201與202均包含一參考胞元區。每一第一與第二記憶胞元陣列201與202之每一參考胞元區之一位置可固定於一對應記憶胞元陣列內。替代地，每一第一與第二記憶胞元陣列201與202之每一參考胞元區之一位置可藉著一外部裝置或一半導體記憶體裝置之一控制而改變。
在某些示範性實施例中，每一參考胞元區可包含二或多個參考胞元而該等參考胞元係程式化以具有不同程式狀態。該等程式化以具有不同程式狀態之二或多個參考胞元係相互並聯連接，以及一對參考胞元可用以讀取一選定記憶胞元中所儲存之資料。
感測放大器200係感測及放大一位元線上所形成之一電壓或一電流以讀取每一第一與第二記憶胞元陣列201與202之一選定記憶胞元中所儲存之資料。
感測放大器200利用第二記憶胞元陣列202中所包含之參考胞元來讀取第一記憶胞元陣列201之一選定記憶胞元中所儲存之資料。類似地，感測放大器200利用第一記憶胞元陣列201中所包含之參考胞元來讀取第二記憶胞元陣列202之一選定記憶胞元中所儲存之資料。
感測放大器200包含一負載選取單元210及一感測與輸出單元220。感測與輸出單元220係配置成實質相同於圖5中所示之一感測單元120及一輸出單元130。因此，將不再重複說明。
負載選取單元210包含一第一負載單元211及一第二負載單元212。負載選取單元210依據一選定記憶胞元之一位置來改變第一及第二負載單元211與212之電阻值。
第一負載單元211係經由一第一讀取位元線RBL1而連接至第一記憶胞元陣列201。在某些示範性實施例中，第一負載單元211包含相互並聯連接之第一及第二負載電晶體ML1與ML2。第一及第二負載電晶體ML1與ML2可由PMOS電晶體形成。第一及第二負載電晶體ML1與ML2之每一通道均連接於第一記憶胞元陣列201之一位元線與一操作電壓源VDD之間。
第二負載單元212係經由一第二讀取位元線RBL2而連接至第二記憶胞元陣列202。在某些示範性實施例中，第二負載單元212包含相互並聯連接之第三及第四負載電晶體ML3與ML4。第三及第四負載電晶體ML3與ML4可由PMOS電晶體形成。第三及第四負載電晶體ML3與ML4之每一通道均連接於第二記憶胞元陣列202之一位元線與操作電壓元VDD之間。
第一負載單元211之第一負載電晶體ML1係回應一第一控制信號REF1而操作。第二負載單元212之第四負載電晶體ML4係回應一第二控制信號REF2而操作。第一及第二負載單元211與212之電阻值係依據第一及第四負載電晶體ML1與ML4之狀態而改變。第一及第二控制信號REF1與REF2可回應一選定記憶胞元之一位址而提供。
下文中，將說明選取第一記憶胞元陣列201之一 記憶胞元之情形。
感測放大器200係利用第二記憶胞元陣列202之多數參考胞元以讀取第一記憶胞元陣列201之一選定記憶胞元中所儲存之資料。
感測放大器200係經由第一讀取位元線RBL1而連接至第一記憶胞元陣列201之選定記憶胞元。感測放大器200係經由一第二讀取位元線RBL2而連接至第二記憶胞元陣列202之參考胞元。在某些示範性實施例中，參考胞元可包含第一及第二參考胞元。
在某些示範性實施例中，第一參考胞元係被程式化為一第一程式狀態。一具有第一程式狀態之參考胞元係儲存一第一位元值。例如，第一位元值可為資料”1”。同時，第二參考胞元係被程式化為一第二程式狀態。一具有第二程式狀態之參考胞元係儲存一第二位元值。例如，第二位元值可為資料”0”。
第一及第二參考胞元係相互並聯連接。因此，流經第二讀取位元線RBL2之一電流係由分別流經連接至第一及第二參考胞元之位元線之電流之一總和來決定。
在某些示範性實施例中，當第一記憶胞元陣列201之一記憶胞元被選定時，第一控制信號REF1具有一邏輯性高值。第一負載電晶體ML1係回應第一控制信號REF1而關閉。同時，第二控制信號REF2具有一邏輯性低值。第四負載電晶體ML4係回應第二控制信號REF2而開啟。第一負載單元211之一電阻值係回應第一及第四負載電晶體 ML1與ML4之狀態而較第二負載單元212之電阻值大二倍。然而，將理解的是，第一負載單元211之電阻值可為與較第二負載單元212之電阻值大二倍不同之一乘數。
如上所述，因為感測放大器係利用第一及第二負載單元211與212將一選定胞元所提供之一選取胞元電流與經由第二讀取位元線RBL2由參考胞元所提供之一參考電流作比較，所以一半導體記憶體裝置10(參看圖式)之可靠性係得以確保且增加。
下文中，將說明選取第二記憶胞元陣列202之一記憶胞元之情形。
感測放大器200係利用第一記憶胞元陣列201之多數參考胞元以讀取第二記憶胞元陣列202之選定記憶胞元中所儲存之資料。
感測放大器200係經由第二讀取位元線RBL2而連接至第二記憶胞元陣列202之選定記憶胞元。感測放大器200係經由一第一讀取位元線RBL1而連接至第一記憶胞元陣列201之參考胞元。在某些示範性實施例中，參考胞元可包含第一及第二參考胞元。
在某些示範性實施例中，第一參考胞元係被程式化為一第一程式狀態。一具有第一程式狀態之參考胞元係儲存一第一位元值。例如，第一位元值可為資料”1”。同時，第二參考胞元係被程式化為一第二程式狀態。一具有第二程式狀態之參考胞元係儲存一第二位元值。例如，第二位元值可為資料”0”。
第一及第二參考胞元係相互並聯連接。因此，流經第一讀取位元線RBL1之一電流係由分別流經連接至第一及第二參考胞元之位元線之電流之一總和來決定。
在某些示範性實施例中，當第二記憶胞元陣列202之一記憶胞元被選定時，第一控制信號REF1具有一邏輯性低值。第一負載電晶體ML1係回應第一控制信號REF1而開啟。同時，第二控制信號REF2具有一邏輯性高值。第四負載電晶體ML4係回應第二控制信號REF2而關閉。第二負載單元212之一電阻值係回應第一及第四負載電晶體ML1與ML4之狀態而較第一負載單元211之電阻值大二倍。然而，將理解的是，第二負載單元212之電阻值可為與較第一負載單元211之電阻值大二倍不同之一乘數。
如上所述，一流經連接至第一及第二記憶胞元陣列201與202之位元線之電流係利用具有不同電阻值之第一及第二負載單元211與212來加權。因為感測放大器係利用第一及第二負載單元211與212將一選定胞元所提供之一選取胞元電流與經由第一讀取位元線RBL1由參考胞元所提供之一參考電流作比較，所以一半導體記憶體裝置10(參看圖式)之可靠性係得以確保且增加。
圖8係一方塊圖示意地揭示依據另一示範性實施例之一半導體記憶體裝置。參看圖8，一半導體記憶體裝置20包含一第一記憶胞元陣列21、一第二記憶胞元陣列22、一列解碼器23、一感測放大器單元24、一行解碼器25、一輸入/輸出(I/O)緩衝器26、以及一選取器27。
半導體記憶體裝置20在一讀取作業時係利用程式化為不同程式狀態之多數參考胞元來改善一感測界限。此外，半導體記憶體裝置20包含多數記憶胞元陣列。當資料由一記憶胞元陣列之一選定記憶胞元讀取時，半導體記憶體裝置20係利用另一記憶胞元陣列中所包含之參考胞元。
每一第一及第二記憶胞元陣列21與22均包含配置於多數字線及多數位元線之交叉點處之記憶胞元。另外，第一及第二記憶胞元陣列21與22分別包含參考胞元區21a與22a。每一參考胞元區21a與22a均包含多數參考胞元。參考胞元係用以產生一參考電壓或電流俾讀取一記憶胞元陣列中所儲存之資料。每一參考胞元區之一位置均可固定於一相關記憶胞元陣列內。替代地，每一參考胞元區之一位置可依據一外部裝置或半導體記憶體裝置20之一控制而改變。
在某些示範性實施例中，每一參考胞元區21a與22a均包含二或多個參考胞元而該等參考胞元係程式化以具有不同程式狀態。該等程式化以具有不同程式狀態之二或多個參考胞元係相互並聯連接，以及一對參考胞元可用以讀取一選定記憶胞元中所儲存之資料。
列解碼器23係解碼由一外部裝置所提供之一列位址RA。列位址RA可經由一位址緩衝器提供。列解碼器23係利用解碼之列位址來選取第一或第二記憶胞元陣列21或22之一列。
感測放大器單元24係感測及放大一位元線上所形成之一電壓或一電流以讀取第一或第二記憶胞元陣列21或22之一選定記憶胞元中所儲存之資料。感測放大器單元24可包含分別連接至位元線之多數感測放大器。在圖8中，係示範地揭示一第一感測放大器SA1 24a。
第一感測放大器SA1 24a係連接至一選定記憶胞元及二或多個參考胞元。第一感測放大器SA1 24a係利用一採用二或多個參考胞元所產生之參考電壓或電流來感測選定記憶胞元中所儲存之資料。
第一感測放大器SA1 24a係連接至第一記憶胞元陣列21之一選定記憶胞元，及第二記憶胞元陣列22之二或多個參考胞元。在某些示範性實施例中，二或多個參考胞元係共用相同之位元線。
同時，第一感測放大器SA1 24a係連接至第一記憶胞元陣列21之二或多個參考胞元，及第二記憶胞元陣列22之一選定記憶胞元。在某些示範性實施例中，二或多個參考胞元係共用相同之位元線。
第一感測放大器SA1 24a係回應選取器27之一控制而調整連接至第一及第二記憶胞元陣列21與22之一負載單元之一電阻值。例如，第一感測放大器SA1 24a係將連接至包含一選定記憶胞元之一記憶胞元陣列之一負載單元之一電阻值調整為連接至包含參考胞元之一記憶胞元陣列之一負載單元之一電阻值之二倍。因為第一感測放大器SA1 24a係利用一採用多數參考胞元所精細控制之參考電壓或 電流來感測資料，所以半導體記憶體裝置20之感測界限係得以改善。
行解碼器25係解碼由外部裝置所提供之一行位址CA。行位址可經由來自該外部裝置之位址緩衝器提供。行解碼器25利用解碼之行位址來選取第一或第二記憶胞元陣列21或22之一行。
輸入/輸出(I/O)緩衝器26係輸出由第一或第二記憶胞元陣列21或22所讀取之資料，以及將該外部裝置所提供之程式資料提供給第一或第二記憶胞元陣列21或22。
選取器27係依據由列解碼器23所提供之一解碼之列位址來決定一選定記憶胞元之一位置。選取器27係回應該選取器27之決定結果而輸出一控制信號俾控制感測放大器單元24。
半導體記憶體裝置20係利用程式化以具有不同程式狀態之多數參考胞元而產生一參考電壓或電流。感測放大器單元24係在選取器27之控制下利用另一記憶胞元陣列之參考胞元來讀取一記憶胞元陣列之一選定記憶胞元之資料。因為半導體記憶體裝置20係利用一採用多數參考胞元所精細控制之參考電壓或電流，所以半導體記憶體裝置20之感測界限係得以改善。
圖9係一流程圖示意地揭示依據一示範性實施例之一半導體記憶體裝置之一讀取方法。
在作業步驟S110中，一感測放大器之一主要及/或參考輸入電阻值係加以調整。感測放大器之主要輸入電 阻值係經由一讀取位元線而連接至一選定記憶胞元。參考電阻值係經由一參考讀取位元線而連接至並聯連接之參考胞元。感測放大器之主要及參考輸入電阻值係依據流經連接至參考讀取位元線之參考胞元之電流之一總和來調整以具有一比例。該比例可預先決定。
在某些示範性實施例中，參考胞元包含第一及第二參考胞元。例如，第一參考胞元係被程式化為一第一程式狀態。一具有該第一程式狀態之參考胞元係儲存一第一位元值。該第一位元值可為資料”1”。第二參考胞元係被程式化為一第二程式狀態。一具有該第二程式狀態之參考胞元係儲存一第二位元值。該第二位元值可為資料”0”。主要及參考輸入電阻值係調整成具有一2：1之比例。
在包含一選定記憶胞元之一記憶胞元陣列不同於包含參考胞元之一記憶胞元陣列之情況下，感測放大器係回應指示該選定記憶胞元之一位置之一控制信號來調整主要及/或參考輸入電阻值。
在作業步驟S120中，經由一讀取位元線所提供之一選取胞元電流係與經由一參考讀取位元線所提供之一參考電流作比較。選取胞元電流及參考電流係在該選取胞元電流及該參考電流回應主要輸入電阻值對比於參考輸入電阻值之一比例而以一權重加以修正之條件下作比較。該權重可預先決定。
作業步驟S130中，一差動電壓係依據作業步驟S120中作比較之選取胞元電流與參考電流間之一項差異而 產生以作為一輸出之用。
藉著上述之讀取方法，因為一半導體記憶體裝置係利用一採用多數參考胞元所精細控制之參考電壓或電流來感測儲存資料，所以該半導體記憶體裝置之一感測界限係得以改善。
圖10係一方塊圖示意地揭示一行動裝置中之示範性實施例之應用。
參看圖10，一行動裝置可為一筆記型電腦或一手持式電子裝置，以及包含一DRAM 1100、一微處理單元(MPU)1200、一介面(I/F)單元1300、一顯示器1400、以及一固態硬碟(SSD)1500。SSD 1500可為一快閃記憶體。
在某些情況下，DRAM 1100、MPU 1200、及SSD 1300係以一封裝或整合至一晶片內之型式提供。此可意指DRAM1100及SSD 1500係內嵌至行動裝置中。
假設行動裝置係一可攜式通訊裝置，則介面(I/F)單元1300係連接至一調變解調器及收發器方塊而該方塊係配置成執行一通訊資料發送及接收功能以及一資料調變與解調功能。
DRAM 1100係連接至MPU 1200，以及充作MPU 1200之一緩衝記憶體或一主要記憶體之用。類似圖1中所示之一半導體記憶體裝置，DRAM 1100可包含程式化為不同程式狀態之多數參考胞元。另外，DRAM 1100可包含依據一或多個上述示範性實施例之一非平衡感測放大器俾將參考胞元所提供之一參考電流與一選定記憶胞元所提供之一 選取胞元電流作比較。因為DRAM 1100係利用經由參考胞元所精細控制之一參考電壓或電流來感測資料，所以感測界限係得以改善。
MPU 1200係依據一既定程式來控制行動裝置之一整體作業。
顯示器1400可為一具有一背光之液晶、一具有LED光源之液晶、或一觸控螢幕(例如，OLED)。顯示器1400係充作一輸出裝置俾顯示彩色影像(例如，文字、數字、圖片、等)。
SSD 1500包含一NOR或NAND快閃記憶體。在圖10中，係揭示一實例其中一SSD係充作圖10之一儲存裝置之用。然而，可採用各種非依電性儲存器。非依電性儲存器可儲存具有各種資料格式之資料資訊諸如一文本、一圖形、一軟體碼、等。
在某些示範性實施例中，非依電性儲存器可由一EEPROM(電子可抹除可程式化唯讀記憶體)、一快閃記憶體、一MRAM(磁性RAM)、一STT-MRAM(自旋-移轉力矩MRAM)、一CBRAM(導電橋接RAM)、一FeRAM(鐵電RAM)、一稱作OUM(雙向統一記憶體)之PRAM(相變RAM)、一RRAM或ReRAM(電阻RAM)、一奈米管RRAM、一PoRAM(聚合物RAM)、NFGM(奈米浮閘記憶體)、一全像記憶體、一分子電子記憶體裝置、或絕緣阻值變化記憶體、等。
說明一實例其中行動裝置係一行動通訊裝置。在 某些情況下，行動裝置係藉著將組件加入至該行動裝置或自該行動裝置移除組件而作為一智慧卡之用。
在行動裝置之情況下，一個別介面係連接至一外部通訊裝置。該通訊裝置可為一DVD播放器、一電腦、一機上盒(STB)、一遊戲機、一數位攝影機、或類似裝置。
在某些示範性實施例中，行動裝置可進一步包含一應用程式晶片組、一照相機影像處理器(CIS)、一行動DRAM、等。
形成行動裝置之晶片可採用各種封裝諸如一PoP(堆疊式封裝)、球柵陣列(BGAs)、晶片尺寸封裝(CSPs)、一塑膠有引線晶片載體(PLCC)、一塑膠雙列直插式封裝(PDIP)、一晶圓內晶粒封裝、一晶圓內晶粒型式、一板上晶片(COB)、一陶瓷雙列直插式封裝(CERDIP)、一塑膠公制方型扁平式封裝(MQFP)、一薄方型扁平式封裝(TQFP)、一小外形積體電路(SOIC)、一縮小型小外形封裝(SSOP)、一薄小外形封裝(TSOP)、一系統級封裝(SIP)、一多晶片封裝(MCP)、一晶圓級製造封裝(WFP)、一晶圓級處理堆疊封裝(WSP)、等。
圖11係一方塊圖示意地揭示一光學I/O方案中之示範性實施例之一項應用。
參看圖11，一採用一高速光學輸入/輸出方案之記憶體系統2000係包含一作為一控制器用之晶片組2100，以及安裝在一印刷電路板(PCB)基板2001上之記憶體模組2200與2300。記憶體模組2200與2300係嵌入至PCB基板 2001上所設置之凹槽2201與2301內。記憶體模組2200與2300係相同配置者，以及本發明理念係利用記憶體模組2200加以說明。
記憶體模組2200包含DRAM記憶體晶片2211至221n、一光學I/O輸入單元2220、一光學I/O輸出單元2230、以及一連接器2240。
光學I/O輸入單元2220包含一光電轉換元件(例如，一光二極體)以將一輸入光學信號轉換成一電子信號。由該光電轉換元件輸出之電子信號係藉著記憶體模組2200接收。
光學I/O輸出單元2230包含一電光轉換元件(例如，一雷射二極體)以將由記憶體模組2200輸出之一電子信號轉換成一光學信號。在某些情況下，光學I/O輸出單元2230進一步包含一光學調變器以調變由一光源輸出之一信號。
一光纜2410係在記憶體模組2200之光學I/O輸入單元2220與晶片組2100之一光學傳送單元2111之間執行一光學通訊之角色。光學通訊可具有一頻寬(例如，大於每秒20 gigabits(十億位元))。記憶體模組2200係經由連接器2240而接收來自晶片組2100之信號線2430與2440之信號或資料，以及經由光纜2410執行與晶片2100之高速資料通訊。同時，電阻器Rtm係終端電阻器。
依據一或多個示範性實施例之DRAM記憶體晶片2211至221n可應用於具有圖11中所示之光學I/O結構之 記憶體系統2000上。
如參看圖1中所示之一半導體記憶體裝置所述，記憶體系統2000中之每一DRAM記憶體晶片2211至221n均可包含程式化為不同程式狀態之多數參考胞元。另外，每一DRAM記憶體晶片2211至221n均可包含依據一或多個上述示範性實施例之一非平衡式感測放大器俾將參考胞元所提供之一參考電流與一選定記憶胞元所提供之一選取胞元電流作比較。因為每一DRAM記憶體晶片2211至221n均係利用經由參考胞元所精細控制之一參考電壓或電流來感測資料，所以感測界限係得以改善。
在圖11之記憶體系統係一SSD之情況下，DRAM記憶體晶片2211至221n可充作一使用者資料緩衝器之用。
圖12係一圖式示意地揭示矽通孔(TSV)中之示範性實施例之一項應用。
參看圖12中之一堆疊式記憶體裝置3000，多數記憶體晶片3200至3500係以一垂直方向堆疊在一介面晶片3100上。此處，多數矽通孔3600係形成以穿透記憶體晶片3200至3500。大量資料係儲存在包含以一垂直方向堆疊在介面晶片3100上之記憶體晶片3200至3500之三維堆疊封裝式記憶體裝置3000內。另外，三維堆疊封裝式記憶體裝置3000對高速、低功率及尺寸縮小係有利的。
圖12中所示之堆疊式記憶體裝置可包含依據一或多個示範性實施例之DRAMs。如參看圖1中所示之一半導體記憶體裝置所述，因此，形成記憶體晶片3200至3500 之一DRAM可包含程式化為不同程式狀態之多數參考胞元。另外，該DRAM可包含依據一或多個上述示範性實施例之一非平衡式感測放大器俾將參考胞元所提供之一參考電流與一選定記憶胞元所提供之一選取胞元電流作比較。因為該DRAM係利用經由參考胞元所精細控制之一參考電壓或電流來感測資料，所以感測界限係得以改善。
圖13係一方塊圖示意地揭示一電子系統中之示範性實施例之一項應用。如圖13中所揭示，一電子系統4000包含一輸入裝置4100、一處理器4200、一輸出裝置4300、以及一記憶體裝置4400。記憶體裝置4400包含一DRAM 4410而該DRAM係配置成與圖1中所顯示之DRAM實質相同。另外，注意DRAM 4410係整合至輸入裝置4100、處理器4200、及輸出裝置4300中之一者內。
如參看圖1中所示之一半導體記憶體裝置所述，DRAM 4410可包含程式化為不同程式狀態之多數參考胞元。另外，DRAM 4410可包含依據一或多個上述示範性實施例之一非平衡式感測放大器俾將參考胞元所提供之一參考電流與一選定記憶胞元所提供之一選取胞元電流作比較。因為DRAM 4410係利用經由參考胞元所精細控制之一參考電壓或電流來感測資料，所以感測界限係得以改善。
圖14係一圖式示意地揭示依據一示範性實施例之一半導體晶圓。
參看圖14，一包含另一電路組件5110之記憶體裝置5100(例如，DRAM)係在一半導體晶圓5001上製造。非常 理解的是，記憶體裝置5100係在各種半導體基材上製造。
如參看圖1中所示之一半導體記憶體裝置所述，形成記憶體晶片3200至3500之記憶體裝置5100可包含程式化為不同程式狀態之多數參考胞元。另外，記憶體裝置5100可包含依據一或多個上述示範性實施例之一非平衡式感測放大器俾將參考胞元所提供之一參考電流與一選定記憶胞元所提供之一選取胞元電流作比較。因為記憶體裝置5100係利用經由參考胞元所精細控制之一參考電壓或電流來感測資料，所以感測界限係得以改善。
圖15係一方塊圖示意地揭示一可攜式裝置中之示範性實施例之一項應用。
參看圖15，一可攜式裝置係作為一智慧型手機之用以及包含一多埠DRAM 6100、一第一處理器6200、一第二處理器6300、一顯示單元6400、一使用者介面6500、一照相機單元6600、以及一調變解調器6700。
多埠DRAM 6100具有分別連接至第一至第三匯流排B10、B20、與B22之三個埠，以及係連接至第一及第二處理器6200與6300。多埠DRAM 6100之第一埠係經由第一匯流排B10而連接至第一處理器6200(例如，一基頻處理器)。多埠DRAM 6100之第二埠係經由第二匯流排B20而連接至第二處理器6300(例如，一應用程式處理器)。多埠DRAM 6100之第三埠係經由第三匯流排B22而連接至第二處理器6300。
在某些示範性實施例中，多埠DRAM 6100係取 代一儲存記憶體及二DRAM。另外，多埠DRAM 6100具有三個埠以及扮演一DRAM及一快閃記憶體之角色。在此情況下，多埠DRAM 6100係利用一DRAM介面來操作，因此該多埠DRAM係取代二DRAM。多埠DRAM 6100可具有一操作範圍及SDRAM DDR4要求之一操作電壓。
如參看圖1中所示之一半導體記憶體裝置所述，多埠DRAM 6100可包含程式化為不同程式狀態之多數參考胞元。另外，多埠DRAM 6100可包含依據一或多個上述示範性實施例之一非平衡式感測放大器俾將參考胞元所提供之一參考電流與一選定記憶胞元所提供之一選取胞元電流作比較。因為多埠DRAM 6100係利用經由參考胞元所精細控制之一參考電壓或電流來感測資料，所以感測界限係得以改善。
第一匯流排B10之一介面可為一依電性記憶體介面，以及第一埠可接收第一處理器6200所產生之第一封包資料以便將第一封包資料傳送至多埠DRAM 6100之一內部電路方塊。另外，第一埠可將多埠DRAM 6100之第一資料提供給第一處理器6200。在此情況下，第一資料可為並列資料。
第三匯流排B22之一介面可為一依電性記憶體介面，以及第三埠可接收第二處理器6300所產生之第三封包資料以便將第三封包資料傳送至多埠DRAM 6100之一內部電路方塊。另外，第三埠可將多埠DRAM 6100之第三資料提供給第二處理器6300。
第二匯流排B20之一介面可為一非依電性記憶體(例如，快閃記憶體)介面，以及第二埠可接收第二處理器6300所產生之第二封包資料以便將第二封包資料傳送至多埠DRAM 6100之一內部電路方塊。另外，第二埠可將多埠DRAM 6100之第二資料提供給第二處理器6300。在此情況下，第二資料可為串列資料或並列資料。
匯流排之一介面可為介面規約諸如一USB(通用串列匯流排)、一MMC(多媒體卡)、一PCIE(外設互聯標準-Express)、一SAS(串列SCSI)、一SATA(串列先進技術配置)、一PATA(並列先進技術配置)、一SCSI(小型電腦系統介面)、一ESDI(增強型小型裝置介面)、以及一IDE(整合裝置電路)中之一者。
在某些情況下，第一及第二處理器6200與6300以及多埠DRAM 6100可整合為一晶片或封裝。在此情況下，多埠DRAM 6100可嵌入至行動裝置中。
在可攜式裝置係一智慧型手機之情況下，第一處理器6200係連接至調變解調器6700而該調變解調器係發送及接收通訊資料以及調變及解調資料。
一NOR或NAND快閃記憶體可額外地連接至第一處理器6200或第二處理器6300以儲存大量資訊。
顯示單元6400可具有一設有一背光之液晶、一設有一LED光源之液晶、或一觸控螢幕(例如，OLED)。顯示單元6400可為一輸出裝置俾顯示彩色影像(例如，文字、數字、圖片、等)。
說明一實例其中可攜式裝置6000係一智慧型手機。在某些情況下，可攜式裝置可藉著加入或移除組件而作為一智慧卡之用。
可攜式裝置可經由一個別介面而連接至一外部通訊裝置。該通訊裝置可為一DVD播放器、一電腦、一機上盒(STB)、一遊戲機、一數位攝影機、或類似裝置。
照相機單元6600可包含一照相機影像處理器(CIS)，以及可連接至第二處理器6300。
雖然未顯示在圖15中，然而可攜式裝置6000可進一步包含一應用程式晶片組、一照相機影像處理器(CIS)、一行動DRAM、等。
圖15中，係揭示一實例其中一DRAM係設置在可攜式裝置處作為一多埠依電性記憶體之用。然而，各種非依電性記憶體可用以取代該多埠依電性記憶體。
雖然本發明理念已參考示範性實施例加以說明，然而將對熟悉本技藝人士明顯的是各種變化及修改均可進行而並未偏離本發明理念之精神與範圍。因此，應理解的是，上文之示範性實施例並非是限制性，而是揭示性。例如，一感測放大器之各種變化及修改均可進行而並未偏離本發明理念之精神與範圍。

Claims (24)

  1. 一種感測放大器，包含：一第一負載，係以來自連接至一選定記憶胞元之一讀取位元線的一選取胞元電流供應該第一負載；一第二負載，係以來自連接至一參考胞元之一參考讀取位元線的一參考電流供應該第二負載，該第二負載之一電阻值係不同於該第一負載之一電阻值；以及一感測單元，其配置成依據該等第一與第二負載之一電阻比來修正該參考電流之一準位，以及比較該選取胞元電流與該修正之參考電流，其中該第二負載包含複數個電晶體，該等複數個電晶體之通道被連接在一操作電壓源和該參考讀取位元線之間。
  2. 如請求項1之感測放大器，其中該參考讀取位元線係連接至共用該參考讀取位元線之複數個參考胞元。
  3. 如請求項2之感測放大器，其中該等參考胞元係並聯連接，且來自該參考讀取位元線之該參考電流係對應於分別流經該等參考胞元之電流的一總和。
  4. 如請求項2之感測放大器，其中該等參考胞元包含一第一參考胞元及一第二參考胞元，以及其中該第一參考胞元係被程式化為一第一程式狀態俾儲存一第一位元值，且該第二參考胞元係被程式化成一第二程式狀態俾儲存一第二位元值。
  5. 如請求項4之感測放大器，其中該第一位元值係資料“1”且該第二位元值係資料“0”。
  6. 如請求項1之感測放大器，其中該等第一及第二負載之該電阻比係2：1。
  7. 如請求項1之感測放大器，其中該等第一及第二負載包含MOS電晶體。
  8. 如請求項7之感測放大器，其中該第一負載包含一第一電晶體，該第一電晶體具有連接於該操作電壓源與該讀取位元線之間的一通道。
  9. 如請求項8之感測放大器，其中該第二負載之該等複數個電晶體包含第二及第三電晶體，該等第二及第三電晶體之通道係連接於該操作電壓源與該參考讀取位元線之間。
  10. 如請求項9之感測放大器，其中該等第一至第三電晶體具有相同之物理特性。
  11. 一種感測放大器，包含：一第一負載，係以來自連接至一選定記憶胞元之一讀取位元線的一選取胞元電流供應該第一負載；一第二負載，係以來自連接至一參考胞元之一參考讀取位元線的一參考電流供應該第二負載，該第二負載之一電阻值係不同於該第一負載之一電阻值；以及一感測單元，其配置成依據該等第一與第二負載之一電阻比來修正該參考電流之一準位，以及比較該選取胞元電流與該修正之參考電流，進一步包含： 一輸出單元，其配置以汲取該選取胞元電流及該參考電流，其中該輸出單元係連接於該感測單元與一接地電壓之間。
  12. 如請求項11之感測放大器，其中該輸出單元包含至少一個包含一MOS電晶體的二極體。
  13. 一種感測放大器，包含：一第一負載，係以來自連接至一第一記憶胞元陣列之一第一讀取位元線的一第一胞元電流供應該第一負載；一第二負載，係以來自連接至一第二記憶胞元陣列之一第二讀取位元線的一第二胞元電流供應該第二負載；以及一感測單元，其配置成依據該等第一及第二負載之一電阻比來修正該第二胞元電流之一準位，以及比較該第一胞元電流與該修正之第二胞元電流，其中該等第一及第二負載之電阻值係回應一控制信號而變化。
  14. 如請求項13之感測放大器，其中該等第一及第二負載包含MOS電晶體。
  15. 如請求項14之感測放大器，其中該第一負載包含第一及第二電晶體，該等第一及第二電晶體之通道係連接於一操作電壓源與該第一讀取位元線之間，且該第一電晶體係回應該控制信號而開啟。
  16. 如請求項15之感測放大器，其中該第二負載包含第三及第四電晶體，該等第三及第四電晶體之通道係連接於該操作電壓源與該第二讀取位元線之間，且該第四電晶體係回應該控制信號而關閉。
  17. 一種半導體記憶體裝置，包含：一第一記憶胞元陣列，其包含一第一主要胞元區以及與該第一主要胞元區共用一第一字線的一第一參考胞元區；一第二記憶胞元陣列，其包含一第二主要胞元區以及與該第二主要胞元區共用一第二字線的一第二參考胞元區；一感測放大器，其經由被供應以一第一胞元電流的一第一位元線而連接至該第一記憶胞元陣列，經由被供應以一第二胞元電流的一第二位元線而連接至該第二記憶胞元陣列，並且配置成利用該等第二及第一參考胞元區來分別感測該等第一及第二主要胞元區中所儲存之資料；以及一選取器，其配置成提供該感測放大器指示一選定記憶胞元之一位置的一控制信號，其中該感測放大器係配置成回應該控制信號以修正該等第一及第二胞元電流之準位，比較該等修正之第一及第二胞元電流，以及依據該比較結果來感測該等第一及第二主要胞元區中所儲存之資料。
  18. 如請求項17之半導體記憶體裝置，其中當該第一記憶胞 元陣列之一記憶胞元被選定時，該感測放大器係連接至該第一主要胞元區及該第二參考胞元區以利用該第二參考胞元區來感測該第一主要胞元區中所儲存之該資料。
  19. 如請求項18之半導體記憶體裝置，其中該第二參考胞元區包含共用該第二位元線之第一及第二參考胞元，其中該第一參考胞元係被程式化為一第一程式狀態俾儲存一第一位元值，以及其中該第二參考胞元係被程式化為一第二程式狀態俾儲存一第二位元值。
  20. 如請求項17之半導體記憶體裝置，其中該等第一及第二參考胞元區係回應一外部裝置所提供之一信號而被設定。
  21. 如請求項17之半導體記憶體裝置，其中該等第一及第二參考胞元區之位置係分別固定於該等第一及第二記憶胞元陣列內。
  22. 如請求項17之半導體記憶體裝置，其中該選取器係配置成回應一外部裝置所提供之一位址信號而產生該控制信號。
  23. 如請求項22之半導體記憶體裝置，進一步包含：一列解碼器，其配置成解碼該外部裝置所提供之一列位址，其中該選取器係配置成依據該列位址以產生該控制信號。
  24. 如請求項17之半導體記憶體裝置，其中該等第一及第二記憶胞元陣列包含複數個記憶胞元，而每一記憶胞元具有一增益胞元結構。
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TW103138775A TWI645412B (zh) 2013-12-16 2014-11-07 感測放大器、使用該感測放大器之半導體記憶體裝置以及該感測放大器之讀取方法

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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102189824B1 (ko) * 2014-08-04 2020-12-11 삼성전자주식회사 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템
US9659606B2 (en) * 2014-12-17 2017-05-23 Mediatek Inc. Differential sensing circuit with dynamic voltage reference for single-ended bit line memory
JP6749021B2 (ja) * 2015-05-15 2020-09-02 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
US10490270B2 (en) * 2015-10-28 2019-11-26 Hewlett Packard Enterprise Development Lp Reference column sensing for resistive memory
JP2017111847A (ja) * 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
CN105761745B (zh) * 2016-02-03 2018-05-22 上海磁宇信息科技有限公司 一种读出放大器及mram芯片
CN105741864B (zh) * 2016-02-03 2018-08-21 上海磁宇信息科技有限公司 一种读出放大器及mram芯片
US9830979B1 (en) * 2016-05-26 2017-11-28 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for controlling a sense amplifier
US9754640B1 (en) 2016-10-19 2017-09-05 Macronix International Co., Ltd. Sensing circuit and method utilizing voltage replication for non-volatile memory device
US10180808B2 (en) * 2016-10-27 2019-01-15 Samsung Electronics Co., Ltd. Software stack and programming for DPU operations
CN106531222B (zh) * 2016-11-10 2020-01-24 中国电子科技集团公司第四十七研究所 基于flash的fpga驱动电压产生电路及驱动方法
KR20180076842A (ko) 2016-12-28 2018-07-06 삼성전자주식회사 오프셋 제거 기능을 갖는 감지 증폭기
JP2018147545A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
US10074422B1 (en) 2017-06-13 2018-09-11 Cypress Semiconductor Corporation 2T1C ferro-electric random access memory cell
US11568920B2 (en) 2017-08-02 2023-01-31 Samsung Electronics Co., Ltd. Dual row-column major dram
US10290327B2 (en) * 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10242737B1 (en) * 2018-02-13 2019-03-26 Macronix International Co., Ltd. Device structure for neuromorphic computing system
US10892224B2 (en) 2018-02-26 2021-01-12 Micron Technology, Inc. Apparatuses comprising protective material along surfaces of tungsten-containing structures
US20190311749A1 (en) * 2018-04-09 2019-10-10 Anaflash Inc. Logic Compatible Embedded Flash Memory
CN109243504A (zh) * 2018-08-30 2019-01-18 成都锐成芯微科技股份有限公司 基准电流产生电路、非易失性存储器及基准电流产生方法
US10755766B2 (en) 2018-09-04 2020-08-25 Micron Technology, Inc. Performing logical operations using a logical operation component based on a rate at which a digit line is discharged
TWI681396B (zh) * 2018-12-06 2020-01-01 群聯電子股份有限公司 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
US10984874B1 (en) * 2019-11-13 2021-04-20 Sandisk Technologies Llc Differential dbus scheme for low-latency random read for NAND memories
US11011216B1 (en) * 2020-03-05 2021-05-18 Qualcomm Incorporated Compute-in-memory dynamic random access memory
CN114582398B (zh) * 2020-11-30 2023-07-07 无锡华润上华科技有限公司 一种半导体存储器
US11574676B2 (en) * 2021-02-25 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for multiple sense amplifiers of memory device
CN114913895B (zh) * 2022-07-19 2022-11-01 中科南京智能技术研究院 一种实现两比特输入单比特权重的存内计算宏单元

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118701A (en) * 1998-05-19 2000-09-12 Nec Corporation Method and apparatus capable of trimming a nonvolatile semiconductor storage device without any superfluous pads or terminals
US20060077737A1 (en) * 2004-07-14 2006-04-13 Renesas Technology Corp. Non-volatile semiconductor memory device
US20060274573A1 (en) * 2005-06-07 2006-12-07 Yoshihisa Iwata Magnetic random access memory
US20080158935A1 (en) * 2006-12-29 2008-07-03 Spansion Llc Resistance changing memory cell architecture
US20100118581A1 (en) * 2008-11-13 2010-05-13 Renesas Technology Corp. Magnetic memory device

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08147968A (ja) 1994-09-19 1996-06-07 Mitsubishi Electric Corp ダイナミックメモリ
JPH1050058A (ja) 1996-07-30 1998-02-20 Kawasaki Steel Corp 半導体記憶装置
US6016268A (en) 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
JPH11162164A (ja) 1997-11-26 1999-06-18 Toshiba Microelectronics Corp Ｄｒａｍ、及び３トランジスタ型ｄｒａｍ
US5943270A (en) 1997-11-26 1999-08-24 Intel Corporation Two-transistor DRAM cell for logic process technology
US6246083B1 (en) 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US5995433A (en) 1998-05-22 1999-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Three-transistor type DRAM with a refresh circuit
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP2002140890A (ja) 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置
JP5019681B2 (ja) * 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
KR100434515B1 (ko) * 2002-09-17 2004-06-05 삼성전자주식회사 전류감지 회로용 능동 부하 회로를 구비하는 반도체메모리장치
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7016211B2 (en) 2003-08-18 2006-03-21 Integrated Device Technology, Inc. DRAM-based CAM cell with shared bitlines
US6831866B1 (en) 2003-08-26 2004-12-14 International Business Machines Corporation Method and apparatus for read bitline clamping for gain cell DRAM devices
DE10344604B4 (de) 2003-09-25 2011-08-11 Infineon Technologies AG, 81669 Speichereinheit mit Sammelelektroden
JP2005166087A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体集積回路装置
US7123500B2 (en) 2003-12-30 2006-10-17 Intel Corporation 1P1N 2T gain cell
JP4418254B2 (ja) 2004-02-24 2010-02-17 株式会社ルネサステクノロジ 半導体集積回路
JP3869430B2 (ja) * 2004-05-11 2007-01-17 株式会社東芝 磁気ランダムアクセスメモリ
JP2006134536A (ja) * 2004-11-09 2006-05-25 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置およびその読み出し方法
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7459743B2 (en) 2005-08-24 2008-12-02 International Business Machines Corporation Dual port gain cell with side and top gated read transistor
US8406072B2 (en) * 2010-08-23 2013-03-26 Qualcomm Incorporated System and method of reference cell testing
KR101783873B1 (ko) 2010-10-12 2017-10-11 삼성전자주식회사 데이터 감지를 위한 반도체 메모리 장치
US9443844B2 (en) 2011-05-10 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Gain cell semiconductor memory device and driving method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118701A (en) * 1998-05-19 2000-09-12 Nec Corporation Method and apparatus capable of trimming a nonvolatile semiconductor storage device without any superfluous pads or terminals
US20060077737A1 (en) * 2004-07-14 2006-04-13 Renesas Technology Corp. Non-volatile semiconductor memory device
US20060274573A1 (en) * 2005-06-07 2006-12-07 Yoshihisa Iwata Magnetic random access memory
US20080158935A1 (en) * 2006-12-29 2008-07-03 Spansion Llc Resistance changing memory cell architecture
US20100118581A1 (en) * 2008-11-13 2010-05-13 Renesas Technology Corp. Magnetic memory device

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Publication number Publication date
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