CN114913895B - 一种实现两比特输入单比特权重的存内计算宏单元 - Google Patents

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Abstract

本发明涉及一种实现两比特输入单比特权重的存内计算宏单元。存内计算宏单元包括：权重存储电路、计算电路和储能电路；计算电路分别与权重存储电路和储能电路连接；权重存储电路中存储的权重用于控制计算电路的开闭；储能电路用于在计算电路开启时进行电能存储。本发明通过采用权重存储电路中存储的权重控制计算电路的开闭，在计算电路开启时储能电路进行电能存储，以能够在避免计算过程引起读干扰问题的同时，提高权重利用率。

Description

一种实现两比特输入单比特权重的存内计算宏单元
技术领域
本发明涉及电子元器件技术领域，特别是涉及一种实现两比特输入单比特权重的存内计算宏单元。
背景技术
近年来，人工智能(AI)对高能效计算系统的需求日益增长，包括边缘智能及其应用，人工智能系统中的DNN需要大量的并行乘积(MAC)操作。在MAC操作过程中，处理单元(PE)和内存之间不可避免地要进行大量权重和中间输出的数据传输，这会导致不可避免的功耗和延迟，从而限制了某些AI应用，如电池供电的边缘设备。因此，出现了内存计算(CIM)体系结构，通过在模内存储器的位行(BL)上并发访问多个单元来执行节能的并行MAC操作。这大大减少了生成的中间数据量，并促进了高度并行计算。
传统存内计算单比特实现方案在进行网络规模较大、权重位数较多的模型推理计算时，会占用较大规模的存算单元面积，因此硬件成本较高。计算时权重值的利用率较低。其次在进行时采用6T-SRAM存储单元会存在读干扰现象，计算电路会对权重值造成影响。
发明内容
为解决现有技术存在的上述问题，本发明提供了一种实现两比特输入单比特权重的存内计算宏单元。
为实现上述目的，本发明提供了如下方案：
一种实现两比特输入单比特权重的存内计算宏单元，包括：权重存储电路、计算电路和储能电路；所述计算电路分别与所述权重存储电路和所述储能电路连接；所述权重存储电路中存储的权重用于控制所述计算电路的开闭；所述储能电路用于在所述计算电路开启时进行电能存储。
优选地，所述权重存储电路为6T-SRAM存储单元。
优选地，所述计算电路包括：第一通断控制模块、第一电平输入端、第二电平输入端、电能输入端、第二通断控制模块和储能输出端；
所述第一电平输入端与所述6T-SRAM存储单元中的第一权重储值点连接；所述第一通断控制模块的第一输入端与所述第一电平输入端连接；所述第二电平输入端与所述6T-SRAM存储单元中的第二权重储值点连接；所述第二通断控制模块的第一输入端与所述第二电平输入端连接；所述第一通断控制模块的输出端和所述第二通断控制模块的输出端均与所述储能输出端连接；所述第一通断控制模块的第二输入端和所述第二通断控制模块的第二输入端均与所述电能输入端连接。
优选地，所述第一通断控制模块包括：PMOS管、第一NMOS管和第三电平输入端；
所述PMOS管的栅极与所述第一电平输入端连接；所述PMOS管的漏极与所述第一NMOS管的漏极连接；所述PMOS管的源极与所述电能输入端连接；所述第一NMOS管的栅极与所述第三电平输入端连接；所述第一NMOS管的源极与所述储能输出端连接。
优选地，所述第二通断控制模块包括：第二NMOS管、第三NMOS管和第四电平输入端；
所述第二NMOS管的栅极与所述第二电平输入端连接；所述第二NMOS管的漏极与所述电能输入端连接；所述第二NMOS管的源极与第三NMOS管的漏极连接；所述第三NMOS管的栅极与所述第四电平输入端连接；所述第三NMOS管的源极与所述储能输出端连接。
优选地，所述储能电路包括：耦合电容。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明提供的实现两比特输入单比特权重的存内计算宏单元，通过采用权重存储电路中存储的权重控制计算电路的开闭，在计算电路开启时储能电路进行电能存储，以能够在避免计算过程引起读干扰问题的同时，提高权重利用率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的实现两比特输入单比特权重的存内计算宏单元的结构示意图；
图2为本发明实施例提供的第一通断控制模块、第二通断控制模块有效计算示意图；
图3为本发明实施例提供的第一通断控制模块、第二通断控制模块无效计算示意图；
图4为本发明实施例提供的第一通断控制模块有效计算示意图；
图5为本发明实施例提供的第二通断控制模块有效计算示意图。
附图标记说明：
1-权重存储电路，2-计算电路，21-第一通断控制模块，22-第二通断控制模块，3-储能电路，TP1-PMOS管，TN1-第一NMOS管，IN_A-第三电平输入端，Vin-电能输入端，C-耦合电容，TN2-第二NMOS管，TN3-第三NMOS管，IN_B-第四电平输入端，QB-第一权重储值点，Q-第二权重储值点。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种实现两比特输入单比特权重的存内计算宏单元，能够在避免计算过程引起读干扰问题的同时，提高权重利用率。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
如图1所示，本发明提供的实现两比特输入单比特权重的存内计算宏单元，包括：权重存储电路1、计算电路2和储能电路3。计算电路2分别与权重存储电路1和储能电路3连接。权重存储电路1中存储的权重用于控制计算电路2的开闭。储能电路3用于在计算电路2开启时进行电能存储。储能电路3优选采用耦合电容。
在本发明，权重存储电路1采用经典的6T-SRAM。如图1所示，6T-SRAM中，管P1和管P2均为PMOS管，管N1、管N2、管N3和管N4为NMOS管，其中，差分的权重值分别存储于Q点和QB点。字线(Word Line，WL)配合位线(Bit Line，BL)以及位线非(BLB)完成第二权重储值点（权重）Q和第一权重储值点（权重反）QB点高低电平的写入。
图1左侧上端的三个晶体管N3、管P1和管N1中，管N3的源极与位线BL相连，管N3的栅极与字线WL相连，管N3的漏极与权重反QB相连。管P1的源极与电源VDD相连，管P1的栅极与下面的管N1的栅极相连，管P1的漏极与权重反QB相连。管N1的漏极与权重反QB相连，管N1的源极接地(VSS)。管N1和管P1的栅极相连后再与权重Q相连。
图1右侧上端的管三个晶体管N4、管P2和管N2中，管N4的源极与位线非BLB相连，管N4的栅极与字线WL相连，管N4的漏极与权重Q相连。管P2的源极与电源VDD相连，管P2的栅极与下面管N2栅极相连，管P2的漏极与权重Q相连。管N2的漏极与权重Q相连，管N2的源极接地(VSS)。管N2与管P2的栅极相连后再与权重反QB相连。
因上述提供的6T-SRAM的具体结构为现有技术，在此不再进行详细描述。
为了进一步增强电路的抗干扰性能，如图1所示，本发明上述采用的计算电路2包括：第一通断控制模块21、第一电平输入端、第二电平输入端、电能输入端Vin、第二通断控制模块22和储能输出端。
第一电平输入端与6T-SRAM存储单元中的第一权重储值点连接。第一通断控制模块21的第一输入端与第一电平输入端连接。第二电平输入端与6T-SRAM存储单元中的第二权重储值点连接。第二通断控制模块22的第一输入端与第二电平输入端连接。第一通断控制模块21的输出端和第二通断控制模块22的输出端均与储能输出端连接。第一通断控制模块21的第二输入端和第二通断控制模块22的第二输入端均与电能输入端连接。
其中，第一通断控制模块21包括：PMOS管TP1、第一NMOS管TN1和第三电平输入端IN_A。
PMOS管TP1的栅极与第一电平输入端连接。PMOS管TP1的漏极与第一NMOS管的漏极连接。PMOS管TP1的源极与电能输入端Vin连接。第一NMOS管TN1的栅极与第三电平输入端IN_A连接。第一NMOS管TN1的源极与储能输出端连接。
第二通断控制模块22包括：第二NMOS管TN2、第三NMOS管TN3和第四电平输入端IN_B。
第二NMOS管TN2的栅极与第二电平输入端连接。第二NMOS管TN2的漏极与电能输入端连接。第二NMOS管TN2的源极与第三NMOS管TN3的漏极连接。第三NMOS管TN3的栅极与第四电平输入端IN_B连接。第三NMOS管TN3的源极与储能输出端连接。
基于上述结构，在计算电路2中，第一权重储值点QB和第二权重储值点Q分别连接与PMOS管TP1和第二NMOS管TN2的栅极，以权重的不同组合控制计算电路2的通断。第三电平输入端IN_A和第四电平输入端IN_B分别控制第一NMOS管TN1和第二NMOS管TN2的栅极，以输入的高低电平不同而控制计算电路2的通断。具体计算规则如表1所示：
表1 计算规则表
Figure DEST_PATH_IMAGE001
对权重而言，当第二权重储值点Q=0，第一权重储值点QB=1时表示总体权重为W=0。当第二权重储值点Q=1，第一权重储值点QB=0时，表示总体权重为W=1。对输入而言，第三电平输入端IN_A低电平表示IN_A=0，IN_A高电平表示IN_A=1，只有当权重和输入均为1时，即W=1、IN_A=1时完成1*1=1的有效计算，此时计算电路2为通路，电能输入端Vin（输入电路）通过计算通路向耦合电容C充电。
如图2所示，当第一权重储值点QB=0，第二权重储值点Q=1时，权重表示为W=1，权重控制的PMOS管TP1和第二NMOS管TN2处于导通状态，当IN_A=1、IN_B=1时，输入控制的第一NMOS管TN1和第三NMOS管TN3也处于导通态，此时两侧计算电路2均处于导通态，如图2虚线箭头所示，PMOS管TP1和第二NMOS管TN2源极的输入Vin通过导通的计算电路2向耦合电容C充电，在耦合电容C上有2ΔV电压值的增加。
如图3所示，当第一权重储值点QB=1，第二权重储值点Q=0时，权重表示为W=0，权重控制的PMOS管TP1和第二NMOS管TN2处于截止状态，此时计算电路2已经处于断开状态，无论第三电平输入端IN_A或第四电平输入端IN_B为高低电平，计算电路2均无法形成完整导电通路，此时PMOS管TP1和第二NMOS管TN2源极的输入Vin对耦合电容C均无充电作用，即完成了权重W=0，乘累加计算结果为0的计算。其中，图3中灰色线条表示不导通转态。
如图4所示，当第一权重储值点QB=0，第二权重储值点Q=1时权重表示W=1，权重控制的计算管权重控制的PMOS管TP1和第二NMOS管TN2处于导通状态。当IN_A=1、IN_B=0时，输入控制的第一NMOS管TN1处于导通态，第三NMOS管TN3处于截止状态，此时第一通断控制模块21处于导通态，而第二通断控制模块22未完全导通，如图4中虚线箭头所示，PMOS管TP1源极的输入端口Vin通过导通的计算电路2向耦合电容C充电，在耦合电容C上有ΔV电压值的增加。而Vin无法通过第二NMOS管TN2和第三NMOS管TN3非导通电路对耦合电容C进行充电，此时整个计算电路2在耦合电容上的总体电压增加即为ΔV。其中，图4中灰色线条表示不导通转态。
同理，图5中，由于IN_A=0，IN_B=1而PMOS管TP1和第一NMOS管TN1为断路，第二NMOS管TN2和第三NMOS管TN3为通路，第二NMOS管TN2源极的充电端口Vin经右侧通路对耦合电容有ΔV的电压提升。其中，图5中灰色线条表示不导通转态。
基于上述描述，本发明提供的实现两比特输入单比特权重的存内计算宏单元相对于现有技术，具有以下优点：
1、本发明设计采用了经典6T-SRAM单元加解耦合反相器构成基本存算单元，因为权重值与晶体管的栅极相连，所以在计算过程中，权重的读出避免了读干扰问题，增强了电路的鲁棒性。
2、本发明设计提出的权重复用设计，可以对同时使用权重储值点Q和QB的权重值，单次计算可以完成两个单比特输入和单比特权重的计算，提高了一倍的权重利用率。
3、本发明中计算电路和权重存储电路呈左右对称性，在版图实现时可以避免电路失配。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (2)

1.一种实现两比特输入单比特权重的存内计算宏单元，其特征在于，包括：权重存储电路、计算电路和储能电路；所述计算电路分别与所述权重存储电路和所述储能电路连接；所述权重存储电路中存储的权重用于控制所述计算电路的开闭；所述储能电路用于在所述计算电路开启时进行电能存储；
所述权重存储电路为6T-SRAM存储单元；
所述计算电路包括：第一通断控制模块、第一电平输入端、第二电平输入端、电能输入端、第二通断控制模块和储能输出端；
所述第一电平输入端与所述6T-SRAM存储单元中的第一权重储值点连接；所述第一通断控制模块的第一输入端与所述第一电平输入端连接；所述第二电平输入端与所述6T-SRAM存储单元中的第二权重储值点连接；所述第二通断控制模块的第一输入端与所述第二电平输入端连接；所述第一通断控制模块的输出端和所述第二通断控制模块的输出端均与所述储能输出端连接；所述第一通断控制模块的第二输入端和所述第二通断控制模块的第二输入端均与所述电能输入端连接；
所述第一通断控制模块包括：PMOS管、第一NMOS管和第三电平输入端；
所述PMOS管的栅极与所述第一电平输入端连接；所述PMOS管的漏极与所述第一NMOS管的漏极连接；所述PMOS管的源极与所述电能输入端连接；所述第一NMOS管的栅极与所述第三电平输入端连接；所述第一NMOS管的源极与所述储能输出端连接；
所述第二通断控制模块包括：第二NMOS管、第三NMOS管和第四电平输入端；
所述第二NMOS管的栅极与所述第二电平输入端连接；所述第二NMOS管的漏极与所述电能输入端连接；所述第二NMOS管的源极与第三NMOS管的漏极连接；所述第三NMOS管的栅极与所述第四电平输入端连接；所述第三NMOS管的源极与所述储能输出端连接。
2.根据权利要求1所述的实现两比特输入单比特权重的存内计算宏单元，其特征在于，所述储能电路包括：耦合电容。
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