CN104715781A - 读出放大器、半导体存储器装置及其读方法 - Google Patents

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Abstract

本发明提供了一种读出放大器，该读出放大器包括：第一负载，从连接至选择的存储器单元的读位线向该第一负载供应选择单元电流；第二负载，从连接至参考单元的参考读位线向该第二负载供应参考电流，第二负载的电阻值与第一负载的电阻值不同；以及感测单元，其被配置为基于第一负载和第二负载的电阻比来校正参考电流的电平，并且将选择单元电流与校正的参考电流进行比较。

Description

读出放大器、半导体存储器装置及其读方法
相关申请的交叉引用
本申请要求于2013年12月16日提交的韩国专利申请No.10-2013-0156513的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
与本公开一致的装置、设备、方法和制造物件涉及一种读出放大器、包括该读出放大器的半导体存储器装置及半导体存储器装置的读方法，具体地说，涉及一种具有不平衡的结构的读出放大器、包括该读出放大器的半导体存储器装置及半导体存储器装置的读方法。
背景技术
半导体存储器装置是一种易失性存储器装置或非易失性存储器装置。易失性存储器装置具有快的读写速度，但易失性存储器装置在断电时会丢失存储在其中的数据。另一方面，非易失性存储器装置即使在断电时也保持存储在其中的数据。因此，非易失性存储器装置用于存储要保持的数据，而不管是否对非易失性存储器装置供电。
诸如动态随机存取存储器(下文中，称作DRAM)之类的半导体存储器装置利用读出放大器来读数据。随着半导体存储器装置的存储密度的增大，半导体存储器装置的操作电压逐渐减小。
发明内容
本发明的一个方面在于提供一种具有不平衡的结构用以提高感测裕度的读出放大器、一种包括该读出放大器的半导体存储器装置及一种半导体存储器装置的读方法。
根据示例性实施例的一个方面，提供了一种读出放大器，该读出放大器包括：第一负载，从连接至选择的存储器单元的读位线向该第一负载供应选择单元电流；第二负载，从连接至参考单元的参考读位线向该第二负载供应参考电流，第二负载的电阻值与第一负载的电阻值不同；以及感测单元，其被配置为基于第一负载和第二负载的电阻比来校正参考电流的电平，并且将选择单元电流与校正的参考电流进行比较。
在一些示例性实施例中，参考读位线连接至共享参考读位线的多个参考单元。
在一些示例性实施例中，各个参考单元并联连接，并且来自参考读位线的参考电流对应于分别流经各个参考单元的电流之和。
在一些示例性实施例中，参考单元包括第一参考单元和第二参考单元，并且第一参考单元被编程为用于存储第一比特值的第一程序状态，并且第二参考单元被编程为用于存储第二比特值的第二程序状态。
在一些示例性实施例中，第一比特值是数据‘1’，第二比特值是数据‘0’。
在一些示例性实施例中，第一负载和第二负载的电阻比为2:1。
在一些示例性实施例中，第一负载和第二负载包括MOS晶体管。
在一些示例性实施例中，第一负载是具有连接在操作电压源与读位线之间的沟道的第一晶体管。
在一些示例性实施例中，第二负载包括第二晶体管和第三晶体管，第二晶体管和第三晶体管的沟道连接在操作电压源与参考读位线之间。
在一些示例性实施例中，第一晶体管至第三晶体管具有相同的物理特征。
在一些示例性实施例中，该读出放大器还包括：输出单元，其被配置为吸收选择单元电流和参考电流，并且输出单元连接在感测单元与地电压之间。
在一些示例性实施例中，输出单元包括至少一个二极管，该至少一个二极管包括MOS晶体管。
根据示例性实施例的另一方面，提供了一种读出放大器，该读出放大器包括：第一负载，从连接至第一存储器单元阵列的第一读位线向该第一负载供应第一单元电流；第二负载，从连接至第二存储器单元阵列的第二读位线向该第二负载供应第二单元电流；以及感测单元，其被配置为基于第一负载和第二负载的电阻比来校正第二单元电流的电平，并且将第一单元电流与校正的第二单元电流进行比较，其中，第一负载和第二负载的电阻值响应于控制信号而变化。
在示例性实施例中，第一负载和第二负载包括MOS晶体管。
在示例性实施例中，第一负载包括第一晶体管和第二晶体管，第一晶体管和第二晶体管的沟道连接在操作电压源与第一读位线之间，并且第一晶体管响应于控制信号而导通。
在一些示例性实施例中，第二负载包括第三晶体管和第四晶体管，第三晶体管和第四晶体管的沟道连接在操作电压源与第二读位线之间，并且第四晶体管响应于控制信号截止。
根据示例性实施例的一个方面，提供了一种半导体存储器装置，该半导体存储器装置包括：第一存储器单元阵列，其具有第一主单元区域和与第一主单元区域共享字线的第一参考单元区域；第二存储器单元阵列，其具有第二主单元区域和与第二主单元区域共享字线的第二参考单元区域；读出放大器，其经第一位线连接至第一存储器单元阵列以被供应第一单元电流，经第二位线连接至第二存储器单元阵列以被供应第二单元电流，并且被配置为分别利用第二参考单元区域和第一参考单元区域来感测存储在第一主单元区域和第二主单元区域中的数据；以及选择器，其被配置为向读出放大器提供指示选择的存储器单元的位置的控制信号，其中，读出放大器响应于控制信号来校正第一单元电流和第二单元电流的电平，将校正后的第一单元电流与校正后的第二单元电流进行比较，并且基于比较结果来感测存储在第一主单元区域和第二主单元区域中的数据。
在一些示例性实施例中，当选择第一存储器单元阵列的存储器单元时，读出放大器连接至第一主单元区域和第二参考单元区域，以利用第二参考单元区域来感测存储在第一主单元区域中的数据。
在一些示例性实施例中，第二参考单元区域包括共享第二位线的第一参考单元和第二参考单元，第一参考单元被编程为用于存储第一比特值的第一程序状态，并且第二参考单元被编程为用于存储第二比特值的第二程序状态。
在一些示例性实施例中，响应于从外部装置提供的信号来设置第一参考单元区域和第二参考单元区域。
在一些示例性实施例中，第一参考单元区域和第二参考单元区域的位置分别固定在第一存储器单元阵列和第二存储器单元阵列中。
在一些示例性实施例中，选择器响应于从外部装置提供的地址来产生控制信号。
在一些示例性实施例中，该半导体存储器装置还包括行解码器，其被配置为解码从外部装置提供的行地址，并且选择器基于该行地址来产生控制信号。
在一些示例性实施例中，第一存储器单元阵列和第二存储器单元阵列包括各自具有增益单元结构的多个存储器单元。
根据示例性实施例的一个方面，提供了一种半导体存储器装置的读方法，该方法包括步骤：利用与存储数据的存储器单元相同的单元来存储第一程序状态和第二程序状态；以及在读操作时利用从存储有第一程序状态和第二程序状态的单元提供的电流来感测存储在选择的存储器单元中的数据。
在一些示例性实施例中，将从存储有第一程序状态和第二程序状态的单元提供的电流校正为具有不平衡的结构的读出放大器中的参考电流。
附图说明
根据参照附图的以下描述，以上和其它方面将变得清楚，其中除非另外说明，否则相同的标号在全部的各个附图中指代相同的部件，其中：
图1是示意性地示出根据示例性实施例的半导体存储器装置的框图；
图2是示意性地示出根据示例性实施例的图1所示的半导体存储器装置的存储器单元阵列的存储器单元的电路图；
图3是示意性地示出根据示例性实施例的图2所示的存储器单元的感测操作的时序图；
图4是示意性地示出根据示例性实施例的图1所示的半导体存储器装置的第一读出放大器的框图；
图5是更详细地示意性示出根据示例性实施例的图4所示的第一读出放大器的框图；
图6是示意性地示出根据示例性实施例的图5所示的第一读出放大器的电路图；
图7是示意性地示出其中根据示例性实施例的读出放大器连接至存储器单元阵列的示例性实施例的框图；
图8是示意性地示出根据另一示例性实施例的半导体存储器装置的框图；
图9是示意性地示出根据示例性实施例的半导体存储器装置的读方法的流程图；
图10是示意性地示出示例性实施例在移动装置中的应用的框图；
图11是示意性地示出示例性实施例在光学I/O方案中的应用的框图；
图12是示意性地示出示例性实施例在硅通孔(TSV)中的应用的示图；
图13是示意性地示出示例性实施例在电子系统中的应用的框图；
图14是示意性地示出根据示例性实施例的半导体晶圆的示图；以及
图15是示意性地示出示例性实施例在便携式装置中的应用的框图。
具体实施方式
将参照附图来详细地描述示例性实施例。然而，本发明构思可以各种不同形式实现，并且不应理解为仅限于示出的示例性实施例。相反，提供这些示例性实施例作为示例以使得本公开将是彻底和完整的，并且将把本发明构思完全传递给本领域普通技术人员。因此，相对于一些示例性实施例不描述已知的工艺、元件和技术。除非另外说明，否则在整个附图和撰写的说明书中，相同标号指代相同元件，因此将不重复进行描述。在附图中，为了清楚起见，可夸大层和区的尺寸和相对尺寸。
应该理解，虽然本文中可使用术语“第一”、“第二”、“第三”等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语所限制。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区分开。这样，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、组件、区、层或部分可被称作第二元件、组件、区、层或部分。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……下面”、“在……之上”、“上”等空间相对术语来描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，除了附图中所示的取向之外，空间相对术语还旨在涵盖装置在使用或操作时的不同取向。例如，如果把图中的装置翻过来，被描述为“在其它元件或特征之下”或“在其它元件或特征下方”或“在其它元件或特征下面”的元件则被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”和“在……下面”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且相应地解释本文所用的空间相对描述语。另外，还应该理解，当一层被称作“在两层之间”时，其可为所述两层之间的唯一层，或者也可存在一个或多个中间层。
本文使用的术语仅是为了描述特定的示例性实施例，而非旨在限制本发明构思。如本文所用，除非上下文清楚地另外指示，否则单数形式“一个”、“一”、“该”也旨在包括复数形式。还应该理解，术语“包括”在用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如本文所用，术语“和/或”包括一个或多个相关所列项的任何和所有组合。另外，术语“示例性”旨在指代示例或例示。
应该理解，当元件或层被称作“位于”另一元件或层“上”、“连接至”、“结合至”或“邻近于”另一元件或层时，其可直接位于该另一元件或层上、连接至、结合至或邻近于所述另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接位于”另一元件或层“上”、“直接连接至”、“直接结合至”或“紧邻”另一元件或层时，不存在中间元件或层。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确地这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术和/或本说明书的上下文中的含义一致的含义，而不应该以理想化地或过于正式的含义来解释它们。
图1是示意性地示出根据示例性实施例的半导体存储器装置的框图。参照图1，半导体存储器装置10包括存储器单元阵列11、行解码器12、列解码器13、读出放大器单元14和输入/输出(I/O)缓冲器15。可在读操作时通过利用被编程为具有不同的状态的多个参考单元来提高半导体存储器装置10的感测裕度(sensing margin)。
存储器单元阵列11包括布置在多条字线与多条位线的交叉点上的多个存储器单元。各个存储器单元可为至少包括存取晶体管和储能电容器的易失性存储器单元。可替换地，各个存储器单元可为包括多个晶体管的增益单元。将参照图2更全面地描述存储器单元的结构。
存储器单元阵列11包括参考单元区域11a。参考单元区域11a包括多个参考单元。参考单元用于产生用于读取存储在存储器单元阵列11中的数据的参考电压或参考电流。参考单元被构造为与存储器单元阵列11的存储器单元相同。例如，参考单元可为包括储能电容器的易失性存储器单元。或者，参考单元可为包括多个晶体管的增益单元。
参考单元区域11a的位置可固定在存储器单元阵列11中。可替换地，根据外部装置或半导体存储器装置10的控制，参考单元阵列11a的位置可为可变的。
在一些示例性实施例中，参考单元区域11a可包括被编程为具有不同程序状态的两个或更多个参考单元。被编程为具有不同程序状态的两个或更多个参考单元彼此并联，并且一对参考单元可用于读取存储在选择的存储器单元中的数据。将参照图3更加完全地描述参考单元。
行解码器12将从外部装置提供的行地址RA解码。可通过地址缓冲器提供行地址RA。行解码器12利用解码的行地址选择一行存储器单元阵列11。
列解码器13将从外部装置提供的列地址CA解码。可通过地址缓冲器从外部装置提供列地址。列解码器13利用解码的列地址选择一列存储器单元阵列11。
读出放大器单元14感测和放大在位线上产生的电压或电流，以读取存储在选择的存储器单元中的数据。读出放大器单元14可包括分别连接至各条位线的多个读出放大器。在图1中，示例性地示出了第一读出放大器SA1 14a。
第一读出放大器SA1 14a可连接至选择的存储器单元和两个或更多个参考单元。第一读出放大器SA1 14a利用通过使用两个或更多个参考单元而产生的参考电压或电流来感测存储在选择的存储器单元中的数据。针对上述操作，第一读出放大器SA1 14a可具有不平衡的结构。由于第一读出放大器SA1 14a利用通过使用多个参考单元精细控制的参考电压或电流来感测存储的数据，因此可提高半导体存储器装置10的感测裕度。
输入/输出(I/O)缓冲器15输出从存储器单元阵列11读取的数据，并将从外部装置提供的程序数据提供至存储器单元阵列11。
半导体存储器装置10利用被编程为具有不同的程序状态的多个参考单元来产生参考电压或电流。在半导体存储器装置10中，具有不平衡的结构的读出放大器单元14利用由此产生的参考电压或电流来读取存储在选择的存储器单元中的数据。由于半导体存储器装置10利用通过使用多个参考单元精细控制的参考电压或电流来感测存储的数据，因此可提高半导体存储器装置10的感测裕度。
图2是示意性地示出根据示例性实施例的图1所示的存储器单元阵列的存储器单元的电路图。图3是示意性地示出根据示例性实施例的图2所示的存储器单元上的感测操作的时序图。在图2中，示出了具有2T-2C增益单元结构的存储器单元。然而，本发明构思不限于此。例如，存储器单元可实现为具有包括3T增益单元结构在内的各种结构。
具有增益单元结构的存储器单元利用电荷来存储数据。存储器单元中的电荷不需要与位线直接耦接，而是可存储在感测晶体管PS的栅电极上。由于具有增益单元结构的存储器单元使用较少量的电荷来存储数据，因此具有增益单元结构的存储器单元通过较小的存储容量快速地操作。
参照图2，存储器单元包括写晶体管PW、感测晶体管PS和耦合电容器PC。存储器单元连接至同步线Sync、写位线WBL、写字线WWL、读位线RBL和读字线RWL。
感测晶体管PS的沟道连接在读位线RBL与读字线RWL之间。电荷可存储在感测晶体管PS的栅电极上。存储器单元可利用感测晶体管PS的栅极电压存储数据。下文中，将感测晶体管PS的栅极电压称作单元电压。在保持存储的数据的时间内将地电压施加至同步线Sync。
参照图3，在数据读操作期间，将地电压VSS施加至连接至选择的存储器单元的读字线RWL。另一方面，可将连接至未选择的存储器单元的读字线预充电至操作电压VDD。
在数据读操作期间，将同步线Sync预充电至操作电压VDD。如果将同步线Sync预充电，则单元电压通过串联在感测晶体管PS的栅电极与同步线Sync之间的耦合电容器PC而升高，从而激励读性能。
随着感测晶体管PS的栅极电压增大，感测晶体管PS导通。此时，产生从预充电至预充电压的读位线RBL流至读字线RWL的电流。读出放大器单元14(参照图1)基于读位线RBL的电压或电流来感测存储在存储器单元中的数据。
同时，在执行感测操作之后，可执行恢复程序操作。利用写晶体管PW执行对感测晶体管PS的栅电极的恢复程序操作。写晶体管PW的沟道连接在写位线WBL与感测晶体管PS的栅电极之间，并且其栅电极连接至写字线WWL。
在恢复程序操作期间，连接至多个存储器单元的写字线WWL接地。随着写字线WWL接地，写晶体管PW导通。此时，写位线WBL和感测晶体管PS的栅电极电连接。在这种状态下，利用在写位线WBL上预充的电压执行恢复程序操作。将稍低于操作电压VDD的电压施加至写位线WBL以在待恢复的存储器单元中存储第一比特值，例如，数据‘1’。另一方面，将地电压施加至写位线WBL以在待恢复的存储器单元中存储第二比特值，例如，数据‘0’。
在执行恢复程序操作之后，将地电压施加至同步线Sync。在第二比特值(例如，数据‘0’)存储在存储器单元中的情况下，单元电压通过耦合电容器PC而降低。然后，将操作电压VDD施加至写字线WWL，并且单元电压通过耦合升高电压α。电压α可为预定的。
如参照图2和图3的描述，具有增益单元结构的存储器单元使用较少量的电荷来存储数据，使得具有增益单元结构的存储器单元在较小的存储容量的情况下快速操作。然而，由于增益单元结构的存储器单元具有低的操作电压，因此精细控制在读操作时使用的参考电压或电流以确保感测裕度。
图4是示意性地示出根据示例性实施例的图1所示的第一读出放大器的框图。参照图4，第一读出放大器SA1 100通过读位线RBL连接至选择的单元SC。另外，第一读出放大器100通过参考读位线RBLB连接至第一参考单元RC1和第二参考单元RC2。然而，本发明构思不限于此。例如，连接至第一读出放大器100的参考单元的数量不限于两个，并且连接的参考单元的数量可大于两个。
在一些示例性实施例中，第一读出放大器SA1 100通过将流经读位线RBL的电流与流经参考读位线RBLB的参考电流进行比较来感测存储在选择的单元SC中的数据。然而，本发明构思不限于此。例如，第一读出放大器SA1 100通过将读位线RBL的电压与参考读位线RBLB上的参考电压进行比较来感测存储在选择的单元SC中的数据。
第一参考单元RC1和第二参考单元RC2是被编程为产生参考电流的单元。第一参考单元RC1和第二参考单元RC2被包括在参考单元区域11a(参照图1)中。
在一些示例性实施例中，第一参考单元RC1被编程为第一程序状态。具有第一程序状态的参考单元存储第一比特值。第一比特值可为数据‘1’。第二参考单元RC2被编程为第二程序状态。具有第二程序状态的参考单元存储第二比特值。第二比特值可为数据‘0’。
第一参考单元RC1和第二参考单元RC2彼此并联。因此，由分别流经第一参考读位线RBLB1和第二参考读位线RBLB2的电流之和决定流经参考读位线RBLB的电流。
第一读出放大器SA1 100通过将流经读位线RBL的电流与流经参考读位线RBLB的参考电流进行比较来感测存储在选择的单元SC中的数据。此时，第一读出放大器100执行流经读位线RBL的电流与参考读位线RBLB上的状态之间的比较，其中所述状态是加权的状态。
在一些示例性实施例中，第一读出放大器SA1 100被配置为使得读位线RBL上的负载电阻是参考读位线RBLB上的负载电阻的两倍大。在一些示例性实施例中，第一读出放大器100在负载电阻被加权的情况下将流经读位线RBL的电流与分别流经第一参考读位线RBLB1和第二参考读位线RBLB2的电流的中间值进行比较。
在读操作期间，第一读出放大器100在参考读位线RBLB上的状态被加权的情况下使用由多个参考单元产生的参考电流。由于与利用单个参考单元产生参考电流的情况相比，第一读出放大器100精细地控制参考电流，因此确保和提高了半导体存储器装置10(参照图1)的可靠性。
图5是更详细地示意性地示出根据示例性实施例的图4所示的第一读出放大器的框图。参照图5，第一读出放大器100包括负载单元110、感测单元120和输出单元130。第一读出放大器100通过将流经读位线RBL的电流(下文中，称作选择单元电流)与流经参考读位线RBLB的参考电流进行比较来感测存储在选择的单元SC中的数据。第一读出放大器100执行利用负载单元110流经读位线RBL的电流与参考读位线RBLB上的被加权的状态之间的比较。
负载单元110包括连接至读位线RBL的主负载和连接至参考读位线RBLB的参考负载。负载单元110具有不平衡的结构，其中主负载的电阻值与参考负载的电阻值不同。负载单元110的主负载和参考负载可由一个或多个晶体管形成。在一些示例性实施例中，形成负载单元110的一个或多个晶体管可包括NMOS晶体管。
在一些示例性实施例中，主负载的大小是参考负载的两倍大。然而，应该理解，主负载的大小可为参考负载的大小的除两倍以外的不同倍数。第一读出放大器100在主负载与参考负载之间设置权重的情况下将流经读位线RBL的电流与分别流经第一参考读位线RBLB1和第二参考读位线RBLB2的电流的中间值进行比较。
感测单元120连接至负载单元110。感测单元120可包括由晶体管形成的锁存器。感测单元120感测由主负载和选择单元电流产生的电压降以及由参考负载和参考电流产生的电压降，并放大感测到的差。
输出单元130连接在感测单元120与地之间。输出单元130可包括由晶体管形成的二极管。输出单元130将感测单元120连接至地电压，以使得分别供应至读位线RBL和参考读位线RBLB的选择单元电流和参考电流被吸收。
第一读出放大器100将利用负载单元110流经读位线RBL的电流与参考读位线RBLB上的被加权的状态进行比较。由于与利用单个参考单元产生参考电流的情况相比，第一读出放大器100精细地控制参考电流，因此确保和提高了半导体存储器装置10(参照图1)的可靠性。
图6是更详细地示意性地示出根据示例性实施例的图5所示的第一读出放大器的电路图。参照图6，第一读出放大器100包括负载单元110、感测单元120和输出单元130。
负载单元110包括主负载111和参考负载112。
主负载111连接在连接至读位线RBL的节点A与操作电压源VDD之间。读位线RBL连接至选择的单元，并且在感测操作时向读位线RBL供应选择单元电流。在一些示例性实施例中，主负载111由负载晶体管ML形成。负载晶体管ML的沟道连接在节点A与操作电压源VDD之间。负载晶体管ML的栅极连接至地电压VSS。
参考负载112连接在连接至参考读位线RBLB的节点B与操作电压源VDD之间。参考读位线RBLB连接至多个参考单元，并且在感测操作时向参考读位线RBLB供应参考电流。参考单元可被编程为不同的程序状态。在一些示例性实施例中，参考负载112由彼此并联的第一参考负载晶体管MLB1和第二参考负载晶体管MLB2形成。第一参考负载晶体管MLB1和第二参考负载晶体管MLB2可具有与负载晶体管ML的物理特征相同的物理特征。在一些示例性实施例中，第一参考负载晶体管MLB1和第二参考负载晶体管MLB2可具有与负载晶体管ML的尺寸相同的晶体管尺寸。
第一参考负载晶体管MLB1和第二参考负载晶体管MLB2的沟道并联在节点B与操作电压源VDD之间。第一参考负载晶体管MLB1和第二参考负载晶体管MLB2的栅极连接至地电压VSS。根据参考负载112的这种结构，从参考读位线RBLB观察的参考负载112的电阻值为从读位线RBL观察的主负载111的电阻值的一半。
感测单元120将选择单元电流与参考电流之差转换为电压差。具体地说，感测单元120感测由选择单元电流和主负载111产生的电压降以及由参考电流和参考负载112产生的电压降，并放大感测到的差。在一些示例性实施例中，感测单元120包括作为交叉耦合的PMOS晶体管的第一晶体管M1和第二晶体管M2。
第一晶体管M1的沟道连接在节点A与正输出节点SA之间。第一晶体管M1的栅极连接至负输出节点SAB。第二晶体管M2的沟道连接在节点B与负输出节点SAB之间。第二晶体管M2的栅极连接至正输出节点SA。
流经读位线RBL的选择单元电流和主负载111的大小决定了从节点A流至第一晶体管M1的电流的电平。流经参考读位线RBLB的参考电流和参考负载112的大小决定了从节点B流至第二晶体管M2的电流的电平。
随着正输出节点SA的电压根据从节点A流至第一晶体管M1的电流的增大而增大，第二晶体管M2的栅极电压增大。在这种情况下，流经第二晶体管M2的沟道的电流减小。如果流经第二晶体管M2的沟道的电流减小，则负输出节点SAB的电压减小。感测单元120输出正输出节点SA与负输出节点SAB之间的电压差作为差分输出。
输出单元130将感测单元120连接至地电压VSS，以使得选择单元电流和参考电流被吸收。输出单元130包括至少一个二极管。在一些示例性实施例中，该至少一个二极管包括第三晶体管M3和第四晶体管M4。
第三晶体管M3的沟道连接在正输出节点SA与地电压VSS之间。由于第三晶体管M3的栅极连接至正输出节点SA，因此第三晶体管M3用作二极管。第四晶体管M4的沟道连接在负输出节点SAB与地电压VSS之间。由于第四晶体管M4的栅极连接至负输出节点SAB，因此第四晶体管M4用作二极管。
第一读出放大器100包括连接至选择的单元的主负载111和连接至多个参考单元的参考负载112。通过利用主负载111和参考负载112，第一读出放大器100执行流经读位线RBL的电流与参考读位线RBLB上的被加权的状态之间的比较。由于第一读出放大器100将通过多个参考单元产生的参考电流与通过选择的单元产生的选择单元电流进行比较，因此确保和提高了半导体存储器装置10(参照图1)的可靠性。
图7是示意性地示出其中根据示例性实施例的读出放大器连接至存储器单元阵列的示例性实施例的框图。参照图7，读出放大器200连接至第一存储器单元阵列201和第二存储器单元阵列202。
读出放大器200按照互补的方式使用包括在第一存储器单元阵列201和第二存储器单元阵列202中的参考单元。在一些示例性实施例中，读出放大器200利用包括在第二存储器单元阵列202中的参考单元来读取存储在第一存储器单元阵列201的选择的存储器单元中的数据。将参照附图更完全地描述这一点。
第一存储器单元阵列201和第二存储器单元阵列202的每一个可包括布置在多条字线与多条位线的交叉点处的多个存储器单元。各个存储器单元可为至少包括存取晶体管和储能电容器的易失性存储器单元。可替换地，各个存储器单元可为包括多个晶体管的增益单元。
第一存储器单元阵列201和第二存储器单元阵列202的每一个可包括参考单元区域。第一存储器单元阵列201和第二存储器单元阵列202的参考单元区域的每一个的位置可固定在对应的存储器单元阵列中。可替换地，第一存储器单元阵列201和第二存储器单元阵列202的参考单元区域的每一个的位置可受到外部装置或半导体存储器装置的控制而变化。
在一些示例性实施例中，各个参考单元区域可包括被编程为具有不同的程序状态的两个或更多个参考单元。被编程为具有不同的程序状态的两个或更多个参考单元彼此并联，并且一对参考单元可用于读取存储在选择的存储器单元中的数据。
读出放大器200感测和放大在位线上产生的电压或电流，以读取存储在第一存储器单元阵列201和第二存储器单元阵列202的每一个的选择的存储器单元中的数据。
读出放大器200利用包括在第二存储器单元阵列202中的参考单元来读取存储在第一存储器单元阵列201的选择的存储器单元中的数据。类似地，读出放大器200利用包括在第一存储器单元阵列201中的参考单元来读取存储在第二存储器单元阵列202的选择的存储器单元中的数据。
读出放大器200包括负载选择单元210以及感测和输出单元220。感测和输出单元220与图5所示的感测单元120和输出单元130基本相同地配置。因此，将不重复对其的描述。
负载选择单元210包括第一负载单元211和第二负载单元212。负载选择单元210基于选择的存储器单元的位置来改变第一负载单元211和第二负载单元212的电阻值。
第一负载单元211经第一读位线RBL1连接至第一存储器单元阵列201。在一些示例性实施例中，第一负载单元211包括彼此并联的第一负载晶体管ML1和第二负载晶体管ML2。第一负载晶体管ML1和第二负载晶体管ML2可由PMOS晶体管形成。第一负载晶体管ML1和第二负载晶体管ML2的每一个的沟道均连接在第一存储器单元阵列201的位线与操作电压源VDD之间。
第二负载单元212经第二读位线RBL2连接至第二存储器单元阵列202。在一些示例性实施例中，第二负载单元212包括彼此并联的第三负载晶体管ML3和第四负载晶体管ML4。第三负载晶体管ML3和第四负载晶体管ML4可由PMOS晶体管形成。第三负载晶体管ML3和第四负载晶体管ML4的每一个的沟道均连接在第二存储器单元阵列202的位线与操作电压源VDD之间。
第一负载单元211的第一负载晶体管ML1响应于第一控制信号REF1来操作。第二负载单元212的第四负载晶体管ML4响应于第二控制信号REF2来操作。第一负载单元211和第二负载单元212的电阻值根据第一负载晶体管ML1和第四负载晶体管ML4的状态而改变。可响应于选择的存储器单元的地址来提供第一控制信号REF1和第二控制信号REF2。
以下，将描述选择第一存储器单元阵列201的存储器单元的情况。
读出放大器200使用第二存储器单元阵列202的多个参考单元来读取存储在第一存储器单元阵列201的选择的存储器单元中的数据。
读出放大器200经第一读位线RBL1连接至第一存储器单元阵列201的选择的存储器单元。读出放大器200经第二读位线RBL2连接至第二存储器单元阵列202的参考单元。在一些示例性实施例中，参考单元可包括第一参考单元和第二参考单元。
在一些示例性实施例中，第一参考单元被编程为第一程序状态。具有第一程序状态的参考单元存储第一比特值。例如，第一比特值可为数据‘1’。同时，第二参考单元被编程为第二程序状态。具有第二程序状态的参考单元存储第二比特值。例如，第二比特值可为数据‘0’。
第一参考单元和第二参考单元彼此并联。因此，由分别流经连接至第一参考单元和第二参考单元的位线的电流之和决定流经第二读位线RBL2的电流。
在一些示例性实施例中，当选择第一存储器单元阵列201的存储器单元时，第一控制信号REF1具有逻辑高值。第一负载晶体管ML1响应于第一控制信号REF1而截止。同时，第二控制信号REF2具有逻辑低值。第四负载晶体管ML4响应于第二控制信号REF2而导通。响应于第一负载晶体管ML1和第四负载晶体管ML4的状态，第一负载单元211的电阻值是第二负载单元212的电阻值的两倍大。然而，应该理解，第一负载单元211的电阻值可为第二负载单元212的电阻值的除两倍以外的不同倍数。
如上所述，由于读出放大器利用第一负载单元211和第二负载单元212将从选择的单元提供的选择单元电流与通过第二读位线RBL2从参考单元提供的参考电流进行比较，因此确保并提高了半导体存储器装置10(参照附图1)的可靠性。
以下，将描述选择第二存储器单元阵列202的存储器单元的情况。
读出放大器200利用第一存储器单元阵列201的多个参考单元来读取存储在第二存储器单元阵列202的选择的存储器单元中的数据。
读出放大器200经第二读位线RBL2连接至第二存储器单元阵列202的选择的存储器单元。读出放大器200经第一读位线RBL1连接至第一存储器单元阵列201的参考单元。在一些示例性实施例中，参考单元可包括第一参考单元和第二参考单元。
在一些示例性实施例中，第一参考单元被编程为第一程序状态。具有第一程序状态的参考单元存储第一比特值。例如，第一比特值可为数据‘1’。同时，第二参考单元被编程为第二程序状态。具有第二程序状态的参考单元存储第二比特值。例如，第二比特值可为数据‘0’。
第一参考单元和第二参考单元彼此并联。因此，由分别流经连接至第一参考单元和第二参考单元的位线的电流之和决定流经第一读位线RBL1的电流。
在一些示例性实施例中，当选择第二存储器单元阵列202的存储器单元时，第一控制信号REF1具有逻辑低值。第一负载晶体管ML1响应于第一控制信号REF1而导通。同时，第二控制信号REF2具有逻辑高值。第四负载晶体管ML4响应于第二控制信号REF2而截止。响应于第一负载晶体管ML1和第四负载晶体管ML4的状态，第二负载单元212的电阻值是第一负载单元211的电阻值的两倍大。然而，应该理解，第二负载单元212的电阻值可为第一负载单元211的电阻值的除两倍以外的不同倍数。
如上所述，利用具有不同电阻值的第一负载单元211和第二负载单元212对流经连接至第一存储器单元阵列201和第二存储器单元阵列202的位线的电流进行加权。由于读出放大器利用第一负载单元211和第二负载单元212将从选择的单元提供的选择单元电流与通过第一读位线RBL1从参考单元提供的参考电流进行比较，因此确保和提高了半导体存储器装置10(参照图1)的可靠性。
图8是示意性地示出根据另一示例性实施例的半导体存储器装置的框图。参照图8，半导体存储器装置20包括第一存储器单元阵列21、第二存储器单元阵列22、行解码器23、读出放大器单元24、列解码器25、输入/输出(I/O)缓冲器26和选择器27。
半导体存储器装置20在读操作时利用被编程为不同程序状态的多个参考单元提高了感测裕度。另外，半导体存储器装置20包括多个存储器单元阵列。当从一个存储器单元阵列的选择的存储器单元中读数据时，半导体存储器装置20使用包括在另一存储器单元阵列中的参考单元。
第一存储器单元阵列21和第二存储器单元阵列22的每一个包括布置在多条字线与多条位线的交叉点处的存储器单元。另外，第一存储器单元阵列21和第二存储器单元阵列22分别包括参考单元区域21a和22a。参考单元区域21a和22a的每一个均包括多个参考单元。参考单元用于产生用于读取存储在存储器单元阵列中的数据的参考电压或电流。各个参考单元区域的位置可固定在对应的存储器单元阵列中。可替换地，根据外部装置或半导体存储器装置20的控制，各个参考单元阵列的位置可为可变的。
在一些示例性实施例中，参考单元区域21a和参考单元区域22a的每一个均可包括被编程为具有不同程序状态的两个或更多个参考单元。被编程为具有不同程序状态的两个或更多个参考单元彼此并联，并且可使用一对参考单元来读取存储在选择的存储器单元中的数据。
行解码器23解码从外部装置提供的行地址RA。可通过地址缓冲器提供行地址RA。行解码器23利用解码的行地址选择第一存储器单元阵列21或第二存储器单元阵列22中的一行。
读出放大器单元24感测和放大在位线上产生的电压或电流以读取存储在第一存储器单元阵列21或第二存储器单元阵列22的选择的存储器单元中的数据。读出放大器单元24可包括分别连接至位线的多个读出放大器。在图8中，示例性地示出了第一读出放大器SA124a。
第一读出放大器SA1 24a连接至选择的存储器单元和两个或更多个参考单元。第一读出放大器SA1 24a利用通过两个或更多个参考单元产生的参考电压或电流来感测存储在选择的存储器单元中的数据。
第一读出放大器SA1 24a连接至第一存储器单元阵列21的选择的存储器单元和第二存储器单元阵列22的两个或更多个参考单元。在一些示例性实施例中，该两个或更多个参考单元共享同一位线。
同时，第一读出放大器SA1 24a连接至第一存储器单元阵列21的两个或更多个参考单元以及第二存储器单元阵列22的选择的存储器单元。在一些示例性实施例中，该两个或更多个参考单元共享同一位线。
第一读出放大器SA1 24a响应于选择器27的控制来调整连接至第一存储器单元21和第二存储器单元22的负载单元的电阻值。例如，第一读出放大器SA1 24a调整连接至包括选择的存储器单元的存储器单元阵列的负载单元的电阻值，以使其为连接至包括参考单元的存储器单元阵列的负载单元的电阻值的两倍。由于第一读出放大器SA124a利用通过多个参考单元精细控制的参考电压或电流来感测数据，因此提高了半导体存储器装置20的感测裕度。
列解码器25解码从外部装置提供的列地址CA。可通过地址缓冲器从外部装置提供列地址。列解码器25利用解码的列地址选择第一存储器单元阵列21或第二存储器单元阵列22中的一列。
输入/输出(I/O)缓冲器26输出从第一存储器单元阵列21或第二存储器单元阵列22读取的数据，并将从外部装置提供的程序数据提供至第一存储器单元阵列21或第二存储器单元阵列22。
选择器27基于从行解码器23提供的解码的行地址来确定选择的存储器单元的位置。响应于选择器27的确定结果，选择器27输出用于控制读出放大器单元24的控制信号。
半导体存储器装置20利用被编程为具有不同程序状态的多个参考单元来产生参考电压或电流。读出放大器24在选择器27的控制下利用另一存储器单元阵列的参考单元来读取存储器单元阵列的选择的存储器单元的数据。由于半导体存储器装置20利用通过多个参考单元精细控制的参考电压或电流来感测存储的数据，因此提高了半导体存储器装置20的感测裕度。
图9是示意性地示出根据示例性实施例的半导体存储器装置的读方法的流程图。
在操作S110中，调节读出放大器的主输入电阻值和/或参考输入电阻值。读出放大器的主输入电阻经读位线连接至选择的存储器单元。参考输入电阻经参考读位线连接至并联的参考单元。基于流经连接至参考读位线的参考单元的电流之和来调整读出放大器的主输入电阻值和参考输入电阻值以使其具有一比率。该比率可为预定的。
在一些示例性实施例中，参考单元包括第一参考单元和第二参考单元。例如，第一参考单元被编程为第一程序状态。具有第一程序状态的参考单元存储第一比特值。第一比特值可为数据‘1’。第二参考单元被编程为第二程序状态。具有第二程序状态的参考单元存储第二比特值。第二比特值可为数据‘0’。调整主输入电阻值和参考输入电阻值以使其具有2:1的比率。
在包括选择的存储器单元的存储器单元阵列与包括参考单元的存储器单元阵列不同的情况下，读出放大器响应于指示选择的存储器单元的位置的控制信号来调整主输入电阻值和/或参考输入电阻值。
在操作S120中，将通过读位线提供的选择单元电流与通过参考读位线提供的参考电流进行比较。在响应于主输入电阻值与参考输入电阻值的比率而利用权重校正选择单元电流和参考电流的状态下将选择单元电流和参考电流进行比较。该权重可为预定的。
在操作S130中，根据在操作S120中比较的选择单元电流与参考电流之差来产生差分电压作为输出。
根据上述读方法，由于半导体存储器装置利用通过多个参考单元精细控制的参考电压或电流来感测存储的数据，因此提高了半导体存储器装置的感测裕度。
图10是示意性地示出示例性实施例在移动装置中的应用的框图。
参照图10，移动装置可为笔记本电脑或手持式电子装置，并且包括DRAM 1100、微处理单元(MPU)1200、接口(I/F)单元1300、显示器1400和固态驱动器(SSD)1500。SSD 1500可为闪速存储器。
在一些情况下，DRAM 1100、MPU 1200和SSD 1500以封装件的形式提供或者集成在一个芯片中。这可意味着DRAM 1100和SSD 1500嵌入在移动装置中。
如果移动装置是便携式通信装置，则接口(I/F)单元1300连接至调制解调器和收发器块，该调制解调器和收发器块被配置为执行通信数据发送和接收功能以及数据调制和解调功能。
DRAM 1100连接至MPU 1200，并用作MPU 1200的缓冲器存储器或主存储器。类似于图1示出的半导体存储器装置，DRAM 1100可包括被编程为不同程序状态的多个参考单元。另外，DRAM 1100可包括根据上述示例性实施例中的一个或多个的用于将从参考单元提供的参考电流与从选择的存储器单元提供的选择单元电流进行比较的不平衡的读出放大器。由于DRAM 1100利用通过参考单元精细控制的参考电压或电流来感测数据，因此提高了感测裕度。
MPU 1200根据给定的程序控制移动装置的整体操作。
显示器1400可为具有背光的液晶显示器、具有LED光源的液晶显示器或触摸屏(例如，OLED)。显示器1400被用作用于显示彩色图像(例如，字符、数字、图片等)的输出装置。
SSD 1500包括NOR或NAND闪速存储器。在图10中，示出了其中将SSD用作图10的存储装置的一个示例。然而，可使用多种非易失性存储装置。非易失性存储装置可存储具有诸如文本、图形、软件代码等多种数据格式的数据信息。
在一些示例性实施例中，非易失性存储装置可由EEPROM(电可擦除可编程只读存储器)、闪速存储器、MRAM(磁性RAM)、STT-MRAM(自旋转移力矩MRAM)、CBRAM(导电桥接RAM)、FeRAM(铁电RAM)、被称作OUM(双向通用记忆体)的PRAM(相变RAM)、RRAM或ReRAM(电阻式RAM)、纳米管RRAM、PoRAM(聚合物RAM)、NFGM(纳米浮栅存储器)、全息照相存储器、分子电子存储器装置或绝缘体电阻变化存储器等形成。
已经描述了其中移动装置是移动通信装置的一个示例。在一些情况下，通过将组件加至移动装置或从移动装置去除组件，移动装置用作智能卡。
就移动装置而言，单独的接口连接至外部通信装置。通信装置可为DVD播放器、计算机、机顶盒(STB)、游戏机、数字摄像机等。
在一些示例性实施例中，移动装置还可包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
可利用各种封装技术封装用于形成移动装置的芯片，所述封装技术诸如PoP(层叠封装)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片封装式裸晶、晶圆式裸晶、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)和晶圆级处理堆叠封装(WSP)等。
图11是示意性地示出示例性实施例在光学I/O方案中的应用的框图。
参照图11，采用高速光学输入/输出方案的存储器系统2000包括作为控制器的芯片组2100以及安装在PCB基板2001上的存储器模块2200和存储器模块2300。存储器模块2200和存储器模块2300插入安装在PCB基板2001上的插槽2201和插槽2301中。存储器模块2200和存储器模块2300的构造相同，并且利用存储器模块2200描述本发明构思。
存储器模块2200包括DRAM存储器芯片2211至221n、光学I/O输入单元2220、光学I/O输出单元2230和连接器2240。
光学I/O输入单元2220包括用于将输入的光信号转换为电信号的光电转换元件(例如，光电二极管)。存储器模块2200接收从光电转换元件输出的电信号。
光学I/O输出单元2230包括用于将从存储器模块2200输出的电信号转换为光信号的电光转换元件(例如，激光二极管)。在一些情况下，光学I/O输出单元2230还包括用于调制从光源输出的信号的光调制器。
光缆2410执行存储器模块2200的光学I/O输入单元2220与芯片组2100的光传输单元2111之间的光通信的作用。光通信可具有一定带宽(例如，超过二十吉比特每秒)。存储器模块2200通过连接器2240从芯片组2100的信号线2430和信号线2440接收信号或数据，并且通过光缆2410执行与芯片组2100的高速数据通信。同时，电阻器Rtm是终端电阻器。
根据一个或多个示例性实施例的DRAM存储器芯片2211至221n可应用于具有图11所示的光学I/O结构的存储器系统2000。
如参照图1所示的半导体存储器装置的描述，存储器系统2000中的DRAM存储器芯片2211至221n的每一个可包括被编程为不同程序状态的多个参考单元。另外，DRAM存储器芯片2211至221n的每一个可包括根据上述示例性实施例中的一个或多个的用于将从参考单元提供的参考电流与从选择的存储器单元提供的选择单元电流进行比较的不平衡的读出放大器。由于DRAM存储器芯片2211至221n的每一个均利用通过参考单元精细控制的参考电压或电流来感测数据，因此提高了感测裕度。
在图11的存储器系统是SSD的情况下，DRAM存储器芯片2211至221n可用作用户数据缓冲器。
图12是示意性地示出示例性实施例在硅通孔(TSV)中的应用的示图。
参照图12中的堆叠式存储器装置3000，多个存储器芯片3200至3500沿着竖直方向堆叠在接口芯片3100上。这里，多个硅通孔3600形成为穿透存储器芯片3200至3500。在包括沿着竖直方向堆叠在接口芯片3100上的存储器芯片3200至3500的三维堆叠封装式存储器装置3000中存储海量数据。另外，三维堆叠封装式存储器装置3000对于高速度、低功率和按比例缩减是有利的。
图12所示的堆叠式存储器装置可包括根据一个或多个示例性实施例的DRAM。因此，如参照图1所示的半导体存储器装置的描述，形成存储器芯片3200至3500的DRAM可包括被编程为不同程序状态的多个参考单元。另外，DRAM可包括根据上述示例性实施例中的一个或多个的用于将从参考单元提供的参考电流与从选择的存储器单元提供的选择单元电流进行比较的不平衡的读出放大器。由于DRAM利用通过参考单元精细控制的参考电压或电流来感测数据，因此提高了感测裕度。
图13是示意性地示出示例性实施例在电子系统中的应用的框图。如图13所示，电子系统4000包括输入装置4100、处理器4200、输出装置4300和存储器装置4400。存储器装置4400包括与图1所示的基本相同地构造的DRAM 4410。另外，注意DRAM 4410集成在输入装置4100、处理器4200和输出装置4300中的一个中。
如参照图1所示的半导体存储器装置的描述，DRAM 4410可包括被编程为不同程序状态的多个参考单元。另外，DRAM 4410可包括根据上述示例性实施例中的一个或多个的用于将从参考单元提供的参考电流与从选择的存储器单元提供的选择单元电流进行比较的不平衡的读出放大器。由于DRAM 4410利用通过参考单元精细控制的参考电压或电流来感测数据，因此提高了感测裕度。
图14是示意性地示出根据示例性实施例的半导体晶圆的示图。
参照图14，在半导体晶圆5001上制造包括另一电路组件5110的存储器装置5100(例如，DRAM)。很好理解的是，在多种半导体基底上制造存储器装置5100。
如参照图12所示的半导体存储器装置的描述，形成存储器芯片3200至3500的存储器装置5100可包括被编程为不同程序状态的多个参考单元。另外，存储器装置5100可包括根据上述示例性实施例中的一个或多个的用于将从参考单元提供的参考电流与从选择的存储器单元提供的选择单元电流进行比较的不平衡的读出放大器。由于存储器装置5100利用通过参考单元精细控制的参考电压或电流来感测数据，因此提高了感测裕度。
图15是示意性地示出示例性实施例在便携式装置中的应用的框图。
参照图15，便携式装置用作智能电话，并且包括多端口DRAM6100、第一处理器6200、第二处理器6300、显示单元6400、用户接口6500、相机单元6600和调制解调器6700。
多端口DRAM 6100具有分别连接至第一总线至第三总线(B10、B20和B22)的三个端口，并且其连接至第一处理器6200和第二处理器6300。多端口DRAM 6100的第一端口通过第一总线B10连接至第一处理器6200(例如，基带处理器)。多端口DRAM 6100的第二端口通过第二总线B20连接至第二处理器6300(例如，应用处理器)。多端口DRAM 6100的第三端口通过第三总线B22连接至第二处理器6300。
在一些示例性实施例中，多端口DRAM 6100替代了存储内存和两个DRAM。另外，多端口DRAM 6100具有三个端口并且起到DRAM和闪速存储器的作用。在这种情况下，多端口DRAM 6100利用DRAM接口操作，从而其替代了两个DRAM。多端口DRAM 6100可具有SDRAM DDR4要求的操作范围和操作电压。
如参照图1所示的半导体存储器装置的描述，多端口DRAM 6100可包括被编程为不同程序状态的多个参考单元。另外，多端口DRAM6100可包括根据上述示例性实施例中的一个或多个的用于将从参考单元提供的参考电流与从选择的存储器单元提供的选择单元电流进行比较的不平衡的读出放大器。由于多端口DRAM 6100利用通过参考单元精细控制的参考电压或电流来感测数据，因此提高了感测裕度。
第一总线B10的接口可为易失性存储器接口，并且第一端口可接收从第一处理器6200产生的第一分组数据，以将第一分组数据传递至多端口DRAM 6100的内部电路块。另外，第一端口可将多端口DRAM 6100的第一数据提供至第一处理器6200。在这种情况下，第一数据可为并行数据。
第三总线B22的接口可为易失性存储器接口，并且第三端口可接收从第二处理器6300产生的第三分组数据，以将第三分组数据传递至多端口DRAM 6100的内部电路块。另外，第三端口可将多端口DRAM 6100的第三数据提供至第二处理器6300。
第二总线B20的接口可为非易失性存储器(例如，NAND闪速存储器)接口，并且第二端口可接收从第二处理器6300产生的第二分组数据，以将第二分组数据传递至多端口DRAM 6100的内部电路块。另外，第二端口可将多端口DRAM 6100的第二数据提供至第二处理器6300。在这种情况下，第二数据可为串行数据或并行数据。
总线的接口可为诸如以下的接口协议之一：USB(通用串行总线)、MMC(多媒体卡)、PCIE(高速外围组件互连)、SAS(串行连接SCSI)、SATA(串行高级技术附件)、PATA(并行高级技术附件)、SCSI(小型计算机系统接口)、ESDI(增强的小型磁盘接口)和IDE(集成驱动电子器件)。
在一些情况下，第一处理器6200和第二处理器6300以及多端口DRAM 6100可集成至一个芯片或进行封装。在这种情况下，多端口DRAM 6100可嵌入于移动装置中。
在便携式装置是智能电话的情况下，第一处理器6200连接至用于发送和接收通信数据并调制和解调数据的调制解调器6700。
NOR或NAND闪速存储器可另外连接至第一处理器6200或第二处理器6300以存储海量信息。
显示单元6400可包括具有背光的液晶显示器、具有LED光源的液晶显示器或触摸屏(例如，OLED)。显示单元6400可为用于显示彩色图像(例如，字符、数字、图片等)的输出装置。
已经描述了其中便携式装置6000是智能电话的一个示例。在一些情况下，通过增加或去除组件，便携式装置可用作智能卡。
便携式装置可通过单独的接口连接至外部通信装置。通信装置可为DVD播放器、计算机、机顶盒(STB)、游戏机、数字摄像机等。
相机单元6600可包括相机图像处理器(CIS)，并且可连接至第二处理器6300。
虽然图15中未示出，但是便携式装置6000还可包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
在图15中，示出了DRAM作为多端口易失性存储器安装在便携式装置中的一个示例。然而，可使用多种非易失性存储器来代替多端口易失性存储器。
虽然已经参照示例性实施例描述了本发明构思，但是本领域技术人员应该清楚，在不脱离本发明构思的精神和范围的情况下，可作出各种改变和修改。因此，应该理解，以上示例性实施例并非限制性的而是说明性的。例如，在不脱离本发明构思的精神和范围的情况下，可对读出放大器作出各种改变和修改。

Claims (25)

1.一种读出放大器，包括：
第一负载，从连接至选择的存储器单元的读位线向所述第一负载供应选择单元电流；
第二负载，从连接至参考单元的参考读位线向所述第二负载供应参考电流，所述第二负载的电阻值与所述第一负载的电阻值不同；以及
感测单元，其被配置为基于所述第一负载和所述第二负载的电阻比来校正所述参考电流的电平，并且将所述选择单元电流与校正的参考电流进行比较。
2.根据权利要求1所述的读出放大器，其中，所述参考读位线连接至共享所述参考读位线的多个参考单元。
3.根据权利要求2所述的读出放大器，其中，所述多个参考单元并联连接，并且来自所述参考读位线的参考电流对应于分别流经所述多个参考单元的电流之和。
4.根据权利要求2所述的读出放大器，其中，所述参考单元包括第一参考单元和第二参考单元，并且
其中，所述第一参考单元被编程为用于存储第一比特值的第一程序状态，并且所述第二参考单元被编程为用于存储第二比特值的第二程序状态。
5.根据权利要求4所述的读出放大器，其中，所述第一比特值是数据‘1’，所述第二比特值是数据‘0’。
6.根据权利要求1所述的读出放大器，其中，所述第一负载和所述第二负载的电阻比为2:1。
7.根据权利要求1所述的读出放大器，其中，所述第一负载和所述第二负载包括MOS晶体管。
8.根据权利要求7所述的读出放大器，其中，所述第一负载包括第一晶体管，所述第一晶体管具有连接在操作电压源与所述读位线之间的沟道。
9.根据权利要求8所述的读出放大器，其中，所述第二负载包括第二晶体管和第三晶体管，所述第二晶体管和所述第三晶体管的沟道连接在所述操作电压源与所述参考读位线之间。
10.根据权利要求9所述的读出放大器，其中，所述第一晶体管至所述第三晶体管具有相同的物理特征。
11.根据权利要求1所述的读出放大器，还包括：
输出单元，其被配置为吸收所述选择单元电流和所述参考电流，
其中，所述输出单元连接在所述感测单元与地电压之间。
12.根据权利要求11所述的读出放大器，其中，所述输出单元包括至少一个二极管，所述至少一个二极管包括MOS晶体管。
13.一种读出放大器，包括：
第一负载，从连接至第一存储器单元阵列的第一读位线向所述第一负载供应第一单元电流；
第二负载，从连接至第二存储器单元阵列的第二读位线向所述第二负载供应第二单元电流；以及
感测单元，其被配置为基于所述第一负载和所述第二负载的电阻比来校正所述第二单元电流的电平，并且将所述第一单元电流与校正的第二单元电流进行比较，
其中，所述第一负载和所述第二负载的电阻值响应于控制信号而变化。
14.根据权利要求13所述的读出放大器，其中，所述第一负载和所述第二负载包括MOS晶体管。
15.根据权利要求14所述的读出放大器，其中，所述第一负载包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的沟道连接在操作电压源与所述第一读位线之间，并且所述第一晶体管响应于所述控制信号而导通。
16.根据权利要求15所述的读出放大器，其中，所述第二负载包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管的沟道连接在所述操作电压源与所述第二读位线之间，并且所述第四晶体管响应于所述控制信号而截止。
17.一种半导体存储器装置，包括：
第一存储器单元阵列，其包括第一主单元区域和与所述第一主单元区域共享第一字线的第一参考单元区域；
第二存储器单元阵列，其包括第二主单元区域和与所述第二主单元区域共享第二字线的第二参考单元区域；
读出放大器，其经第一位线连接至所述第一存储器单元阵列以被供应第一单元电流，所述读出放大器经第二位线连接至所述第二存储器单元阵列以被供应第二单元电流，并且所述读出放大器被配置为分别利用所述第二参考单元区域和所述第一参考单元区域来感测存储在所述第一主单元区域和所述第二主单元区域中的数据；以及
选择器，其被配置为向所述读出放大器提供指示选择的存储器单元的位置的控制信号，
其中，所述读出放大器被配置为响应于所述控制信号来校正所述第一单元电流和所述第二单元电流的电平，将校正后的第一单元电流与校正后第二单元电流进行比较，并且基于比较结果来感测存储在所述第一主单元区域和所述第二主单元区域中的数据。
18.根据权利要求17所述的半导体存储器装置，其中，当选择所述第一存储器单元阵列的存储器单元时，所述读出放大器连接至所述第一主单元区域和所述第二参考单元区域，以利用所述第二参考单元区域来感测存储在所述第一主单元区域中的数据。
19.根据权利要求18所述的半导体存储器装置，其中，所述第二参考单元区域包括共享所述第二位线的第一参考单元和第二参考单元，
其中，所述第一参考单元被编程为用于存储第一比特值的第一程序状态，并且
其中，所述第二参考单元被编程为用于存储第二比特值的第二程序状态。
20.根据权利要求17所述的半导体存储器装置，其中，响应于从外部装置提供的信号来设置所述第一参考单元区域和所述第二参考单元区域。
21.根据权利要求17所述的半导体存储器装置，其中，所述第一参考单元区域和所述第二参考单元区域的位置分别固定在所述第一存储器单元阵列和所述第二存储器单元阵列中。
22.根据权利要求17所述的半导体存储器装置，其中，所述选择器被配置为响应于从外部装置提供的地址信号来产生所述控制信号。
23.根据权利要求22所述的半导体存储器装置，还包括：
行解码器，其被配置为解码从所述外部装置提供的行地址，
其中，所述选择器被配置为基于所述行地址来产生所述控制信号。
24.根据权利要求17所述的半导体存储器装置，其中，所述第一存储器单元阵列和所述第二存储器单元阵列包括各自具有增益单元结构的多个存储器单元。
25.一种半导体存储器装置的读方法，所述半导体存储器装置包括被配置为存储数据的存储器单元，所述读方法包括步骤：
将第一程序状态和第二程序状态存储至与所述存储器单元相同的参考单元；以及
在执行读操作时，利用从存储有所述第一程序状态和所述第二程序状态的所述参考单元提供的电流来感测存储在所述半导体存储器装置的选择的存储器单元中的数据。
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