CN114582398A - 一种半导体存储器 - Google Patents

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Abstract

本发明涉及一种半导体存储器，包括第一/第二存储器阵列，还包括：比较读出电路，包括用于接收被读取的存储单元的电信号的第一端口，和用于接收基准电信号的第二端口，比较读出电路用于将被读取的存储单元的电信号与基准电信号进行比较，从而得到存储单元的存储信息；第一/第二列译码器，与第一/第二存储器阵列和比较读出电路连接，用于在存储器阵列选择信号使能第一/第二存储器阵列时选中被读取的存储单元对应的位线，将存储单元的电信号通过位线输出至第一端口；还用于在存储器阵列选择信号未使能第一/第二存储器阵列时，将第一/第二存储器阵列的第一位线接入第二端口。本发明能够降低半导体存储器读操作的功耗。

Description

一种半导体存储器
技术领域
本发明涉及信息存储，特别是涉及一种半导体存储器。
背景技术
随着数据吞吐量不断上升以及系统低功耗要求，系统级芯片(SOC)对存储器的需求越来越大。据预测，到2025年，约90％的硅片面积将被具有不同功能的存储器所占据，嵌入式存储器将成为支配整个系统的决定性因素。非易失存储器(例如eflash memory)以其掉电不丢失数据特性日益成为嵌入式存储器中不可或缺的重要组成部分。随着工艺水平不断提高，eflash memory性能越来越成为系统级芯片的关键指标，数据位宽需求不断上升，对eflash memory读操作功耗提出了越来越高的要求，因此优化读操作功耗具有十分重要的现实意义。
发明内容
基于此，有必要提供一种低功耗的半导体存储器。
一种半导体存储器，包括第一存储器阵列和第二存储器阵列，还包括：比较读出电路，包括第一端口和第二端口，所述第一端口用于接收被读取的存储单元的电信号，所述第二端口用于接收基准电信号，所述比较读出电路用于将所述被读取的存储单元的电信号与所述基准电信号进行比较，从而得到所述被读取的存储单元的存储信息；第一列译码器，与所述第一存储器阵列和比较读出电路连接，用于在存储器阵列选择信号使能第一存储器阵列时选中所述被读取的存储单元对应的位线，将所述存储单元的电信号通过所述位线输出至所述第一端口；还用于在所述存储器阵列选择信号未使能第一存储器阵列时，将所述第一存储器阵列的第一位线接入所述第二端口；第二列译码器，与所述第二存储器阵列和比较读出电路连接，用于在存储器阵列选择信号使能第二存储器阵列时选中所述被读取的存储单元对应的位线，将所述存储单元的电信号通过所述位线输出至所述第一端口；还用于在所述存储器阵列选择信号未使能第二存储器阵列时，将所述第二存储器阵列的第二位线接入所述第二端口。
在其中一个实施例中，所述第一存储器阵列使能时，所述第二存储器阵列为非使能状态；所述第二存储器阵列使能时，所述第一存储器阵列为非使能状态。
在其中一个实施例中，所述第一列译码器和第二列译码器均包括a×b的两级译码器，每个所述两级译码器包括b个第一选择开关和a个第二选择开关，每个第二选择开关的输入端与一位线连接，各第二选择开关用于在被使能时导通连接的位线，每个所述两级译码器通过a个第二级开关信号控制各第二选择开关，且每个第二级开关信号均控制b根连续地址的位线导通；每个第一选择开关的输入端与a个第二选择开关的输出端连接，各第一选择开关的输出端连接所述第一端口，每个所述两级译码器通过b个第一级开关信号一一对应控制b个第一选择开关导通。
在其中一个实施例中，各所述第一选择开关由列选择地址低位译码输出控制，各所述第二选择开关由列选择地址高位译码输出控制。
在其中一个实施例中，所述第一列译码器和第二列译码器均包括地址译码器，每个所述地址译码器包括：地址输入端，用于输入所述被读取的存储单元的地址；存储器阵列选择信号输入端，用于输入所述存储器阵列选择信号；工作电压输入端，用于输入工作电压；列选择地址低位译码端，连接各所述第一选择开关，用于输出列选择地址低位译码输出信号；列选择地址高位译码端，连接各所述第二选择开关，用于输出列选择地址高位译码输出信号。
在其中一个实施例中，在待机模式和所述存储器阵列选择信号未使能第一存储器阵列时，所述第一列译码器的存储器阵列选择信号输入端输入的所述存储器阵列选择信号为0，所述第一列译码器的所述列选择地址低位译码端和列选择地址高位译码端输出相应的高电平信号作为所述第一级开关信号和第二级开关信号，控制与所述第一位线对应的第一选择开关和第二选择开关导通，以将所述第一存储器阵列的第一位线接入所述第二端口；在待机模式和所述存储器阵列选择信号未使能第二存储器阵列时，所述第二列译码器的存储器阵列选择信号输入端输入的所述存储器阵列选择信号为0，所述第二列译码器的所述列选择地址低位译码端和列选择地址高位译码端输出相应的高电平信号，作为所述第一级开关信号和第二级开关信号，控制与所述第二位线对应的第一选择开关和第二选择开关导通，以将所述第二存储器阵列的第二位线接入所述第二端口。
在其中一个实施例中，所述工作电压为2.5V。
在其中一个实施例中，所述半导体存储器还包括电荷泵，所述工作电压由所述电荷泵提供。
在其中一个实施例中，各所述地址译码器的列选择地址低位译码端和列选择地址高位译码端输出的高电平信号均为由所述电荷泵提供的2.5V。
在其中一个实施例中，所述比较读出电路是电流比较读出电路，所述被读取的存储单元的电信号是存储单元的导通电流，所述基准电信号是基准电流。
在其中一个实施例中，当存储单元存储数据“1”，则所述导通电流大于所述基准电流，所述电流比较读出电路输出“1”；当存储单元存储数据“0”，则所述导通电流小于所述基准电流，所述电流比较读出电路输出“0”。
在其中一个实施例中，还包括与所述第二端口连接的带隙基准，用于产生所述基准电流。
在其中一个实施例中，所述半导体存储器是闪存。
上述半导体存储器，列译码器在存储器阵列选择信号未使能相应的存储器阵列时，将相应存储器阵列的特定位线接入第二端口，而由于此时被读取的存储单元对应的位线接入第一端口，因此第一端口的寄生负载能够与第二端口的寄生负载相匹配；且由于存储器阵列选择信号保持未使能时，第二端口接入的位线是固定的，因此直到该列译码器被使能为止，第二端口接入的位线不会变化，因此能够避免存储器阵列选择信号未使能时第二端口接入的位线随被读取的存储单元的地址频繁变化导致的列译码器相应输出负载的增加，故能够相应降低半导体存储器读操作的功耗。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是一示例性的半导体存储器的结构示意图；
图2是一实施例中存储单元的电路结构示意图；
图3是一实施例中电流比较读出电路的示意图；
图4是一示例性的列译码器的结构示意图；
图5是一实施例中列译码器的结构示意图；
图6是一实施例中第一列译码器的地址译码器Ydec_top和第二列译码器的地址译码器Ydec_bot的示意图；
图7是地址译码器的内部结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“竖直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的。当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。
本文中高电平是指与低电平相对的高电压，在数字逻辑电路中，低电平表示为0，高电平表示为1。示例性地，低电平可以为0-0.5V，高电平可以为2-5V。
图1是一示例性的半导体存储器的结构示意图，具体地，半导体存储器可以为闪存，例如eflash memory。半导体存储器包括存储器阵列(bank array)，列译码器(columnmux)，电流比较读出电路(current comparator)，存储器阵列中每行字线(Word Line，WL)与每列位线(Bitline，BL)相交处对应一存储单元(bitcell)。存储器阵列成对设置，即图1中的Top bank和Bot bank，每个(组)存储器阵列对应一个(组)列译码器，每对存储器阵列对应一电流比较读出电路。图1所示的两组存储器阵列均包括m+1条字线和n+1条位线。请一并参看图2，每个存储单元有5个端口，包括横向上的控制栅(Control Gate，CG)、字线(WordLine，WL)，纵向上的位线(BL)、源线(SL)、衬底(Sub)。
图3是一实施例中电流比较读出电路的示意图。电流比较读出电路将基准电流Ibias与存储单元的导通电流Icell进行比较，然后通过反相器驱动后输出数字信号Dout。当存储单元存储数据“1”，存储单元导通电流Icell的电流幅值将大于基准电流Ibias，电流比较读出电路的输出Dout为“1”；当存储单元存储数据“0”，存储单元导通电流Icell的电流幅值将小于基准电流Ibias，电流比较读出电路的输出Dout为“0”。
在一示例性的方案中，半导体存储器读操作时图1所示的两组列译码器均使能，假设top bank中WL0与Bitline0相交处所对应存储单元被地址选中(此时WL0使能，例如为高电平)，存储单元的导通电流通过Bitline0传输到CL_top，作为图3中的Icell，同时botbank的Bitline0被选中，通过CL_bot连接到电流比较读出电路的基准电流端口，这样Icell，Ibias两组电流寄生负载相同，能够提高电流比较读出电路的可靠性。
图4是一示例性的列译码器的结构示意图。列译码器作为关键的开关电路，其中第一级开关信号Ybl_level1由列选择低位地址译码输出，第二级开关信号Ybl_level2由列选择高位地址译码输出，连接存储器阵列以及电流比较读出电路。示例性地，为了维持列译码器的通路导通特性，地址选中的Ybl_level1/Ybl_level2通常为2.5V(eflash memory通常内嵌输出2.5V的电荷泵)。在连续读操作时，图1中的两组列译码器中开关信号Ybl_level1/Ybl_level2也处在连续切换状态，即选中地址对应的Ybl_level1/Ybl_level2由公共接地端电压VSS充电至2.5V，前一次选中地址对应的Ybl_level1/Ybl_level2由2.5V泄放至VSS。由于开关信号Ybl_level1/Ybl_level2所连接的MOS器件较多，走线寄生负载较大，并且两组列译码器都会存在地址变化时对应的Ybl_level1/Ybl_level2由VSS充电至2.5V的现象，这样导致2.5V电荷泵输出电流负载较大，导致读操作时2.5V电荷泵功耗较大。通常电荷泵效率如公式(1)所示：
(Vpp*Ivpp)/(Vpwr*Ipwr)＝η (1)
其中效率η通常约为30％，高电平Vpp为2.5V，高电平的电流驱动能力Ivpp为200μA，电荷泵的电源电压Vpwr为1.5V，从而计算得出电荷泵的电流Ipwr约为1.1mA。因此降低2.5V电流负载，从而降低2.5V电荷泵功耗，对于优化半导体存储器的读操作功耗具有十分重要的现实意义。
本申请提供一种半导体存储器，包括第一存储器阵列和第二存储器阵列，还包括：
比较读出电路，包括第一端口和第二端口，所述第一端口用于接收被读取的存储单元的电信号，所述第二端口用于接收基准电信号，所述比较读出电路用于将所述被读取的存储单元的电信号与所述基准电信号进行比较，从而得到所述被读取的存储单元的存储信息。
第一列译码器，与所述第一存储器阵列和比较读出电路连接，用于在存储器阵列选择信号使能第一存储器阵列时选中所述被读取的存储单元对应的位线，将所述存储单元的电信号通过所述位线输出至所述第一端口；还用于在所述存储器阵列选择信号未使能第一存储器阵列时，将所述第一存储器阵列的第一位线接入所述第二端口。
第二列译码器，与所述第二存储器阵列和比较读出电路连接，用于在存储器阵列选择信号使能第二存储器阵列时选中所述被读取的存储单元对应的位线，将所述存储单元的电信号通过所述位线输出至所述第一端口；还用于在所述存储器阵列选择信号未使能第二存储器阵列时，将所述第二存储器阵列的第二位线接入所述第二端口。
上述半导体存储器，列译码器在存储器阵列选择信号未使能相应的存储器阵列时，将相应存储器阵列的特定位线(对于第一存储器阵列是第一位线，第二存储器阵列是第二位线)接入第二端口，而由于此时被读取的存储单元对应的位线接入第一端口，因此第一端口的寄生负载能够与第二端口的寄生负载相匹配；且由于存储器阵列选择信号保持未使能时(使能的存储器阵列未发生变化)，第二端口接入的位线是固定的，因此直到该列译码器被使能为止，第二端口接入的位线不会变化，因此能够避免存储器阵列选择信号未使能时第二端口接入的位线随被读取的存储单元的地址频繁变化导致的列译码器相应输出负载的增加，故能够相应降低半导体存储器读操作的功耗。
在一个实施例中，上述半导体存储器的比较读出电路是电流比较读出电路，第一端口用于接收被读取的存储单元的导通电流，第二端口用于接收基准电流。半导体存储器的存储器阵列、列译码器、电流比较读出电路之间的连接关系可以参见图1。由于第一存储器阵列和第二存储器阵列成对设置，因此第一存储器阵列使能时，第二存储器阵列为非使能状态；第二存储器阵列使能时，第一存储器阵列为非使能状态。
第一列译码器和第二列译码器均包括一个a×b的两级译码器，a、b的取值可以根据位线的数量选定，例如第一存储器阵列/第二存储器阵列有32根位线，则可以取a＝4，b＝8。在图5所示的实施例中，CL连接电流比较读出电路的第一端口，第一存储器阵列/第二存储器阵列有(m+1)×(n+1)根位线，即Bitline0～Bitline m*(n+1)+n，两级译码器包括n+1个第一选择开关(即Ybl_level1_0～Ybl_level1_n)和m+1个第二选择开关(即Ybl_level2_0～Ybl_level2_m，)。每个第二选择开关的输入端与一位线Bitline连接，各第二选择开关用于在被使能时导通连接的位线Bitline。两级译码器通过m+1个(即Ybl_level2_0～Ybl_level2_m)第二级开关信号控制各第二选择开关，且每个第二级开关信号均控制n+1根连续地址的位线Bitline导通，例如在图5中，对于第二级开关信号为Ybl_level2_0，相应的第二选择开关用于控制Bitline0～Bitline n导通。每个第一选择开关的输入端与m+1个第二选择开关的输出端连接，例如在图5中，对于第一级开关信号为Ybl_level1_0，相应的第一选择开关连接位线Bitline0、Bitline n+1、Bitline 2(n+1)、……、Bitline m*(n+1)对应的第二选择开关的输出端，各第一选择开关的输出端连接电流比较读出电路的第一端口，两级译码器通过n+1个第一级开关信号(即Ybl_level1_0～Ybl_level1_n)一一对应控制n+1个第一选择开关导通。
在一个实施例中，各第一选择开关由列选择地址低位译码输出控制，各第二选择开关由列选择地址高位译码输出控制。
图5所示实施例与图4的主要区别在于，图5所示实施例中列选择地址高位译码输出Ybl_level2作为与Bitline相连的开关信号，列选择地址低位译码输出Ybl_level1作为与CL相连的开关信号。这种优化方法出发点在于Bitline与存储单元相连，并且走线寄生负载较大，通常Bitline寄生负载远远大于CL寄生负载，考虑到eflash IP通常都是基于连续地址读出操作，因此开关信号Ybl_level1相较Ybl_leve2变化更为频繁。在图5所示的实施例中，每个第二级开关信号Ybl_level2均控制n+1根连续地址的位线Bitline导通，因此在连续地址读出操作时，第二级开关信号Ybl_level2的取值不会连续变化，因此在每一次读操作时由于Bitline较大容性负载所带来对开关信号Ybl_level2寄生容性负载耦合影响大大降低，同时由于CL寄生容性负载较小，这样对开关较为频繁的信号Ybl_level1寄生容性负载耦合影响也大大降低，从而降低2.5V电荷泵的输出信号的电流负载，优化电荷泵功耗。综上，一方面，该半导体存储器每次读操作只是根据读取的存储单元的地址，切换一对列译码器中与地址对应的一组列译码器的开关信号Ybl_level1/Ybl_level2，而另一组列译码器依然保持第一位线(或第二位线)充电至2.5V，降低了2.5V电荷泵的输出电流负载；另一方面，降低了变化较为频繁的开关信号与位线之间的容性负载作用。在一个实施例中，高电平的电流驱动能力能够优化到80μA，高电平Vpp为2.5V，电荷泵的电源电压Vpwr为1.5V，η取30％，根据公式(1)计算得出电荷泵的电流Ipwr约为0.45mA，相较于图4的0.55mA，既提高了读出可靠性，又降低2.5V电荷泵功耗，优化了读操作功耗。
在一个实施例中，半导体存储器还包括与比较读出电路的第二端口连接的带隙基准，由带隙基准产生基准电流Ibias。用带隙基准产生基准电流的优点在于基准电流Ibias幅值不会随工艺、温度、存储单元擦写次数变化而变化。
图6是一实施例中第一列译码器的地址译码器Ydec_top和第二列译码器的地址译码器Ydec_bot的示意图。第一列译码器的地址译码器Ydec_top包括地址输入端yaddr，存储器阵列选择信号输入端banksel，工作电压输入端VD25，列选择地址低位译码端Ybl_level1_top<n:0>，列选择地址高位译码端Ybl_level2_top<m:0>。地址输入端yaddr用于输入被读取的存储单元的地址。存储器阵列选择信号输入端banksel用于输入存储器阵列选择信号。工作电压输入端VD25用于输入工作电压，在本实施例中为2.5V电压，且由电荷泵提供。列选择地址低位译码端Ybl_level1_top<n:0>连接第一列译码器的两级译码器的各第一选择开关，用于输出列选择地址低位译码输出信号。列选择地址高位译码端Ybl_level2_top<m:0>连接第一列译码器的两级译码器的各第二选择开关，用于输出列选择地址高位译码输出信号。第二列译码器的地址译码器Ydec_bot包括地址输入端yaddr，存储器阵列选择信号输入端banksel，工作电压输入端VD25，列选择地址低位译码端Ybl_level1_bot<n:0>，列选择地址高位译码端Ybl_level2_bot<m:0>。第二列译码器的地址译码器Ydec_bot各端口的功能与第一列译码器的地址译码器Ydec_top类似，此处不再赘述。
Figure BDA0002807782840000091
表1
表1为地址译码器的功能真值表，图7是地址译码器的内部结构示意图。图中Yaddrb<1:0>表示Yaddr<1:0>经过一级反相器输出的正逻辑信号，Yaddrd<1:0>表示Yaddr<1:0>经过两级反相器输出的正逻辑信号。<*2>(Yaddrd<0>,Yaddrb<0>)表示：Yaddrd<0>,Yaddrb<0>,Yaddrd<0>,Yaddrb<0>。<*2>Yaddrd<1>,<*2>Yaddrb<1>表示：Yaddrd<1>,Yaddrd<1>,Yaddrb<1>,Yaddrb<1>。Ybl_level1_int<3:0>表示译码电路的一组内部信号，用来举例说明Ybl_level1如何生成，Ybl_level1_int<3:0>和Ybl_level1<3:0>表示该情况下n＝3。level shifter为电平转换单元，用于将输入信号的电压转换至另一电压范围。
以下以低位列地址Yaddr<1:0>对应的Ybl_level1产生来描述Ydec工作机理：
1、在standby(待机)模式下，存储器阵列选择信号输入端banksel为低电平，导致Yaddrd<1:0>输出低电平，Yaddrb<1:0>均输出为零电平，这样始终是Ybl_level1_int<0>为高电平，经过level shifter，Ybl_level1<0>为2.5V。
2、在读操作时，当地址对应的存储器阵列被选中，该存储器阵列所对应的存储器阵列选择信号为高电平，对应的地址译码器译码切换输出，地址对应的Ybl_level1和Ybl_level2充电至2.5V，Ybl_level1<0>和Ybl_level2<0>由2.5V放电至VSS。而没有被地址选中的存储器阵列所对应的存储器阵列选择信号依然为低电平，其对应的地址译码器依然保持Ybl_level1<0>和Ybl_level2<0>充电至2.5V。
在一个实施例中，读操作时，当地址选中第一存储器阵列Top bank中的存储单元，则地址译码器Ydec_top译码切换输出，地址对应的Ybl_level1_top/Ybl_level2_top充电至2.5V，第一列译码器的Ybl_level1<0>/Ybl_level2<0>由2.5V放电至VSS。Top bank中地址选中的Bitline与电流比较读出电路的第一端口导通，即存储单元的导通电流Icell通过地址选中的位线输出至所述第一端口；同时未选中的第二存储器阵列Bot bank所对应的地址译码器Ydec_bot依然保持Ybl_level1_bot<0>/Ybl_level2_bot<0>充电至2.5V，选择Bitline0与电流比较读出电路的第二端口导通，从而起到寄生负载匹配的作用。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体存储器，包括第一存储器阵列和第二存储器阵列，其特征在于，还包括：
比较读出电路，包括第一端口和第二端口，所述第一端口用于接收被读取的存储单元的电信号，所述第二端口用于接收基准电信号，所述比较读出电路用于将所述被读取的存储单元的电信号与所述基准电信号进行比较，从而得到所述被读取的存储单元的存储信息；
第一列译码器，与所述第一存储器阵列和比较读出电路连接，用于在存储器阵列选择信号使能第一存储器阵列时选中所述被读取的存储单元对应的位线，将所述存储单元的电信号通过所述位线输出至所述第一端口；还用于在所述存储器阵列选择信号未使能第一存储器阵列时，将所述第一存储器阵列的第一位线接入所述第二端口；
第二列译码器，与所述第二存储器阵列和比较读出电路连接，用于在存储器阵列选择信号使能第二存储器阵列时选中所述被读取的存储单元对应的位线，将所述存储单元的电信号通过所述位线输出至所述第一端口；还用于在所述存储器阵列选择信号未使能第二存储器阵列时，将所述第二存储器阵列的第二位线接入所述第二端口。
2.根据权利要求1所述的半导体存储器，其特征在于，所述第一存储器阵列使能时，所述第二存储器阵列为非使能状态；所述第二存储器阵列使能时，所述第一存储器阵列为非使能状态。
3.根据权利要求1所述的半导体存储器，其特征在于，所述第一列译码器和第二列译码器均包括a×b的两级译码器，每个所述两级译码器包括b个第一选择开关和a个第二选择开关，每个第二选择开关的输入端与一位线连接，各第二选择开关用于在被使能时导通连接的位线，每个所述两级译码器通过a个第二级开关信号控制各第二选择开关，且每个第二级开关信号均控制b根连续地址的位线导通；每个第一选择开关的输入端与a个第二选择开关的输出端连接，各第一选择开关的输出端连接所述第一端口，每个所述两级译码器通过b个第一级开关信号一一对应控制b个第一选择开关导通。
4.根据权利要求3所述的半导体存储器，其特征在于，各所述第一选择开关由列选择地址低位译码输出控制，各所述第二选择开关由列选择地址高位译码输出控制。
5.根据权利要求4所述的半导体存储器，其特征在于，所述第一列译码器和第二列译码器均包括地址译码器，每个所述地址译码器包括：
地址输入端，用于输入所述被读取的存储单元的地址；
存储器阵列选择信号输入端，用于输入所述存储器阵列选择信号；
工作电压输入端，用于输入工作电压；
列选择地址低位译码端，连接各所述第一选择开关，用于输出列选择地址低位译码输出信号；
列选择地址高位译码端，连接各所述第二选择开关，用于输出列选择地址高位译码输出信号。
6.根据权利要求5所述的半导体存储器，其特征在于，在待机模式和所述存储器阵列选择信号未使能第一存储器阵列时，所述第一列译码器的存储器阵列选择信号输入端输入的所述存储器阵列选择信号为0，所述第一列译码器的所述列选择地址低位译码端和列选择地址高位译码端输出相应的高电平信号作为所述第一级开关信号和第二级开关信号，控制与所述第一位线对应的第一选择开关和第二选择开关导通，以将所述第一存储器阵列的第一位线接入所述第二端口；
在待机模式和所述存储器阵列选择信号未使能第二存储器阵列时，所述第二列译码器的存储器阵列选择信号输入端输入的所述存储器阵列选择信号为0，所述第二列译码器的所述列选择地址低位译码端和列选择地址高位译码端输出相应的高电平信号，作为所述第一级开关信号和第二级开关信号，控制与所述第二位线对应的第一选择开关和第二选择开关导通，以将所述第二存储器阵列的第二位线接入所述第二端口。
7.根据权利要求5所述的半导体存储器，其特征在于，所述工作电压为2.5V，所述半导体存储器还包括电荷泵，所述工作电压由所述电荷泵提供，各所述地址译码器的列选择地址低位译码端和列选择地址高位译码端输出的高电平信号均为由所述电荷泵提供的2.5V。
8.根据权利要求1所述的半导体存储器，其特征在于，所述比较读出电路是电流比较读出电路，所述被读取的存储单元的电信号是存储单元的导通电流，所述基准电信号是基准电流。
9.根据权利要求8所述的半导体存储器，其特征在于，还包括与所述第二端口连接的带隙基准，用于产生所述基准电流。
10.根据权利要求1-9中任一项所述的半导体存储器，其特征在于，所述半导体存储器是闪存。
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