CN105761745A - 一种读出放大器及mram芯片 - Google Patents

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Abstract

本发明提供一种读出放大器，读出放大器包括输入部分与差分电流输出部分，输入部分与差分电流输出部分在输入部分的第一输入端V_in、第二输入端V_in_n连接；其中，第一输入端V_in用于输入经过存储单元的电流，第二输入端V_in_n用于输入经过参考单元的电流；差分电流输出部分用于比较输入部分输入的两个电流并输出比较结果。本发明还提供一种MRAM芯片。本发明提供的读出放大器及MRAM芯片，使得电阻最优，因此读出的速度更快，读出操作更省电；使得参考电阻的分布变窄，降低判定高阻状态、低阻状态的出错几率，提高MRAM芯片良率；通过参数选择，使得组合参考单元的电阻更接近最优选择，进一步提高MRAM芯片良率。

Description

一种读出放大器及MRAM芯片
技术领域
本发明涉及半导体芯片领域，尤其涉及一种读出放大器及MRAM芯片。
背景技术
关于MRAM：
本发明的背景是MRAM技术的成熟。MRAM是一种新的内存和存储技术，可以像SRAM/DRAM一样快速随机读写，还可以像Flash闪存一样在断电后永久保留数据。
MRAM的经济性相当好，单位容量占用的硅片面积比SRAM有很大的优势，比此类芯片中经常使用的NORFlash也有优势，比嵌入式NORFlash的优势更大。MRAM的性能也相当好，读写时延接近最好的SRAM，功耗则在各种内存和存储技术最好。而且MRAM不像DRAM以及Flash那样与标准CMOS半导体工艺不兼容。MRAM可以和逻辑电路集成到一个芯片中。
MRAM的原理：
MRAM的原理，是基于一个叫做磁性隧道结(MagneticTunnelJunction，MTJ)的结构。它是由两层铁磁性材料夹着一层非常薄的非铁磁绝缘材料组成的。
如图1、图2所示，下面的一层铁磁材料是具有固定磁化方向的参考层，上面的铁磁材料是可变磁化方向的记忆层，它的磁化方向可以和固定磁化层同向或反向。由于量子物理的效应，电流可以穿过中间的隧道势垒层，但是MTJ的电阻和可变磁化层的磁化方向有关。磁化方向和固定磁化层同向为低阻状态，如图1所示；磁化方向和固定磁化层反向为高阻状态，如图2所示。
读取MRAM的过程就是对MTJ的电阻进行测量。使用比较新的STT-MRAM技术，写MRAM也比较简单：使用比读更强的电流穿过MTJ进行写操作。一个自下而上的电流把可变磁化层置成与固定层同向，自上而下的电流把它置成反向。
MRAM的架构
每个MRAM的记忆单元由一个MTJ和一个MOS管组成，MOS管的栅极(gate)连接到芯片的字线(WordLine)负责接通或切断这个单元，MTJ和MOS管串接在芯片的位线(BitLine)上，读写操作在位线上进行，如图3所示。
一个MRAM芯片由一个或多个MRAM存储单元的阵列组成，每个阵列有若干外部电路，如图4所示：
●行地址解码器：把收到的地址变成字线的选择
●列地址解码器：把收到的地址变成位线的选择
●读写控制器：控制位线上的读(测量)写(加电流)操作
●输入输出控制：和外部交换数据
MRAM的读出电路需要检测MRAM存储单元的电阻。由于MTJ的电阻的阻值会随着温度等漂移，一般的方法是使用MRAM芯片上的一些已经被写成高阻态或低阻态存储单元作为参考单元，再使用读出放大器(SenseAmplifier)来比较存储单元和参考单元的电阻。
美国专利US8,693,273公开了一种读出放大器，如图5所示，这样的读出放大器在读出的速度以及读出操作时的能耗上能有所欠缺。其主要有以下两方面：
1)功耗：读取MRAM时需要加在存储单元上的电压很小，通常只有0.1V左右，而这个电路需要把V_DD(通常在1.0-1.5V之间)加在包括存储单元的整个电路上，在整个的读取过程中，只有不到10％的功耗是通过存储单元的，是必须的，其余都是不必要的。
2)速度：由于每一根位线上都有大量的存储单元，上面有可观的寄生电容C_b(与存储单元并联，没有在原理图上画出)。这是制约读取速度的主要因素，读取内存数据的一大部分时间用在给这个寄生电容充电，时间大约是Δt＝2CbRm，这个设计无法突破这个速度瓶颈。
发明内容
有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种读出放大器，使得电阻最优，因此读出的速度更快，读出操作更省电。
本发明提供一种读出放大器，包括输入部分与差分电流输出部分，所述输入部分与差分电流输出部分在所述输入部分的第一输入端V_in和第二输入端V_in_n连接；其中，第一输入端V_in用于输入经过存储单元的电流，第二输入端V_in_n用于输入经过参考单元的电流；所述差分电流输出部分用于比较输入部分输入的两个电流并输出比较结果。
进一步地，所述差分电流输出部分包括P型MOS管P0、P型MOS管P1与P型MOS管P2，以及N型MOS管N1、N型MOS管N2与N型MOS管N5，其中，P型MOS管P1与P型MOS管P2为等同的P型MOS管，N型MOS管N1和N型MOS管N2为等同的N型MOS管，所述P型MOS管P0工作在线性区；
P型MOS管P0的栅极连接使能端EN_n，源极连接电压端VDD，漏极分别与P型MOS管P1的源极、P型MOS管P2的源极连接；
N型MOS管N5的栅极连接使能端EN_n；
N型MOS管N5的漏极、P型MOS管P2的栅极、N型MOS管N2的栅极、P型MOS管P1的漏极以及N型MOS管N1的漏极连接到第一输出端V_out；
N型MOS管N5的源极、P型MOS管P1的栅极、N型MOS管N1的栅极、P型MOS管P2的漏极以及N型MOS管N2的漏极连接到第二输出端V_out_n；
N型MOS管N1的源极连接到第一输入端V_in；
N型MOS管N2的源极连接到第二输入端V_in_n。
进一步地，所述输入部分包括N型MOS管N3与N型MOS管N4，N型MOS管N3和N型MOS管N4为等同的N型MOS管，所述N型MOS管N3与N型MOS管N4均工作在线性区；
N型MOS管N3和N型MOS管N4的栅极均与电压端VDD连接，N型MOS管N3和N型MOS管N4的源极均接地，N型MOS管N3的漏极连接到第一输入端V_in，N型MOS管N4的漏极连接到第二输入端V_in_n；所述第一输入端V_in用于连接存储单元的一端，所述第二输入端V_in_n用于连接参考单元一端。
本发明还提供一种MRAM芯片，包括一个或多个由存储单元组成的阵列，每个阵列与控制电路连接，所述控制电路包括行地址解码器、列地址解码器、读写控制器以及输入输出控制，所述读写控制器包括上述的读出放大器，所述读出放大器的输入部分的第一输入端V_in与存储单元连接、第二输入端V_in_n与参考电阻连接。
进一步地，所述参考电阻为并联组合参考单元，所述存储单元与所述并联组合参考单元通过读出放大器进行比较，以判定处于低阻或高阻状态。
使用并联组合参考单元的MRAM芯片，使得参考电阻的分布变窄，降低判定高阻状态、低阻状态的出错几率，提高MRAM芯片良率。
进一步地，所述并联组合参考单元包括并联的m个处于低阻状态的参考存储单元与n个处于高阻状态的参考存储单元，其中m大于或等于2，n大于或等于2。
进一步地，所述m个处于低阻状态的参考存储单元与n个处于高阻状态的参考存储单元满足时，所述并联组合参考单元的等效电阻为最优，其中，σL是RL分布的标准偏差，σH是RH分布的标准偏差，RL是存储单元处于低阻状态的平均电阻，RH是存储单元处于高阻状态的平均电阻。
通过选择m和n使得尽量接近从而降低判定高阻状态、低阻状态的出错几率，提高MRAM芯片良率。
进一步地，所述读出放大器m+n个并联，共享并联组合参考单元。
进一步地，所述第二输入端V_in_n为并联组合参考单元的电流的1/(m+n)。
与现有技术相比，本发明提供的读出放大器及MRAM芯片，具有以下有益效果：
(1)使得电阻最优，因此读出的速度更快，读出操作更省电；
(2)采用并联组合参考单元，提供的参考电阻的分布变窄，从而降低判定高阻状态、低阻状态的出错几率，提高MRAM芯片良率；
(3)通过参数选择，使得组合参考单元的电阻更接近最优选择，进一步提高MRAM芯片良率。
本发明的读出放大器，相对于现有设计，具有如下优势：
(1)速度：由于引进了N型MOS管N3与N型MOS管N4，对寄生电容进行充电的时间为Δt＝2CbR，其中，R将为电阻R_m和电阻R_n(N型MOS管N3的等效电阻)的并联取代，因此选取合适的电阻R_n可以将速度提高几倍。
(2)在读取过程的大部分时间里(给寄生电容充电的过程中)，只使用一个很小的电压V_read，之后打开使能端EN_n时只很短暂地打开了电压V_DD。这样比现有的设计省电得多。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
图1是磁性隧道结的低阻状态示意图；
图2是磁性隧道结的高阻状态示意图；
图3是MRAM存储单元；
图4是MRAM芯片的结构示意图；
图5是现有技术中读出放大器的电路图；
图6是本发明的一个实施例的读出放大器的电路图；
图7是低阻状态、参考电阻以及高阻状态的分布示意图；
图8是本发明的一个实施例的MRAM芯片的读写控制器的连接示意图。
具体实施方式
本发明涉及一种读出放大器，包括输入部分与差分电流输出部分，所述输入部分与差分电流输出部分在所述输入部分的第一输入端V_in和第二输入端V_in_n连接；其中，第一输入端V_in用于输入经过存储单元的电流，第二输入端V_in_n用于输入经过参考单元的电流；所述差分电流输出部分用于比较输入部分输入的两个电流并输出比较结果。
如图6所示，读出放大器包括输入部分与差分电流输出部分，输入部分与差分电流输出部分在第一输入端V_in、第二输入端V_in_n连接。
差分电流输出部分包括差分电流输出部分包括P型MOS管P0、P型MOS管P1与P型MOS管P2，以及N型MOS管N1、N型MOS管N2与N型MOS管N5，其中，P型MOS管P1与P型MOS管P2为等同的P型MOS管，N型MOS管N1和N型MOS管N2为等同的N型MOS管，P型MOS管P0工作在线性区；
P型MOS管P0的栅极连接使能端EN_n，源极连接电压端VDD，漏极分别与P型MOS管P1的源极、P型MOS管P2的源极连接；
N型MOS管N5的栅极连接使能端EN_n；
N型MOS管N5的漏极、P型MOS管P2的栅极、N型MOS管N2的栅极、P型MOS管P1的漏极以及N型MOS管N1的漏极连接到第一输出端V_out；
N型MOS管N5的源极、P型MOS管P1的栅极、N型MOS管N1的栅极、P型MOS管P2的漏极以及N型MOS管N2的漏极连接到第二输出端V_out_n；
N型MOS管N1的源极连接到第一输入端V_in；
N型MOS管N2的源极连接到第二输入端V_in_n。
输入部分包括N型MOS管N3与N型MOS管N4，N型MOS管N3和N型MOS管N4为等同的N型MOS管，所述N型MOS管N3与N型MOS管N4均工作在线性区；
N型MOS管N3和N型MOS管N4的栅极均与电压端VDD连接，N型MOS管N3和N型MOS管N4的源极均接地，N型MOS管N3的漏极连接到第一输入端V_in，N型MOS管N4的漏极连接到第二输入端V_in_n。
其中，等同是指尺寸完全一样，集成电路内部的MOS管没有型号，如果都是P型或都是N型，基本只有长和宽的区别，尺寸完全一样是指长和宽都相同。
通过字线选择控制N型MOS管N0导通，加载读电压V_read；通过第一位线与第二位线的选择，将读电压V_read加载到需要读出的存储单元上，第二位线与读出放大器的输入部分的第一输入端V_in连接，作为读出放大器的第一输入。
参考单元一端连接同样读电压V_read，另一端与读出放大器的输入部分的第二输入端V_in_n连接，作为读出放大器的第二输入。
这种电路结构要求每一个存储单元有第一位线与第二位线两根位线连接。
该电路在读出存储单元时，通过比较第一输出端V_out的输出电压与第二输出端V_out的输出电压，判断存储单元处于低阻状态或高阻状态。在运行时，首先将使能端EN_n置高(V_DD)，连通N型MOS管N5、关闭P型MOS管P0，读电压V_read设置为特定的电压；然后将使能端EN_n再置低(0电压)，关断N型MOS管N5、连通P型MOS管P0，此时输出电压V_out和V_out_n将输出流过存储单元和参考单元电压的比较结果。
MRAM的读出机制对产品的良率有很大影响。在一个包含上亿个甚至十亿个存储单元的芯片中，有很多因素会影响到电阻的均匀性，从工艺镀膜厚度到材料晶格缺陷，都会影响到每一个MTJ的两个状态的电阻以及存储单元中的MOS管的导通电阻。
设定一个标准来判定高阻状态、低阻状态两个状态就会有一个小的出错几率，在大规模的芯片中，一个小的出错几率就会导致一小部分单元不能通过测试，对芯片良率产生严重影响。
而参考单元也是由普通的存储单元制成的，像普通的存储单元一样，它也会有一个分布，这个分布会加大发生读出错误的几率。
还有一个问题是：目前许多电路设计，等效地以高低电阻的中间值做参考电阻来区分两个状态。实际上，这不是最优的选择，因为高阻状态与低阻状态的分布不一样宽，最优的参考电阻的选择应该更远离分布宽的那个电阻值。
本发明的一个实施例的MRAM芯片，包括一个或多个由存储单元组成的阵列，每个阵列与控制电路连接，控制电路包括行地址解码器、列地址解码器、读写控制器以及输入输出控制，读写控制器包括上述读出放大器，读出放大器的输入部分的第一输入端V_in与存储单元连接、第二输入端V_in_n与参考电阻连接。
参考电阻为并联组合参考单元，存储单元与并联组合参考单元通过读出放大器进行比较，以判定处于低阻或高阻状态。
统计学中的大数定律表明：多个数据的平均值的分布比单个数据的分布更窄。如图7所示，采用并联组合参考单元，提供的参考电阻为并联存储单元的等效电阻，是多个存储单元的阻值的平均值，因而参考电阻的分布更窄，从而降低判定高阻状态、低阻状态的出错几率，提高MRAM芯片良率。
如图8所示，并联组合参考单元包括并联的m个处于低阻状态的参考存储单元与n个处于高阻状态的参考存储单元，其中m大于或等于2，n大于或等于2。
并联组合参考单元的等效电阻为：
R ‾ = ( m + n ) R H R L mR H + nR L - - - ( 1 )
其中，RL是存储单元处于低阻状态的平均电阻，包括MTJ的电阻和MOS管的导通电阻，RH是存储单元处于高阻状态的平均电阻。
通常高阻状态与低阻状态都是正则分布，通过数学推导可以证明，满足下述条件时：
R H - R ‾ R ‾ - R L = σ H σ L - - - ( 2 )
并联组合参考单元的等效电阻为最优，其中，σH是RH分布的标准偏差，σL是RL分布的标准偏差，这四个值在生产工艺确定的情况下是固定的。
将式(1)代入式(2)，可以得到时，并联组合参考单元的等效电阻为最优。通过选择m和n使得尽量接近从而降低判定高阻状态、低阻状态的出错几率，提高MRAM芯片良率。
并联组合参考单元的等效电阻为最优时，等效电阻的标准偏差是：
σ R = 1 m + n mσ L 2 ( R ‾ R L ) 4 + nσ H 2 ( R ‾ R H ) 4
读写控制器包括m+n个并联的读出放大器，共享并联组合参考单元。在读出操作时，把参考单元施加与被读的存储单元同样的电压，采用并联的m+n个读出放大器，将参考单元的电流分割成m+n份，支持m+n个存储单元的同时读出。也就是说，采用1/(m+n)的组合参考电阻的电流与被读的存储单元的电流进行比较，如图8所示，这样，就实现了所说的把电阻等效地乘以m+n。
本发明提供的读出放大器及MRAM芯片，使得电阻最优，因此读出的速度更快，读出操作更省电；使得参考电阻的分布变窄，降低判定高阻状态、低阻状态的出错几率，提高MRAM芯片良率；通过参数选择，使得组合参考单元的电阻更接近最优选择，进一步提高MRAM芯片良率。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思做出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (8)

1.一种读出放大器，包括输入部分与差分电流输出部分，其特征在于，所述输入部分与差分电流输出部分在所述输入部分的第一输入端V_in和第二输入端V_in_n连接；其中，第一输入端V_in用于输入经过存储单元的电流，第二输入端V_in_n用于输入经过参考单元的电流；所述差分电流输出部分用于比较输入部分输入的两个电流并输出比较结果。
2.如权利要求1所述的读出放大器，其特征在于，所述差分电流输出部分包括P型MOS管P0、P型MOS管P1与P型MOS管P2，以及N型MOS管N1、N型MOS管N2与N型MOS管N5，其中，P型MOS管P1与P型MOS管P2为等同的P型MOS管，N型MOS管N1和N型MOS管N2为等同的N型MOS管，所述P型MOS管P0工作在线性区；
P型MOS管P0的栅极连接使能端EN_n，源极连接电压端VDD，漏极分别与P型MOS管P1的源极、P型MOS管P2的源极连接；
N型MOS管N5的栅极连接使能端EN_n；
N型MOS管N5的漏极、P型MOS管P2的栅极、N型MOS管N2的栅极、P型MOS管P1的漏极以及N型MOS管N1的漏极连接到第一输出端V_out；
N型MOS管N5的源极、P型MOS管P1的栅极、N型MOS管N1的栅极、P型MOS管P2的漏极以及N型MOS管N2的漏极连接到第二输出端V_out_n；
N型MOS管N1的源极连接到第一输入端V_in；
N型MOS管N2的源极连接到第二输入端V_in_n。
3.如权利要求1所述的读出放大器，其特征在于，所述输入部分包括N型MOS管N3与N型MOS管N4，N型MOS管N3和N型MOS管N4为等同的N型MOS管，所述N型MOS管N3与N型MOS管N4均工作在线性区；
N型MOS管N3和N型MOS管N4的栅极均与电压端VDD连接，N型MOS管N3和N型MOS管N4的源极均接地，N型MOS管N3的漏极连接到第一输入端V_in，N型MOS管N4的漏极连接到第二输入端V_in_n；所述第一输入端V_in用于连接存储单元的一端，所述第二输入端V_in_n用于连接参考单元一端。
4.一种MRAM芯片，包括一个或多个由存储单元组成的阵列，每个阵列与控制电路连接，所述控制电路包括行地址解码器、列地址解码器、读写控制器以及输入输出控制，其特征在于，所述读写控制器包括如权利要求1-3中任一权利要求所述的读出放大器，所述读出放大器的输入部分的第一输入端V_in与存储单元连接、第二输入端V_in_n与参考电阻连接。
5.如权利要求4所述的MRAM芯片，其特征在于，所述参考电阻为并联组合参考单元，所述存储单元与所述并联组合参考单元通过读出放大器进行比较，以判定处于低阻或高阻状态。
6.如权利要求5所述的MRAM芯片，其特征在于，所述并联组合参考单元包括并联的m个处于低阻状态的参考存储单元与n个处于高阻状态的参考存储单元，其中m大于或等于2，n大于或等于2。
7.如权利要求6所述的MRAM芯片，其特征在于，所述m个处于低阻状态的参考存储单元与n个处于高阻状态的参考存储单元满足时，所述并联组合参考单元的等效电阻为最优，其中，σL是RL分布的标准偏差，σH是RH分布的标准偏差，RL是存储单元处于低阻状态的平均电阻，RH是存储单元处于高阻状态的平均电阻。
8.如权利要求4所述的MRAM芯片，其特征在于，所述读出放大器m+n个并联，共享所述并联组合参考单元。
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