CN115472197A - 一种通过冗余行量化位线电压差的sram存内计算电路 - Google Patents

一种通过冗余行量化位线电压差的sram存内计算电路 Download PDF

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CN115472197A CN202211124002.2A CN202211124002A CN115472197A CN 115472197 A CN115472197 A CN 115472197A CN 202211124002 A CN202211124002 A CN 202211124002A CN 115472197 A CN115472197 A CN 115472197A
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徐小明
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Abstract

本发明公开了一种通过冗余行量化位线电压差的SRAM存内计算电路，包括行译码模块、预充电电路、时序控制电路、字线数据控制模块、冗余行控制电路与量化结果统计电路、SRAM存储阵列，时序控制电路分别与行译码模块、字线数据控制模块、预充电电路以及冗余行控制电路与量化结果统计电路连接；行译码模块与字线数据控制模块连接；SRAM存储阵列与字线数据控制模块、预充电电路以及冗余行控制电路与量化结果统计电路连接；SRAM存储阵列为N*N行的6T SRAM存储单元，具体包含两个冗余行和若干计算行。上述电路能有效减小阵列中由于字线脉宽畸变等因素引起的电压梯度变化对计算结果的影响，并减小面积消耗。

Description

一种通过冗余行量化位线电压差的SRAM存内计算电路
技术领域
本发明涉及集成电路技术领域，尤其涉及一种通过冗余行量化位线电压差的SRAM存内计算电路。
背景技术
随着科技进步，机器学习、图像识别和边缘计算等应用领域的快速发展，海量的数据需要在存储器和处理器之间往返，然而传统冯·诺依曼架构中处理器计算单元和存储器分开，无法满足频繁访问的需求。由于摩尔定律的快速发展，内存运行速度与处理器速度的不同步，内存的存取速度严重滞后于处理器的计算速度，内存性能已经成为了整体计算机性能的一个重要瓶颈，这个瓶颈在机器学习和图像识别等计算量大的领域例如卷积神经网络中尤为明显。存内计算(Computing in Memory,缩写为CIM)技术的诞生突破了冯·诺依曼瓶颈、打破了传统计算架构中的“存储墙”，存内计算不需要把数据传输到处理器中，直接在内存中进行运算，大大减少了计算过程中存取能量消耗，同时在计算速度和能效上得到提高，因此对于“算力时代”具有革命性意义。
由于静态随机存取存储器(Static Random-Access Memory，SRAM)读取数据的速度快且与先进逻辑工艺具有较好的兼容性，因此基于SRAM的存内计算技术受到国内外学者的关注。现有存内技术可以在SRAM内部单元实现布尔逻辑运算、乘法运算和加法运算等算法，而其运算结果大多都需要通过ADC量化位线放电量而得到，目前SRAM存内计算量化技术中，无论是Flash ADC/逐次逼近型ADC还是数字电路辅助型ADC都是对位线运算结果进行量化，并在面积、功耗、精度之间的折中，缺乏存内计算的有效解决方案。
发明内容
本发明的目的是提供一种通过冗余行量化位线电压差的SRAM存内计算电路，该电路可以在SRAM中实现对位线电压差进行量化并确定计算结果，有效减小阵列中由于字线脉宽畸变等因素引起的电压梯度变化对计算结果的影响，并减小面积消耗。
本发明的目的是通过以下技术方案实现的：
一种通过冗余行量化位线电压差的SRAM存内计算电路，所述电路包括行译码模块、预充电电路、时序控制电路、字线数据控制模块、冗余行控制电路与量化结果统计电路、SRAM存储阵列，其中：
所述时序控制电路分别与行译码模块、字线数据控制模块、预充电电路以及冗余行控制电路与量化结果统计电路连接；
所述时序控制电路用于产生各个功能模块所需的时钟信号；
所述行译码模块与字线数据控制模块连接,所述行译码模块用于对输入信号进行译码，其输出信号进而控制所述字线数据控制模块；
所述字线数据控制模块用于控制所述SRAM存储阵列中字线的开启或关断；
所述预充电电路用于对位线BL、BLB进行预充操作，即在进行计算前将位线BL、BLB充电至电源电压；
所述冗余行控制电路与量化结果统计电路用于控制冗余行的开启或关断，并对量化结果进行统计；
所述SRAM存储阵列与字线数据控制模块、预充电电路以及冗余行控制电路与量化结果统计电路连接；
所述SRAM存储阵列为N*N行的6T SRAM存储单元，具体包含两个冗余行和若干计算行，冗余行与计算行都包含多个6T SRAM存储单元；每一列中的位线BL与6T SRAM存储单元及冗余行单元左端相连，上端连接所述预充电电路，下端连接灵敏放大器SA左侧端口；每一列中的位线BLB与6T SRAM存储单元及冗余行单元右端相连，上端连接所述预充电电路，下端连接灵敏放大器SA右侧端口；
在进行计算之前，所述时序控制电路和预充电电路先将BL和BLB两条位线预充电至高电平；字线打开后，在由字线WL控制的64个6T SRAM存储单元中，若Q＝0、QB＝1，则位线BL对该6T SRAM存储单元放电；反之，若Q＝1、QB＝0，则位线BLB对该6T SRAM存储单元放电；其中，Q和QB为SRAM存储阵列中6T单元内存储的值；
放电结束后由位线底部的灵敏放大器SA比较两条位线BL和BLB电压的高低，并由所述冗余行控制电路与量化结果统计电路根据灵敏放大器SA的输出结果控制所述冗余行对电压较高的位线进行放电，直到灵敏放大器SA的输出结果翻转，即代表所述冗余行对位线电压差量化完成，再通过所述冗余行控制电路与量化结果统计电路来得到计算结果。
由上述本发明提供的技术方案可以看出，上述电路可以在SRAM中实现对位线电压差进行量化并确定计算结果，有效减小阵列中由于字线脉宽畸变等因素引起的电压梯度变化对计算结果的影响，并减小面积消耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的通过冗余行量化位线电压差的SRAM存内计算电路结构示意图；
图2为本发明实施例所述SRAM存储阵列每一行的结构示意图；
图3为本发明实施例提供的以4*1的存储单元及两个冗余行单元为例的量化过程示意图；
图4为本发明实施例提供的功能测试仿真图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图1所示为本发明实施例提供的通过冗余行量化位线电压差的SRAM存内计算电路结构示意图，所述电路包括行译码模块、预充电电路、时序控制电路、字线数据控制模块、冗余行控制电路与量化结果统计电路、SRAM存储阵列(包含位线底端相连的灵敏放大器)，其中：
所述时序控制电路分别与行译码模块、字线数据控制模块、预充电电路以及冗余行控制电路与量化结果统计电路连接；
所述时序控制电路用于产生各个功能模块所需的时钟信号；
所述行译码模块与字线数据控制模块连接,所述行译码模块用于对输入信号进行译码，其输出信号进而控制所述字线数据控制模块；
所述字线数据控制模块用于控制所述SRAM存储阵列中字线的开启或关断；
所述预充电电路用于对位线BL、BLB进行预充操作，即在进行计算前将位线BL、BLB充电至电源电压；
所述冗余行控制电路与量化结果统计电路用于控制冗余行的开启或关断，并对量化结果进行统计；
所述SRAM存储阵列与字线数据控制模块、预充电电路以及冗余行控制电路与量化结果统计电路连接；
所述SRAM存储阵列为N*N行的6T SRAM存储单元，具体包含两个冗余行和若干计算行(如图1的64*64阵列)，冗余行与计算行都包含多个6T SRAM存储单元；其中，两个冗余行的其中一行全存“1”(Q＝1,QB＝0)，另一行全存“0”(Q＝0,QB＝1)，冗余行的字线在计算过程中全部关闭；每一列中的位线BL与6T SRAM存储单元及冗余行单元左端相连，上端连接所述预充电电路，下端连接灵敏放大器SA左侧端口；每一列中的位线BLB与6TSRAM存储单元及冗余行单元右端相连，上端连接所述预充电电路，下端连接灵敏放大器SA右侧端口；
以图1中左侧第一列为例，在进行计算之前，所述时序控制电路和预充电电路先将BL和BLB两条位线预充电至高电平；字线打开后，在由字线WL控制的64个6T SRAM存储单元中，若Q＝0、QB＝1(如图2中6T单元所示，Q和QB为存储阵列中6T单元内存储的值)，则位线BL对该6T SRAM存储单元放电；反之，若Q＝1、QB＝0，则位线BLB对该6T SRAM存储单元放电；
放电结束后由位线底部的灵敏放大器SA比较两条位线BL和BLB电压的高低，并由所述冗余行控制电路与量化结果统计电路根据灵敏放大器SA的输出结果控制所述冗余行对电压较高的位线进行放电，直到灵敏放大器SA的输出结果翻转，即代表所述冗余行对位线电压差量化完成，再通过所述冗余行控制电路与量化结果统计电路来得到计算结果。
如图2所示为本发明实施例所述SRAM存储阵列每一行的结构示意图，所述SRAM存储阵列的每一列包括有64个6T SRAM存储单元作为计算行、两个6T SRAM存储单元作为冗余行、以及一个灵敏放大器SA，其中：
所有6T SRAM存储单元的左侧由位线BL相连，右侧由位线BLB相连；
所述计算行分别与字线WL<63>、WL<62>…WL<0>相连；
所述冗余行分别与字线W0、W1相连；
所述灵敏放大器SA的左端与位线BL相连，右端与位线BLB相连。
单个6T SRAM存储单元的结构如图2右侧虚线框所示，单个6T SRAM存储单元包括两个交叉耦合的反相器I0和I1，以及两个NMOS晶体管N0和N1；
反相器I0和I1由4个晶体管组成，其中反相器I0、I1均由一个NMOS晶体管和一个PMOS晶体管构成，其中：
NMOS晶体管N0的栅极和NMOS晶体管N1的栅极、以及字线信号WL相连；
NMOS晶体管N0的源极与位线信号BL相连，NMOS晶体管N0的漏极与反相器I0的输入端点Q相连；
NMOS晶体管N1的源极与位线信号BLB相连，NMOS晶体管N1的漏极与反相器I1的输入端点QB相连；
反相器I0的输出端与反相器I1的输入端点QB相连，反相器I1的输出端与反相器I0的输入端点Q相连。
基于所述电路结构，以图1为例，图中为64*64阵列，在传统6T阵列下方额外增加两行冗余行；其中一行全存“1”(Q＝1,QB＝0)，如图1中H0、H1…H63；另一行全存“0”(Q＝0,QB＝1)，如图1中L0、L1…L63，冗余行字线在计算过程中全部关闭。
在进行计算之前，先将BL和BLB两条位线预充电至高电平(Vdd)，在字线打开后，若Q＝0、QB＝1，位线BL对存储单元放电；若Q＝1、QB＝0，位线BLB对存储单元放电。即若有n条字线打开，就有n个存储单元被放电，总的放电量为bΔV。
在计算过程中，假设在计算过程中有n条字线打开，位线BL的放电量为Vdd-VBL，位线BLB的放电量为Vdd-VBLB，Vdd为预充高电平，则：
Figure BDA0003848244630000051
其中，n为字线WL打开的数量；m为量化后的位线电压差；ΔV为放电量；
式②中绝对值的正负由灵敏放大器SA的第一次比较结果确定，具体来说：
若VBL<VBLB，则灵敏放大器SA的输出结果SA_out＝0，式②为正，则：
Figure BDA0003848244630000052
若VBL>VBLB，则灵敏放大器SA的输出结果SA_out＝1，式②为负，则：
Figure BDA0003848244630000053
故最终的计算结果即位线放电量可量化为
Figure BDA0003848244630000054
或
Figure BDA0003848244630000055
由于n是已知的，所以只要通过灵敏放大器SA比较同时使用冗余行对电压较高的位线进行放电，量化位线电压差mΔV,就能得到计算结果(位线BL/BLB的放电量)。
另外，假设计算结束，字线WL关闭，位线BL、BLB分别放了一部分电，通过SA进行第一次比较，若VBL<VBLB，则SA_out＝0，这时打开图1第一列中的冗余行H0，使位线BLB向其存储单元放电一个ΔV；若依然是VBL<VBLB，则SA_out＝0，重复上述操作，直到VBL>VBLB、SA_out＝1，SA的输出出现翻转点，即代表量化结束，统计SA_out＝0的数量就是所需的m。对于VBL>VBLB的情况与之相反，原理相同；需要注意的是冗余行的开启脉冲宽度应该相较于字线WL的脉冲宽度稍宽一点，以满足SA_out最后实现翻转的条件。
相比于传统的ADC量化，这种通过冗余行量化位线电压差的方法一方面降低了量化的复杂度，在存储阵列中“1”和“0”的个数相差不是特别大时，只需要量化小部分放电量就可以得到最后的计算结果；另一方面，量化的结果是由SA输出的“0”或“1”的个数决定的，后级电路完全可以由一个计数器实现对量化结果的统计，量化精度会有较大提高；更重要的是冗余行可以更好的跟随存储阵列中的单元在不同位线电压下的放电量，可以产生自适应的ΔV，相比较与传统的ADC量化，可以有效减小阵列中由于字线脉宽畸变等因素引起的电压梯度变化对计算结果的影响，并减小面积消耗。
如图3所示为本发明实施例提供的以4*1的存储单元及两个冗余行单元为例的量化过程示意图(其中，Q3Q2Q1Q0＝0100，QB3QB2QB1QB0＝1011)，根据图3对冗余行量化位线电压差的原理进行说明如下：
⑴通过prec将两条位线预充电至高电平，打开字线WL[3:0],BL、BLB同时放电。BL放电量为Vdd-VBL＝3ΔV,BLB放电量为Vdd-VBLB＝1ΔV，位线电压差VBLB-VBL＝2ΔV，故SA的第一次比较结果为SA_out＝0，代表式②的绝对值取正值。
⑵SA_out＝0表示位线VBLB电压相对较高，打开冗余行W1(W1＝1)，使BLB放电一个ΔV。这时BLB放电量为Vdd-VBLB＝2ΔV，位线电压差VBLB-VBL＝1ΔV，SA的第二次比较结果为SA_out＝0。
⑶同样的，SA_out＝0，打开冗余行W1(W1＝1)，使BLB放电一个ΔV。这时BLB放电量为Vdd-VBLB＝3ΔV，位线电压差VBLB-VBL<0(实际上由于我们所设置的W1的脉宽要比字线脉宽稍宽一些，所以放电量会稍稍大于3ΔV)，SA的第三次比较结果为SA_out＝1。
⑷SA_out＝1，SA的输出到达了翻转点，意味着位线电压差m量化结束，如图3的时序波形图，这时只要统计SA_out＝0的个数就可以得到m的值。显然，在本例中m＝2，位线BL的放电量可以量化为
Figure BDA0003848244630000061
值得注意的是，上述过程是在存储阵列中“0”和“1”的个数不同的条件下进行的。显然会出现另一种情况，即当同时打开偶数行字线时同一列中“0”和“1”的数量相同，导致BL和BLB的放电量一致，这时SA的输出结果具有不确定性，可能为0或者1，但这是可以解决的，因为两个整数之和为偶数，其差也一定是偶数。以4为例，它可以拆分成这些整数组合：4+0、3+1和2+2。当4行字线打开且其中存储单元分别存2个“1”和2个“0”时，SA的第一次比较结果会输出0或1，这时会打开冗余行W1或W0对位线进行放电，无论对哪条位线进行放电，在SA进行第二次比较时其输出结果SA_out的波形都会到达翻转点，即仅开启一次冗余行进行放电；而对于单元所存储的“1”和“0”的个数不同时(4+0或3+1的情况)，显而易见，需要至少开启两次冗余行对位线进行放电才能得到量化结果。这两种情况的判断可以轻松的从打开字线的数量n和开启冗余行的次数(或SA_out的翻转时间)来确定。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，将上面所举的例子进行仿真验证，如图4所示为本发明实施例提供的功能测试仿真图：
同时打开4行字线(WL<63:60>)，且存储单元内存储的数据为Q63Q62Q61Q60＝0100，QB63QB62QB61QB60＝1011。设置字线(WL<63:60>)电压为600mv，开启时间为100ps；设置冗余行字线(W1)电压为600mv,开启时间为103ps。
首先通过preck将两条位线预充电至高电平，打开字线WL[63:60],位线BL、BLB同时放电。BL放电量为Vdd-VBL＝3ΔV,BLB放电量为Vdd-VBLB＝1ΔV，位线电压差VBLB-VBL＝2ΔV，灵敏放大器SA的使能信号SAEN第一次打开，由于VBLB>VBL，所以灵敏放大器SA的输出结果DOUT＝0(DOUT_BAR＝1)，这时打开冗余行W1使位线BLB放电一个ΔV；此时BL放电量为Vdd-VBL＝3ΔV,BLB放电量为Vdd-VBLB＝2ΔV，位线电压差VBLB-VBL＝ΔV，灵敏放大器SA的使能信号SAEN第二次打开，由于VBLB>VBL，所以灵敏放大器SA的输出结果DOUT＝0(DOUT_BAR＝1)，这时打开冗余行W1使位线BLB放电一个ΔV；此时，BLB放电量为Vdd-VBLB＝3ΔV，位线电压差VBLB-VBL<0(实际上由于我们所设置的W1的脉宽(103ps)要比字线脉宽(100ps)稍宽一些，所以放电量会稍稍大于3ΔV)，灵敏放大器SA的使能信号SAEN第三次打开，灵敏放大器SA的输出结果DOUT＝1(DOUT_BAR＝0)。灵敏放大器SA的输出结果翻转代表冗余行量化位线电压差完成，统计DOUT＝0的结果个数为2，即位线电压差为2ΔV，所以位线BL的放电量可以量化为
Figure BDA0003848244630000071
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

Claims (4)

1.一种通过冗余行量化位线电压差的SRAM存内计算电路，其特征在于，所述电路包括行译码模块、预充电电路、时序控制电路、字线数据控制模块、冗余行控制电路与量化结果统计电路、SRAM存储阵列，其中：
所述时序控制电路分别与行译码模块、字线数据控制模块、预充电电路以及冗余行控制电路与量化结果统计电路连接；
所述时序控制电路用于产生各个功能模块所需的时钟信号；
所述行译码模块与字线数据控制模块连接,所述行译码模块用于对输入信号进行译码，其输出信号进而控制所述字线数据控制模块；
所述字线数据控制模块用于控制所述SRAM存储阵列中字线的开启或关断；
所述预充电电路用于对位线BL、BLB进行预充操作，即在进行计算前将位线BL、BLB充电至电源电压；
所述冗余行控制电路与量化结果统计电路用于控制冗余行的开启或关断，并对量化结果进行统计；
所述SRAM存储阵列与字线数据控制模块、预充电电路以及冗余行控制电路与量化结果统计电路连接；
所述SRAM存储阵列为N*N行的6T SRAM存储单元，具体包含两个冗余行和若干计算行，冗余行与计算行都包含多个6T SRAM存储单元；每一列中的位线BL与6T SRAM存储单元及冗余行单元左端相连，上端连接所述预充电电路，下端连接灵敏放大器SA左侧端口；每一列中的位线BLB与6T SRAM存储单元及冗余行单元右端相连，上端连接所述预充电电路，下端连接灵敏放大器SA右侧端口；
在进行计算之前，所述时序控制电路和预充电电路先将BL和BLB两条位线预充电至高电平；字线打开后，在由字线WL控制的64个6T SRAM存储单元中，若Q＝0、QB＝1，则位线BL对该6T SRAM存储单元放电；反之，若Q＝1、QB＝0，则位线BLB对该6T SRAM存储单元放电；其中，Q和QB为SRAM存储阵列中6T单元内存储的值；
放电结束后由位线底部的灵敏放大器SA比较两条位线BL和BLB电压的高低，并由所述冗余行控制电路与量化结果统计电路根据灵敏放大器SA的输出结果控制所述冗余行对电压较高的位线进行放电，直到灵敏放大器SA的输出结果翻转，即代表所述冗余行对位线电压差量化完成，再通过所述冗余行控制电路与量化结果统计电路来得到计算结果。
2.根据权利要求1所述通过冗余行量化位线电压差的SRAM存内计算电路，其特征在于，所述SRAM存储阵列的每一列包括有64个6T SRAM存储单元作为计算行、两个6T SRAM存储单元作为冗余行、以及一个灵敏放大器SA，其中：
所有6T SRAM存储单元的左侧由位线BL相连，右侧由位线BLB相连；
所述计算行分别与字线WL<63>、WL<62>…WL<0>相连；
所述冗余行分别与字线W0、W1相连；
所述灵敏放大器SA的左端与位线BL相连，右端与位线BLB相连。
3.根据权利要求1所述通过冗余行量化位线电压差的SRAM存内计算电路，其特征在于，单个6T SRAM存储单元包括两个交叉耦合的反相器I0和I1，以及两个NMOS晶体管N0和N1；
反相器I0和I1由4个晶体管组成，其中反相器I0、I1均由一个NMOS晶体管和一个PMOS晶体管构成，其中：
NMOS晶体管N0的栅极和NMOS晶体管N1的栅极、以及字线信号WL相连；
NMOS晶体管N0的源极与位线信号BL相连，NMOS晶体管N0的漏极与反相器I0的输入端点Q相连；
NMOS晶体管N1的源极与位线信号BLB相连，NMOS晶体管N1的漏极与反相器I1的输入端点QB相连；
反相器I0的输出端与反相器I1的输入端点QB相连，反相器I1的输出端与反相器I0的输入端点Q相连。
4.根据权利要求1所述通过冗余行量化位线电压差的SRAM存内计算电路，其特征在于，基于所述电路结构，在计算过程中，假设在计算过程中有n条字线打开，位线BL的放电量为Vdd-VBL，位线BLB的放电量为Vdd-VBLB，Vdd为预充高电平，则：
Figure FDA0003848244620000021
其中，n为字线WL打开的数量；m为量化后的位线电压差；ΔV为放电量；
式②中绝对值的正负由灵敏放大器SA的第一次比较结果确定，具体来说：
若VBL<VBLB，则灵敏放大器SA的输出结果SA_out＝0，式②为正，则：
Figure FDA0003848244620000022
若VBL>VBLB，则灵敏放大器SA的输出结果SA_out＝1，式②为负，则：
Figure FDA0003848244620000031
故最终的计算结果即位线放电量可量化为
Figure FDA0003848244620000032
或
Figure FDA0003848244620000033
由于n是已知的，所以只要通过灵敏放大器SA比较同时使用冗余行对电压较高的位线进行放电，量化位线电压差mΔV,就能得到计算结果。
CN202211124002.2A 2022-09-15 2022-09-15 一种通过冗余行量化位线电压差的sram存内计算电路 Pending CN115472197A (zh)

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