CN114895869A - 一种带符号的多比特存内计算装置 - Google Patents

Abstract

本发明涉及一种带符号的多比特存内计算装置，涉及存内计算领域，包括输入模块、多比特乘累加模块和乘累加读出计算模块；所述输入模块用于把输入数据转化为不同的脉宽的输入信号输入到所述多比特乘累加模块，所述多比特乘累加模块包括多个乘累加运算单元，各乘累加运算单元用于将带符号的权重和输入信号进行按位乘加运算后输出第一输出数据和第二输出数据；所述乘累加读出计算模块用于将各乘累加运算单元的输出的第一输出数据和第二输出数据相加后输出。本发明降低了占用面积和功耗。

Description

一种带符号的多比特存内计算装置

技术领域

本发明涉及存内计算技术领域，特别是涉及一种带符号的多比特存内计算装置。

背景技术

随着深度卷积神经网络（DCNNs）在人工智能等领域的逐步发展，需要越来越多得考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。内存计算（IMC）对DCNN加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多。

发明内容

本发明的目的是提供一种带符号的多比特存内计算装置，降低了占用面积和功耗。

为实现上述目的，本发明提供了如下方案：

一种带符号的多比特存内计算装置，包括输入模块、多比特乘累加模块和乘累加读出计算模块；所述输入模块用于把输入数据转化为不同的脉宽的输入信号输入到所述多比特乘累加模块，所述多比特乘累加模块包括多个乘累加运算单元，各乘累加运算单元用于将带符号的权重和输入信号进行按位乘加运算后输出第一输出数据和第二输出数据；所述乘累加读出计算模块用于将各乘累加运算单元输出的第一输出数据和第二输出数据相加后输出；所述乘累加读出计算模块包括多个正负结合模块和多个ADC模块，所述正负结合模块、所述ADC模块和所述乘累加运算单元的数量相同，各所述乘累加运算单元均连接一个所述正负结合模块，每个所述正负结合模块均连接一个所述ADC模块；所述正负结合模块用于将对应所述乘累加运算单元输出的第一输出数据和第二输出数据进行相加，获得模拟的电压值，所述ADC模块用于将输入的所述模拟的电压值转换为数字值后输出。

可选地，所述乘累加运算单元包括多行计算单元，每行的计算单元均包括第一列子单元和第二列子单元；所述第一列子单元包括第一6T-SRAM、管M7、管M8、第一与门、第二与门和反相器；所述第二列子单元包括第二6T-SRAM、第三6T-SRAM、管N1、管N2、管N3、管N4、管N5和管N6；管N1、管N3和管N5的尺寸相同，管N2、管N4和管N6的尺寸相同；管N1是管N2尺寸的两倍；

在所述第一列子单元中，第一6T-SRAM的第一权重节点与管M7的第一端连接，第一6T-SRAM的第二权重节点与管M8的第一端连接，管M7的第二端与字线WLn连接，管M8的第二端与字线WLp连接，管M7的第三端、管M8的第三端、所述第一与门的第一输入端和所述反相器的输入端共点连接，所述第一与门的第二输入端连接所述输入信号，所述反相器的输出端连接所述第二与门的第一输入端，所述第二与门的第二输入端连接所述输入信号；

在所述第二列子单元中，所述第一与门的输出端分别与管N1的第一端和管N2的第一端连接，管N1的第二端和管N2的第二端连接，所述第二与门的输出端分别与管N3的第一端和管N4的第一端连接，管N3的第二端和管N4的第二端连接，第二6T-SRAM的第一权重节点与管N5的第一端连接，管N1的第三端和管N3的第三端均与管N5的第二端连接，管N5的第三端连接公共端VSS，第三6T-SRAM的第一权重节点与管N6的第一端连接，管N2的第三端和管N4的第三端均与管N6的第二端连接，管N6的第三端连接公共端VSS；

各行计算单元中管N1的第二端均与读位线RBLP连接，管N3的第二端均与读位线RBLN连接，读位线RBLP作为所述第一输出数据与所述乘累加读出计算模块连接，读位线RBLN作为所述第二输出数据与所述乘累加读出计算模块连接。

可选地，所述乘累加运算单元包括32行计算单元。

可选地，所述多比特乘累加模块包括8个乘累加运算单元。

可选地，还包括字线驱动模块，所述字线驱动模块用于分别为第一6T-SRAM、第二6T-SRAM和第三6T-SRAM的权重存储提供字线WL的控制。

可选地，还包括位线驱动模块，所述位线驱动模块用于分别为第一6T-SRAM、第二6T-SRAM和第三6T-SRAM的权重存储提供位线BL和位线BLB的控制。

可选地，第一6T-SRAM、第二6T-SRAM和第三6T-SRAM的结构相同，均包括管M1、管M2、管M3、管M4、管M5和管M6，管M1的第一端和管M5的第一端连接，管M2的第一端和管M6的第一端连接，管M3的第一端和管M4的第一端均与字线WL连接，管M3的第二端分别与管M1的第二端和管M5的第二端连接，管M4的第二端分别与管M2的第二端和管M6的第二端连接，管M1的第三端和管M2的第三端均连接电源VDD，管M5的第三端和管M6的第三端均连接公共端VSS，管M1的第二端与管M2的第一端连接，管M2的第二端与管M1的第一端连接；

各行计算单元中，第一6T-SRAM中管M3的第三端均连接位线BLB3，管M4的第三端均连接位线BL3；第二6T-SRAM中管M3的第三端均连接位线BLB2，管M4的第三端均连接位线BL2；第三6T-SRAM中管M3的第三端均连接位线BLB1，管M4的第三端均连接位线BL1。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明公开了一种带符号的多比特存内计算装置，各乘累加运算单元用于将带符号的权重和输入信号进行按位乘加运算后输出第一输出数据和第二输出数据；乘累加读出计算模块用于将各乘累加运算单元的输出的第一输出数据和第二输出数据相加后输出，避免了传统的计算加权模块中较多电容对整体面积和功耗的影响，在小面积低功耗的情况下实现了带符号的多比特乘累加存内计算，降低了占用面积的同时降低了功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种带符号的多比特存内计算装置结构示意图；

图2为乘累加运算单元结构示意图；

图3为乘累加读出计算模块结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种带符号的多比特存内计算装置，降低了占用面积和功耗。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1为本发明一种带符号的多比特存内计算装置结构示意图，如图1所示，一种带符号的多比特存内计算装置，包括输入模块101、多比特乘累加模块103、乘累加读出计算模块105、字线驱动模块104、位线驱动模块102和时间控制模块；所述输入模块101用于把输入数据转化为不同的脉宽的输入信号输入到所述多比特乘累加模块103，所述多比特乘累加模块103包括多个乘累加运算单元，各乘累加运算单元用于将带符号的权重和输入信号进行按位乘加运算后输出第一输出数据和第二输出数据；所述乘累加读出计算模块105用于将各乘累加运算单元输出的第一输出数据和第二输出数据相加后输出。

所述乘累加读出计算模块包括多个正负结合模块和多个ADC模块，所述正负结合模块、所述ADC模块和所述乘累加运算单元的数量相同，各所述乘累加运算单元均连接一个所述正负结合模块，每个所述正负结合模块均连接一个所述ADC模块；所述正负结合模块用于将对应所述乘累加运算单元输出的第一输出数据和第二输出数据进行相加，获得模拟的电压值，所述ADC模块用于将输入的所述模拟的电压值转换为数字值后输出。

如图2所示，所述乘累加运算单元包括多行计算单元，每行的计算单元均包括第一列子单元和第二列子单元；所述第一列子单元包括第一6T-SRAM、管M7、管M8、第一与门nand1、第二与门nand2和反相器inv；所述第二列子单元包括第二6T-SRAM、第三6T-SRAM、管N1、管N2、管N3、管N4、管N5和管N6；管N1、管N3和管N5的尺寸相同，管N2、管N4和管N6的尺寸相同；管N1是管N2尺寸的两倍，即管N1的宽度是管N2宽度的两倍；第二列子单元包括两列6T-SRAM，分别为第二6T-SRAM和第三6T-SRAM。

第一列子单元用来表示带符号的2bit权重的符号位，第二列子单元用于输出2个不同的数据位。

在所述第一列子单元中，第一6T-SRAM的第一权重节点与管M7的第一端连接，第一6T-SRAM的第二权重节点与管M8的第一端连接，管M7的第二端与字线WLn连接，管M8的第二端与字线WLp连接，管M7的第三端、管M8的第三端、所述第一与门的第一输入端和所述反相器的输入端共点连接，所述第一与门的第二输入端连接所述输入信号，所述反相器的输出端连接所述第二与门的第一输入端，所述第二与门的第二输入端连接所述输入信号。

在所述第二列子单元中，所述第一与门的输出端分别与管N1的第一端和管N2的第一端连接，管N1的第二端和管N2的第二端连接，所述第二与门的输出端分别与管N3的第一端和管N4的第一端连接，管N3的第二端和管N4的第二端连接，第二6T-SRAM的第一权重节点与管N5的第一端连接，管N1的第三端和管N3的第三端均与管N5的第二端连接，管N5的第三端连接公共端VSS，第三6T-SRAM的第一权重节点与管N6的第一端连接，管N2的第三端和管N4的第三端均与管N6的第二端连接，管N6的第三端连接公共端VSS。

各行计算单元中管N1的第二端均与读位线RBLP连接，管N3的第二端均与读位线RBLN连接，读位线RBLP作为所述第一输出数据与所述乘累加读出计算模块105连接，读位线RBLN作为所述第二输出数据与所述乘累加读出计算模块105连接。读位线RBLP为正值，读位线RBLN为负值。

管N1、管N2、管N3、管N4、管N5和管N6均为晶体管。管N1的第一端为栅极，第二端为漏极，第三端为源极。管N2的第一端为栅极，第二端为漏极，第三端为源极。管N3的第一端为栅极，第二端为漏极，第三端为源极。管N4的第一端为栅极，第二端为漏极，第三端为源极。管N5的第一端为栅极，第二端为漏极，第三端为源极。管N6的第一端为栅极，第二端为漏极，第三端为源极。

所述乘累加运算单元包括32行计算单元。

所述多比特乘累加模块103包括8个乘累加运算单元。

所述乘累加读出计算模块105还用于将第一输出数据和第二输出数据相加后进行模数转换后输出。

所述字线驱动模块104用于分别为第一6T-SRAM、第二6T-SRAM和第三6T-SRAM的权重存储提供字线WL的控制。

所述位线驱动模块102用于分别为第一6T-SRAM、第二6T-SRAM和第三6T-SRAM的权重存储提供位线BL和位线BLB的控制。

所述时间控制模块分别与所述多比特乘累加模块103和所述乘累加读出计算模块105连接，所述时间控制模块用于对所述多比特乘累加模块103和所述乘累加读出计算模块105的运算进行运算过程控制，运算过程主要分为三个部分，乘累加、正负结合以及ADC（模数转换），主要用于对这三个部分的选择。

第一6T-SRAM、第二6T-SRAM和第三6T-SRAM的结构相同，均包括管M1、管M2、管M3、管M4、管M5和管M6，管M1的第一端和管M5的第一端连接，管M2的第一端和管M6的第一端连接，管M3的第一端和管M4的第一端均与字线WL连接，管M3的第二端分别与管M1的第二端和管M5的第二端连接，管M4的第二端分别与管M2的第二端和管M6的第二端连接，管M1的第三端和管M2的第三端均连接电源VDD，管M5的第三端和管M6的第三端均连接公共端VSS，管M1的第二端与管M2的第一端连接，管M2的第二端与管M1的第一端连接。

管M1、管M2、管M3、管M4、管M5和管M6均为晶体管。

管M1的第一端为栅极，第二端为漏极，第三端为源极。管M2的第一端为栅极，第二端为漏极，第三端为源极。管M3的第一端为栅极，第二端为漏极，第三端为源极。管M4的第一端为栅极，第二端为漏极，第三端为源极。管M5的第一端为栅极，第二端为漏极，第三端为源极。管M6的第一端为栅极，第二端为漏极，第三端为源极。

每行计算单元对应一个字线WL，32行包括WL<0>，WL<1>，...，WL<31>共32个字线WL。同时字线WLn包括WLn0，WLn1，...，WLn31共32个字线WLn，字线WLp包括WLp0，WLp1，...，WLp31共32个字线WLp，输入信号In包括In0，In1，...，In31共32个输入信号。

32行的第一与门的输出端包括Inp0，Inp1，...，Inp31。32行的第二与门的输出端包括Inn0，Inn1，...，Inn31。

各行计算单元中，第一6T-SRAM中管M3的第三端均连接位线BLB3，管M4的第三端均连接位线BL3；第二6T-SRAM中管M3的第三端均连接位线BLB2，管M4的第三端均连接位线BL2；第三6T-SRAM中管M3的第三端均连接位线BLB1，管M4的第三端均连接位线BL1。

乘累加运算单元大小为32行3列（第二列子单元作为两列），从左到右分别存储的是权重的符号位、权重数据位的第2位和权重数据位的第1位，也就是说第一6T-SRAM用于存储权重的符号位，第二6T-SRAM用于存储权重数据位的第2位，第三6T-SRAM用于存储权重数据位的第1位。管M1-管M6用于存储权重，管M7和管M8用于实现符号的计算，用于权重和数据符号的计算，计算的结果可用于控制第二列和第三列数据计算结果输出到RBLN或RBLP中。管N1-管N6用于进行数据的计算。

进行权重存储的时候，权重要存到32行中的任何一行的时候，首先就使该行对应的字线WL的电压升高，如果存储的是权重的符号位，则存储的权重为正数时使BL的电压为0，BLB的电压为1；存储的权重为负数使BL的电压为1，BLB的电压为0。如果存储的是权重的数据位，权重大小是1，就让BL的电压为1，BLB的电压为0；如果存储的权重是0的时候，让BL的电压为0，BLB的电压为1。

进行计算的时候，首先是数据的输入，输入的数据分为两个部分，一部分是数据的符号位，另一部分是输入信号的数据位，数据的符号位输入到WLn或者WLp中，输入的数据的符号位是正数，那么使WLp输入电压为VDD，WLn输入电压为VSS；当输入的数据的符号位是负数，那么使WLp输入电压为VSS，WLn输入电压为VDD。当权重的符号位为0时，此时M8工作，如果输入数据为正数，此时WLp输入VDD，此时输出的结果VDD和输入信号In进行了与操作，最终Inp上的信号就是In信号；如果输入数据为负数，此时WLp输入VSS，输出的结果VSS经过反相器inv后和输入信号In进行了与操作，最终Inn上的信号就是In信号；当权重的符号位为1时，此时M7工作，如果输入数据为正数，此时WLn输入VSS，输出的结果VSS经过反相器inv后和输入信号In进行了与操作，最终Inn上的信号就是In信号；如果输入数据为负数，此时WLp输入VDD，此时输出的结果VDD和输入信号In进行了与操作，最终Inp上的信号就是In信号。

其次是数据计算的时候，输入数据（输入信号）的大小是2bit的数，通过借助脉冲宽度大小的不同来表示，2bit的输入意味着脉冲宽度一共4种可能性。脉冲由图2的In端口输入，不同的脉宽表示不同的放电时间，这就会导致均压模块中的电压大小不同。N1、N3和N5的尺寸是N2、N4和N6的两倍，这就意味着同样的输入下，第二列的电流是第三列的两倍，RBLP或RBLN上的电压变化也是两倍，满足了数据权重的要求。最终的计算结果就是RBLN和RBLP上的电压变化值，这个结果被输出到了乘累加读出计算模块105中。

如图3所示，乘累加读出计算模块105主要由两部分组成，第一部分是一个正负结合模块，主要的作用是把RBLN和RBLP上的电压进行组合加法，得出一个电压差，这个电压差就是一列4个带符号的运算的和（4组带符号的乘法运算，即一次有4行正负结合模块参与运算）；另一部分是ADC模块，用于把正负结合模块输出的模拟的电压值转化为数字值，这就是最终的计算的结果。

本发明第一6T-SRAM、管M7和管M8构成8T-SRAM结构，提高额外的计算单元，可以有效的避免读写干扰问题，增加计算结果的准确性。

本发明的结构，采用的是器件尺寸来实现数据计算位数的区别，相比较之前的电容均压的模式实现加权操作，可以降低整体的系统面积，降低功耗，并且实现带符号的多比特计算。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种带符号的多比特存内计算装置，其特征在于，包括输入模块、多比特乘累加模块和乘累加读出计算模块；所述输入模块用于把输入数据转化为不同的脉宽的输入信号输入到所述多比特乘累加模块，所述多比特乘累加模块包括多个乘累加运算单元，各乘累加运算单元用于将带符号的权重和输入信号进行按位乘加运算后输出第一输出数据和第二输出数据；所述乘累加读出计算模块用于将各乘累加运算单元输出的第一输出数据和第二输出数据相加后输出；所述乘累加读出计算模块包括多个正负结合模块和多个ADC模块，所述正负结合模块、所述ADC模块和所述乘累加运算单元的数量相同，各所述乘累加运算单元均连接一个所述正负结合模块，每个所述正负结合模块均连接一个所述ADC模块；所述正负结合模块用于将对应所述乘累加运算单元输出的第一输出数据和第二输出数据进行相加，获得模拟的电压值，所述ADC模块用于将输入的所述模拟的电压值转换为数字值后输出。

2.根据权利要求1所述的带符号的多比特存内计算装置，其特征在于，所述乘累加运算单元包括多行计算单元，每行的计算单元均包括第一列子单元和第二列子单元；所述第一列子单元包括第一6T-SRAM、管M7、管M8、第一与门、第二与门和反相器；所述第二列子单元包括第二6T-SRAM、第三6T-SRAM、管N1、管N2、管N3、管N4、管N5和管N6；管N1、管N3和管N5的尺寸相同，管N2、管N4和管N6的尺寸相同；管N1是管N2尺寸的两倍；

在所述第一列子单元中，第一6T-SRAM的第一权重节点与管M7的第一端连接，第一6T-SRAM的第二权重节点与管M8的第一端连接，管M7的第二端与字线WLn连接，管M8的第二端与字线WLp连接，管M7的第三端、管M8的第三端、所述第一与门的第一输入端和所述反相器的输入端共点连接，所述第一与门的第二输入端连接所述输入信号，所述反相器的输出端连接所述第二与门的第一输入端，所述第二与门的第二输入端连接所述输入信号；

在所述第二列子单元中，所述第一与门的输出端分别与管N1的第一端和管N2的第一端连接，管N1的第二端和管N2的第二端连接，所述第二与门的输出端分别与管N3的第一端和管N4的第一端连接，管N3的第二端和管N4的第二端连接，第二6T-SRAM的第一权重节点与管N5的第一端连接，管N1的第三端和管N3的第三端均与管N5的第二端连接，管N5的第三端连接公共端VSS，第三6T-SRAM的第一权重节点与管N6的第一端连接，管N2的第三端和管N4的第三端均与管N6的第二端连接，管N6的第三端连接公共端VSS；

各行计算单元中管N1的第二端均与读位线RBLP连接，管N3的第二端均与读位线RBLN连接，读位线RBLP作为所述第一输出数据与所述乘累加读出计算模块连接，读位线RBLN作为所述第二输出数据与所述乘累加读出计算模块连接。

3.根据权利要求2所述的带符号的多比特存内计算装置，其特征在于，所述乘累加运算单元包括32行计算单元。

4.根据权利要求1所述的带符号的多比特存内计算装置，其特征在于，所述多比特乘累加模块包括8个乘累加运算单元。

5.根据权利要求2所述的带符号的多比特存内计算装置，其特征在于，还包括字线驱动模块，所述字线驱动模块用于分别为第一6T-SRAM、第二6T-SRAM和第三6T-SRAM的权重存储提供字线WL的控制。

6.根据权利要求2所述的带符号的多比特存内计算装置，其特征在于，还包括位线驱动模块，所述位线驱动模块用于分别为第一6T-SRAM、第二6T-SRAM和第三6T-SRAM的权重存储提供位线BL和位线BLB的控制。

7.根据权利要求2所述的带符号的多比特存内计算装置，其特征在于，第一6T-SRAM、第二6T-SRAM和第三6T-SRAM的结构相同，均包括管M1、管M2、管M3、管M4、管M5和管M6，管M1的第一端和管M5的第一端连接，管M2的第一端和管M6的第一端连接，管M3的第一端和管M4的第一端均与字线WL连接，管M3的第二端分别与管M1的第二端和管M5的第二端连接，管M4的第二端分别与管M2的第二端和管M6的第二端连接，管M1的第三端和管M2的第三端均连接电源VDD，管M5的第三端和管M6的第三端均连接公共端VSS，管M1的第二端与管M2的第一端连接，管M2的第二端与管M1的第一端连接；

各行计算单元中，第一6T-SRAM中管M3的第三端均连接位线BLB3，管M4的第三端均连接位线BL3；第二6T-SRAM中管M3的第三端均连接位线BLB2，管M4的第三端均连接位线BL2；第三6T-SRAM中管M3的第三端均连接位线BLB1，管M4的第三端均连接位线BL1。

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