KR20140070301A - 다이나믹 랜덤 억세스 메모리에 캐시 기능이 탑재된 반도체 메모리 장치 - Google Patents

다이나믹 랜덤 억세스 메모리에 캐시 기능이 탑재된 반도체 메모리 장치 Download PDF

Info

Publication number
KR20140070301A
KR20140070301A KR1020130018070A KR20130018070A KR20140070301A KR 20140070301 A KR20140070301 A KR 20140070301A KR 1020130018070 A KR1020130018070 A KR 1020130018070A KR 20130018070 A KR20130018070 A KR 20130018070A KR 20140070301 A KR20140070301 A KR 20140070301A
Authority
KR
South Korea
Prior art keywords
memory
cache
random access
dynamic random
cache memory
Prior art date
Application number
KR1020130018070A
Other languages
English (en)
Inventor
박철성
전동수
최주선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US13/832,996 priority Critical patent/US20140146589A1/en
Publication of KR20140070301A publication Critical patent/KR20140070301A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/30—Providing cache or TLB in specific location of a processing system
    • G06F2212/304—In main memory subsystem
    • G06F2212/3042—In main memory subsystem being part of a memory device, e.g. cache DRAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

다이나믹 랜덤 억세스 메모리에 캐시 기능을 탑재한 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 다이나믹 랜덤 억세스 메모리 셀들로 이루어진 메모리 셀 어레이를 포함하는 다이나믹 랜덤 억세스 메모리와, 상기 다이나믹 랜덤 억세스 메모리와 동일 칩에 형성되며 상기 다이나믹 랜덤 억세스 메모리와는 독립적으로 프로세서나 외부 소자와 통신하는 캐시 메모리를 포함한다. 또한, 상기 동일 칩 내에서 상기 다이나믹 랜덤 억세스 메모리와 상기 캐시 메모리에 연결되어 다이나믹 랜덤 억세스 기능 및 캐시 기능을 제어하는 매니지먼트 콘트롤러가 상기 반도체 메모리 장치에 구비된다. 상기 캐시 메모리는 상기 다이나믹 랜덤 억세스 메모리 셀들보다 라인 로딩이 작은 다이나믹 랜덤 억세스 메모리 셀들로 이루어지거나, 비트라인 센스앰프들과 동일하게 이루어질 수 있다.

Description

다이나믹 랜덤 억세스 메모리에 캐시 기능이 탑재된 반도체 메모리 장치{Semiconductor memory device with cache function in DRAM}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 다이나믹 랜덤 억세스 메모리에 캐시(cache)기능이 탑재된 반도체 메모리 장치에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 반도체 메모리 장치는 모바일 기기나 컴퓨터 등의 전자기기에 메인 메모리로서 폭넓게 사용되어지고 있다.
그러한 DRAM은 칩셋이라고도 불려지는 메모리 콘트롤러에 의해 제어되며, 칩 셋은 데이터를 고속으로 처리하기 위해 스테이틱 랜덤 억세스 메모리(이하 SRAM)으로 이루어지는 캐시 메모리를 흔히 내부에 탑재한다.
대용량화되고 있는 DRAM에 비해 칩 셋(Chipset)에 내장된 캐시 메모리는 상대적으로 소용량이다. 따라서, 대용량의 DRAM에 캐시 메모리(Cache Memory)를 탑재할 경우에 칩사이즈(Chipsize)증가 이슈는 크지 않다.
칩 셋 및 대용량의 DRAM이 단일 패키지로 구성되는 경우에 칩 셋에 내장되는 캐시 메모리는 칩 셋 소형화 및 제조 수율 향상에 불리한 요인이 될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 다이나믹 랜덤 억세스 메모리에 캐시 기능을 탑재한 반도체 메모리 장치를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 캐시 메모리가 탑재된 다이나믹 랜덤 억세스 메모리 칩과 칩셋의 칩을 하나의 패키지로서 구현할 경우에 상기 캐시 메모리가 상기 칩셋 및 외부 소자에 의해 독립적으로 억세스될 수 있도록 하는 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념적 실시 예의 일 양상에 따라, 반도체 메모리 장치는,
다이나믹 랜덤 억세스 메모리 셀들로 이루어진 메모리 셀 어레이를 포함하는 다이나믹 랜덤 억세스 메모리;
상기 다이나믹 랜덤 억세스 메모리와 동일 칩에 형성되며 상기 다이나믹 랜덤 억세스 메모리와는 독립적으로 프로세서나 외부 소자와 통신하는 캐시 메모리; 및
상기 동일 칩 내에서 상기 다이나믹 랜덤 억세스 메모리와 상기 캐시 메모리에 연결되어 다이나믹 랜덤 억세스 기능 및 캐시 기능을 제어하는 매니지먼트 콘트롤러를 포함한다.
본 발명의 개념적 실시 예에서, 상기 캐시 메모리는 상기 다이나믹 랜덤 억세스 메모리 셀들보다 라인 로딩이 작은 다이나믹 랜덤 억세스 메모리 셀들로 이루어진 캐시 메모리 셀 어레이를 포함할 수 있다.
본 발명의 개념적 실시 예에서, 상기 캐시 메모리는 상기 다이나믹 랜덤 억세스 메모리의 비트라인 센스앰프들과 동일하게 이루어진 캐시 메모리 셀 어레이를 포함할 수 있다.
본 발명의 개념적 실시 예에서, 상기 캐시 메모리는 상기 다이나믹 랜덤 억세스 메모리의 비트라인 센스앰프들과 동일하게 이루어진 제1 캐시 셀 어레이와, 상기 다이나믹 랜덤 억세스 메모리 셀들보다 라인 로딩이 작은 메모리 셀들로 이루어진 제2 캐시 셀 어레이를 구비하는 캐시 메모리 셀 어레이를 포함할 수 있다.
본 발명의 개념적 실시 예에서, 상기 캐시 메모리는 상기 프로세서와는 범프들을 통해 전기적으로 연결될 수 있다.
본 발명의 개념적 실시 예에서, 상기 캐시 메모리는 상기 외부 소자와는 범프들 및 쓰루 실리콘 비아들을 통해 통해 전기적으로 연결될 수 있다.
본 발명의 개념적 실시 예에서, 상기 반도체 메모리 장치는 상기 프로세서와 함께 프린티드 서킷 보오드 상에 적층적으로 탑재되어 하나의 패키지로 형성될 수 있다.
본 발명의 개념적 실시 예에서, 상기 캐시 메모리는, 상기 랜덤 억세스 메모리의 비트라인 센스앰프들과 동일하게 이루어진 제1 캐시 셀 어레이와, MRAM 셀들로 이루어진 MRAM 캐시를 구비하는 캐시 메모리 셀 어레이를 포함할 수 있다.
본 발명의 개념적 실시 예에서, 상기 캐시 메모리 셀 어레이는, RRAM 셀들로 이루어진 RRAM 캐시를 더 구비할 수 있다.
본 발명의 개념적 실시 예에서, 상기 캐시 메모리 셀 어레이는, SRAM 셀들로 이루어진 SRAM 캐시를 더 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념적 실시 예의 다른 양상에 따라, 반도체 메모리 장치는,
적어도 2 이상의 포트들에 연결되며, 다이나믹 랜덤 억세스 메모리 셀들로 이루어진 메모리 뱅크를 복수로 구비하는 메모리 셀 어레이를 포함하는 다이나믹 랜덤 억세스 메모리;
상기 메모리 뱅크들과 동일 칩에 형성되고 상기 2 이상의 포트들을 통해 공유적으로 억세스되는 캐시 메모리 셀 어레이를 포함하는 캐시 메모리; 및
상기 동일 칩 내에서 상기 캐시 메모리에 연결되어 상기 캐시 메모리가 상기 2 이상의 포트들 중 선택된 하나에 연결되도록 하는 중재 회로를 포함한다.
본 발명의 개념적 실시 예에서, 상기 2 이상의 포트들 각각에는 서로 다른 타스크를 수행하는 프로세서가 연결될 수 있다.
본 발명의 개념적 실시 예에서, 상기 캐시 메모리는 상기 다이나믹 랜덤 억세스 메모리의 입출력 패드, 파워 공급 전압, 또는 내부 기능 회로를 공유적으로 사용할 수 있다.
본 발명의 개념적 실시 예에서, 상기 캐시 메모리는 외부와의 데이터 송수신을 위해 범프 대 범프 연결을 통해 또 다른 칩과 연결될 수 있다.
본 발명의 개념적 실시 예에서, 상기 반도체 메모리 장치는 한 패키지 내에서 2 이상의 칩들로 스택될 때 범프 대 범프 및 쓰루 실리콘 비아를 통해 외부 소자와 연결될 수 있다.
본 발명의 실시 예들에 따르면, 칩 셋에 내장된 캐시 기능이 DRAM 내에 옮겨져 효과적으로 구현된다. 따라서, 칩 셋의 소형화가 이루어지고 제조 수율이 개선된다. 한편, DRAM의 경우에는 캐시 기능이 효율적으로 부가되고, 멀티 칩 패키징 이점이 제공됨은 물론 메모리 제품 경쟁력이 높아진다.
도 1은 본 발명의 개념적 실시 예에 따른 메모리 시스템의 구성 블록도.
도 2는 도 1중 반도체 메모리 장치의 메모리 셀 어레이에 관련된 배치 구성 예시도.
도 3은 도 1중 반도체 메모리 장치의 메모리 셀 어레이에 관련된 또 다른 배치 구성 예시도.
도 4는 도 1중 반도체 메모리 장치와 메모리 콘트롤러의 단일 패키징을 보여주는 예시도.
도 5는 도 1중 반도체 메모리 장치에 관련된 동작 플로우챠트.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 개략적 블록도.
도 7은 도 1의 변형 실시 예에 따른 메모리 시스템의 구성 블록도.
도 8은 본 발명의 개념이 적용된 데이터 스토리지 장치의 예시적 블록도.
도 9는 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도.
도 10은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도.
도 11은 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도.
도 12는 쓰루 실리콘 비아(TSV)가 적용된 본 발명의 응용 예를 도시한 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM 등과 같은 반도체 메모리 장치에 대한 기본적 데이터 억세스 동작과 리프레쉬 동작 및 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 개념적 실시 예에 따른 메모리 시스템의 구성 블록도이다.
도 1을 참조하면, 메모리 시스템은 반도체 메모리 장치(200)와 메모리 콘트롤러(300)를 포함한다.
상기 반도체 메모리 장치(200)는 DRAM(100), DRAM 캐시(110), 및 매니지먼트 콘트롤러(120)를 포함한다.
상기 DRAM(100)은 다이나믹 랜덤 억세스 메모리 셀들로 이루어진 메모리 셀 어레이를 포함한다.
상기 DRAM 캐시(110)는 캐시 메모리로서 기능하며, 상기 DRAM(100)과 동일 칩에 형성된다. 상기 DRAM 캐시(110)는 상기 DRAM(100)과는 독립적으로 상기 메모리 콘트롤러(300), 프로세서, 또는 외부 소자와 통신할 수 있다.
상기 매니지먼트 콘트롤러(120)는 상기 동일 칩 내에서 상기 DRAM(100)과 상기 DRAM 캐시(110)에 연결되어 다이나믹 랜덤 억세스 기능 및 캐시 기능을 제어한다.
상기 메모리 콘트롤러(300)는 칩 셋으로서 기능하며 호스트와 연결될 수 있다.
상기 메모리 콘트롤러(300)의 버스(B11)는 버스(B1)에 연결되고, 상기 버스(B1)는 상기 반도체 메모리 장치(200)의 버스(B12)와 연결된다.
상기 버스(B1)는 버스(B13)를 통해 대용량 저장장치로서 기능하는 데이터 스토리지 디바이스(400)와 연결될 수 있다.
상기 DRAM 캐시(110)는 DRAM 셀들보다 워드라인 로딩이나 비트라인 로딩이 작은 DRAM 셀들로 이루어진 캐시 메모리 셀 어레이를 포함할 수 있다. 예를 들어 비트라인 로딩이 작은 DRAM 셀은 상대적으로 비트라인 로딩이 큰 DRAM 셀에 비해 리드 동작이나 라이트 동작을 빠르게 행할 수 있다. 따라서, 라인 로딩이 작은 DRAM 셀은 리프레쉬 동작을 필요로 하지만 빠른 동작이 요구되는 캐시 메모리로서의 기능을 담당할 수 있다.
또한, DRAM 캐시(110)는 상기 DRAM의 비트라인 센스앰프들과 동일하게 이루어진 캐시 메모리 셀 어레이를 포함할 수 있다. 상기 비트라인 센스앰프는 모오스 트랜지스터들로 이루어진 래치를 구성하기 때문에 SRAM 셀과 실질적으로 같은 역할을 할 수 있다. 따라서, DRAM을 제조 시에 여분의 비트라인 센스앰프들을 필요한 만큼 만들어 캐시 메모리 셀 어레이로서 활용할 수 있다.
또한, DRAM 캐시(110)는 DRAM의 비트라인 센스앰프들과 동일하게 이루어진 제1 캐시 셀 어레이와, 상기 DRAM 셀들보다 라인 로딩이 작은 메모리 셀들로 이루어진 제2 캐시 셀 어레이를 구비하는 캐시 메모리 셀 어레이를 포함할 수도 있다.
도 2는 도 1중 반도체 메모리 장치의 메모리 셀 어레이에 관련된 배치 구성 예시도이다.
도 2를 참조하면, DRAM(100)의 데이터 저장 영역을 구성하는 메모리 셀 어레이(100a)와, DRAM 캐시(110)의 데이터 저장 영역을 구성하는 캐시 메모리 셀 어레이(110a)가 나타나 있다.
상기 메모리 셀 어레이(100a)는 복수의 메모리 셀을 행과 열의 매트릭스 형태로 구비한다. 각 메모리 셀(MC)은 하나의 억세스 트랜지스터(AT)의 스토리지 커패시터(SC)구성된다. 상기 억세스 트랜지스터(AT)의 게이트는 대응되는 워드라인(WLi)에 연결된다. 상기 억세스 트랜지스터(AT)의 드레인은 대응되는 비트라인(BLi)에 연결된다. 동일 워드라인에 연결된 복수의 메모리 셀은 메모리 페이지를 이룬다.
상기 캐시 메모리 셀 어레이(110a)를 구성하는 캐시 메모리 셀들은 상대적으로 작은 라인 로딩을 갖는 DRAM 셀들로 이루어질 수 있다. 예를 들어 하나의 워드라인이나 하나의 비트라인에 연결된 메모리 셀들의 개수가 상대적으로 작으면 라인 로딩이 작아서 데이터 리드 동작이나 데이터 라이트 동작이 보다 빠르게 수행될 수 있다. 결국, 상기 캐시 메모리 셀 어레이(110a)내의 메모리 셀들은 저 로드 셀들로 구성되는 것이다.
상기 메모리 셀 어레이(100a)는 상기 캐시 메모리 셀 어레이(110a)의 동작 속도에 비해 느리므로 슬로우 어레이 영역으로 라벨링된다. 이에 비해 상대적으로 동작 속도가 빠른 상기 캐시 메모리 셀 어레이(110a)는 패스트 어레이 영역으로 라벨링된다.
입출력 센스앰프(180)는 상기 캐시 메모리 셀 어레이(110a)에 인접 배치되어 입출력에 걸리는 시간을 줄인다. 따라서, 고속의 캐시 동작이 구현된다.
상기 캐시 메모리 셀 어레이(110a)에서는 전원이 오프되면 캐시 메모리 셀에 저장하고 있던 데이터가 소멸되어 버린다. 또한, 메모리 동작 시에 흐르는 누설전류(leakage current)에 기인하여, 캐시 메모리 셀에 저장된 데이터를 읽은 후에 해당 캐시 메모리 셀로 읽은 데이터를 리스토어링 하는 리프레쉬 동작을 필요로 한다.
DRAM의 리프레쉬 동작은 데이터 리드 동작과 유사하지만 데이터를 장치 외부로 출력하지 않는다는 점에서 데이터 리드 동작과는 구별된다.
일반적으로 DRAM의 리프레쉬 동작은, RASB(row address strobe)신호를 논리 '하이'에서 논리 '로우'로 변경하여 DRAM에 인가하고, 리프레쉬 되어질 로우 어드레스에 대응되는 워드 라인을 활성화한 후, 메모리 셀의 데이터를 센싱하는 비트라인 센스 앰프를 구동함에 의해 이루어진다.
통상적인 DRAM의 리프레쉬 규격은 4Mega에서 16ms/1024(cycle)이다. 즉, 15.6μ초(sec)의 리프레쉬 간격(refresh interval)을 유지하도록 권고되고 있다. 15.6μsec의 주기로 메모리 콘트롤러(300)에서는 반도체 메모리 장치(200)으로 리프레쉬 코맨드(refresh command)를 인가한다. 리프레쉬 시간(refresh time)은 전체 로우(row) 개수 및 DRAM의 리프레쉬 사이클(refresh cycle) 수에 따라 결정된다. 예컨대 4096 리프레쉬 사이클의 경우 리프레쉬 시간은 15.6μsec와 4096의 곱으로 되어 64밀리 초(ms)가 된다.
리프레쉬 동작의 경우에는 리프레쉬 제어신호에 따라 리프레쉬 인에이블 신호가 하이 레벨일 때, 해당 워드라인들이 액티베이션되고, 비트라인 센싱이 수행된다. 한편, 상기 리프레쉬 인에이블 신호가 로우일 때, 해당 워드라인들이 디세이블되고 비트라인 프리차아지가 수행된다.
도 3은 도 1중 반도체 메모리 장치의 메모리 셀 어레이에 관련된 또 다른 배치 구성 예시도이다.
도 3을 참조하면, 도 2의 배치 구조와는 달리, 입출력 센스앰프(180)가 상기 메모리 셀 어레이(100a)와 상기 캐시 메모리 셀 어레이(110a)의 사이에 배치된다.
이 경우에는 상기 메모리 셀 어레이(100a)의 데이터 입출력 속도도 지연 없이 고속으로 수행되는 이점이 얻어진다.
상기 캐시 메모리 셀 어레이(110a)의 메모리 셀들은 DRAM 셀들보다 워드라인 로딩이나 비트라인 로딩이 작은 DRAM 셀들로 이루어질 수 있다.
또한, 상기 캐시 메모리 셀 어레이(110a)의 메모리 셀들은 상기 DRAM의 비트라인 센스앰프들과 동일하게 이루어질 수 있다. 이 경우에는 SRAM 셀들로 구성되는 것과 마찬가지이기 때문에 리프레시 동작이 필요 없게 된다.
도 3에서 메모리 셀 어레이(100a)와 상기 캐시 메모리 셀 어레이(110a)가 동일 칩 내에서 구현되기 위해서는 상기 메모리 셀 어레이(100a)의 메모리 용량이 상기 캐시 메모리 셀 어레이(110a)의 메모리 용량에 비해 20배 이상으로 커야 좋다. 칩 사이즈 기준으로는 상기 메모리 셀 어레이(100a)가 6배 이상 커야 경제성 측면에서 좋다.
DRAM의 대용량화 및 기술(Technology)미세화로 인해 DRAM 모노 다이(mono-die) 8Gb 대비 캐시 메모리의 필요한 용량은 8MB 정도이므로 캐시 메모리가 차지하는 메모리 용량은 DRAM 대비 0.8% 정도이다. 또한, 칩 사이즈 대비 면에서 캐시 메모리는 DRAM 대비 약 3~4% 정도이다. 그러한 경우에 DRAM과 캐시 메모리를 동일 칩에 형성하는 것이 경제적으로 효율적이다.
도 4는 도 1중 반도체 메모리 장치와 메모리 콘트롤러의 단일 패키징을 보여주는 예시도이다.
도 4를 참조하면, 프린티드 서킷 보오드(150)상에 칩 셋(300)과 DRAM 캐시 내장 타입 반도체 메모리 장치(200)가 차례로 적층된 단면 구조가 나타나 있다.
상기 반도체 메모리 장치(200)는 동일 칩 내에 형성된 DRAM과 DRAM 캐시를 포함한다. 상기 칩 셋(300)은 또 다른 칩에 형성되는 메모리 콘트롤러이다.
상기 프린티드 서킷 보오드(150), 칩 셋(300), DRAM 캐시 내장 타입 반도체 메모리 장치(200)는 하나의 멀티 칩 패키지(500)로 제조될 수 있다.
상기 칩 셋(300)과 상기 DRAM(100)사이의 전기적 연결은 마이크로 범프들(B30)을 통해 이루어질 수 있다. 상기 마이크로 범프들(B30)은 μ-Bump PAD로서 불려지기도 한다.
한편, 상기 칩 셋(300)과 상기 캐시 메모리(110)사이의 전기적 연결은 상기 마이크로 범프들(B30)과는 독립적으로 형성된 마이크로 범프들(B40)을 통해 이루어질 수 있다.
상기 프린티드 서킷 보오드(150)의 하부에 형성된 마이크로 범프들(B10)은 호스트 등과 같은 외부 소자와의 전기적 연결을 담당한다.
상기 칩 셋(300)의 칩에는 복수의 TSV(Thru Silicon VIA)가 형성되어, 상기 상기 캐시 메모리(110)는 상기 프린티드 서킷 보오드(150)를 통해 외부 소자와 전기적으로 연결될 수 있다. 이와 같이 범프 대 범프 연결 및 TSV를 통해 상기 캐시 메모리(110)가 칩 셋(300)이나 외부 소자에 의해 제어되면, 칩 셋 내에 캐시 메모리가 탑재된 것과 동일 또는 유사한 기능이 효율적으로 수행될 수 있다.
도 4에서 나타낸 단면 구조는 SIP(Silicon in Processor)의 일 예에 불과하며, 본 발명은 이러한 특별한 형태에 한정되지 않는다. 즉, 상기 칩 셋(300)을 제외하고 별도로 상기 DRAM(100)과 DRAM 캐시를 하나의 패키지로 형성할 수도 있다.
이와 같이 칩 셋에서 SRAM으로 구성된 캐시 메모리를 제거할 경우에, 칩 셋의 제조 시에 캐시 메모리의 수율 저하 요인이 제거된다. 또한, 칩 셋의 칩 사이즈를 5~10% 감소하는 것이 가능하여 생산성 증가로 인한 코스트 다운이 얻어진다.
또한, 캐시 메모리 내장형 DRAM은 DRAM 고유의 기능을 보유하면서, 캐시 메모리 기능을 모노 칩 내에서 추가로 갖게 되어 제품 경쟁력이 높아진다.
도 5는 도 1중 반도체 메모리 장치에 관련된 동작 플로우챠트이다.
도 5를 참조하면, 도 1의 반도체 메모리 장치(200)내의 매니지먼트 콘트롤러(120)의 제어 프로시져가 나타나 있다.
단계 S50에서 라이트 동작 모드가 수행될 경우에 버스(B12)에 연결된 버스(B1)를 통해 라이트 데이터가 수신된다. 한편, 단계 S50에서 리드 동작 모드가 수행될 경우에 버스(B12)에 연결된 버스(B1)를 통해 리드 어드레스가 수신된다.
단계 S52에서 라이트 동작 모드가 수행될 경우에 캐시 메모리(110)에 라이트 데이터가 저장될 수 있다. 단계 S52에서 리드 동작 모드가 수행될 경우에 상기 리드 어드레스를 이용하여 캐시 히트인지 캐시 미스인지가 체크된다.
라이트 동작 모드에서는 단계 S54에서 캐시 메모리에 저장된 라이트 데이터가 DRAM에 백업된다. 한편, 캐시 히트인 경우에 리드 동작 모드에서는 단계 S54에서 캐시 메모리(110)로부터 데이터가 리드된다. 캐시 미스인 경우에 리드 동작 모드에서는 데이터 스토리지 디바이스(400)가 억세스될 수 있다.
리드 동작 모드에서는 단계 S56에서 상기 캐시 메모리(110)로부터 리드된 리드 데이터가 호스트로 전송된다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 개략적 블록도이다.
도 6을 참조하면, 반도체 메모리 장치는 예시적으로 4개의 메모리 뱅크들(100-1,100-2,100-3,110-1)과 2개의 포트들(132,134) 및 중재 회로(122)를 포함할 수 있다.
상기 4개의 메모리 뱅크들(100-1,100-2,100-3,110-1)중에서 3개의 메모리 뱅크들(100-1,100-2,100-3)은 DRAM의 메모리 셀 어레이를 구성한다. 즉, DRAM의 메모리 셀 어레이는 적어도 2 이상의 포트들에 연결되며, 다이나믹 랜덤 억세스 메모리 셀들로 이루어진 메모리 뱅크를 복수로 구비한다.
상기 4개의 메모리 뱅크들(100-1,100-2,100-3,110-1)중에서 1개의 메모리 뱅크(110-1)은 캐시 메모리의 캐시 메모리 셀 어레이를 구성한다. 즉, 상기 캐시 메모리 셀 어레이는 DRAM의 메모리 뱅크들과 동일 칩에 형성되고 상기 2 이상의 포트들을 통해 공유적으로 억세스된다.
상기 중재 회로(122)는 동일 칩 내에서 상기 캐시 메모리 셀 어레이(110-1)에 라인(SL10)을 통해 연결되어 상기 캐시 메모리 셀 어레이(110-1)가 상기 2 이상의 포트들(132,134) 중 선택된 하나에 연결되도록 한다.
상기 제1 포트(132)는 제1 프로세서(P1)에 연결될 수 있고, 상기 제2 포트(134)는 제2 프로세서(P2)에 연결될 수 있다. 상기 제1 프로세서(P1)는 제1 라인(FL)을 통해 상기 제1 메모리 뱅크(100-1)를 전용으로 억세스할 수 있다.
상기 제2 프로세서(P2)는 제2 라인들(SL1,SL2)을 통해 상기 제2,3 메모리 뱅크들(100-2,100-3)을 전용으로 억세스할 수 있다.
상기 캐시 메모리 뱅크(110-1)는 상기 제1,2 프로세서들(P1,P2)에 공유적으로 억세스될 수 있다.
도 6의 반도체 메모리 장치는 캐시 메모리 내장 타입 듀얼 억세스 DRAM 기능을 갖는다. 따라서, 모바일 기기에 탑재될 경우에 칩 사이즈나 제조 코스트 측면에서 유리한 이점이 제공될 수 있다.
상기 캐시 메모리 뱅크(110-1)는 상술한 바와 같이 DRAM 캐시 또는 SRAM 캐시로 구현될 수 있다.
상기 캐시 메모리 뱅크(110-1)가 제1 프로세서(P1)에 의해 억세스되는 경우에 상기 중재 회로(122)는 라인(L10)과 라인(SL10)간을 전기적으로 연결한다.
상기 캐시 메모리 뱅크(110-1)가 제2 프로세서(P2)에 의해 억세스되는 경우에 상기 중재 회로(122)는 라인(L20)과 라인(SL10)간을 전기적으로 연결한다.
상기 4개의 메모리 뱅크들(100-1,100-2,100-3,110-1)은 파워 라인이나 DC 제너레이터(Generator)등을 공유할 수 있으므로 칩 사이즈가 축소될 수 있다. 또한, 입출력 패드, 파워 공급 전압, 또는 내부 기능 회로도 상기 4개의 메모리 뱅크들(100-1,100-2,100-3,110-1)에 공유될 수 있다.
도 6의 구성에서 로우 디코더, 컬럼 디코더, 리드 라이트 회로, 및 리프레쉬 회로 등은 생략되었다.
도 7은 도 1의 변형 실시 예에 따른 메모리 시스템의 구성 블록이다.
도 7을 참조하면, 메모리 시스템은 DRAM(100), DRAM 캐시(110), SRAM 캐시(140), RRAM 캐시(142), 및 매니지먼트 콘트롤러(121)를 포함할 수 있다.
상기 RRAM 캐시(142)는 PRAM 캐시나 MRAM 캐시로도 대치될 수 있다.
공통 버스(CB)를 통해 상기 DRAM(100), DRAM 캐시(110), SRAM 캐시(140), RRAM 캐시(142), 및 매니지먼트 콘트롤러(121)는 전기적으로 연결된다.
상기 DRAM(100)은 다이나믹 랜덤 억세스 메모리 셀들로 이루어진 메모리 셀 어레이를 포함한다.
상기 DRAM 캐시(110)는 캐시 메모리로서 기능하며, 상기 DRAM(100)과 동일 칩에 형성된다. 상기 DRAM 캐시(110)는 상기 DRAM(100)과는 독립적으로 칩 셋이나 외부 소자와 통신할 수 있다.
상기 매니지먼트 콘트롤러(121)는 상기 동일 칩 내에서 상기 DRAM(100)과 상기 DRAM 캐시(110), SRAM(140), 및 RRAM 캐시(142)에 연결되어 다이나믹 랜덤 억세스 기능 및 캐시 기능을 제어한다.
도 7에서 메모리 시스템은 DRAM(100)의 칩 내에 상기 DRAM 캐시(110), SRAM 캐시(140), 및 RRAM 캐시(142) 중에서 적어도 하나 이상을 내장할 수 있다.
도 8은 본 발명의 개념이 적용된 데이터 스토리지 장치의 예시적 블록도이다.
도 8을 참조하면, 데이터 스토리지 장치는 마이크로 프로세서(100), 입출력 디바이스(500), 메모리 콘트롤러(200), DRAM(300), 및 플래시 메모리(400)를 포함할 수 있다.
버스(B1)를 통해 상기 마이크로 프로세서(100)에 연결된 메모리 콘트롤러(200)는 버스(B2)를 통해 DRAM(300)과 연결된다.
불휘발성 메모리로서 플래시 소거가 가능한 플래시 메모리(400)는 버스(B3)를 통해 상기 메모리 콘트롤러(200)와 연결된다.
입출력 소자(500)는 버스(B4)를 통해 상기 마이크로 프로세서(100)에 연결된다.
상기 메모리 콘트롤러(200)는 SSD 등과 같은 데이터 스토리지 장치 내에서 상기 DRAM(300)을 유우저 데이터 버퍼로서 이용할 수 있다.
상기 메모리 콘트롤러(200)는 캐시 메모리를 내부에 갖지 않으며, 캐시 기능의 필요 시 상기 DRAM(300)내에 내장된 캐시 메모리를 활용한다.
따라서, 칩 셋으로 기능하는 메모리 콘트롤러의 칩 소형화가 이루어지고 제조 수율이 개선된다. 한편, DRAM(300)의 경우에는 캐시 기능이 효율적으로 부가되어 메모리 제품 경쟁력이 높아진다. 또한, 캐시 메모리가 외부 소자에 의해 독립적으로 억세스되는 것이 보장되는 가운데, 메모리 콘트롤러(200)와 DRAM(300)을 하나의 패키지에 형성하는 멀티 칩 패키징 이점이 구현될 수 있다.
도 9는 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 9를 참조하면, 메모리 시스템은 콘트롤러(1000)와 메모리 디바이스(2000)를 포함한다. 상기 콘트롤러(1000)는 칩 셋으로 기능하며, 캐시 메모리를 포함하지 않는다. 또한, 상기 메모리 디바이스(2000)는 캐시 메모리를 내부적으로 포함한다. 상기 콘트롤러(1000)는 버스(BUS)를 통해 코맨드, 어드레스, 및 라이트 데이터를 상기 메모리 디바이스(2000)에 인가할 수 있다.
상기 콘트롤러(1000)는 캐시 메모리를 포함하지 않으므로 칩이 보다 콤팩트해지고 캐시 메모리의 제조에 따른 불량 확율이 낮아지므로 제조 수율이 개선된다.
상기 메모리 디바이스(2000)가 8Gb 메모리 용량을 가질 경우에 내장되는 캐시 메모리의 용량은 8MB 정도일 수 있다. 이 경우에 캐시 메모리의 칩 사이즈는 DRAM의 칩 사이즈에 비해 약 3~4%를 차지하게 된다. 따라서, 메모리 시스템의 동작 퍼포먼스가 보장된다.
도 10은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 10을 참조하면, 모바일 기기는 트랜시버 및 모뎀(1010), CPU(1001), DRAM(2001), 플래시 메모리(1040), 디스플레이 유닛(1020), 및 유우저 인터페이스(1030)를 포함할 수 있다.
상기 CPU(1001), DRAM(2001), 및 플래시 메모리(1040)는 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 DRAM(2001) 및 플래시 메모리(1040)는 상기 모바일 기기에 임베디드될 수도 있다.
상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 상기 트랜시버 및 모뎀(1010)은 통신 데이터의 송수신 및 데이터 변복조 기능을 수행한다.
상기 CPU(1001)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다. 여기서, 상기 CPU(1001)는 본 발명의 실시 예에 따른 모니터(230)를 구비할 수 있다.
상기 DRAM(2001)은 시스템 버스(1100)를 통해 상기 CPU(1001)와 연결되며, 상기 CPU(1001)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다. 상기 DRAM(2001)은 캐시 메모리를 내장하므로, 상기 CPU(1001)에는 캐시 메모리가 제거될 수 있다.
상기 CPU(1001)는 시스템 버스(1100)를 통해 코맨드, 어드레스, 및 라이트 데이터를 상기 DRAM(2001)에 인가할 수 있다.
따라서, CPU(1001)의 칩 소형화가 이루어지고 제조 수율이 개선된다. 한편, DRAM(2001)의 경우에는 캐시 기능이 효율적으로 부가되어 메모리 제품 경쟁력이 높아진다. 또한, 캐시 메모리가 외부 소자에 의해 독립적으로 억세스되는 것이 보장되는 가운데, CPU(1001)와 DRAM(2001)을 하나의 패키지에 형성하는 멀티 칩 패키징 이점이 구현될 수 있다.
한편, 상기 플래시 메모리(1040)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.
상기 디스플레이 유닛(1020)은 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 유닛(1020)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 유우저 인터페이스(1030)는 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 기기와 사람간을 인터페이싱하는 역할을 한다.
상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
상기 DRAM(2001)칩 및 상기 CPU(1001)의 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
비록, 도 10에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.
상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
도 11은 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도이다. 도 11을 참조하면, 고속 옵틱 I/0를 채용한 메모리 시스템(30)은, PCB 기판(31)에 탑재된 콘트롤러로서의 칩셋(200)과 메모리 모듈들(50,60)을 포함한다. 상기 메모리 모듈들(50,60)은 상기 PCB 기판(31)상에 설치된 슬롯들(35_1,35_2)에 각기 삽입된다. 상기 메모리 모듈(50)은 커넥터(57), DRAM 메모리 칩들(55_1-55_n), 옵티컬 I/O 입력부(51), 및 옵티컬 I/O 출력부(53)를 포함한다.
상기 옵티컬 I/O 입력부(51)는 인가되는 광신호를 전기신호로 변환하기 위한 광-전 변환 소자, 예컨대 포토다이오드(photodiode)를 포함할 수 있다. 따라서 상기 광-전 변환 소자로부터 출력된 전기신호는 메모리 모듈(50)로 수신된다. 상기 옵티컬 I/O 출력부(53)는 메모리 모듈(50)로부터 부터 출력된 전기신호를 광신호로 변환하기 위한 전-광 변환 소자, 예컨대 레이저 다이오드(laser diode)를 포함할 수 있다. 필요한 경우에 상기 옵티컬 I/O 출력부(53)는 광원으로부터 출력된 신호를 변조하기 위한 광변조기를 더 포함할 수 있다.
광 케이블(33)은 상기 메모리 모듈(50)의 상기 옵티컬 I/O 입력부(51)와 상기 칩셋(40)의 옵티컬 전송부(41_1)사이의 광통신을 담당한다. 상기 광통신은 초당 수십 기가비트 이상의 대역폭을 가질 수 있다. 상기 메모리 모듈(50)은 상기 칩셋(40)의 신호라인들(37,39)로부터 인가되는 신호들 또는 데이터를 상기 커넥터(57)를 통해 수신할 수 있으며, 상기 광 케이블(33)을 통해 상기 칩셋(200)과 고속 데이터 통신을 수행할 수 있다.한편, 미설명된 라인들(37,39)에 설치된 저항들(Rtm)은 터미네이션 저항들이다.
도 11과 같이 옵티컬 I/O 구조를 채용하는 메모리 시스템(30)의 경우에도 상기 칩셋(200)에는 캐시 메모리가 제거되고, 대신에 상기 메모리 모듈(50)에 다양한 형태나 다양한 종류의 캐시 메모리가 동일 칩내에 내장될 수 있다.
도 11의 메모리 시스템(30)내에서 상기 DRAM 메모리 칩들(55_1-55_n)은 캐시 메모리 및 유우저 데이터 버퍼로서 사용될 수 있다.
도 12는 쓰루 실리콘 비아(TSV)가 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 12의 적층형 메모리 장치(500)의 구조를 참조하면, 인터페이스 칩(510)의 상부로 복수의 메모리 칩들(520,530,540,550)이 수직으로 적층되어 있다. 여기서, 복수의 쓰루 실리콘 비아(560)는 상기 메모리 칩들(520,530,540,550)사이를 관통하면서 형성되어 있다. TSV 기술을 사용하여 상기 인터페이스 칩(510)의 상부에 복수의 메모리 칩들을 수직으로 적층하는 3차원 스텍 패키지 타입 메모리 장치(500)는 대용량의 데이터를 저장하면서도, 고속화, 저소비전력화, 및 소형화에 유리한 구조이다. 상기 인터페이스 칩(510)에 형성된 기능 블록(301)은 도 1의 매니지먼트 콘트롤러에 대응될 수 있다.
도 12의 적층형 메모리 장치의 경우에도, 복수의 메모리 칩들(520,530,540,550)내의 DRAM들에는 다양한 형태나 다양한 종류의 캐시 메모리가 동일 칩내에 내장될 수 있다.
메모리 콘트롤러나 CPU 등과 같은 칩 셋에 내장된 캐시 기능이 DRAM 내에 옮겨져 효과적으로 구현되므로, 칩 셋의 소형화가 이루어지고 제조 수율이 개선된다. 한편, DRAM의 경우에는 캐시 기능이 효율적으로 부가되고, 멀티 칩 패키징 이점이 제공됨은 물론 메모리 제품 경쟁력이 높아질 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 캐시 메모리의 종류나 형태 및 캐시 메모리의 탑재 방식을 다양하게 변경 및 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
100: 다이나믹 랜덤 억세스 메모리
110: DRAM 캐시
200: 반도체 메모리 장치
300: 메모리 콘트롤러

Claims (10)

  1. 다이나믹 랜덤 억세스 메모리 셀들로 이루어진 메모리 셀 어레이를 포함하는 다이나믹 랜덤 억세스 메모리;
    상기 다이나믹 랜덤 억세스 메모리와 동일 칩에 형성되며 상기 다이나믹 랜덤 억세스 메모리와는 독립적으로 프로세서나 외부 소자와 통신하는 캐시 메모리; 및
    상기 동일 칩 내에서 상기 다이나믹 랜덤 억세스 메모리와 상기 캐시 메모리에 연결되어 다이나믹 랜덤 억세스 기능 및 캐시 기능을 제어하는 매니지먼트 콘트롤러를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 캐시 메모리는 상기 다이나믹 랜덤 억세스 메모리 셀들보다 라인 로딩이 작은 다이나믹 랜덤 억세스 메모리 셀들로 이루어진 캐시 메모리 셀 어레이를 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 캐시 메모리는 상기 다이나믹 랜덤 억세스 메모리의 비트라인 센스앰프들과 동일하게 이루어진 캐시 메모리 셀 어레이를 포함하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 캐시 메모리는 상기 다이나믹 랜덤 억세스 메모리의 비트라인 센스앰프들과 동일하게 이루어진 제1 캐시 셀 어레이와, 상기 다이나믹 랜덤 억세스 메모리 셀들보다 라인 로딩이 작은 메모리 셀들로 이루어진 제2 캐시 셀 어레이를 구비하는 캐시 메모리 셀 어레이를 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 캐시 메모리는 상기 프로세서와는 범프들을 통해 전기적으로 연결되는 반도체 메모리 장치.
  6. 적어도 2 이상의 포트들에 연결되며, 다이나믹 랜덤 억세스 메모리 셀들로 이루어진 메모리 뱅크를 복수로 구비하는 메모리 셀 어레이를 포함하는 다이나믹 랜덤 억세스 메모리;
    상기 메모리 뱅크들과 동일 칩에 형성되고 상기 2 이상의 포트들을 통해 공유적으로 억세스되는 캐시 메모리 셀 어레이를 포함하는 캐시 메모리; 및
    상기 동일 칩 내에서 상기 캐시 메모리에 연결되어 상기 캐시 메모리가 상기 2 이상의 포트들 중 선택된 하나에 연결되도록 하는 중재 회로를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 2 이상의 포트들 각각에는 서로 다른 타스크를 수행하는 프로세서가 연결되는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 캐시 메모리는 상기 다이나믹 랜덤 억세스 메모리의 입출력 패드, 파워 공급 전압, 또는 내부 기능 회로를 공유적으로 사용하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 캐시 메모리는 외부와의 데이터 송수신을 위해 범프 대 범프 연결을 통해 또 다른 칩과 연결되는 반도체 메모리 장치.
  10. 제6항에 있어서,
    상기 반도체 메모리 장치는 한 패키지 내에서 2 이상의 칩들로 스택될 때 범프 대 범프 및 쓰루 실리콘 비아를 통해 외부 소자와 연결되는 반도체 메모리 장치.
KR1020130018070A 2012-11-29 2013-02-20 다이나믹 랜덤 억세스 메모리에 캐시 기능이 탑재된 반도체 메모리 장치 KR20140070301A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/832,996 US20140146589A1 (en) 2012-11-29 2013-03-15 Semiconductor memory device with cache function in dram

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261731088P 2012-11-29 2012-11-29
US61/731,088 2012-11-29

Publications (1)

Publication Number Publication Date
KR20140070301A true KR20140070301A (ko) 2014-06-10

Family

ID=51125230

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130018070A KR20140070301A (ko) 2012-11-29 2013-02-20 다이나믹 랜덤 억세스 메모리에 캐시 기능이 탑재된 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20140070301A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4145447A1 (en) * 2016-06-27 2023-03-08 Apple Inc. Memory system having combined high density, low bandwidth and low density, high bandwidth memories

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4145447A1 (en) * 2016-06-27 2023-03-08 Apple Inc. Memory system having combined high density, low bandwidth and low density, high bandwidth memories

Similar Documents

Publication Publication Date Title
US11417386B2 (en) Semiconductor device having interconnection in package and method for manufacturing the same
US20140146589A1 (en) Semiconductor memory device with cache function in dram
US11817174B2 (en) Memory system for access concentration decrease management and access concentration decrease method
US9292425B2 (en) Semiconductor memory device with operation functions to be used during a modified read or write mode
TWI645412B (zh) 感測放大器、使用該感測放大器之半導體記憶體裝置以及該感測放大器之讀取方法
KR102189757B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 이의 동작 방법
US9818707B2 (en) Stacked memory chip having reduced input-output load, memory module and memory system including the same
US9134919B2 (en) Memory device including priority information and method of operating the same
KR102020905B1 (ko) 집중 어드레스 캐어링 방법 및 집중 어드레스 캐어링 기능을 갖는 메모리 시스템
US9830083B2 (en) Memory chip, memory system, and method of accessing the memory chip
US20130262740A1 (en) Semiconductor memory device, systems and methods improving refresh quality for weak cell
US9704601B2 (en) Method for repairing defective memory cells in semiconductor memory device
KR20170037705A (ko) 입력 신호들을 랭크별로 제어하는 메모리 버퍼를 갖는 메모리 모듈
US20180285252A1 (en) Optimized memory access bandwidth devices, systems, and methods for processing low spatial locality data
US9792978B2 (en) Semiconductor memory device and memory system including the same
KR20120132287A (ko) 반도체 메모리 장치, 반도체 메모리 패키지 및 반도체 메모리 장치의 집적도 증대 방법
US20140006705A1 (en) Method of generating memory addresses and refresh power management controller
KR20140070301A (ko) 다이나믹 랜덤 억세스 메모리에 캐시 기능이 탑재된 반도체 메모리 장치
US20230215493A1 (en) Cross dram dimm sub-channel pairing
KR20140070304A (ko) 스페어 라인 인접 어드레스 생성 기능을 갖는 반도체 메모리 장치
US20230013181A1 (en) Method to implement half width modes in dram and doubling of bank resources
US8988964B2 (en) Semiconductor memory device and refresh leveraging driving method thereof
KR20150017647A (ko) 채널 독립적 전원 공급구조를 갖는 멀티 채널 메모리 장치 및 그에 따른 전원 망 제어 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination