KR100242723B1 - 불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법 - Google Patents

불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법 Download PDF

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Abstract

집적도 및 동작의 신뢰성을 향상시키기 위하여, 불휘발성 반도체 메모리 장치의 개선된 셀 어레이 구조 및 그의 제조방법이 개시된다. 개시된 셀 어레이의 구조는, 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들과 상기 워드라인에 인접한 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들이 하나의 비트라인에 공통 연결되고, 상기 워드라인을 공유하는 인접 셀 트랜지스터들의 소오스 영역들이 서로 다른 소오스 라인으로 분리된 구조를 가진다.

Description

불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법{CELL ARRAY STRUCTURE OF NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 노아형 플래쉬 EEPROM(NOR-type flash EEPROM)의 셀 어레이 구조 및 그의 제조방법에 관한 것이다.
일반적으로, 불휘발성 반도체 메모리 장치의 종류로서는 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM), 및 플래쉬 이이피롬(flash-EEPROM)등이 본 분야에 널리 알려져 있다. 이들 가운데 플래쉬 이이피롬은 이이피롬의 특징에 더하여 데이터를 일시에 전기적으로 소거할 수 있는 기능과, 저전력 소비특성을 지니므로, 최근에 개인용 노트북 컴퓨터의 영구 메모리뿐 만 아니라 디지탈 카메라, 메모리 카드 등과 같은 휴대용단말기의 기록매체로서도 각광을 받고 있는 추세이다. 불휘발성 반도체 메모리 장치에서 저장된 데이터의 상태는 셀 트랜지스터가 가지는 문턱전압(Threshold Voltage)의 값에 의해 결정된다. 상기 문턱전압이란 상기 셀 트랜지스터의 게이트 단자와 소오스단자 사이에 전압차를 점차로 크게 만들어 줄 경우에 상기 셀 트랜지스터가 어떤 임계전압에서 비로서 턴온되기 시작하였다면, 바로 그 임계전압을 일컫는다. EPROM, EEPROM, 또는 Flash-EEPROM의 경우에 각 셀 트랜지스터는 콘트롤 게이트와는 격리된 플로팅 게이트 (Floating Gate)를 내부에 가진다. 상기 플로팅 게이트에 저장되는 전하량을 차등화시켜 주는 것에 의해, 각 셀 트랜지스터의 문턱전압은 의도된 설정 레벨로 각기 변경된다. 이에 따라 데이터는 리드시에 서로 구별될 수 있는 상태로 저장(프로그램)된다. 각 셀 트랜지스터들에 저장되어 있는 데이터의 상태를 읽어내기 위해서는 프로그램된 셀들의 저장상태를 점검하는 것이 필요하게 된다. 이를 위해서는 디코더 회로(Decoder Circuit)를 이용하여 원하는 메모리 셀을 선택하고 읽는데 필요한 전압형태의 신호들을 상기 셀 트랜지스터인 메모리 셀과 그에 관련된 회로등에 가해준다. 그 결과로써 메모리 셀의 저장 상태에 따른 전류 또는 전압의 신호를 비트라인상에서 얻게 된다. 이렇게 얻어진 전류 또는 전압신호를 감지회로라 불리는 센스앰프(Sense Amplifier)로써 측정하면 메모리 셀에 저장되어 있는 상태정보는 데이터 ″1″ 또는 데이터 ″0″로서 나타난다.
이들 메모리 장치들의 메모리 셀 어레이(Array)의 구조는 메모리 셀들이 비트라인(bit line)에 연결되어진 형태에 따라 크게 NOR-형(NOR-Type)와 NAND-형(NAND-Type)로 구별된다. NOR-형의 경우는 각각의 메모리 셀들이 비트라인과 소오스 라인(Source Line) 사이에 연결되어 있으며, NAND-형태의 경우는 다수의 메모리 셀들이 스트링구조를 이루고 비트라인과 접지라인사이에 직렬로 연결되어 있다. 그러한 노아형 셀은 낸드형 셀에 비해 셀 트랜지스터들의 집적도 면에서 불리하지만, 동작 면에서 높은 셀 전류에 기인한 고속동작을 가진다. 따라서, 고속화에 부응하기 위하여 셀 구조는 낸드형에서 노아형으로 전환되어지는 추세에 있으며, 아울러 셀 트랜지스터의 고 집적을 꾀하려는 시도가 다양한 선행기술들에서 개시되고 있다. 이러한 선행기술들중의 하나로서 NOR 형 flash EEPROM구조는 삿옌 묵허지(Satyen Mukherjee)외 다수에 의해 1985년 IEDM 616면 내지 619면에 걸쳐 게재된 논문 제목 ″A SINGLE TRANSISTOR EEPROM CELL AND ITS IMPLEMENTATION IN A 512K CMOS EEPROM″하에 개시되어 있다.
상기 선행기술들 중에서 개시된 대표적 메모리 셀 어레이의 구조는, 하나의 비트라인 마다 두 개의 셀 트랜지스터가 공통으로 연결되고, 셀 트랜지스터들의 액티브(활성)영역중의 각 소오스 영역은 서로 평행하게 길게 연장되어 하나의 공통 소오스 라인에 콘택을 통해 각기 연결되는 형태로 되어 있다. 따라서, 상기한 어레이의 구조는 비트라인 콘택을 두 개의 셀 트랜지스터마다 제조시 형성하여야 하므로 여전히 고집적화에 제한이 뒤따른다. 또한, 공통 소오스라인까지 연장되는 소오스 영역의 길이가 클수록 저항이 커지므로, 리드 및 프로그램 동작상의 에러가 유발되는 경우가 있다.
따라서, 리드 및 프로그램 에러를 해소하기 위해서는 셀 트랜지스터의 소오스 영역에서 공통 소오스라인까지의 길이를 줄여 저항을 작게 하여함을 알 수 있다. 저항을 줄이기 위해 공통 소오스라인을 수 비트라인 마다 하나씩 설치하는 경우에는 공통 소오스라인의 면적 및 공통 소오스라인 하나에 연결되는 소오스라인 콘택이 차지하는 면적을 고려하여야 하므로, 상기한 선행기술의 구조에 비해 셀 어레이의 집적화가 더 어려워진다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 셀 어레이 구조 및 그에 따른 제조방법을 제공함에 있다.
본 발명의 다른 목적은 비트라인의 갯수를 대폭적으로 줄일 수 있는 노아형 플래쉬 EEPROM의 셀 어레이 구조 및 그의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 고집적에 적합하면서도 소오스 라인의 저항을 감소시킬 수 있는 불휘발성 반도체 메모리 장치의 개선된 셀 어레이 구조 및 그에 따른 셀 어레이의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 다수의 셀 트랜지스터가 하나의 비트라인 콘택을 공유토록 하여 비트라인의 전체 콘택 면적을 대폭적으로 줄일 수 있는 노아형 셀 어레이 구조 및 그의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 비트라인의 갯수를 대폭적으로 줄이는 대신에 소오스라인의 갯수를 늘려 셀의 집적도를 향상시키는 동시에 셀 트랜지스터의 동작 신뢰성도 향상시킬 수 있는 이이피롬의 셀 어레이 구조 및 그의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 리드 및 프로그램 동작상의 에러를 방지할 수 있는 셀 어레이의 제조방법을 제공함에 있다.
도 1은 종래기술에 따른 노아형 셀 어레이 구조를 보인 등가회로도.
도 2는 본 발명에 따른 일 실시예의 노아형 셀 어레이 구조를 보인 평면배치도.
도 3은 도 2에 따른 등가회로도.
도 4 내지 도 21은 도 2의 어레이 구조를 만드는 순차적 제조공정을 설명하기 위해 도시된 도면들.
상기한 목적들을 달성하기 위하여 본 발명의 일 아스팩트에 따른 불휘발성 반도체 메모리 장치의 셀 어레이 구조는, 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들과 상기 워드라인에 인접한 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들이 하나의 비트라인에 공통 연결되고, 상기 워드라인을 공유하는 인접 셀 트랜지스터들의 소오스 영역들이 서로 다른 소오스 라인으로 분리된 구조를 가짐을 특징으로 한다.
본 발명에 따른 단위 셀 어레이의 구조는; 각기 플로팅 게이트를 가지는 적어도 4개의 셀 트랜지스터들의 드레인 단자들을 하나의 비트라인콘택을 통해 비트라인에 공통연결하고, 상기 셀 트랜지스터들 중에서 상기 비트라인과 실질적으로 직교하는 동일 워드라인에 콘트롤 게이트가 접속된 2개의 셀 트랜지스터들의 소오스 단자들을 각기 서로 다른 제1,2 소오스라인 콘택을 통해 제1,2 소오스 라인에 각기 연결하며, 나머지 2개의 셀 트랜지스터들의 소오스 단자들을 제3,4 소오스라인 콘택을 통해 상기 제1,2 소오스 라인에 각기 연결함에 의해, 상기 하나의 비트라인 콘택을 중심으로 대칭이 되는 단위 구조를 포함한다.
또한 본 발명의 또 다른 아스팩트에 따라, 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들과 상기 워드라인에 인접한 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들이 하나의 비트라인에 공통 연결되고, 상기 워드라인을 공유하는 인접 셀 트랜지스터들의 소오스 영역들이 서로 다른 소오스 라인으로 분리된 구조를 가지는 메모리 셀 어레이를 제조하기 위한 방법은: 반도체 기판상의 필드산화막 사이에 형성된 활성영역들 상부에 절연막들로 둘러쌓인 플로팅 게이트 및 워드라인을 스택 게이트 구조로서 형성하는 단계와; 비트라인 및 소오스라인 콘택이 형성될 영역을 얻기 위해, 필드산화막을 교번적으로 노출시키는 패턴을 형성하고 노출된 필드산화막들을 제거한 후, 드레인 및 소오스용 불순물 이온을 전체적으로 주입하는 단계와; 전체상부에 중간 절연막을 도포한 후, 상기 중간 절연막의 일부를 상기 이온주입 영역이 노출될 때 까지 식각하여 상기 비트라인 및 소오스라인 콘택용 홀을 동시에 형성하고, 비트라인 및 소오스라인이 되는 금속배선을 서로 평행하게 교대로 형성하는 단계를 가짐을 특징으로 한다.
상기한 셀 어레이 구조 및 그의 제조방법에 따르면, 비트라인의 갯수가 대폭적으로 줄어드는 대신에 소오스라인의 갯수가 늘어나므로, 셀 어레이의 사이즈가 축소되는 만큼의 집적도가 더 향상되고, 셀 트랜지스터의 동작 신뢰성이 더 상승될 수 있다.
이하에서는 본 발명의 기술적 요지에 대한 이해와 종래기술과의 구별을 보다 철저히 돕기 위하여, 이미 전술되었던 종래기술을 첨부된 도 1을 참조하여 보다 상세히 설명한다.
도 1에는 종래기술에 따른 노아형 셀 어레이 구조가 등가회로로서 나타나 있다. 도 1을 참조하면, 하나의 셀 트랜지스터는 데이터의 저장을 위하여 드레인 D, 소오스 S, 플로팅 게이트 FG, 및 콘트롤 게이트 CG로 이루어져 있다. 여기서, 상기 콘트롤 게이트 CG는 워드라인과 일체로 되어 있으며, 상기 플로팅 게이트 FG와는 절연막을 사이로 두고 적층구조를 이루고 있다. 상기 셀 트랜지스터는 금속재질의 비트라인과 폴리실리콘 계열 재질의 워드라인이 교차하는 지점마다 연결되어 매트릭스 형태의 어레이를 구성한다. 인접 워드라인들 W/L1, W/L2에 각각의 콘트롤 게이트 CG가 등가적으로 연결된 두 개의 셀 트랜지스터 T1,T3의 드레인 D는 서로 공통의 활성영역(액티브)으로 구현되며, 이는 하나의 비트라인 콘택 BC1를 통하여 비트라인 B/L1과 연결된다. 또한, 인접 워드라인들 W/L1, W/L2에 각각의 콘트롤 게이트가 등가적으로 연결된 두 개의 셀 트랜지스터 T2,T4의 드레인 D는 반도체 기판에 형성된 공통의 활성영역이 되며, 하나의 비트라인 콘택 BC2를 통하여 비트라인 B/L2와 연결된다. 따라서, 두개의 셀 트랜지스터가 하나의 비트라인 콘택을 통해 금속(metal)의 비트라인과 공통연결됨을 알 수있다. 여기서, 워드라인들과 비트라인들의 배열방향은 서로 직교하는 형태를 이룬다. 한편, 각 셀 트랜지스터의 소오스 S는 상기 워드라인들 W/L1, W/L2과 각기 평행한 소오스 활성영역 SA을 통해 길게 연장되어 소오스라인 콘택 SC들에 연결되고, 상기 소오스라인 콘택 SC들은 금속재질의 공통 소오스라인 CSL과 접촉된다. 여기서, 상기 소오스 S 및 소오스 활성영역 SA은 실질적으로 동일한 액티브 영역이며 동일 공정의 패터닝에 의해 만들어지는 불순물 확산영역이다. 도 1과 같은 셀 어레이는 동일 워드라인에 연결된 각 셀 트랜지스터마다 하나의 비트라인이 각기 점유되고, 각 셀 트랜지스터의 소오스는 공통소오스 라인에 공통으로 연결되는 구조로 되어있음을 알 수 있다. 따라서, 상기한 어레이의 구조를 채용하여 고집적 반도체 메모리 장치를 제조하는 경우에, 각 트랜지스터의 드레인 활성영역마다 비트라인 및 비트라인 콘택 BC1-n이 필요하게 되므로, 비트라인 수 및 콘택의 개수에 비례하여 칩 사이즈의 축소는 그만큼 어려워진다. 즉, 비트라인 및 콘택의 수가 많아 칩면적의 스케일 다운(scale down)에 제한이 있다.
또한, 상기한 어레이 구조에서는 공통 소오스라인까지 연장되는 소오스 활성 영역 SA의 길이가 클수록 활성영역의 저항이 커지므로, 리드 및 프로그램 동작상의 에러가 종종 유발된다. 상기한 동작에러의 발생이 구체적으로 이해될 수 있도록 하기 위해 셀 트랜지스터의 각 동작모드를 먼저 설명한다. 도 1에서 임의의 셀 트랜지스터가 자신의 플로팅 게이트내에 전자를 보유하고 있으면 이를 데이터 ″1″상태라 하고, 아니면 데이터 ″0″상태라 하자. 데이터 ″0″상태로 되어 있는 셀 트랜지스터를 데이터 ″1″상태로 변경시키는 동작을 본 분야에서는 통상 프로그램동작이라 한다. 그러한 프로그램 동작을 위해서는 약 2볼트 정도의 문턱전압을 가지고 있는 셀 트랜지스터에 필요한 전압신호들을 인가하여, 문턱전압이 약 7V 정도로 증가되도록 하여야 한다. 이러한 프로그램 동작에서, 선택된 비트라인에는 약 5내지6V, 선택된 워드라인에 약 10내지12V가 인가되고 소오스, 벌크(bulk)에 0V가 인가된다. 그러면, 선택된 셀트랜지스터는 턴온되어 셀 전류는 드레인에서 소오스로 흐른다. 이 때 발생된 열전자(hot electron)중 일부는 게이트의 수직방향으로 형성된 일렉트릭 필드(electric al field)에 의해 게이트 산화막(터널 산화막)을 통해 상기 플로팅 게이트로 주입된다. 상기 열전자의 주입에 의해 셀 트랜지스터의 문턱전압은 초기에 2볼트에서 7볼트로 상승된다. 상기한 프로그램 동작이 종료되어도 플로팅 게이트로 주입된 열전자는 주위의 게이트 산화막 및 오엔오(O/N/O) 구조의 삼중막에 의해 고립되어지므로, 프로그램이 완료된 셀 트랜지스터는 별도의 소거동작이 있기 전 까지는 영구적으로 데이터를 보유한다. 한편, 소거(erase)동작은 상기 플로팅 게이트에 저장된 전자를 방출시켜 셀 트랜지스터의 문턱 전압이 다시 초기의 문턱전압 즉, 여기서는 약 2V정도로 되어지게 하는 동작이다. 이 경우에 선택된 셀 트랜지스터의 비트라인은 플로팅(floating)되게 하고, 공통소오스라인에 약 12내지 15V를 인가하고 워드라인에 0V를 인가한다. 이에 의해 플로팅 게이트와 소오스 접합(source junction)사이의 전압 차가 발생되고, 그에 따라 약 100Å정도의 터널 산화막을 통해 전자 터널링 현상이 일어난다. 이 현상이 바로 잘 알려진 F-N 터널링 방식이다. 이 방식에 의해 플로팅 게이트내에 고립되어 있던 전자들이 상기 산화막을 통해 소오스 영역으로 방출된다. 이러한 소거동작에 의해 플로팅 게이트의 내부에는 전자들이 거의 존재하지 않으므로 셀 트랜지스터의 문턱전압은 다시 낮아져 원래의 문턱전압 값인 2볼트로 유지된다. 리드동작시에는 선택된 트랜지스터의 비트라인에 약 1V정도의 전압을 인가하고 워드라인에 약 4내지5V를 인가하여 전류패스를 형성시킴으로써 저장된 데이터의 상태는 감지된다. 상기한 도 1의 셀 어레이 구조에서 프로그램동작시의 전압신호들이 인가되는 경우에, 증가된 소오스 바이어스에 기인하여 선택된 셀 트랜지스터에 프로그램이 정상적으로 되지 못하는 경우가 발생한다. 왜냐하면, 공통 소오스 라인 CSL까지 연결되어지는 셀 트랜지스터의 상기 소오스 활성영역 SA이 지나치게 길어 저항이 존재하기 때문이다. 이에 따라 소오스 바이어스가 0V 이상으로 증가되므로 소오스와 드레인간 전압 차는 줄어든다. 따라서, 플로팅 게이트에 주입되는 열전자의 수는 줄어들므로 셀 트랜지스터는 정상 프로그램 시의 문턱전압보다 낮은 문턱전압 값을 가지게 된다. 이것이 바로 프로그램 장애현상이다. 또한, 프로그램이 제대로 되지 아니한 셀 트랜지스터를 선택하여 데이터를 리드하는 경우에 데이터의 신뢰성이 저하됨은 자명하다. 더구나 이러한 리드동작에서도 상기한 어레이 구조로 인하여 저장 데이터의 교란(disturb)이 일어나는 경우가 있다. 이는 비트라인의 전압에 기인하여 핫캐리어가 터널 산화막에 트랩되거나 심할 경우 플로팅 게이트에 저장되어짐으로써 유발된다. 상기한 바와 같이 도 1의 어레이 구조에서는 칩사이즈의 축소에 제한이 있고 리드 및 프로그램 동작상의 에러가 유발되었다.
따라서, 리드 및 프로그램 에러의 문제를 해소하기 위한 종래의 기술중에서는 셀 트랜지스터의 소오스에서 공통 소오스라인까지의 거리를 줄이기 위해 8내지 16개의 셀 트랜지스터 마다 하나의 소오스라인을 배치하고 프로그램 하는 셀 트랜지스터의 개수도 4내지 8개로 제한하는 기술이 알려졌다. 그러나 이러한 기술은 비트라인의 수를 여전히 줄이지 못하며 수개의 비트라인마다 하나씩 위치하는 소오스라인의 배치에 기인하여 고집적화에 제한이 있다. 즉, 설정된 수의 비트라인마다 하나씩 위치하는 소오스라인의 면적 및 소오스라인 하나당 콘택들이 차지하는 면적을 고려하여야 하므로, 상기한 도 1의 구조에 비해 셀 어레이의 집적화는 더 어려워진다.
이상에서 보다 구체적으로 설명한 종래의 문제점들은 후술되는 본 발명의 바람직한 실시예에 의해 완전히 해소될 것이다.
이하에서는 본 발명에 따른 바람직한 실시예가 첨부된 도면들을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 요소나 부분들은 비록 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 유사한 참조부호 또는 명칭으로서 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만도 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 플로팅 게이트를 가지는 모오스 트랜지스터의 세부동작 및 제조공정의 공지부분은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명되지 않는다.
먼저, 본 발명에 따른 일 실시예의 노아형 셀 어레이 구조를 보인 평면배치도인 도 2를 참조하면, 금속재질의 비트라인의 개수가 종래의 그것에 비해 절반으로 줄어든 어레이 구조를 확인할 수 있다. 도 2의 레이아웃에 대한 이해를 보다 빠르게 하기 위해 도 3을 함께 관련시켜 설명한다. 도 3은 상기 도 2에 따른 등가회로도이다. 도 3에서 보여지는 소오스 라인들 S/L1,S/L2, 및 S/L3 그리고 비트라인들 B/L1, 및 B/L2은 도 2에서 보여지는 부호들 S/L1,S/L2, 및 S/L3 그리고 B/L1, 및 B/L2들에 각기 대응되어 일치한다. 또한, 도 3에서 보여지는 소오스 라인 콘택들 10,11,12,13,14, 및 15은 도 2의 콘택 부호들 10,11,12,13,14, 및 15에 각기 대응되어 일치한다. 도2와 3에서 보여지는 부호 20 및 21은 각기 하나의 비트라인 콘택을 가리킨다. 셀 트랜지스터들 T1,T2-T6은 도 2에서 서로 평행한 활성영역들 120상에 나누어져 배치된다. 도 3의 셀 트랜지스터 T1을 예로 들 경우에, 그의 소오스 100, 드레인 101, 플로팅 게이트 102, 및 콘트롤 게이트 103은 도 2에서 동일부호로 대응되어 보여진다. 여기서, 워드라인 W/L1은 상기 트랜지스터의 콘트롤 게이트 103로서의 역할을 겸함을 알 수 있다. 셀 트랜지스터 T3를 또 예를 들면, 그의 소오스 104, 드레인 101, 플로팅 게이트 105, 및 콘트롤 게이트 106은 도 2에서 동일부호로서 또한 대응되어 있음이 보여진다. 여기서, 상기 셀 트랜지스터 T1,T3의 드레인 101은 활성영역 120의 일부가 공통으로 이용됨을 알 수 있다. 따라서, 도 2의 구조는 도3에서 극명하게 알 수 있듯이 하나의 비트라인 콘택 20에 4개의 셀 트랜지스터 T1-T4의 드레인영역이 공통으로 연결된 구조를 가진다.
즉, 하나의 워드라인 예컨대 W/L1을 공유하는 인접 셀 트랜지스터들 T1,T2의 드레인 영역들 101,D와 상기 워드라인에 인접한 워드라인 W/L2을 공유하는 인접 셀 트랜지스터들 T3,T4의 드레인 영역들 101,D이 하나의 비트라인 콘택 20을 통해 비트라인 B/L1에 공통 연결되고, 상기 워드라인 W/L1을 공유하는 인접 셀 트랜지스터들 T1,T2의 소오스 영역들 100,S이 서로 다른 소오스 라인 콘택 10,12을 통해 소오스 라인들 S/L1,S/L2과 연결된 구조가 도 2 및 도 3에서 나타난다. 바로 이러한 구조를 가짐에 의해 비트라인의 개수는 도 1의 종래구조에 비해 절반으로 줄어든 다. 이는 셀 어레이의 고집적화를 도모한다. 한편, 소오스 라인의 갯수를 종래보다 많이 배치하여 소오스 저항을 줄이는 시도가 함께 이루어진다. 이는 셀 트랜지스터의 리드 및 프로그램 동작에서 나타났던 전술한 문제를 해결하는데 결정적인 기여를 할 것임에 틀림없다.
다시 부언하여 설명하면, 종래의 셀 어레이는 매 셀마다 하나의 비트라인을 갖고 수개의 비트 라인마다 독립된 소오스라인이 있었으나, 본 발명의 실시예에서는 인접한 2개의 셀 트랜지스터마다 하나의 비트라인이 있고 동일 워드라인을 공유하는 인접 셀 트랜지스터의 소오스 영역이 서로 다른 소오스라인으로 분리되어 있는 구조이므로, 비트 라인 수는 전체적으로 반으로 줄어든다. 또한, 도 1에서 길게 연장된 종래의 소오스 활성영역 SA을 제거하여 셀 어레이의 면적을 줄이는 동시에 소오스라인을 보다 많이 배치하여 소오스 라인의 길이에 따른 저항증가의 문제를 해결한다. 이는 프로그램 동작을 보다 확실히 보장하고 리드동작시 핫 캐리어의 발생을 억제하는 요인을 제공한다. 따라서, 셀의 동작 신뢰성 및 칩 면적 감소의 효과가 함께 나타난다.
도 3과 같은 등가회로로서 나타난 도 2의 셀 어레이의 구조에서, 임의의 셀 트랜지스터를 선택하여 각 동작 모드를 실행시키는 설명은 다음과 같다. 먼저, 소거동작시에는 벌크에 약 5V의 소거전압을, 선택된 워드라인에 약 -10V를 인가한다. 그렇게 하면, 선택된 워드라인에 속한 다수의 셀들중 플로팅 게이트내에 전자를 보유하는 셀들이 한꺼번에 소거된다. 즉, 상기 인가전압에 의해 벌크 실리콘과 선택 셀들의 플로팅 게이트 사이에는 전압차가 발생하고, 이 전압차에 따라 플로팅 게이트내에 저장된 전자들이 터널 산화막을 통해 벌크실리콘으로 빠져나오게 된다. 이 역시, F-N 터널링방식에 의한 소거이다. 소거동작의 완료에 의해 선택된 셀들의 문턱전압은 초기전압 예컨대 약 2V정도로 낮아진다. 도 3에서 소거된 다수의 셀들중 셀 트랜지스터 T1을 프로그램하는 경우라고 하면, 프로그램시에 워드라인 W/L1에 약10V를, 비트라인 B/L1에 약6V를 인가하여 준다. 그렇게 하면, 셀 트랜지스터 T1의 턴온에 의한 전류와 함께 발생되는 열전자들은 플로팅 게이트 102로 주입된다. 결과로서, 프로그램이 완료된 상기 셀 트랜지스터 T1는 약 7V 정도의 문턱전압을 가지게 된다. 프로그램시에 상기 셀 트랜지스터 T1의 대응 소오스 라인 S/L1을 0V의 전위로 유지시키고 또한, 나머지 비선택 소오스라인 S/L2,S/L3을 플로팅시키는 것이 요구된다. 이렇게 하는 이유는 동일한 비트 라인을 공유하는 비선택된 인접 셀 T2이 선택된 셀 트랜지스터 T1과 함께 프로그램되는 것을 방지하기 위해서이다. 상기한 프로그램 동작에서 해당 소오스 라인 S/L1은 종래와는 달리 셀 T1의 소오스 영역 100 바로 근처에 있으므로 소오스 저항증가의 문제가 원천적으로 해소됨을 알 수 있다. 한편, 프로그램된 상기 셀 트랜지스터 T1에 대한 리드동작은 비트라인 B/1에 약1V, 소오스라인 S/L1에 약0V, 워드라인 W/L1에 약5V정도의 전원전압을 인가함에 의해 달성된다. 이 경우에 상기 셀 트랜지스터 T1는 문턱전압이 약7V정도로 되어 있으므로, 비트라인 B/L1에는 전류가 거의 흐르지 않는다. 따라서, 비트라인에 연결된 전류 센스앰프는 이를 데이터 ″1″로서 감지출력한다. 반대로, 상기 셀 트랜지스터 T1가 프로그램동작의 완료후에도 문턱전압을 약 2V로 가지고 있었다면 이는 데이터 ″0″으로서 프로그램된 경우이다. 이 경우에는 리드시 상기 비트라인 B/L1에 일정한 레벨의 전류가 흐른다. 따라서, 전류 센스앰프는 이를 데이터 ″0″으로서 감지출력한다.
이하에서는 상기한 실시예에서 보여진 셀 어레이 구조를 어떻게 제조하는 가에 대한 설명이 이어진다. 도 4 내지 도 21은 도 2의 어레이 배치구조를 만드는 순차적 제조공정을 설명하기 위해 도시된 도면들이다.
도 4를 참조하면, 필드산화막들을 형성하기 이전의 준비공정이 보여진다. 먼저, 바람직하기로는 약 18Ω㎝의 비저항을 갖는 p형 기판 100위에 인(phosphorus)을 약 150keV, 1.7E13 ions/㎠로 주입한 후, 확산(drive-in)공정을 실시하여 엔형 웰(n-well) 112를 형성한다. 그리고 나서, n웰 112영역내 일부를 한정하여 보론(boron)을 약 120 keV, 2.1E13 ions/㎠로 주입한 후 확산공정을 통해 포켓 피웰(p-well) 120을 형성한다. 여기서, 물론 상부층 120은 피형이 되므로. 상기의 웰들 112,120을 형성함이 없이도 바로 기판 100을 활용할 수 있다. 상기 피층 120의 상부에 패드 산화막 122 및 질화막 123을 차례로 형성하고 활성영역을 정의하기 위해 상기 질화막 123을 도 4의 형상으로 사진공정을 통해 패터닝한 후 일부를 식각한다. 이어서, 식각후에 상기 질화막 123상부에 남아있던 포토레지스트를 제거한 후, 바람직하게는 상기 각각의 질화막123을 이온주입의 마스크로 활용하여 보론을 약 30 KeV, 5.0E13 ions/㎠로 주입한다. 상기 이온주입 공정은 필드산화막의 형성이전에 셀 트랜지스터의 필드영역의 문턱전압을 조절하거나 소자절연을 강화하기 위해 수행되는 부가적 스텝이다. 상기 이온주입의 결과로써, 도 4의 피층 120내의 일부에는 피형 이온주입 영역들 124-127이 각기 동시에 형성되어진다. 상기 도 4의 결과물을 대상으로 필드산화를 수행하면 도 5의 결과물을 얻는다. 상기 필드산화는 예컨대 LOCOS 공정 또는 PBLOCOS(Poly Buffered LOCOS)공정의 수행으로써 달성된다. 도 5에 보여지는 다수의 필드 산화막들 127a-127d는 상기 층 120 또는 상기 기판 100상에 설정되는 활성영역들 120을 서로 분리하기 위해 형성된 것이다. 도 5의 결과물은 도 4에서 보여지는 질화막 123 및 패드 산화막 122를 습식식각을 통하여 제거한 후에 나타나는 단면형상임을 이해하여야 한다. 또한, 이 경우에 상기 질화막 123상부에 형성될 수 있는 미도시된 캡 산화막도 함께 제거된다. 이후의 공정으로서, 상기 도 5의 결과물에 향후 형성될 셀 트랜지스터의 문턱전압을 조절하기 위해 보론이 약 30KeV, 2.0E13 ions/㎠로 상기 활성영역 120에 주입된다. 이는 도면에 도시되어 있지 않지만 일반적인 제조공정이므로 충분히 이해될 수 있을 것이다.
도 6 및 도 7을 함께 참조하면, 도 5의 결과물 전체 상부에 터널 산화막용 산화막 129 및 플로팅 게이트용 제1폴리실리콘 막 130을 적층한 다음, 상기 제1폴리 실리콘 막 130 및 상기 산화막 129의 일부를 식각하여 상기 필드산화막 127a-127d의 일부를 노출시키는 공정이 나타난다. 여기서, 도 6은 상기 활성영역들 120 및 막 130의 평면적 배치를 보여주기 위해 나타낸 평면도이며, 이를 절단선 X-X'로 절단하여 보인 수직단면이 도 7이다. 여기서, 도 6을 도 2와 비교해보면 활성역 120중 하나가 생략되어 있음을 알 수 있는데, 이는 단지 도시의 편의를 위해서이다. 상기 산화막 129의 두께는 약 100Å정도로 형성하는 것이 바람직하며, 상기 제1폴리 실리콘 막 130은 n형이 도프된(doped)폴리실리콘을 약1500Å정도로 침적함에 의해 형성하는 것이 좋다. 상기 제1폴리 실리콘 막 130은 패터닝되고 식각된 후에는 도 6에서 보여지는 바와 같이 액티브(활성)영역 120에서 연장되어 필드산화막의 일부를 상부에서 덮는 형태를 이루게 된다. 도 8에는 상기 노출된 필드산화막의 상부 및 잔존하는 상기 제1폴리실리콘 막의 상부에 전체적으로 절연막 132 및 워드라인용 제2폴리실리콘 막 135를 차례로 적층하는 공정이 단면구조로서 나타나 있다. 여기서, 상기 절연막 132는 인터폴리(interpoly)절연막으로서 기능하며, 3중의 복합절연막 구조 예컨대 O/N/O를 각기 약 100Å/120Å/60Å두께로 하여 형성할 수 있다. 또한, 워드라인겸 각 셀 트랜지스터의 콘트롤 게이트로서 사용되는 상기 막 135는 1500Å의 두께로 데포지션된다. 바람직하게는 상기 막 135의 재질을 폴리사이드(polycide)로 하는 것이 좋은데, 이 경우에는 약1000Å의 n형 도프된 폴리실리콘과 약 2000Å의 텅스텐(tungsten)실리사이드(silicide)의 적층구조로 형성한다. 상기 막 135은 전체적으로 덮여진 후, 실질적인 워드라인들의 형성을 위해 도 9 내지 도 11에 도시된 바와 같이 패터닝된다.
도 9를 참조하면, 상기 활성역 120들과는 직교하고 서로 평행한 다수의 워드라인 W/L1,W/L2 패턴을 사진공정으로 형성하는 평면배치가 보여진다. 도 10은 도 9의 절단선 A-A'를 따라 절단한 단면도이며, 도 11은 도 9의 절단선 C-C'를 따라 절단한 단면도이다. 한편, 도 9를 절단선 B-B'를 따라 절단하면, 도 8과 같은 단면이 그대로 나타나므로 이에 따른 도면은 생략된다. 도 9 내지 도 11에서 보여지는 P.R층은 사진공정에 의해 형성된 포토레지스트 패턴 층이며, 층 135중 상기 포토레지스트 패턴에 의해 덮여진 부분만이 워드라인으로서 남겨지게 됨을 후술되는 설명에서 알 수있게 될 것이다. 도 12내지 도 13에는 상기 도 9의 포토레지스트 패턴에 포함되지 아니하는 상기 제2폴리실리콘 막 135, 상기 절연막 132, 상기 제1폴리실리콘 막 130을 차례로 식각하여 플로팅 게이트 FG 및 워드라인 W/L1,W/L2를 완전히 형성한 구조가 나타나 있다. 여기서, 상기 도 12에서 보여지는 식각단면은 도 10을 참조시 훨씬 이해되기 쉽다. 또한, 도 13은 도 11을 역시 참조하면 이해되기 좋다. 도 14는 상기 막들에 대하여 식각이 완료된 후에 도 9의 절단선 B-B'를 따라 절단한 단면이다. 도 14를 참조하면, 필드 산화막들 127a-127d의 상부 일부가 각기 오버에치된 에리어 O.A가 보여진다. 이는 상기 제2폴리실리콘 막 135 및 상기 절연막 132의 식각영향에 의해 비롯된 것이다. 또한, 도 12 내지 도 14에서 보여지는 바와 같이 터널 산화막 129의 일부도 상기 제1폴리실리콘층 130의 식각영향을 받아 오버에치됨을 알 수 있다. 셀프얼라인 에칭이라고도 불려지는 상기한 식각공정의 완료에 의해 각 셀 트랜지스터를 이루는 플로팅 게이트 FG 및 콘트롤 게이트 CG가 드디어 스택 게이트(stack gate)구조로서 완성된다. 스택 게이트 구조를 형성하고 나서, 상기 플로팅 게이트 FG의 수직하부외에 존재하는 산화막 129를 완전히 제거한 후, 도 15내지 도 18에 나타난 바와 같이, 사진공정에 의한 포토레지스트 패턴을 형성하고 식각 및 이온주입을 실시한다.
도 15를 참조하면, 다수의 포토레지스트 패턴 P.R1-P.R6이 각기 직사각형의 형태로 덮여져 있다. 상기 패턴은 도 2의 비트라인 콘택 20,21 및 소오스라인 콘택 10-15이 형성될 영역을 얻기 위해, 인접 워드라인 W/L1,W/L2사이와 인접 활성영역120간에 위치하는 필드산화막을 하나씩 걸러 노출시키는 동시에 또 다른 인접 활성영역간에 위치하는 필드산화막을 하나씩 걸러 노출시키는 필드산화막 에칭용 패턴이다. 상기 포토레지스트 패턴 P.R1-P.R6과 워드라인 W/L1,W/L2으로 덮여진 부분외에 노출되는 필드산화막들은 식각된다. 도15를 절단선 Bb-Bb'로 절단한 도 16을 참조하면, 패턴 P.R1,P.R2만이 각기 필드산화막 127a,127c상부에 덮여있고 도 14에서 보여졌던 필드산화막 127b,127d 이 식각됨을 알 수 있다. 전체 평면구조에서 필드산화막들은 상기 패턴에 의해 서로 얼터네이티브(alternative)하게 식각됨을 알 수 있다. 이에 따라 필드산화막이 식각된 부분은 필드영역에서 활성영역으로 변경된다. 노출된 상기 필드산화막들에 대하여 식각이 완료되면 상기 패턴 및 상기 워드라인을 마스크로 사용하여 드레인 및 소오스용 불순물 이온을 전체적으로 주입하는 공정을 실시한다. 도 17은 도 15를 절단선 Aa-Aa'으로 절단한 단면도이며, 도 18은 도 15를 절단선 Cc-Cc'로 절단한 단면도이다. 도 18에서는 포토레지스트 패턴 P.R1-P.R6중 패턴 P.R3,P.R4가 보여지며, 도 13에서 보여지던 필드산화막 127b가 두파트로 분리됨을 알 수 있다. 도 17에서, 스택 게이트 사이의 이온주입된 활성역역 120은 두 인접 셀의 공통 드레인 영역이 되고 양 에지부분들은 각각의 소오스 영역으로 사용된다. 여기서, 상기 드레인 영역은 아세닉(arsenic)을 50KeV, 5.OE15 ions/㎠로 주입한 후 약 950℃에서 20분간 확산시켜 깊은 접합(junction)을 형성시켜주는 것이 바람직하다. 또한, 소오스 영역은 별도의 주입공정으로 상기 아세닉을 40keV, 5.OE15 ions/㎠으로 주입시키거나, n-용 인(phosphorus)을 40keV, 2.OE13 ions/㎠ 주입할 수 있다. 상기 이온주입이 실시되고 나서 확산공정을 진행하는 것이 좋다.
상기 포토레지스트 패턴 P.R1-P.R6이 제거된 이후에는 전체상부에 중간 절연막 140을 도포한 후, 상기 중간 절연막 140의 일부를 상기 이온주입 영역이 노출될 때 까지 식각하여 상기 비트라인 콘택용 홀 20 및 소오스라인 콘택용 홀을 동시에 형성한다. 여기서, 상기 중간 절연막 140은 층간절연막으로서 기능하며, 산화막과 BPSG막을 차례로 침적하고 약 900℃에서 10분간 평탄화 시킴에 의해 형성하는 것이 좋다. 상기 콘택홀의 형성은 도 19 및 도 21에 보여진다. 상기의 도면들에는 상기 콘택홀들을 통하여 상기 공통 드레인 영역 D 및 상기 소오스 영역들 S과 연결되는 금속배선 즉 비트라인 B/L1,B/L2 및 소오스 라인 S/L1,S/L2을 상기 중간 절연막 140의 상부에 형성하는 것도 아울러 나타나 있다. 이에 따라, 워드라인 W/L1을 공유하는 인접 셀 트랜지스터들의 드레인 영역들 D과 또 다른 워드라인 W/L2을 공유하는 인접 셀 트랜지스터들의 드레인 영역들 D이 하나의 비트라인 B/L1에 콘택 20을 통해 공통 연결되고 상기 워드라인을 공유하는 인접 셀 트랜지스터들의 소오스 영역들 S이 서로다른 소오스 라인 S/L1,S/L2으로 분리되어진다. 상기한 설명들에 의해 도 2의 구조 및 도 3의 등가회로는 보다 완전히 이해되고 그에 따른 제조방법이 명확해질 것이다.
상기한 공정들은 하나의 실시예에 불과하며, 다양한 변화와 변경이 가능하다. 예를들어, 셀 트랜지스터의 소오스 드레인 접합을 동일한 접합구조 또는 다른 접합구조로 형성할 수 있음은 물론, 셀 주변회로와의 구성을 함께 기판상에 제조하기 위해 엔형 모오스와 피형 모오스 트랜지스터를 함께 제조하는 씨모오스 공정이 사용될 수 있다. 또한 드레인을 LDD나 DD구조로 하고, 소오스를 깊은 n＋ 접합으로 형성시키고 프로그램 또는 리드시 비트 라인과 소오스 라인을 반대로 활용하는 것도 가능하다.
상술한 바와 같이, 셀 어레이의 면적을 감소시키는 동시에, 프로그램이나 리드동작시 소오스 저항을 감소시키는 구조 및 제조방법이 일예로서 개시되어졌다.
상술한 바와 같은 본 발명에 따르면, 비트라인의 수 및 콘택수를 줄일 수 있어 고집적화에 유리한 효과 및 셀 동작의 신뢰성이 개선되는 효과가 있다.

Claims (13)

  1. 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들과 상기 워드라인에 인접한 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들이 하나의 비트라인에 공통 연결되고, 상기 워드라인을 공유하는 인접 셀 트랜지스터들의 소오스 영역들이 서로 다른 소오스 라인으로 분리된 구조를 가짐을 특징으로 하는 불휘발성 반도체 메모리 셀 어레이.
  2. 불휘발성 반도체 메모리 장치의 셀 어레이 구조에 있어서; 하나의 비트라인과 접촉하는 비트라인 콘택마다 적어도 4개의 셀 트랜지스터의 드레인 영역이 공통으로 연결되고, 상기 비트라인과 평행한 하나의 소오스라인 마다 상기 4개의 셀 트랜지스터들중에서 상기 비트라인과 실질적으로 직교하는 인접 워드라인들에 콘트롤 게이트가 각기 접속된 2개의 셀 트랜지스터들의 소오스 영역들이 공통으로 연결되는 것을 특징으로 하는 셀 어레이 구조.
  3. 불휘발성 반도체 메모리 장치의 셀 어레이 구조에 있어서; 각기 플로팅 게이트를 가지는 적어도 4개의 셀 트랜지스터들의 드레인 단자들을 하나의 비트라인 콘택을 통해 비트라인에 공통연결하고, 상기 셀 트랜지스터들 중에서 상기 비트라인과 실질적으로 직교하는 동일 워드라인에 콘트롤 게이트가 접속된 2개의 셀 트랜지스터들의 소오스 단자들을 각기 서로 다른 제1,2 소오스라인 콘택을 통해 제1,2 소오스 라인에 각기 연결하며, 나머지 2개의 셀 트랜지스터들의 소오스 단자들을 제3,4 소오스라인 콘택을 통해 상기 제1,2 소오스 라인에 각기 연결함에 의해, 상기 하나의 비트라인 콘택을 중심으로 대칭이 되는 단위 어레이 구조를 포함함을 특징으로 하는 셀 어레이 구조.
  4. 단위 셀 어레이 구조에 있어서:
    각기 플로팅 게이트를 가지는 제1,2,3,4 셀 트랜지스터들;
    상기 제1,2셀 트랜지스터들의 콘트롤 게이트에 공통으로 연결된 제1워드라인 및 상기 제3,4셀 트랜지스터들의 콘트롤 게이트에 공통으로 연결된 제2워드라인;
    상기 워드라인들과는 직교하며 상기 제1,2,3,4 셀 트랜지스터들의 드레인에 공통으로 연결된 하나의 비트라인;
    상기 비트라인과 서로 평행하며 상기 제1,3셀 트랜지스터들의 각 소오스를 하나로 연결하는 제1 소오스 라인 및 상기 제2,4셀 트랜지스터들의 각 소오스를 하나로 연결하는 제2 소오스 라인을 포함함을 특징으로 하는 단위 셀 어레이 구조.
  5. 노아형 셀 어레이 구조에 있어서:
    각기 플로팅 게이트를 가지는 제1,2,3,4 셀 트랜지스터들;
    상기 제1,2셀 트랜지스터들의 콘트롤 게이트에 공통으로 연결된 제1워드라인 및 상기 제3,4셀 트랜지스터들의 콘트롤 게이트에 공통으로 연결된 제2워드라인;
    상기 워드라인들과는 직교하며 상기 제1,2,3,4 셀 트랜지스터들의 드레인을 하나의 콘택을 통해 공통으로 연결하는 하나의 비트라인;
    상기 비트라인과 서로 평행하며 상기 제1,3셀 트랜지스터들의 각 소오스를 2개의 콘택을 통해 하나로 연결하는 제1 소오스 라인 및 상기 제1 소오스 라인과는 상기 비트라인을 중심으로 대칭을 이루며 상기 제2,4셀 트랜지스터들의 각 소오스를 또 다른 2개의 콘택을 통해 하나로 연결하는 제2 소오스 라인을 적어도 포함함을 특징으로 하는 셀 어레이 구조.
  6. 노아형 플래쉬 셀 어레이 구조에 있어서:
    각기 플로팅 게이트를 가지는 제1,2,3,4 셀 트랜지스터들;
    상기 제1,2셀 트랜지스터들의 콘트롤 게이트에 공통으로 연결된 제1워드라인 및 상기 제3,4셀 트랜지스터들의 콘트롤 게이트에 공통으로 연결된 제2워드라인;
    상기 워드라인들과는 직교하며 상기 제1,2셀 트랜지스터들의 소오스를 하나의 콘택을 통해 공통으로 연결하고 상기 제3,4셀 트랜지스터들의 소오스를 또 다른 하나의 콘택을 통해 공통으로 연결하는 하나의 소오스 라인;
    상기 소오스 라인과 서로 평행하며 상기 제1,3셀 트랜지스터들의 공통 드레인을 하나의 콘택을 통해 연결하는 제1비트라인 및 상기 제1비트라인과는 상기 소오스 라인을 중심으로 대칭을 이루며 상기 제2,4셀 트랜지스터들의 공통 드레인을 또 다른 하나의 콘택을 통해 연결하는 제2비트라인을 적어도 구비함을 특징으로 하는 셀 어레이 구조.
  7. 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들과 상기 워드라인에 인접한 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들이 하나의 비트라인에 공통 연결되고 상기 워드라인을 공유하는 인접 셀 트랜지스터들의 소오스 영역들이 서로 다른 소오스 라인으로 분리된 구조를 가지는 메모리 셀 어레이를 제조하기 위한 방법에 있어서:
    반도체 기판상의 필드산화막 사이에 형성된 활성영역들 상부에 절연막들로 둘러쌓인 플로팅 게이트 및 워드라인을 스택 게이트 구조로서 형성하는 단계와;
    비트라인 및 소오스라인 콘택이 형성될 영역을 얻기 위해, 필드산화막을 교번적으로 노출시키는 패턴을 형성하고 노출된 필드산화막들을 제거한 후, 드레인 및 소오스용 불순물 이온을 전체적으로 주입하는 단계와;
    전체상부에 중간 절연막을 도포한 후, 상기 중간 절연막의 일부를 상기 이온주입 영역이 노출될 때 까지 식각하여 상기 비트라인 및 소오스라인 콘택용 홀을 동시에 형성하고, 비트라인 및 소오스라인이 되는 금속배선을 형성하는 단계를 가짐을 특징으로 하는 방법.
  8. 불휘발성 메모리 셀 어레이를 제조하는 방법에 있어서:
    반도체 기판상에 설정된 활성영역들을 서로 분리하기 위한 다수의 필드산화막을 형성하는 단계와;
    전체 상부에 터널 산화막용 산화막 및 플로팅 게이트용 제1실리콘 막을 적층한 다음, 상기 제1실리콘 막 및 상기 산화막의 일부를 식각하여 상기 필드산화막의 일부를 노출시키는 단계와;
    상기 노출된 필드산화막의 상부 및 잔존하는 상기 제1실리콘 막의 상부에 절연막 및 워드라인용 제2실리콘 막을 차례로 적층한 다음, 상기 활성역과는 직교하고 서로 평행한 다수의 워드라인 패턴을 형성하는 단계와;
    상기 패턴에 포함되지 아니하는 상기 제2실리콘 막, 상기 절연막, 상기 제1 실리콘 막을 식각하여 플로팅 게이트 및 워드라인을 형성하는 단계와;
    비트라인 및 소오스라인 콘택이 형성될 영역을 얻기 위해, 인접 워드라인 사이와 인접 활성영역간에 위치하는 필드산화막을 하나씩 걸러 노출시키는 동시에 또 다른 인접 활성영역간에 위치하는 필드산화막을 하나씩 걸러 노출시키는 패턴을 형성하고 노출된 필드산화막들을 제거한 후, 상기 패턴 및 상기 워드라인을 마스크로 사용하여 드레인 및 소오스용 불순물 이온을 전체적으로 주입하는 단계와;
    전체상부에 중간 절연막을 도포한 후, 상기 중간 절연막의 일부를 상기 이온주입 영역이 노출될 때 까지 식각하여 상기 비트라인 및 소오스라인 콘택용 홀을 동시에 형성하는 단계와;
    워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들과 또 다른 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들이 하나의 비트라인에 공통 연결되고 상기 워드라인을 공유하는 인접 셀 트랜지스터들의 소오스 영역들이 서로다른 소오스 라인으로 분리되어지게 하기 위하여, 상기 콘택홀들을 통하여 상기 드레인 영역 및 상기 소오스 영역들과 연결되는 금속배선을 상기 중간 절연막의 상부에 형성하는 단계를 가짐을 특징으로 하는 방법.
  9. 노아형 플래쉬 셀 어레이 구조를 제조하는 방법에 있어서:
    반도체 기판상에 설정된 활성영역들을 서로 전기적으로 격리시키기 위해 상기 활성영역을 사이로 두고 다수의 필드산화막을 형성하는 단계와;
    상기 활성영역 및 상기 필드산화막의 전체 상부에 터널 산화막으로서 기능할 산화막 및 플로팅 게이트로서 기능할 제1실리콘 막을 차례로 적층한 다음, 상기 제1실리콘 막 및 상기 산화막의 일부를 사진식각하여 상기 필드산화막의 상부 일부를 노출시키는 단계와;
    상기 노출된 필드산화막의 상부 및 잔존하는 상기 제1실리콘 막의 상부에 게이트간 절연막으로서 기능할 복합 절연막 및 워드라인 겸 콘트롤 게이트로서 기능할 제2실리콘 막을 차례로 전체적으로 적층한 다음, 상기 활성역과는 직교하고 서로 평행한 다수의 워드라인 패턴을 사진공정으로써 형성하는 단계와;
    수직하방으로 상기 패턴에 포함되지 아니하는 상기 제2실리콘 막, 상기 복합 절연막, 상기 제1 실리콘 막, 및 터널 산화막을 차례로 식각하여 상기 플로팅 게이트 및 워드라인을 완전히 형성하는 단계와;
    서로 인접한 활성영역들내에 각기 존재하는 공통 드레인 영역을 서로 교호적으로 연결하고 상기 서로 인접한 활성영역들내에 각기 존재하는 소오스 영역에 또 다른 인접 활성영역들내에 각기 존재하는 소오스 영역을 서로 교호적으로 연결하기 위해, 인접 워드라인 사이와 인접 활성영역간에 위치하는 필드산화막을 하나씩 걸러 노출시키는 동시에 또 다른 인접 활성영역간에 위치하는 필드산화막을 하나씩 걸러 노출시키는 패턴을 형성하고 노출된 필드산화막들을 제거한 후, 상기 패턴 및 상기 워드라인을 마스크로 사용하여 드레인 및 소오스용 불순물 이온을 전체적으로 주입하는 단계와;
    상기 워드라인, 상기 이온 주입된 영역, 및 상기 필드산화막의 상부를 전체적으로 충분히 덮는 중간 절연막을 도포한 후, 상기 중간 절연막의 일부를 식각하여 상기 필드 산화막이 제거된 부분의 일부를 노출시키는 비트라인 콘택홀 및 소오스라인 콘택홀을 동시에 형성하는 단계와;
    상기 콘택홀들을 통하여 금속배선을 형성하여 하나의 비트라인과 접촉하는 비트라인 콘택마다 4개의 드레인 영역이 공통으로 연결되게 하고 상기 비트라인과 평행한 하나의 소오스라인과 접촉하는 소오스라인 콘택마다 2개의 소오스 영역들이 공통으로 연결되게 하는 단계를 가짐을 특징으로 하는 방법.
  10. 전기적으로 프로그램이 가능한 불 휘발성 메모리로서 평행한 복수의 비트 라인과 복수의 워드라인이 직교하고 상기 비트 라인에 복수의 단위셀이 비트라인컨택을 통해 병렬연결되고, 하나의 비트라인컨택에 하나의 워드라인을 공유하는 복수의 셀이 연결되고, 상기 셀은 서로 다른 소오스라인에 연결되며 비트 라인과 소오스라인이 평행하게 형성되는 구조에서 상기 셀의 프로그램시 비트 라인에 소오스라인 보다 높은 프로그램 전압이 인가되고 리드시 소오스라인에 비트 라인보다 높은 전압이 인가되는 것을 특징으로 하는 메모리 장치.
  11. 전기적으로 소거 및 프로그램이 가능한 불 휘발성 메모리 장치에 있어서, 4개의 셀 트랜지스터가 하나의 비트라인 컨택에 점대칭으로 연결되고, 상기 4개중 동일한 워드라인에 연결된 인접한 2개의 셀 트랜지스터는 서로 다른 소오스라인에 연결되며 비트 라인과 소오스라인이 평행하게 교대로 형성되고, 상기 셀 트랜지스터의 프로그램시 상기 비트 라인에 상기 소오스라인 보다 높은 프로그램 전압이 인가되고 리드시 그 반대로 전압이 인가되는 구조를 가지는 것을 특징으로 하는 불 휘발성 메모리 장치.
  12. 반도체 메모리 장치의 셀 어레이 구조에 있어서; 복수의 비트 라인 및 소오스 라인이 복수의 워드라인과 실질적으로 직교하고, 상기 하나의 비트 라인은 하나의 비트라인 컨택을 통해 4개이상의 불 휘발성 단위 셀 트랜지스터의 드레인 단자와 연결되고, 상기 하나의 소오스 라인은 서로 다른 워드라인에 연결된 상기 단위 셀 트랜지스터의 소오스단자와 연결되고, 상기 비트라인과 소오스라인은 서로 평행하게 교대로 반복 형성된 것을 특징으로 하는 셀 어레이 구조.
  13. 반도체 메모리 장치의 셀 어레이의 구조에 있어서; 다수의 워드라인과 다수의 비트라인이 대체적으로 직교하고, 상기 비트라인은 컨택을 통해 단위 셀 트랜지스터의 드레인 단자와 연결되며, 상기 컨택 영역이 위치되는 액티브영역은 서로 이웃한 셀 트랜지스터의 드레인 액티브영역에 비해 실리콘 리세스가 많이 발생되어진 곳에 형성됨을 특징으로 하는 반도체 메모리 장치의 셀 어레이의 구조.
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