CN216119560U - 一种llc芯片及缓存系统 - Google Patents

Abstract

本申请公开了一种LLC芯片及缓存系统，该LLC芯片包括存储晶圆、接口逻辑单元和封装基板，接口逻辑单元与存储晶圆依次设置于封装基板上，存储晶圆与接口逻辑单元通过三维集成，以形成LLC芯片，多个处理组件连接接口逻辑单元，以通过接口逻辑单元对存储晶圆进行读写操作；存储晶圆包括至少一个存储空间，多个处理组件对特定存储空间或任一存储空间进行读写操作，以实现非共享独立存储访问或共享存储访问；其中，存储晶圆的存储空间根据多个处理组件的访问量或访问速度划分。本申请通过三维集成存储晶圆与接口逻辑单元，进而通过多个分布式的接口提高信号传输带宽，并通过非共享模式或共享模式进行数据缓存，提高处理组件访问数据的效率。

Description

一种LLC芯片及缓存系统

技术领域

本申请涉及数据缓存领域，特别是涉及一种LLC芯片及缓存系统。

背景技术

现有技术中CPU(Central Processing Unit，中央处理器)为了实现LLC(last-level cache，终极缓存)，在CPU的MLC(mid-level cache，次级缓存)和LLC之间增加一个NoC(network-on-chip，片上网络)，以增加CPU对LLC访问的带宽，LLC通过使用MRAM存储器模块进行数据缓存，其中MRAM存储器为介质存储器，容量较小。

实用新型内容

本申请至少提供一种LLC芯片及缓存系统，用于实现大容量、高带宽的LLC。

本申请第一方面提供了一种LLC芯片，该LLC芯片包括存储晶圆、接口逻辑单元和封装基板，接口逻辑单元与存储晶圆依次设置于封装基板上，存储晶圆与接口逻辑单元通过三维集成，以形成LLC芯片，多个处理组件连接接口逻辑单元，以通过接口逻辑单元对存储晶圆进行读写操作；

存储晶圆包括至少一个存储空间，多个处理组件对特定存储空间或任一存储空间进行读写操作，以实现非共享独立存储访问或共享存储访问；其中，存储晶圆的存储空间根据多个处理组件的访问量或访问速度划分。

可选地，接口逻辑单元包括多个独立的接口、控制器以及寄存器，存储晶圆包括多个独立的DRAM阵列，多个独立的接口、控制器与寄存器形成独立访问多个DRAM阵列的通路，多个处理组件分别通过对应的接口连接通路，以对独立对应的DRAM阵列进行非共享独立存储访问。

可选地，多个处理组件中的至少一个处理组件通过接口逻辑单元对与其对应设置的DRAM阵列进行读写操作。

可选地，存储晶圆包括至少一个DRAM晶圆，多个DRAM阵列分布于同一DRAM晶圆的不同区域；或，多个DRAM阵列分布于多个存储晶圆，对应多个存储晶圆层或多个存储晶圆的投影重叠区域。

可选地，存储晶圆的存储空间为DRAM阵列容量，DRAM阵列容量根据多个处理组件的访问量或访问速度进行分配。

可选地，存储晶圆还包括多个第一键合柱，接口逻辑单元还包括多个第二键合柱和多个凸点，封装基板包括多个引线端口，

每个第一键合柱与对应的第二键合柱连接，以使存储晶圆连接接口逻辑单元，接口逻辑单元通过多个凸点连接封装基板，封装基板通过多个引线端口连接多个处理组件。

可选地，接口逻辑单元还包括片上网络，片上网络的每个节点连接单个控制器，控制器用于访问存储晶圆，寄存器的一端连接控制器，寄存器的另一端连接存储晶圆，寄存器用于进行数据缓冲；

处理组件通过接口逻辑单元输入地址，接口逻辑单元根据地址，驱动与地址对应的节点连接的控制器，以使处理组件对存储晶圆进行读写操作。

可选地，控制器包括缓存一致性协议控制器，LLC芯片还包括DDR控制器与DDR存储器，缓存一致性协议控制器通过片上网络访问DDR控制器，以实现对DDR存储器的读写操作；

其中，多个控制器的缓存一致性协议控制器通过片上网络相互通讯。

可选地，LLC芯片包括多个存储晶圆，多个存储晶圆依次堆叠设置于接口逻辑单元上，多个存储晶圆中相邻的两个存储晶圆通过键合的方式进行连接。

本申请第二方面提供了一种缓存系统，该缓存系统包括如上述的LLC芯片以及多个处理组件，每个处理组件包括至少两个中央处理器、至少两个L1级缓存与一个L2级缓存，多个处理组件连接LLC芯片，以进行读写操作；

缓存系统根据多个处理组件的访问量或访问速度划分存储晶圆的存储空间，以使每个中央处理器对对应的存储空间进行读写操作；

或，多个处理组件中的任一中央处理器对存储晶圆的任一存储空间进行读写操作。

本申请的有益效果是：区别于现有技术，本申请通过三维集成存储晶圆与接口逻辑单元，进而通过多个分布式的接口提高LLC芯片的信号传输带宽；同时，本申请通过非共享模式或共享模式进行数据缓存，以使处理组件对存储晶圆进行读写操作，提高处理组件访问数据的效率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本申请。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是本申请LLC芯片一实施例的第一结构示意图；

图2是本申请LLC芯片一实施例的第二结构示意图；

图3是图1中接口逻辑单元一实施例的结构示意图；

图4是图1中接口逻辑单元另一实施例的结构示意图；

图5是本申请LLC芯片另一实施例的结构示意图；

图6是本申请LLC芯片又一实施例的结构示意图；

图7是本申请DRAM阵列排布方式的结构示意图；

图8是本申请LLC芯片再一实施例的结构示意图；

图9是本申请LLC芯片进行读写操作的流程示意图；

图10是是本申请缓存系统的结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本申请的技术方案，下面结合附图和具体实施方式对本申请所提供的LLC芯片及缓存系统做进一步详细描述。可以理解的是，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排它的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

现有技术中，CPU缓存数据的方式包括FLC(first-level cache，初级缓存)、MLC(mid-level cache，次级缓存)和LLC(last-level cache，终极缓存)，分别对应L1级缓存、L2级缓存和L3级缓存。相较与L1级缓存以及L2级缓存，L3级缓存具有更高的频率以及更低的时延进行数据访问的优点。

为了实现LLC，现有技术通过在CPU的MLC和LLC之间增加一个NoC以增加CPU对LLC访问的带宽。同时LLC通过使用MRAM存储器模块进行数据缓存，而MRAM存储器为介质存储器，容量较小。

因此，本申请提供一种LLC芯片，用于实现大容量、高带宽的LLC。

请参阅图1与图2，图1是本申请LLC芯片一实施例的第一结构示意图，图2是本申请LLC芯片一实施例的第二结构示意图。如图1所示，LLC芯片1包括封装基板10、接口逻辑单元20和存储晶圆30。其中，接口逻辑单元20与存储晶圆30依次设置于封装基板10上，存储晶圆30与接口逻辑单元20通过三维集成于封装基板10，以形成LLC芯片1。

其中，封装基板10连接接口逻辑单元20，接口逻辑单元20进一步连接存储晶圆30。

CPU通过LLC芯片的封装基板10与LLC芯片互连。具体地，CPU和LLC芯片，通过额外的封装基板，和/或，电路板互连；或者CPU被装配到LLC芯片的封装基板上，与LLC芯片互连。以下以CPU和LLC芯片，通过额外的封装基板，和/或，电路板互连为例。

如图2所示，存储晶圆30包括多个第一键合柱31，接口逻辑单元20包括多个第二键合柱22和多个凸点21，封装基板10包括多个引线端口11。

其中，多个第一键合柱31与多个第二键合柱22对应设置，每个第一键合柱31与对应的第二键合柱22连接，以使存储晶圆30连接接口逻辑单元20。接口逻辑单元20通过多个凸点(bump)21连接封装基板10，封装基板10通过多个引线端口11连接中央处理器。

当中央处理器对LLC芯片1输出读写指令时，存储晶圆30依次通过接口逻辑单元20和封装基板10连接中央处理器，使得中央处理器对存储晶圆30进行读写操作。

本实施例LLC芯片1三维集成存储晶圆30与接口逻辑单元20，通过多个第一键合柱31与多个第二键合柱22对应设置的方式连接存储晶圆30与接口逻辑单元20，进而通过多个分布式的接口提高信号传输带宽。

可选地，本实施例中通过第一键合柱31与第二键合柱22之间的键合设置为实现存储晶圆30与接口逻辑单元20连接的方式之一，在其它实施例中，存储晶圆30与接口逻辑单元20还可通过TSV(Through Silicon Via)、RDL(ReDistribution Layer)或Bump的方式进行连接。

结合图1-2，进一步参阅图3，图3是图1中接口逻辑单元一实施例的结构示意图。如图3所示，接口逻辑单元20包括片上网络23、控制器24和寄存器25。

中央处理器(CPU)2通过接口40连接接口逻辑单元20。其中，中央处理器2集成有L1级缓存201以及L2级缓存202，以构成处理组件200，处理组件200通过接口40进一步连接LLC芯片1，即连接L3级缓存。在另一实施例中，中央处理器2中集成的L2级缓存202可以被省略。

可选地，接口40可为现有的LLC逻辑接口。具体地，在本实施例中，接口40可由接口逻辑单元20的多个凸点21、封装基板10以及封装基板10的多个引线端口11组成。

片上网络23的一端连接接口40，片上网络23的另一端连接控制器24的一端，控制器24的另一端连接寄存器25的一端，寄存器25的另一端连接存储晶圆30。

其中，接口40用于连接中央处理器2与片上网络23，以使接口逻辑单元20根据中央处理器2的输入信息寻找片上网络23对应的节点，进而驱动该节点对应的控制器24；控制器24用于访问存储晶圆30；寄存器25用于进行数据缓冲。

具体地，寄存器25通过多个端口与存储晶圆30连接，用于数据缓冲。

当处理组件200的中央处理器2对LLC芯片1输出读写指令时，中央处理器2依次通过L1级缓存201、L2级缓存202、接口40、片上网络23、控制器24以及寄存器25对存储晶圆30进行读写操作。在一实施例中，所述读写操作行为符合缓存一致性协议，如MESI协议等。

其中，在本实施例中，存储晶圆30为DRAM(动态随机存取存储器，Dynamic RandomAccess Memory)晶圆，DRAM晶圆包括至少一个DRAM阵列32，接口逻辑单元20连接至少一个DRAM阵列32，以使中央处理器2进行读写操作。

其中，DRAM为易失性存储器，区别于非易失性存储器，DRAM能够更快速的进行数据访问，且数据访问延迟更低。

本实施例LLC芯片1使用易失性存储器的DRAM晶圆作为存储晶圆30，提高数据访问速度，进一步提高中央处理器2对LLC芯片1进行读写操作的速度。同时，本实施例LLC芯片1设置与存储晶圆30和控制器24连接的寄存器25，降低数据频繁切换所造成的性能损失。

结合图1-3，进一步参阅图4，图4是图1中接口逻辑单元另一实施例的结构示意图。如图4所示，区别于上述实施例，本实施例接口逻辑单元20包括多个控制器24以及多个寄存器25。

片上网络23连接多个控制器24，每一个控制器24通过一个寄存器25连接存储晶圆30。

可选地，片上网络23包括多个相互连接的路由器，以形成多个节点，每个节点连接单个控制器24，中央处理器2通过访问路由器的地址即可访问对应该路由器的控制器24，以进行数据的读写操作。

即中央处理器2通过接口逻辑单元20输入地址，接口逻辑单元20根据地址，驱动与地址对应的节点连接的控制器24，以使中央处理器2对存储晶圆30进行读写操作。

其中，在本实施例中，中央处理器2可为两个，两个中央处理器2各自集成有L1级缓存201，两个中央处理器2共同使用L2级缓存202。其中，两个中央处理器2、两个L1级缓存201与共同使用的L2级缓存202构成处理组件200，处理组件200通过接口40连接LLC芯片1。

其中，处理组件200可通过非共享独立存储访问或共享存储访问对LLC芯片1进行读写操作。

具体地，存储晶圆30包括至少一个存储空间，处理组件200中的两个中央处理器2分别对应不同的存储空间，处理组件200通过对特定存储空间进行读写操作，以使特定的中央处理器2进行存储访问。

当LLC芯片1接收两个中央处理器2中的至少一个中央处理器2发出的读写指令时，多个中央处理器2中的至少一个中央处理器2通过接口逻辑单元20对与其对应设置的DRAM阵列32进行读写操作，即对特定存储空间进行读写操作。

可选地，两个中央处理器2可同时或单独对存储晶圆30进行读写操作，即实现LLC芯片1的非共享模式缓存数据。

可选地，在其它实施例中，LLC芯片1还可以通过共享模式进行数据缓存。具体地，处理组件200中的任一中央处理器2可通过片上网络23对存储晶圆30中的任一DRAM阵列32进行读写操作，即对存储晶圆30的任一存储空间进行读写操作。当中央处理器2对DRAM阵列32进行读写操作时，下一待运行的中央处理2无论是要对当前中央处理器2执行读写操作的DRAM阵列32进一步进行读写操作，或对另一DRAM阵列32进行读写操作，都需等当前的中央处理器2完成对应读写操作，方可访问待执行的目标DRAM阵列32，以执行读写操作。

本实施例LLC芯片1通过片上网络23连接多个控制器24，通过地址对应控制器24的方式，实现快速寻找目标控制器24，进而实现大规模高速计算。同时，本实施例LLC芯片1通过非共享模式或共享模式进行数据缓存，以使中央处理器2对目标对象DRAM阵列32进行读写操作，提高中央处理器2访问数据的效率。

结合图1-4，进一步参阅图5，图5是本申请LLC芯片另一实施例的结构示意图。如图5所示，区别于上述实施例，本实施例可包括多个中央处理器2，其中至少两个中央处理器2共同使用L2级缓存202，构成处理组件200，多个处理组件200通过接口40连接LLC芯片1。

具体地，每个处理组件200的访问量或访问速度不同，其所需的存储空间不同，即所需的DRAM阵列32数量不同。因此，多个处理组件200可根据需求对应连接不同数量的DRAM阵列32，作为自身对应的存储空间。

可选地，DRAM阵列32具有一定数量的行和列，对DRAM阵列32的划分可为将具有预设数量的行和列作为个体DRAM阵列32，不同处理组件200对应不同数量的个体DRAM阵列32。

或，按不同处理组件200的存储空间需求的比例，对DRAM阵列32的行数进行划分，每一处理组件200包含对应行数的DRAM阵列32。

或，按不同处理组件200的存储空间需求的比例，对DRAM阵列32的列数进行划分，每一处理组件200包含对应列数的DRAM阵列32。

可选地，在另一实施例中，处理组件200中只包含一个中央处理器2、一个L1级缓存201和一个L2级缓存202。

结合图1-5，进一步参阅图6，图6是本申请LLC芯片又一实施例的结构示意图。如图6所示，区别于上述实施例，至少一个中央处理器2共同使用L2级缓存202，构成处理组件200，至少一个处理组件200分别通过独立对应的接口40连接LLC芯片1中的控制器24、寄存器25通路，对独立对应的DRAM阵列32进行非共享独立存储访问。

具体地，LLC芯片1上包含多个接口40，每个接口40对应一个DDR存储阵列访问通道，分别通过独立的控制器24、独立的寄存器25，对应并独立访问，非共享的，存储阵列32。

控制器24中包含，DRAM阵列32的存储访问控制器(图未示)，用于建立对对应DRAM阵列32的存储访问；缓存一致性协议控制器(图未示)，用于通过片上网络23，访问DDR控制器26，进而实现对DDR存储器50(主内存)的读写操作。

多个控制器24中的缓存一致性协议控制器，还借助片上网络23实现相互通讯，用于实现至少部分构成处理组件200之间的数据交换，以克服非共享存储结构中，多个中央处理器2之间的数据同步，完善缓存一致性协议的功能。

非共享存储结构中，每个处理组件200都能独立实现对大容量高带宽的LLC存储空间读写，可以为每个处理组件200设计独立的缓存行(cache line)，以增加缓存交换效率；还可以增加部分或全部处理组件200的缓存行位宽，以充分利用三维集成存键合的存储晶圆30的超大带宽优势。

可选地，可以设计多组DDR控制器26与片上网络23互连，用于形成多个DDR通道，分别控制多组DDR存储器50。

可选地，多个DRAM阵列32排布方式可如图7所示，图7是本申请DRAM阵列排布方式的结构示意图。

具体地，如图7(a)所示，多个DRAM阵列32可以分布在同一个存储晶圆30的不同区域。

如图7(b)所示，多个DRAM阵列32也可以分布在多个存储晶圆30上，每个存储晶圆30为一层存储晶圆层，多个DRAM阵列32分别对应分布于多个存储晶圆层。

如图7(c)所示，多个DRAM阵列32也可以分布在多个存储晶圆30上，本示意图以两个存储晶圆30为例，两个存储晶圆30在平行于存储晶圆30的平面上的投影存在部分重叠区域，则DRAM阵列32分布于该部分重叠区域。当存在多个存储晶圆30时，不同的存储晶圆30之间在平行于存储晶圆30的平面上的投影存在不同的部分重叠区域，则多个DRAM阵列32分别对应不同的存储晶圆30投影的部分重叠区域。

存储晶圆30上包含DRAM阵列32，所形成的存储容量(几百M到几十G)，较现有技术(十几M)提高2～4个数量级，足以为每组处理组件200提供独立的非共享LLC存储空间，存储容量仍远大于现有技术，大大增加LLC命中率，降低对主内存的存储访问频率。

存储晶圆30上包含DRAM阵列32，通过三维集成键合，连接LLC芯片1，互连密度极大(1微米间距，每平方毫米百万量级连接点)，可以在存储晶圆30和LLC芯片1之间建立极大的总线位宽(几千到几十万)，较现有技术(64位)提高提高2～4个数量级，拆分存储晶圆30和LLC芯片1之间建立极大的总线位宽，为至少部分或全部处理组件200提供独立的非共享LLC存储访问通道，访存带宽仍远大于现有技术。

非共享存储结构中，每个处理组件200都能独立实现对大容量高带宽的LLC存储空间读写，摆脱了共享存储LLC结构中，控制器24的总线的束缚，不用建立相互等待分时访问机制，不仅简化了控制器24的设计难度，更实现了处理组件200对大容量高带宽的LLC存储空间的并发读写，充分释放了三维集成键合的存储晶圆30的超大带宽优势。

结合图1-7，进一步参阅图8，图8是本申请LLC芯片再一实施例的结构示意图。如图8所示，区别于上述实施例，LLC芯片1包括多个存储晶圆30。可选地，存储晶圆30的数量可为2、3、4等等。

其中，多个存储晶圆30依次堆叠设置于接口逻辑单元20上，多个存储晶圆30中相邻的两个存储晶圆30通过键合的方式进行连接。

可选地，本实施例LLC芯片1的多个存储晶圆30均包含DRAM阵列32，在本实施例中，当中央处理器2采用非共享模式缓存数据时，多个中央处理器2可根据需求对存储空间的划分的具体操作，可为将单个存储晶圆30的DRAM阵列32作为个体DRAM阵列32，不同中央处理器2对应不同数量的个体DRAM阵列32，即不同中央处理器2对应不同数量的存储晶圆30。

可选地，在其它实施例中，当中央处理器2采用非共享模式缓存数据时，多个中央处理器2可根据需求对存储空间的划分的具体操作，可为将多个层叠存储晶圆30构成的存储晶圆阵列中，不同存储晶圆30的投影部分重叠的部分区域，作为个体DRAM阵列32，不同中央处理器2对应不同容量的个体DRAM阵列32，即不同中央处理器2对应存储晶圆阵列中，不同面积的投影部分重叠的部分区域。

可选地，在其它实施例中，当中央处理器2采用共享模式缓存数据时，多个中央处理器2无需对存储空间进行划分，可直接根据地址访问对应的DRAM阵列32。

本实施例LLC芯片1通过多个存储晶圆30依次堆叠，提高LLC芯片1的数据容量，并通过多个存储晶圆30之间键合的连接方式，提高数据访问的速率，实现大容量、高宽带的数据缓存。

本申请通过三维集成存储晶圆30与接口逻辑单元20，通过多个第一键合柱31与多个第二键合柱22对应设置的方式连接存储晶圆30与接口逻辑单元20，进而通过多个分布式的接口提高信号传输带宽。

其次，本申请使用易失性存储器的DRAM晶圆作为存储晶圆30，提高数据访问的带宽和速度，进一步提高中央处理器2对LLC芯片1进行读写操作的速度。同时，本申请通过非共享模式进行数据缓存，以使中央处理器2对目标对象DRAM阵列32进行读写操作，提高中央处理器2访问数据的效率。

再次，本申请通过多个存储晶圆30依次堆叠，提高LLC芯片1的数据容量，并通过多个存储晶圆30之间键合的连接方式，提高数据访问的速率，实现大容量、高宽带的数据缓存。

本申请还提供一种LLC芯片进行读写操作的方法，其流程示意图如图9所示。请结合图1-8，参阅图9，图9是本申请LLC芯片进行读写操作的流程示意图。具体而言，本实施例的LLC芯片进行读写操作的方法可以包括以下步骤：

步骤S11：接收中央处理器输入信息。

其中，LLC芯片1接收中央处理器2通过多个引线端口11输入的信息。具体地，输入信息包括读写指令以及地址信息。当读写指令具体为写指令时，输入信号还包括待存储的数据信息。

步骤S12：根据输入信息，驱动对应的控制器。

其中，输入信息依次通过封装基板10的多个引线端口11、封装基板10以及多个凸点21传输至接口逻辑单元20，接口逻辑单元20根据输入信息所包含的地址信息找寻片上网络23中与地址信息对应的节点，进而驱动与该节点连接的控制器24；并且，输入信息中的数据信息通过控制器24暂存于寄存器25内。

步骤S13：访问DRAM阵列，以进行读写操作。

其中，当寄存器25的存储空间存储满时，中央处理器2进一步访问存储晶圆30，通过寄存器25将临时保存的数据通过端口传输至存储晶圆30所包含的DRAM阵列32，以进行读写操作。

当输入信息包含读指令时，中央处理器2通过控制器24和寄存器25读取存储于与中央处理器2对应的DRAM阵列32中的数据信息，该数据信息预存于寄存器25。当寄存器25的存储空间存储满时，寄存器25进一步将数据信息通过控制器24以及片上网络23传输至中央处理器2。

本申请还提供一种缓存系统，请参阅图10，图10是是本申请缓存系统的结构示意图。如图10所示，缓存系统50包括LLC芯片51以及多个处理组件52。其中，该LLC芯片51为上述实施例所揭示的LLC芯片1，处理组件52为上述实施例所揭示的处理组件200，在此不再赘述。

多个处理组件52分别连接LLC芯片51，以对LLC芯片51进行读写操作。具体地，多个处理组件52可单独对LLC芯片51进行读写操作，或多个处理组件52同时对LLC芯片51进行读写操作，或多个处理组件52中的至少两个同时对LLC芯片51进行读写操作。

可选地，缓存系统50根据多个处理组件52的访问量或访问速度划分存储晶圆30的存储空间，以使每个处理组件52对对应的存储空间进行读写操作。其中，具体的划分方法如上，在此不再赘述。

可选地，在另一实施例中，多个处理组件52，被封装在同一个器件内。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种LLC芯片，其特征在于，所述LLC芯片包括存储晶圆、接口逻辑单元和封装基板，所述接口逻辑单元与所述存储晶圆依次设置于所述封装基板上，所述存储晶圆与所述接口逻辑单元通过三维集成，以形成所述LLC芯片，多个处理组件连接所述接口逻辑单元，以通过所述接口逻辑单元对所述存储晶圆进行读写操作；

所述存储晶圆包括至少一个存储空间，多个所述处理组件对特定所述存储空间或任一所述存储空间进行读写操作，以实现非共享独立存储访问或共享存储访问；其中，所述存储晶圆的存储空间根据多个所述处理组件的访问量或访问速度划分。

2.根据权利要求1所述的LLC芯片，其特征在于，所述接口逻辑单元包括多个独立的接口、控制器以及寄存器，所述存储晶圆包括多个独立的DRAM阵列，多个独立的所述接口、所述控制器与所述寄存器形成独立访问多个所述DRAM阵列的通路，多个所述处理组件分别通过对应的所述接口连接所述通路，以对独立对应的所述DRAM阵列进行非共享独立存储访问。

3.根据权利要求2所述的LLC芯片，其特征在于，多个所述处理组件中的至少一个所述处理组件通过所述接口逻辑单元对与其对应设置的所述DRAM阵列进行读写操作。

4.根据权利要求2所述的LLC芯片，其特征在于，所述存储晶圆包括至少一个DRAM晶圆，多个所述DRAM阵列分布于同一所述DRAM晶圆的不同区域；或，多个所述DRAM阵列分布于多个所述存储晶圆，对应多个所述存储晶圆层或多个所述存储晶圆的投影重叠区域。

5.根据权利要求4所述的LLC芯片，其特征在于，所述存储晶圆的存储空间为DRAM阵列容量，所述DRAM阵列容量根据多个所述处理组件的访问量或访问速度进行分配。

6.根据权利要求2所述的LLC芯片，其特征在于，所述存储晶圆还包括多个第一键合柱，所述接口逻辑单元还包括多个第二键合柱和多个凸点，所述封装基板包括多个引线端口，

每个所述第一键合柱与对应的所述第二键合柱连接，以使所述存储晶圆连接所述接口逻辑单元，所述接口逻辑单元通过多个所述凸点连接所述封装基板，所述封装基板通过多个所述引线端口连接多个所述处理组件。

7.根据权利要求6所述的LLC芯片，其特征在于，所述接口逻辑单元还包括片上网络，所述片上网络的每个节点连接单个所述控制器，所述控制器用于访问所述存储晶圆，所述寄存器的一端连接所述控制器，所述寄存器的另一端连接所述存储晶圆，所述寄存器用于进行数据缓冲；

所述处理组件通过所述接口逻辑单元输入地址，所述接口逻辑单元根据所述地址，驱动与所述地址对应的所述节点连接的控制器，以使所述处理组件对所述存储晶圆进行读写操作。

8.根据权利要求7所述的LLC芯片，其特征在于，所述控制器包括缓存一致性协议控制器，所述LLC芯片还包括DDR控制器与DDR存储器，所述缓存一致性协议控制器通过所述片上网络访问所述DDR控制器，以实现对所述DDR存储器的读写操作；

其中，多个所述控制器的缓存一致性协议控制器通过所述片上网络相互通讯。

9.根据权利要求1所述的LLC芯片，其特征在于，所述LLC芯片包括多个所述存储晶圆，多个所述存储晶圆依次堆叠设置于所述接口逻辑单元上，多个所述存储晶圆中相邻的两个所述存储晶圆通过键合的方式进行连接。

10.一种缓存系统，其特征在于，包括如权利要求1-9任一项所述的LLC芯片以及多个处理组件，每个所述处理组件包括至少两个中央处理器、至少两个L1级缓存与一个L2级缓存，多个所述处理组件连接所述LLC芯片，以进行读写操作；

所述缓存系统根据多个所述处理组件的访问量或访问速度划分所述存储晶圆的存储空间，以使每个所述中央处理器对对应的所述存储空间进行读写操作；

或，多个所述处理组件中的任一所述中央处理器对所述存储晶圆的任一所述存储空间进行读写操作。

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