TWI757635B - 記憶體結構及其用於電性連接三維記憶裝置之多水平導電層之階梯結構的製作方法 - Google Patents

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Abstract

在一半導體基板上的一三維記憶體(例如具有三維反或閘記憶體串排列的一記憶體陣列)之多個主動條帶上形成的多種階梯結構與製程，以便能夠有效率地連接到該多個主動條帶中的半導體層。

Description

記憶體結構及其用於電性連接三維記憶裝置之多水平導電層之階梯結構的製作方法
本發明係關於非揮發性的反或閘(NOR)型態記憶體串(string)，特別係關於在如非揮發性反或閘型態記憶體串之三維結構的多重導體層中提供電性連接。
以下是本申請案所參考的相關申請案。
本申請案係相關於以下的申請案，並主張以下申請案的優先權：(i)美國臨時專利申請案(以下稱第五臨時案)第62/734,175號，於2018年九月20日提出申請，專利名稱為「用於電性連接三維記憶裝置之多水平導線層之階梯結構」，以及(ii)美國臨時專利申請案(以下稱第六臨時案)第62/771,922號，於2018年十一月27日提出申請，專利名稱為「用於電性連接三維記憶裝置之多水平導線層之階梯結構」。
本申請案亦相關於以下的申請案：(i)美國臨時專利申請案(以下稱第一臨時案)第62/697,085號，於2018年七月12日提出申請，專利名稱為「三維反或閘記憶體陣列的製造方法」；(ii)美國臨時專利申請案(以下稱第二臨時案)第62/697,060號，於2018年七月12日提出申請，專利名稱為「較佳擦除操作之三維反或閘記憶體陣列的裝置結構及其方法」；(iii)美國臨時專利申請案(以下稱第三臨時案)第62/630,214號，於2018年二月13日提出申請，專利名稱為「三維垂直反或閘快閃薄膜電晶體串」；以及(iv)美國臨時專利申請案(以下稱第四臨時案)第62/611,205號，於2017年十二月28日提出申請，專利名稱為「具有極細間距之三維反或閘記憶體陣列的裝置與方法」。
本申請案亦相關於以下的申請案：(i)美國專利申請案(後稱第一正式申請案)第16/006,612號，於2018年六月12日提出申請，專利名稱為「三維記憶體陣列的替代金屬與支柱」；(ii)美國專利申請案(後稱第二正式申請案)第16/012,731號，於2018年六月19日提出申請，專利名稱為「三維反或閘記憶體陣列架構與其製造方法」；以及(iii)美國專利申請案(後稱第三正式申請案)第15/248,420號，於2016年八月26日提出申請，專利名稱為「在三維陣列架構中的電容性耦合的非揮發性薄膜電晶體串」。
第一、第二、第三、第四、第五與第六臨時申請案，以及第一、第二與第三正式申請案所揭露的全部內容在此作為參考。
第一與第二臨時申請案以及第一、第二與第三正式申請案揭露了以反或閘型態記憶體串陣列的三維記憶體結構組織中的多種薄膜存儲電晶體的範例。在每一個反或閘型態記憶體串當中，薄膜存儲電晶體係沿著水平條帶形成，而每一條帶包含多個半導體或導體層以作為薄膜存儲電 晶體的源極、汲極與通道區域。當進行讀取、編寫與擦除操作時，一或多個上述的半導體或導體層會連接到電壓源以達到適當的偏壓情況，或是連接到相應於上述的各種操作所需的其他電路(例如感測放大器)。
根據本發明的各實施例，提供在一半導體基板上的一記憶體結構(如具有三維反或閘型態記憶體串的記憶體陣列)之主動條帶上所形成的多種階梯結構與其形成方法，可以有效率地電性連接到該主動條帶中的半導體層。
可以參照以下的詳細實施方式與相關的圖式以便更加地了解本發明。
100‧‧‧記憶體結構
101、101-n、101-(n-2)、101-4、101-3、101-2、101-1‧‧‧主動層
102‧‧‧犧牲層SAC2
103‧‧‧源極多晶矽
104‧‧‧汲極多晶矽
105、105s-b、105s-t‧‧‧犧牲層SAC4層
106‧‧‧隔離層
107‧‧‧基底氧化物薄膜
108‧‧‧階梯部位
109‧‧‧陣列部位
121‧‧‧電荷存儲材料
122-k、122-(k-1)、122-(k+1)‧‧‧導體
130-p、130-(p-1)、130-(p+1)‧‧‧主動堆疊
150‧‧‧基板
160‧‧‧記憶體結構
201‧‧‧光阻層
202‧‧‧氧化矽
203-1、203-2、203-3、203-4‧‧‧穿孔
204-1、204-2、204-3、204-4‧‧‧穿孔
210‧‧‧光阻層
211‧‧‧光阻層
300‧‧‧主動層
400‧‧‧記憶體結構
403‧‧‧P參雜多晶矽基極層
503‧‧‧層間介電層
513‧‧‧介電層
521‧‧‧共同汲極區域
522a、522b‧‧‧氧化物層
523‧‧‧共同源極區域
524a、524b‧‧‧犧牲層SAC4層
528‧‧‧半導體層
551‧‧‧導電多晶矽薄層
552‧‧‧鎳或鎳合金金屬層
553‧‧‧氧化鎳分流電路
571‧‧‧薄犧牲氧化層
600‧‧‧記憶體結構
601‧‧‧導電多晶矽薄膜
602‧‧‧導電多晶矽墊片
630‧‧‧氧化物
631‧‧‧穿孔
700‧‧‧記憶體結構
711‧‧‧導體欄
712A、712B、712a、712b‧‧‧全域連接層
724-1、724-2、724-3、724-4‧‧‧N+共同汲極區域
724a、724b‧‧‧
725‧‧‧導體塞
731‧‧‧氧化物
732a、732b、732c、732d‧‧‧
733‧‧‧電荷捕捉或存儲材料
735‧‧‧導體欄
735w‧‧‧導體欄
735c‧‧‧導體欄
736‧‧‧氧化物
737a~737f‧‧‧穿孔
743L、743R‧‧‧位元線部分
751‧‧‧硬遮罩
800‧‧‧記憶體結構
801‧‧‧主動堆疊的一端部位
802‧‧‧主動堆疊的另一端部位
803‧‧‧部位
806‧‧‧光阻層
808‧‧‧氧化物
809a、809b、809c、809d‧‧‧通道材料
810a、810b、810c、810d‧‧‧穿孔開口
811a、811b、811c、811d‧‧‧穿孔開口
1st Drain、Drain 1‧‧‧第一汲極
2nd Drain、Drain 2‧‧‧第二汲極
3rd Drain、Drain 3‧‧‧第三汲極
4th Drain、Drain 4‧‧‧第四汲極
1st Stack‧‧‧第一堆疊
2nd Stack‧‧‧第二堆疊
3rd Stack‧‧‧第三堆疊
4th Stack‧‧‧第四堆疊
Source 1‧‧‧第一源極
Source 2‧‧‧第二源極
Source 3‧‧‧第三源極
Source 4‧‧‧第四源極
ILD‧‧‧層間介電層
Gate‧‧‧閘極
Layer 1‧‧‧第一層
Layer 2‧‧‧第二層
Layer 3‧‧‧第三層
W‧‧‧鎢
圖1a描繪本發明適用的記憶體結構100的示意圖，該記憶體結構100包含反或閘記憶體串。
圖1b描繪圖1a之記憶體結構100中的一主動條帶101的半導體層與導體層的示意圖。
圖2i至圖2xi顯示根據本發明一實施例的記憶體結構100的階梯部位108的一階梯結構的製造方法。
圖2xii至圖2xxiii顯示根據本發明一實施例的記憶體結構160的階梯部位108的一階梯結構的製造方法，其該階梯結構可用於電性連接至主動層當中的源極與汲極多晶矽層。
圖3i至圖3ix顯示根據本發明一實施例的記憶體結構400的 階梯部位108的一階梯結構的製造方法，其中P參雜的多晶矽基極層403短路連接到源極區523。
圖4i顯示根據本發明一實施例的記憶體結構600的階梯部位108的一階梯結構，其中在所有適形沉積的導電多晶矽層601被實質地移除之後，增加一步驟以在每一主動層中提供導電多晶矽墊片602。
圖4ii為根據本發明一實施例的圖4i所示的階梯結構之一透視示意圖。
圖5a至圖5c分別為記憶體結構700的剖面示意圖、在記憶體結構700之下的半導體基板150的頂視示意圖、以及記憶體結構700的透視示意圖。
圖6i至圖6xi顯示一製造過程，以形成圖5a至圖5c所示記憶體結構700的階梯部位108。
圖7i至圖7ix顯示根據本發明一實施例的另一製造方法，以形成記憶體結構100的階梯部位108之一階梯結構。
為了簡化以下實施方式的說明，在圖示中相似的元件被賦予相似的符號。為了清楚地說明之故，並沒有按照比例來繪製圖示。
在第一、第二與第三正式申請案已經揭露以非揮發性記憶體單元陣列為代表的高密度結構。第一、第二與第三正式申請案的記憶體陣列是在一半導體基板上製造的相連存儲電晶體之一些堆疊Stack(後稱主動堆疊)。更進一步地說，第一、第二與第三正式申請案揭露了在每個主動堆疊當中的多個半導體層的多個條帶(後稱主動條帶)，每個主動條帶包含多個 存儲電晶體，以便充作一或多個反或閘形態的記憶體串(後稱反或閘記憶體串)。在記憶體陣列建造於其上的半導體基板可以包含多種支援電路，諸如電源供應電路、地址解碼器電路、感測放大器、輸入與輸出電路、比較器、以及控制電路和其他的邏輯電路。
圖1a描繪本發明提供之方法所製作的記憶體結構100的示意圖，該記憶體結構100包含反或閘記憶體串。在本申請案當中，一反或閘記憶體串包含個別且獨立可定址的多個存儲記憶體，其分享共同的源極與汲極區域。如同第一、第二與第三正式申請案所描述的，每個記憶體串可以沿著一主動條帶的一邊上形成，每個主動條帶包含多個介電層、半導體層與導體材料層。如同圖1a所示，記憶體結構100的結構是m個主動堆疊的組織，每個主動堆疊包含n個主動條帶，其中m與n可以是任何整數。舉例來說，m可以是1、2、4、8、16、32、64、...、8192或更大的整數。類似地，n可以是1、2、4、8、...、64或更大的整數。
在圖1a中，記憶體結構100可以由主動堆疊130-(p-1)、主動堆疊130-p與主動堆疊130-(p+1)作為代表。在每一個主動堆疊當中，符號分別為101-1、101-2、...、101-n的n個主動條帶之間，藉由隔離層106分離彼此且提供電性絕緣。在一範例中，隔離層106可以是一氮化矽層。每個主動堆疊的外邊由一層電荷存儲材料121所包覆(例如為本領域技術人員所知悉的oxide-nitride-oxide氧化層-氮矽化合物-氧化層的三層結構)。藉由電荷存儲材料121與主動條帶所隔開的多個導電欄(未示出)設置在多個主動堆疊之間的空隙。這些導電欄作為存儲電晶體的閘極電極。事實上，在讀取、編寫和擦除操作時，每一導電欄作為一條字元線(word line)以選擇該主動條帶上 所被選擇的多個存儲電晶體的其中之一進行操作。在以下的實施例說明當中，為了簡化說明與參考上的方便，垂直於半導體基板表面的(垂直)方向視為z軸，沿著每個主動條帶的長度方向視為y軸，而沿著主動條帶的寬度方向視為x軸。x軸與y軸方向也被視為水平方向。一或多層連接層(全域連接層)可以形成在記憶體結構100的上、下、或上下兼有，以便將記憶體結構100的記憶體串之存儲電晶體的終端連接到半導體基板中的電路。
在每個主動堆疊中有一或多個部位108，每個部位包含至少一個階梯結構或至少一個逆階梯結構。藉由在階梯結構中的導體填充的穿孔，或在逆階梯結構中的埋入的接點，全域連接層之一可以接取到一主動條帶中的一半導體或導體層(例如共通的汲極區域或位元線)。在圖1a當中，部位108(階梯部位108)係位於每個主動堆疊的最前方與最後方。存儲電晶體係位於該主動堆疊當中非階梯部位的其餘一或多個部分。在圖1a當中，陣列部位109係介於兩個階梯部位108之間。在本申請中，在每個階梯部位當中，可以令每個主動條帶在y軸方向的延伸長度比其下的主動條帶來得長以形成一逆階梯結構，使得埋入的接點可以將該主動條帶的半導體或導體層連接到記憶體結構100下方的任何全域連接層，而不需要負擔讓埋入的接點短路到另一主動條帶的風險。類似地，在一階梯部位中，可以令每個主動條帶在y軸方向的延伸長度比其上相鄰的主動條帶來得長以形成一階梯結構，使得導體填充的穿孔可以將該主動條帶的半導體或導體層連接到記憶體結構100上方的一或多個全域連接層，而不需要負擔讓垂直導體短路到另一主動條帶的風險。
圖1b描繪一主動條帶101的介電層、半導體層與導體層的示 意圖。如圖1b所示，主動條帶101包含：(i)N+半導體層103與104(亦即參雜磷或砷的多晶矽)，其可以提供一反或閘記憶體串的一共同的源極區域(或稱來源線source line)與一共同的汲極區域(或稱位元線)；以及(ii)輕微參雜或本質為P型態的半導體層102(P-型態，通常為硼)，其可以提供該反或閘記憶體串之存儲電晶體的通道區域。位於虛線之間，並且藉由電荷存儲材料層121與每個主動條帶分離的是未示於圖上的多個導體，其作為該反或閘記憶體串之存儲電晶體的閘極電極。在圖1b當中的虛線顯示導體122-(k-1)、導體122-k與導體122-(k+1)以作為上述類型導體的代表。此外，如圖1b所示，導體層105(例如任何耐火金屬，像是鎢，特別作為黏合與屏障薄膜)係設置於N+半導體層103與104的旁邊，並與其接觸。導體層105減低該反或閘記憶體串的共同源極區域與共同汲極區域的阻抗。隔離層106(例如氮化矽或氧化矽)用於隔離該主動堆疊中相鄰的主動條帶。
在第一、第二與第三臨時申請案已經揭露多張圖示，其顯示根據多個實施例形成記憶體結構的反或閘記憶體串的製程。舉例來說，第二正式申請案的圖3至圖11與圖12A至12D以及其相關的說明書部分，顯示一種沿著半導體基板表面之一平行方向(例如y軸方向)形成反或閘記憶體串的製程。
根據本發明一實施例，提供一種製程以便在一半導體基板的平面表面上形成包含反或閘記憶體串的記憶體結構中之階梯結構。初始時，可以在該半導體基板的內部或表面形成多種型態的支援電路(諸如電源供應電路、地址解碼器電路、感測放大器、輸入與輸出電路、比較器、以及控制電路和其他的邏輯電路等)。
可以在該平面表面形成一隔離層(例如氧化矽)。可以在該隔離層內部形成埋入的接點以便連接到底下的電路。可以在該隔離層上形成一或多層全域連接層。(在接下來的說明當中，上述的各層統稱為基板150。)
接著，提供一層基底氧化物薄膜107(例如50奈米的氧化矽薄膜)(請參見如下述圖2i的相關描述)。隨後提供一主動條帶的半導體層與導體層(統稱為一主動層)。可以再提供多個主動層，一層接一層，在主動層與下一個主動層之間有隔離薄膜106(例如30奈米厚的一氮化物層)。在一實施例中，為了進行沉積，每個主動層可以包含：(a)犧牲層105s-b(SAC4層105s-b；例如40奈米厚的一矽鍺層)；(b)N+參雜多晶矽層104(汲極多晶矽104；例如30奈米厚的一層原位in situ參雜砷的多晶矽薄膜)；(c)氧化矽層102o(犧牲通道氧化物或SAC2層102o；80奈米厚的氧化矽薄膜)，其可以稍後進行後縮以容納適合的通道材料；(d)N+多晶矽層103(源極多晶矽103；例如一層30奈米厚的原位in situ參雜砷的多晶矽薄膜)；以及(e)犧牲層105s-t(SAC4層105s-t；例如40奈米厚的一矽鍺層)。SAC4層105s-b與105s-t都是犧牲層，以下將會討論到其將各自被一金屬導體層所取代。
在沉積該主動層的過程中，用於電性接取每個主動條帶當中的汲極多晶矽104的階梯結構形成在階梯部位中。以下的詳細說明偏重在描述電性接觸汲極多晶矽104與源極多晶矽103的階梯結構。可以理解到能在記憶體結構中的階梯部位(例如圖1a當中的階梯部位108)提供階梯結構。除非特別說明，在本說明書中的圖2i至圖2xxiii、圖3i至圖3ix、圖4i至圖4ii、圖5a至圖5c以及圖6i至圖6xi的每一張圖都是顯示階梯部位108的一部份。存儲電晶體形成於記憶體結構之陣列部位109的記憶體陣列當中。為了說明清 楚的緣故，並未在上述的任一圖式中示出陣列部位109，因為如第三正式申請案已經揭露其結構與製造方法。透過對陣列部位109進行適當的遮罩可以在階梯形成步驟中保護陣列部位109。根據本發明一實施例，可以每兩個主動層使用一次光刻(photolithography)步驟以形成一階梯結構。圖2i至圖2xi係根據本發明一實施例描繪在記憶體結構100的階梯部位108當中之階梯結構的形成。
圖2i顯示在沉積了主動層101-1與101-2之後的記憶體結構100。接著，在記憶體結構100上沉積光阻層201，並將其圖案化。進行第一蝕刻步驟以移除未被光阻層201所保護的暴露區域：(a)隔離層106以及(b)主動層101-2(亦即SAC4層105s-tb；源極多晶矽103、犧牲層SAC2 102o、汲極多晶矽104和SAC4層105s-b)。該第一蝕刻步驟止於主動層101-1之上的隔離層106。實施完的結構如圖2ii所示。
接著，以本領域普通技術人員已知的技術削切光阻層201達一預定量，使其後縮(如箭頭所示)來額外地暴露主動層101-2達一定區域。實施完的結構如圖2iii所示。隨後，執行一第二蝕刻步驟以移除在主動層101-1與101-2直上方的暴露的隔離層106，再蝕刻掉(a)主動層101-1與101-2的SAC4層105s-t，以及(b)主動層101-1與101-2的源極多晶矽103。該第二蝕刻步驟止於主動層101-1與101-2的犧牲層SAC2層102o。實施完的結構如圖2iv所示。然後，移除光阻層201。
將氧化矽202填入由第一與第二蝕刻步驟所造成的空隙當中，隨後使用一平面化步驟(例如化學機械拋光)以磨平實施後的表面。實施完的結構如圖2v所示。可以在氧化矽202部分以及其下的各主動層101-1與 101-2的犧牲層SAC2 102o產生穿孔，以便接取(並未在圖2v中示出)各主動層101-1與101-2的汲極多晶矽104。可以在所有主動層形成之後才執行的氧化物蝕刻步驟中產生這些穿孔。
圖2vi到2x描繪在兩個新增的主動層延伸記憶體結構100的階梯部位108。圖2vi顯示在沉積了主動層101-3和101-4之後的記憶體結構100的階梯部位108。接著沉積光阻層201，然後如圖2ii蝕刻主動層101-2的方式來蝕刻主動層101-4。蝕刻主動層101-4後的結構如圖2vii所示。
隨後，後縮光阻層201並且執行一第二蝕刻步驟以蝕刻後縮光罩下的主動層101-3與101-4的暴露區域。不像圖2iv對主動層101-1的蝕刻步驟，對主動層101-3的蝕刻不會止於主動層101-3與101-4的犧牲層SAC2層102o。兩主動層101-3與101-4的汲極多晶矽104和SAC4層105s-b的暴露部分也會被移除。實施完的結構如圖2viii所示。移除掉兩主動層101-3與101-4的汲極多晶矽104和SAC4層105s-b的暴露部分可以讓穿孔從上方的主動層101-3與101-4深入到主動層101-1與101-2的汲極多晶矽103。(由於並沒有穿孔要到達主動層101-1的汲極多晶矽103與SAC4層105s-b，所以不需要移除部分的主動層101-1的汲極多晶矽103與SAC4層105s-b)。
再度後縮光阻層201，移除(a)主動層101-4、101-3與101-2直上的隔離層106暴露區、(b)主動層101-4、101-3、101-2當中的SAC4層105s-t，以及(c)主動層101-4、101-3、101-2當中的源極多晶矽103，以便暴露出主動層101-4、101-3與101-2的汲極多晶矽104。實施完的結構如圖2ix所示。
接著移除光阻層201。將圖2vii至2ix的蝕刻步驟所產生的空隙填滿氧化矽202，隨後再使用一平面化步驟(例如化學機械拋光CMP)以磨 平實施後的表面。實施完的結構如圖2x所示。
圖2vi至2x所示的步驟可以在每沉積兩層主動層之後執行一遍。請注意到在圖2i至2x所討論的階梯形成步驟，在每沉積兩層主動層時，才需要一次光罩蝕刻步驟。此作法優於先前的階梯形成步驟，因為先前的作法是每沉積一層主動層，就需要一次以上的光罩蝕刻步驟。
在記憶體結構100的所有主動層均以沉積完畢，以及最後兩層主動層的第一與第二蝕刻步驟所形成的空隙已被填滿之後，可以在一適當的時機執行一氧化物蝕刻步驟，以便產生連接到每一主動層之汲極多晶矽104的穿孔。實施完的結構如圖2xi所示。在圖2xi當中的範例當中，只示出四層主動層101-1、101-2、101-3與101-4。在圖2xi當中，可以產生穿孔203-1、203-2、203-3與203-4以接取圖示之每一主動層的任何半導體或導體材料層。
在某些實施例當中，執行完平面化步驟以產生如圖2xi的記憶體結構之後，在對陣列部位109的大部分進行後續處理步驟時，除了蝕刻溝槽以產生主動堆疊的步驟之外，可以利用遮罩來保護階梯部位108。上述的氧化物蝕刻步驟產生了圖2xi的記憶體結構，且金屬或其他導體取代了SAC4層105s-b與105s-t。包含上述的後續處理步驟的製造過程已經被揭露，例如在第一臨時申請案當中。本領域普通技術人員可以理解到本發明可以適用於任何結構，其具有任何所欲數量的主動層與穿孔。當填充了導體材料時(例如阻隔材料與任何耐火金屬，像是鎢或其他導電材料)，這些穿孔可以藉由形成於記憶體結構100之上的一或多層全域連接層中的導體來提供汲極多晶矽104與半導體基板150中的電路的電性連接。
根據不同的實施例，可以提供包含一P型態基極層的一或多層P型態半導體層(例如P+或P++多晶矽層，其參雜濃度介於5.0 x 1018cm3-5.0 x 1021之間)到每一主動層當中，以便在一擦除操作時提供電荷載體給一耗竭的通道區域。在上述的實施例當中，會想要將P型態基極層電性連接到一偏壓電壓源。在某些實施例當中，上述的P型態基極層被短路連接到源極多晶矽層103。圖2xii至2xxiii描繪根據本發明一實施例的一種在記憶體結構160之階梯部位108當中製造階梯結構的方法，以便連接主動層之源極多晶矽與汲極多晶矽層。
圖2xii顯示沉積了主動層101-1與101-2之後的記憶體結構160。在圖2xii當中，各主動層101-1與101-2可以包含(a)犧牲層105s-b(SAC4層105s-b，如一矽鍺層)；(b)N+參雜多晶矽層(汲極)；(c)氧化矽層102a(犧牲氧化通道或SAC2層102a，如30奈米厚的氧化矽薄膜)；(d)P基極區域403，如20奈米厚的P+參雜多晶矽層；(e)氧化矽層102b(犧牲氧化通道或SAC2層102b，如30奈米厚的氧化矽薄膜)；(f)N+參雜多晶矽層103(源極)；以及(g)犧牲層105s-t(SAC4層105s-t，如一矽鍺層)。SAC4層105s-b與105s-t為犧牲層，在以下會提到，其各自將會被金屬導體層所取代。接著後縮每一SAC2層102a與102b，以便容納一通道材料(例如一輕微參雜的P型態多晶矽)的沉積。上述的P+通道區域與P+基極區域403(其參雜濃度通常大於該P+通道區域)接觸和共用。經由提供電荷載體(電洞)給通道區域，P+基極區域403可以促成有效的擦除操作。在某些實施例當中，可以在上述的P+通道區域與P+基極區域403之間沉積或成長出一層超薄介電層，可以薄到只有幾個單層(monolayer)的介電材料，厚度不超過兩三個奈米。該可選的超薄層用於在 一高溫製作步驟當中，硼將自動從P+基極區域403參雜到P+通道區域。當在一擦除操作中施予一適當的高電壓時，仍然允許P+基極區域403提供相當多的電洞給相對耗竭的P+通道區域(例如透過隧道導通tunneling)。
在記憶體結構160上沉積光阻層並將其圖案化。接著執行上述圖2i至2iv的步驟。(於此，當然，移除SAC2層102a、P基極層403和SAC2層102b，在圖2i至2iv中的步驟移除犧牲層SAC2層102o。)圖2xiii顯示移除光阻層之後的結構。接著，再用光阻層210來覆蓋記憶體結構160的表面，並且填充由圖2i至2iv所示蝕刻步驟所產生的空隙。然後，圖案化該光阻層210以便暴露出記憶體結構160的表面之階梯部位108的一區域。實施一各向異性(anistropical)蝕刻步驟移除掉暴露區域所涵蓋的主動層101-2直上之隔離層106和主動層101-2的每一材料層，其實施後的結果如圖2xv所示。隨後，移除光阻層210，並且在記憶體結構160上沉積氧化矽層202以填滿由上述蝕刻步驟所形成的空隙，並執行平面化，其結果示於圖2xvi。
再沉積兩個主動層，亦即主動層101-3與101-4，到記憶體結構160。隨後，執行如圖2vi至2ix的步驟產生階梯特徵以便接取兩主動層101-3與101-4中的汲極多晶矽103。(於此，同樣如圖2vi至2ix一樣，當犧牲層SAC2層102o被移除之處，SAC層102a、P基極層403與SAC層102b也被移除)實施後的構造如圖2xvii所示。
將光阻層211覆蓋到該記憶體結構160的表面，充滿圖2vi至2ix所示步驟形成的空隙，並且施作圖案化步驟，其實施後的結構如圖2xviii所示。執行一各向異性蝕刻步驟以便移除暴露區域，其包含主動層101-4直上的隔離層106以及主動層101-4的每一材料層，其實施後的結構如圖2xix所 示。接著，後縮光阻層211，如圖2xx所示。然後，再執行一各向異性蝕刻步驟以便移除暴露區域，其包含隔離層106以及主動層101-3與101-4的材料層，形成如圖2xxi的兩階暴露區域。隨後再移除光阻層211，實施後的結構如圖2xxi所示。
將氧化矽202填充到上述蝕刻步驟所形成的空隙並且將其平面化。實施後的結構如圖2xxii所示。
可以每沉積兩層主動層，就重複上述圖2xvi至圖2xxii的步驟一遍。
當記憶體結構100的所有主動層都已形成，以及在最後兩層主動層上施作的最後一遍第一蝕刻與第二蝕刻步驟所造成的空隙都填滿的時候，可以在一適當的時機執行一第一氧化物蝕刻步驟以便產生能通到每一主動層之汲極多晶矽層104的穿孔。然後，在執行一第二氧化物蝕刻步驟以便形成能通到P基極層403的穿孔。上述的第一與第二氧化物蝕刻步驟可以調校到止於不同層(例如，其可分別為本領域普通技術人員已知的N+參雜汲極多晶矽104與源極金屬帶層metal strap layer105t)。
為了說明之故，在圖2xxiii的範例中僅示出四個主動層101-1、101-2、101-3與101-4。在圖2xxiii當中，可以產生穿孔203-1、203-2、203-3與203-4來分別接取每個主動層的汲極多晶矽104，以及穿孔204-1、204-2、204-3與204-4來連接P基極層403。穿孔204-1至204-4也可以通過源極多晶矽103來達到P基極層403，當該穿孔填充導電核心時，藉此將源極多晶矽103短路連接到P基極層403。
(在另外的實施例當中，可以使用圖3i至3ix所描繪的製程來 形成連接P型態基極層的階梯結構。例如圖3i所示，在階梯部位108當中，每一主動層包含一P參雜多晶矽基極層403。)
根據本申請的另一實施例，圖7i至7ix描繪根據本發明一實施例所提供之記憶體結構100的階梯部位108之一階梯結構的另一種製造方法。圖7i顯示了在沉積主動層101-1、101-2、101-3與101-4之後的記憶體結構800。在圖7i當中，各主動層101-1至101-4可以包含：(a)犧牲層105s-b(SAC4層105s-b，例如一矽鍺層)；(b)N+參雜多晶矽層104(汲極)；(c)氧化矽層102(SAC2層102，例如30奈米厚的氧化矽薄膜)；(d)N+參雜多晶矽層103(源極)；以及(e)犧牲層105s-t(SAC4層105s-t，例如一矽鍺層)。SAC4層105s-b與105s-t為犧牲層，在以下會提到，其各自將會被金屬導體層所取代。SAC2層102稍後會後縮以便容納一通道材料(例如一輕微參雜的P型態多晶矽)的沉積。隔離層106作為主動層101-1至101-4之間的隔離。圖7i至7ix顯示記憶體結構800的一剖面圖，其沿著包含四個主動條帶的一主動堆疊的長度方向剖開。該主動堆疊的兩端，即參考符號801與802的部位，分別用於電性連接到每一個主動層101-1至101-4的傳導層(亦即N+多晶矽層103與N+多晶矽層104)。圖7i至7ix並未依照比例尺繪製。記憶體結構800在部位801與802之間的部位是用來形成記憶體單元的，其示意地表示為部位803。在一實際的應用當中，部位803可能容納很多的記憶體單元(例如8196個或更多)。
亦如圖7i所示，光阻層806已經沉積到記憶體結構800之上，並已經圖案化。利用光阻層806的圖案，移除主動層101-4的暴露部分，也就是選擇性地連續蝕刻掉隔離層106、SAC4層105s-t、N+多晶矽層103、SAC2層102、N+多晶矽層104與SAC4層105s-b。其實施後的結構如圖7ii所示。接 著，後縮光阻層806以便暴露出記憶體結構800底下的部分，如圖7iii所示。然後，移除暴露部分的主動層101-3與101-4，亦即選擇性地連續蝕刻掉隔離層106、主動層101-3與101-4的SAC4層105s-t、N+多晶矽層103、SAC2層102、N+多晶矽層104與SAC4層105s-b。其實施後的結構如圖7iv所示。可以重複施作圖7iii與7iv所示的後縮與主動層101-3與101-4的蝕刻步驟，以便移除主動層101-2、101-3與101-4的暴露部分。接著，光阻層806由一新光阻層807所取代，其填滿了主動層移除部分的空隙。接著圖案化光阻層807，如圖7v所示。請注意到光阻層807的圖案保護了記憶體結構800的部位801(亦即預定要電性連接到來源層的部位)。
選擇性連續蝕刻掉每一主動層的暴露部分的隔離層106、SAC4層105s-b與N+多晶矽層103，以便將每一主動層的SAC2層102暴露出來。其實施後的結構如圖7vi所示。接著，移除光阻層807，然後在記憶體結構800之上沉積氧化物層808，並且利用化學機械拋光進行平面化，如圖7vii所示。
在這個時機點，可以蝕刻主動層101-1至101-4以便產生主動條帶的堆疊。此外，可以後縮SAC2層102以便容納一通道材料(例如一輕微參雜的多晶矽或單晶矽)的沉積，該通道材料將沉積在沿著每個主動條帶的兩邊所形成的空隙。例如，第二正式申請案提供了適當的蝕刻步驟，用於蝕刻主動層以形成主動階梯，後縮每個主動條帶的SAC2層，並且提供通道材料以便填滿SAC2層後縮所形成的空隙。
據此，可以藉由光罩劃定位元線的接觸點，並且使用各向異性的氧化物蝕刻步驟來產生穿孔，用於電性接觸到每一主動層的N+多晶矽 層104。(該各向異性的氧化物蝕刻步驟也可以通過蝕刻掉剩餘的SAC2層102以暴露底下的N+多晶矽層104。)穿孔開口可以填入一導電材料(例如鎢、鉭或其他耐火金屬，以及適當的阻隔與黏合材料)，如圖7viii所示。圖7viii顯示填入主要成分為鎢的穿孔開口810a、810b、810c與810d。圖7viii的剖面圖也顯示在部位810(亦即來源線source line接觸部分)當中，通道材料809a、809b、809c與809d分別位於主動層101-1、101-2、101-3與101-4當中SAC2層102的後縮部分。
接著，可以藉由光罩劃定來源線的接觸點，並且使用連續的各向異性的氧化物蝕刻步驟來切出來源線穿孔開口，穿孔會通過氧化物層808、隔離層106、以及各主動層暴露部分的SAC4層105s-t與N+多晶矽層103，用於暴露出通道材料809a至809d。為了確保與通道材料809a至809d的接觸良好，可以在通道材料809a至809d的接觸點執行離子注入步驟以便加入參雜物質(例如，P型態的參雜物，如硼)。穿孔的開口可以填入一導電材料(例如鎢，以及適當的阻隔與黏合材料)，如圖7ix所示。圖7ix顯示填入鎢的代表性穿孔開口811a、811b、811c與811d。以這種方式，每一主動層的N+多晶矽層104與傳導材料都彼此短路相連，如所預期一般提供一基板偏壓電壓給通道材料809a、809b、809c與809d。在這時機點，在部位801與802的階梯結構允許電性連接到主動層101-1至101-4所形成之每一主動條帶的每一個共同源極與每一個共同汲極。
如同先前提到的，可以利用圖3i至3ix所描繪的另一實施例之製程步驟來形成接觸P型態基極層的階梯結構。圖3i顯示一記憶體結構400的階梯部位108，其具有多個主動層，而各主動層之間具有層間介電層503 負責隔離。為了簡化說明，只示出在記憶體結構400最上方的一層主動層300。可以理解到該記憶體結構400的每一主動層都可以利用以下圖3i至3ix所示的步驟進行處理。如圖3i所示，主動層300包含：(a)第一犧牲層(SAC4層)524b，之後其將會被金屬或導體層取代；(b)N+共同汲極區域521與N+共同源極區域523；(c)氧化物層522a與522b；(d)P參雜多晶矽基極層403；以及(e)薄犧牲氧化層571。在此實施例當中，N+共同汲極區域521係連接到半導體基板150(未示出)，其連接係使用埋入的接點經由在層間介電層503所蝕刻出之穿孔的金屬塞。(請見以下圖3viii至3ix的相關描述。)
如圖3ii所示，在沉積犧牲層571之後，進行圖案化與蝕刻步驟，移除掉暴露部分的N+共同源極區域523、氧化物層522a以及P參雜多晶矽基極層403，蝕刻止於氧化物層522b的表面，以形成一階的階梯。然後，適形地將一導電多晶矽薄層551沉積到記憶體結構400的暴露面(如圖3iii)。接著，對該導電多晶矽薄層551進行各向異性蝕刻，使得只有在圖3iii所示之階梯的邊牆部分的導電多晶矽薄層551仍然留存，如圖3iv所示。圖3v的步驟示出了鎳或鎳合金金屬層552的沉積步驟。可以在攝氏600度或以下的溫度進行矽化步驟，以便將留存在(圖3vi所示)階梯之邊牆上的導電多晶矽薄層551矽化(也就是矽化鎳分流電路shunt 553)，以便將P參雜多晶矽基極層403短路連接到N+共同源極區域523。接著進行各向同性蝕刻(如圖3vii)以移除剩餘的鎳或鎳合金金屬層552。在準備沉積下一主動層時，沉積層間介電層503(如圖3viii)。接著，沉積並且平面化一介電層513(例如一氧化物層)，如圖3ix所示。可以進行蝕刻產生穿孔，其透過層間介電層503與介電層513以達到在層間介電層503底下指定的埋入接點。可使用一種傳統方式來沉積下 一主動層的犧牲層524a(之後將會被一金屬導體取代)。可以將金屬或導體填充到介電層503與513當中的穿孔，據此可以將稍後取代犧牲層524b的該金屬或導體(例如為任何耐火金屬，像是鎢)連接到下一主動層的N+共同汲極區域521。
在某些實施例當中，在介電層513填滿最後一主動層的階下部分後對其平面化，然後對階梯部位108進行適當的遮罩以便在陣列部位109的剩餘製程的主要步驟中保護階梯部位108，除了在產生主動堆疊的蝕刻步驟中，該步驟用於產生主動堆疊並且用金屬或其他導體來取代每一犧牲層524a與524b。舉例來說，第一臨時申請案揭露了包含上述剩餘製程的一製程範例。本領域普通技術人員可以理解到本申請可以適用於具有任何主動層數與穿孔數的任何結構。
根據本發明另一實施例，提供另一方法將N+共同源極區域連接到P參雜多晶矽基極層。圖4i顯示記憶體結構600的階梯部位108，其每個主動層包含：(a)犧牲層(SAC4層)524a與524b，之後其將會被金屬或傳導層取代；(b)N+共同源極區域523與N+共同汲極區域521；(c)P參雜多晶矽基極層522。圖4i顯示相鄰的主動層之間是由層間介電層(ILD)503所絕緣。為了方便描述，圖4i只顯示兩主動層的兩階。本領域普通技術人員可以理解到此處所提供的製程可以應用到任何適當數量的主動層。如同在圖3i至3ix所討論的製程，可以在已沉積的每一主動層的製程當中少做一個步驟，就可以形成圖4i所示的記憶體結構600當中的階梯結構。每一主動層可以透過一光罩步驟進行圖案化，並且在之後的蝕刻步驟中選擇性地移除掉暴露部分的SAC4層524a、N+共同源極區域523、P參雜多晶矽基極層522與N+共同汲 極區域521，藉由少做一個步驟來暴露犧牲層524b。接著在階梯上沉積一適形導電多晶矽薄膜601(例如40奈米厚)。多晶矽薄膜601的硼參雜弄度可以介於1.0 x 1019cm3-5.0 x 1019cm3，或更高。接著，進行一各向異性墊片蝕刻(spacer etch)步驟移除掉幾乎每一處的導電多晶矽薄膜601，除了在每一階的邊牆上做為墊片的部分之外。可以對導電多晶矽薄膜601剩餘的墊片進行蝕刻(例如一定時蝕刻)，以便提供導電多晶矽墊片602作為一個歐姆接點(ohmic contact)，其用於將N+共同汲極區域521短路連接到P參雜基極層522。在一範例中，導電多晶矽墊片602的厚度可以介於40-50奈米厚。依照這種方式，由N+共同汲極區域521做為代表的位元線可以提供一基極偏壓電壓到P參雜基極層522。接著，提供氧化物630來填充主動層當中的階下部分。
在接下來的步驟中，當所有主動層都已經被處理後，可以產生穿孔(圖4i當中以符號631表示)以便在稍後進行填充，形成導體塞以連接取代犧牲層SAC4層524b的金屬或導電材料。在穿孔631當中的金屬塞允許半導體基板150當中的電路可以透過在記憶體結構600之上的一全域連接層連接到一主動條帶的一半導體或導體層。
圖4i顯示在幾乎所有的導電薄膜601被移除後剩下的導電多晶矽墊片602。
圖4ii為根據本發明一實施例之圖4i所示記憶體結構600之階梯部位108的一透視圖。
如同上述所討論的，在圖2i至2vi所示的形成階梯結構的方法中，每兩個主動層需要執行一次光罩步驟，在圖3i至3ix所示的形成階梯結構的方法中，每一主動層需要執行一次光罩步驟，在第三正式申請案所 揭露的形成一逆階梯結構的方法中，需要至少兩次光罩步驟。根據本發明以下提供的實施例，在陣列部位109當中做為字元線的導體欄也可以類似的方法形成在階梯部位108當中，其做為將主動條帶的導體層連接到半導體基板150中電路的導體。
根據本發明一實施例，圖5a、5b、5c分別為記憶體結構700的剖面示意圖、在記憶體結構700之下的半導體基板150的頂視示意圖、以及記憶體結構700的透視示意圖(顯示階梯部位108與陣列部位109)。在圖5a當中，由主動條帶101-1、101-2、101-3與101-4當中的N+共同汲極區域724-1、724-2、724-3與724-4來表示記憶體結構700。為了簡化說明之故，並未示出其他的導電和非導電層。雖然圖5a只示出四個主動條帶，可以理解到該記憶體結構可以包含任何適當數量的主動條帶。在此提到的原則與教示可以應用到每一主動條帶的其他導電層。
如圖5a的示意圖，記憶體結構700包含夾在階梯部位108L與108R之間的陣列部位109，該階梯部位108L與108R位於該記憶體結構700的首尾兩端。在陣列部位109當中，導體欄711做為薄膜存儲電晶體的閘極電極或字元線，存儲電晶體沿著主動條帶形成，每條導體欄連接到在記憶體結構700之上的全域連接層712A的導體或連接到記憶體結構700之下的全域連接層712B的導體。如圖5b的示意圖顯示，陣列部位109的導體欄的信號會經由全域連接層712A內的導體以及全域連接層，導向半導體基板150的多種電路。此外，在每一階梯部位108L與108R，圖5a顯示導體欄711將N+共同汲極區域724-1、724-2、724-3與724-4連接到半導體基板150中的電路。更進一步說，階梯部位108L與108R的階梯結構允許穿孔中的導體塞(如圖5c所示的 任何導體塞725)讓每一個N+共同汲極區域724-1至724-4藉由在其上的一導體欄711連接到全域連接層712A的導體的一部分。每條導體欄連接到位元線部位(bit line segment)743L與743R(注：已經於第三臨時申請案中揭露本申請的位元線部位)的一相應部分，其可以選擇性地連接到半導體基板150當中的感測放大器與電壓源。以這種方式，可以利用將導體欄711連接到全域連接層712A的相同光罩步驟，將一主動條帶的一導電層電性連接到半導體基板150中的電路。在圖5a與5b當中，N+共同汲極區域724-1與724-3連接到記憶體結構700一端之階梯部位108L的位元線部分843L，而N+共同汲極區域724-2與724-4連接到記憶體結構700另一端之階梯部位108R的位元線部分843R。
圖6i至6xi顯示製作圖5a至5c所示之記憶體結構700的一製程。
一開始，如圖6i所示，運用任何適合的沉積步驟，將記憶體結構700當中的主動層101-1至101-3形成在半導體基板150上的一全域連接層的導體712B之上。圖6i只示出每一主動層的犧牲層(SAC4層)524a與524b與半導體層528。(每一SAC4層524a與524b可以是氮化物、氧化物或其他材料的犧牲層，其將會被一金屬或導體層所替代。)本領域的普通技術人員可以理解到半導體層528(例如多晶矽層)可以包含N+共同汲極區域521、通道區域522與N+共同源極區域523，圖6i至6xi並沒有特別將其個別繪出，以便簡化說明之故。同樣地，在圖6i至6xi當中只有示出三個主動層，但本領域的普通技術人員可以理解到可以適用於任何適當數量的主動層。在圖6i當中，隔離層503負責隔離相鄰的主動層。再者，圖6iv只顯示部分的陣列部位109 與階梯部位108R。
接著，圖案化與蝕刻主動層101-1至101-3，以產生如圖6ii所示的階梯結構。沉積氧化物731(例如氧化矽)到該階梯結構並且將其平面化。其實施後的記憶體結構700如圖6iii所示。在此時，可以使用硬遮罩751。在之後為了產生主動堆疊的高長寬比例的蝕刻步驟(例如溝槽蝕刻與NIN蝕刻)中，硬遮罩751保持記憶體結構700的外型完整。其實施後的記憶體結構700，顯示有主動堆疊732a、732b、732c與732d，如圖6iv所示。在圖6iv當中，主動堆疊732b與732d可以在x軸方向做得較寬些，讓陣列部位109的主動條帶較窄，但可以讓階梯部位108R中的穿孔具有較大較少阻抗的導體塞。可以理解到在階梯部位108L的主動堆疊732a與732c也同樣可以做得較寬些。
然後，可以移除硬遮罩731。上述的NIN蝕刻暴露出主動堆疊732a、732b、732c與732d邊牆的SAC4層524a與524b。接著蝕刻SAC4層524a與524b並且以一金屬或其他導體加以取代。舉例來說，第一正式申請案已經詳細揭露上述金屬或其他導體的替代過程。第一臨時申請案更揭露當SAC4層524a與524b完全移除時，在主動堆疊中提供支撐結構以保持其結構完整性。其實施後的記憶體結構700如圖6v所示。
接著，將電荷捕捉或存儲材料733(例如一氧化層-氮矽化合物-氧化層的三層結構)適形地沉積在記憶體結構700，並且將其平面化。其實施後的記憶體結構700如圖6vi所示。然後，P+參雜多晶矽735(例如參雜濃度介於5.0 x 1019cm3至1.0x1021cm3之間)或其他的導電或金屬材質被沉積並且填滿到主動條帶的溝槽中，並且進行平面化。其實施後的記憶體結構700 如圖6vii所示。
對P+多晶矽或其他導電材料735進行圖案化與蝕刻，如圖6viii所示，以便產生做為陣列部位109的局部字元線735W與階梯部位108的導體欄735C的導體欄。上述的蝕刻步驟產生相鄰主動導體欄735W或735C的溝槽。隨後可以將氧化物736填入這些溝槽以便在上述導體欄之間提供電性隔離。其實施後的記憶體結構700如圖6ix所示。接著透過止於金屬層524a的一氧化物蝕刻步驟以便產生穿孔，並且填入導體。
圖6x顯示階梯部位108R之主動堆疊732b與732d的階梯結構中的穿孔737a-737f。每一已填充的穿孔737a可以藉由在全域連接層712a的導體連接到相鄰的導電欄735c，其可以再連接到全域連接層712B的一導體，如圖6xi，以便將信號導到半導體基板150中的電路或一相應的位元線部位(未示出)。
另類地，如果不按照圖6vi至viii所教示的步驟，不用P+多晶矽735進行沉積、圖案化與蝕刻以在陣列部位109提供局部字元線735W，可以使用第四臨時申請案所描述的鑲嵌式(damascene)製程，在一介電材料(例如電荷捕捉或存儲材料733)當中產生類似穿孔的空洞後填充導電材料，以在陣列部位109形成局部字元線735W。在此種安排當中，可以提供類似穿孔的空洞以便在稍後填充導電材料，用於在記憶體結構700之階梯部位108形成導體欄735C。當記憶體結構700的陣列部位109的局部字元線735W形成時，也可以將上述類似穿孔的空洞留著不填。這些未填充的類似穿孔的空洞可以留待稍後，和使用相同材料(例如鎢)之穿孔737a-737f的填充步驟同時進行。在這種情況下，當使用P+多晶矽材料做為局部字元線735W時，可以 使用較低阻抗的材料來形成導體欄735C。在上述的鑲嵌式過程中，可以選擇低阻抗的導體(例如鎢)作為局部字元線735W和導體線735C的材料。在此範例當中，可以同時形成局部字元線735W和導體線735C。
上述的詳細描述係用於描述本發明的特定實施例，而非用於限制本發明的範圍。可以在符合本發明的範圍中進行許多變化與修改。本發明的範圍定義在以下的申請專利範圍。
106:隔離層
160:記憶體結構
203-1、203-2、203-3、203-4:穿孔
204-1、204-2、204-3、204-4:穿孔
Drain 1:第一汲極
Drain 2:第二汲極
Drain 3:第三汲極
Drain 4:第四汲極
3rd Stack:第三堆疊
4th Stack:第四堆疊
Source 1:第一源極
Source 2:第二源極
Source 3:第三源極
Source 4:第四源極

Claims (50)

  1. 一種用於電性連接三維記憶裝置之多水平導電層之階梯結構的製作方法，包含：(i)提供一第一主動層；(ii)於該第一主動層上提供一第一隔離層；(iii)在該第一隔離層上提供一第二主動層，其中該第一與第二主動層均包含(1)具有一第一導電特性的一第一半導體層；(2)在該第一半導體層之下具有該第一導電特性的一第二半導體層；以及(3)介於該第一半導體層與該第二半導體層之間用於絕緣該第一半導體層與該第二半導體層的一絕緣材料組成的一介電層；(iv)在該第二主動層上提供一第二隔離層；(v)在該第二隔離層上提供一光阻層；(vi)處理該光阻層以暴露該第二隔離層的一第一區域；(vii)各向異性地移除該第二隔離層的該第一區域以及移除因該第二隔離層的該第一區域被移除後所暴露的該第二主動層，以便暴露出該第一隔離層的一第一區域；(viii)後縮該光阻層以便暴露該第二隔離層的一額外區域；(ix)各向異性地移除(a)該第一隔離層的該第一區域與該第二隔離層的該額外區域，以及(b)該第一隔離層之該第一區域被移除後所暴露出的該第一半導體層與該第二隔離層的該額外區域被移除後所暴露出的該第一半導體層；(x)使用絕緣材料填充在該步驟(vii)與(ix)之各向異性步驟所造成的空 隙；(xi)重複該步驟(i)至(x)達一預定次數；以及(xii)各向異性地移除數個預定位置的該絕緣材料，以便產生達到兩層以上主動層的該第二半導體層的數個穿孔開口。
  2. 如申請專利範圍第1項的製作方法，更包含：在處理該光阻層以暴露該第二隔離層的該第一區域之該步驟(vi)之前，圖案化該光阻層以暴露該第二隔離層的一初步區域，以及各向異性地移除該第二隔離層的該初步區域以及該初步區域被移除後暴露的該第二主動層，其中處理該光阻層以暴露該第二隔離層的該第一區域之該步驟(vi)包含後縮該光阻層。
  3. 如申請專利範圍第1項的製作方法，更包含：於該步驟(x)使用該絕緣材料填充該空隙之後執行一平面化步驟。
  4. 如申請專利範圍第1項的製作方法，於該步驟(x)使用該絕緣材料填充該空隙之前，該製作方法更包含：(a)在該第二隔離層上提供一第二光阻層；(b)處理該第二光阻層以暴露該第二隔離層的一第二區域；(c)各向異性地移除該第二隔離層的該第二區域與該第二隔離層的該第二區域被移除後所暴露出的該第二主動層；以及(d)移除該第二光阻層。
  5. 如申請專利範圍第4項的製作方法，其中填充該移除步驟(vii)與(ix)所產生的空隙所使用的該絕緣材料也用於填充該各向異性移除步驟(c)所產生的空隙。
  6. 如申請專利範圍第5項的製作方法，更包含：(xii)各向異性地移除數個預定位置的該絕緣材料，以便產生達到兩層以上主動層的該第一半導體層的數個穿孔開口。
  7. 如申請專利範圍第6項的製作方法，其中每一主動層更包含具有一第二導電特性的一第三半導體層，其嵌入在該介電層中。
  8. 如申請專利範圍第7項的製作方法，其中達到每一主動層的該第一半導體層的該些穿孔開口也同樣達到該主動層的該第三半導體層。
  9. 如申請專利範圍第4項的製作方法，在處理該第二光阻層以暴露該第二隔離層的該第二區域之步驟(b)之前，圖案化該第二光阻層以暴露該第二隔離層的一初步區域以及各向異性地移除該第二隔離層的該初步區域與該初步區域被移除後所暴露出的該第二主動層，其中處理該第二光阻層以暴露該第二隔離層的該第二區域之步驟(b)包含後縮該第二光阻層。
  10. 如申請專利範圍第1項的製作方法，其中該第一隔離層與該第二隔離層 各自包含氧化矽。
  11. 如申請專利範圍第1項的製作方法，更包含：提供相鄰於每一主動層之該第一半導體層與該第二半導體層的一犧牲層，其包含具有一蝕刻特徵的一材料，該蝕刻特徵與該第一半導體層與該第二半導體層的各蝕刻特徵顯著不同。
  12. 如申請專利範圍第11項的製作方法，更包含：用一導電層取代該犧牲層，該導電層具有較其相鄰的該半導體層較小的一阻抗值。
  13. 一種記憶體結構，包含：具有一平面表面的一半導體基板，一些電路元件形成於該半導體基板當中；一階梯結構，形成於該平面表面之上，包含一些主動條帶，該些主動條帶沿著一第一方向一一相疊，該第一方向實質上正交於該平面表面，每一該主動條帶沿著一第二方向延伸，該第二方向實質上平行於該平面表面，並且每一該主動條帶提供該階梯結構的一階，其中每一該主動條帶形成一或多個反或閘(NOR-type)形態記憶體串，每一該主動條帶包含：(1)一第一導電特性的一第一半導體層；(2)在該第一半導體層之下具有該第一導電特性的一第二半導體層，以及(3)介於該第一半導體層與該第二半導體層之間用於絕緣該第一半導體層與該第二半導體層的一絕緣材料組成的一第一介 電層；相鄰於該階梯結構的一第二介電層；第一複數個連接導體，每一該連接導體沿著一第三方向延伸，該第三方向平行於該平面表面並且實質上正交於該第二方向；一些導電欄，每一該導電欄沿著該第一方向延伸，電性連接於該第一複數個連接導體的其中之一，其中每一導電欄相鄰於該些主動條帶，但藉由該第二介電層與每一主動條帶電性絕緣；以及在該階梯結構上的一第三介電層，該第三介電層具有鑲嵌其內的一些穿孔，每一該穿孔包含導電材料，用於將該第一複數個連接導體的其中之一電性連接到位於一階相應於主動階的一主動條帶的該些半導體層之一。
  14. 如申請專利範圍第13項的記憶體結構，其中每一該導電欄電性連接至該半導體基板的一相應電路元件。
  15. 如申請專利範圍第14項的記憶體結構，更包含在該半導體基板與該階梯結構之間的第二複數個連接導體，其中該第二複數個連接導體的每一個連接導體沿著該第三方向延伸，其中該第二複數個連接導體的每一個連接導體將該些導體欄其中之一電性連接該相應電路元件。
  16. 如申請專利範圍第14項的記憶體結構，更包含在該階梯結構與該半導體基板之間的一些導體部位(segment)，其中該些導體欄的每一個導體欄係透過該些導體部位的其中之一連接到該相應電路元件。
  17. 如申請專利範圍第16項的記憶體結構，其中每個導體部位電性連接到該些主動條帶的該第二半導體層。
  18. 如申請專利範圍第13項的記憶體結構，其中該些導體欄的每一個導體欄包含多晶矽。
  19. 如申請專利範圍第13項的記憶體結構，其中該導電材料包含一耐火金屬。
  20. 如申請專利範圍第19項的記憶體結構，其中該耐火金屬包含鎢。
  21. 如申請專利範圍第13項的記憶體結構，其中每一主動條帶包含分別相鄰於該第一半導體層與該第二半導體層的第一導電層與第二導電層，每一導電層具有較其相鄰的半導體層較低的一阻抗值。
  22. 如申請專利範圍第13項的記憶體結構，其中每一主動條帶包含該第二導電特性的一第三半導體層，其中該第三半導體層係嵌入於該主動條帶的該第一介電層當中。
  23. 如申請專利範圍第22項的記憶體結構，其中該第三半導體層係相鄰於該第一與該第二半導體層以形成一或多個薄膜電晶體的一或多個通道區域。
  24. 如申請專利範圍第22項的記憶體結構，其中該階梯結構係位於該些主動條帶的一端，且該反或閘形態記憶體串形成一記憶體陣列，其使用該些主動條帶中非階梯結構的部分。
  25. 一種多水平導電層之階梯結構的製作方法，包含：在具有一平面表面的一半導體基板形成一些電路元件，其中該平面表面具有沿著一第一方向的法線；在該平面表面上形成第一複數個連接導體，每一個連接導體沿著一第二方向延伸，該第二方向實質上平行於該平面表面；在該第一複數個連接導體上形成一些主動層，該些主動層彼此一一相疊，每一主動層包含(1)一第一導電特性的一第一半導體層；(2)在該第一半導體層之下的該第一導電特性的一第二半導體層，以及(3)介於該第一半導體層與該第二半導體層之間用於絕緣該第一半導體層與該第二半導體層的一絕緣材料組成的一第一介電層；形成具有複數階的一階梯結構，其中每一階形成該些主動層的其一；在該階梯結構上形成一第二介電層；蝕刻該些主動層以形成主動條帶的堆疊，相鄰的堆疊之間藉由一溝槽彼此絕緣，其中每一該主動條帶沿著一第三方向延伸，該第三方向實質平行於該平面表面並且與該第二方向正交，該蝕刻步驟分離該階梯結構，使得該主動條帶的每一堆疊具有相應的一分離階梯結構，每一該主動條帶提供該分離階梯結構的一階； 在該些主動條帶的堆疊之間的溝槽間形成一些導電欄，該導電欄彼此之間藉由一介電材料電性絕緣；提供一些穿孔，每一該穿孔包含一導電材料，以及每一該穿孔接觸在其相應的該分離階梯結構之相應階的該主動條帶的該些半導體層之一；以及在該些主動條帶的堆疊之上提供第二複數個連接導體，每一個連接導體沿著該第二方向延伸，其中該第二複數個連接導體其中的一群連接導體當中的每一個連接導體將該些導體欄之一連接至該些穿孔之一。
  26. 如申請專利範圍第25項的製作方法，其中該群導體欄當中的每一個導體欄電性連接至該半導體基板當中的一相應電路元件。
  27. 如申請專利範圍第26項的製作方法，其中該群導體欄當中的每一個導體欄係透過該第一複數個連接導體的其中之一電性連接至該半導體基板當中的該相應電路元件。
  28. 如申請專利範圍第27項的製作方法，更包含在每一個分離階梯結構與該半導體基板之間形成一些導體部位(segment)，其中該群導體欄當中的每一個導體欄係透過該些導體部位的其中之一電性連接至該半導體基板當中的一相應電路元件。
  29. 如申請專利範圍第25項的製作方法，其中每個導體部位(segment)係電性連接到該些主動條帶的該第二半導體層。
  30. 如申請專利範圍第25項的製作方法，其中該導體欄包含多晶矽。
  31. 如申請專利範圍第25項的製作方法，其中每一主動條帶形成一或多個反或閘形態記憶體串。
  32. 如申請專利範圍第31項的製作方法，其中該導電材料包含一耐火金屬。
  33. 如申請專利範圍第32項的製作方法，其中該耐火金屬包含鎢。
  34. 如申請專利範圍第25項的製作方法，更包含：在每一主動條帶形成分別相鄰於該第一半導體層與該第二半導體層的第一導電層與第二導電層，每一導電層具有較其相鄰的半導體層較低的一阻抗值。
  35. 如申請專利範圍第25項的製作方法，更包含：在該第一介電層中鑲嵌該第二導電特性的一第三半導體層。
  36. 如申請專利範圍第25項的製作方法，更包含：在每一主動條帶中形成一或多個反或閘串。
  37. 如申請專利範圍第25項的製作方法，其中該分離階梯結構係位於該些主動條帶的一端，且該反或閘串形成一記憶體陣列，其使用該些主動條帶中 非該分離階梯結構的部分。
  38. 如申請專利範圍第25項的製作方法，其中形成該些導電欄的步驟包含：用該介電材料填充該溝槽；在該介電材料中產生該些導電欄尺寸的一些空隙；以及利用一導電材料填充該些空隙以形成該些導電欄。
  39. 如申請專利範圍第38項的製作方法，其中該導電材料較大摻雜濃度的多晶矽具有較低的一阻抗值。
  40. 如申請專利範圍第39項的製作方法，其中該導電材料包含一耐火金屬。
  41. 如申請專利範圍第39項的製作方法，其中該導電材料包含鎢與一阻隔金屬。
  42. 一種多水平導電層之階梯結構的製作方法，包含：(i)提供具有一平面表面的一半導體基板；(ii)在該半導體基板的該平面表面上形成包含一些主動層的一堆疊，其中每一該主動層係藉由一絕緣層與每一相鄰的該主動層電性絕緣，每一主動層包含：(a)一第一半導體層，(b)一氧化物層，以及(c)一第二半導體層；(iii)提供一第一光阻層並加以圖案化，以便暴露該些主動層之該堆疊的一第一部分與一第二部分的一些表面； (iv)蝕刻該些主動層之該堆疊的一第一部分與一第二部分的該些表面，以便移除該些主動層之該堆疊最頂端的一第一主動層暴露出的該些表面，據此暴露出該第一主動層下的該絕緣層；(v)重複下列步驟達一預定次數：(a)後縮該第一光阻層以暴露該些主動層之該堆疊在該第一部分與該第二部分的額外表面；(b)移除該額外表面所暴露的該絕緣層，據此暴露出每一絕緣層被移除後其下方的一主動層；以及(c)移除該絕緣層被移除後所暴露出的該主動層，據此暴露出每一主動層被移除後其下方的該絕緣層的一額外部分；(vi)移除該第一光阻層；(vii)在該些主動層之該堆疊上方提供一第二光阻層，用於填充該堆疊內的空隙；(viii)圖案化該第二光阻層以暴露該些主動層之該堆疊的該第一部分；(ix)移除圖案化之該第二光阻層所暴露之每一主動層的該第一半導體層；(x)移除該第二光阻層並且提供一絕緣氧化物層以覆蓋該些主動層之該堆疊，用於填充該堆疊內的空隙；以及(ix)提供在該絕緣氧化物層中的已填充穿孔連接，以自該絕緣氧化物層連接到每一主動層的該第二半導體層。
  43. 如申請專利範圍第42項的製作方法，其中相鄰於每一主動層之該第一半 導體層與該第二半導體層的一犧牲層被提供，其中該製作方法更包含在之後的一時間點用一導電層取代該犧牲層。
  44. 如申請專利範圍第42項的製作方法，其中提供已填充穿孔連接的步驟包含蝕刻穿過該絕緣氧化物層與主動層之間該絕緣層的穿孔開口。
  45. 如申請專利範圍第44項的製作方法，更包含用一導電材料填充該穿孔開口。
  46. 如申請專利範圍第45項的製作方法，其中該導電材料包含一耐火金屬。
  47. 如申請專利範圍第42項的製作方法，更包含在該絕緣氧化物層當中提供已填充穿孔連接以便自該絕緣氧化物層連接到每一主動層的該第二半導體層。
  48. 如申請專利範圍第47項的製作方法，其中提供已填充穿孔連接的步驟包含蝕刻穿過該絕緣氧化物層、主動層之間該絕緣層、與每一主動層的該第二半導體層的穿孔開口。
  49. 如申請專利範圍第48項的製作方法，更包含：(1)在每一主動層形成一或多個主動條帶，以及(2)後縮每一主動條帶中的該氧化物層並且用一通道材料填充空隙，其中每一穿孔開口達到該通道材料。
  50. 如申請專利範圍第49項的製作方法，其中該已填充穿孔連接用於電性連接該通道材料與每一主動層的該第一半導體層。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10608011B2 (en) * 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional NOR memory array architecture and methods for fabrication thereof
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10896916B2 (en) 2017-11-17 2021-01-19 Sunrise Memory Corporation Reverse memory cell
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
WO2020014655A1 (en) 2018-07-12 2020-01-16 Sunrise Memory Corporation Fabrication method for a 3-dimensional nor memory array
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
WO2020118301A1 (en) 2018-12-07 2020-06-11 Sunrise Memory Corporation Methods for forming multi-layer vertical nor-type memory string arrays
JP7425069B2 (ja) 2019-01-30 2024-01-30 サンライズ メモリー コーポレイション 基板接合を用いた高帯域幅・大容量メモリ組み込み型電子デバイス
US11398492B2 (en) 2019-02-11 2022-07-26 Sunrise Memory Corporation Vertical thing-film transistor and application as bit-line connector for 3-dimensional memory arrays
CN114026676B (zh) 2019-07-09 2023-05-26 日升存储公司 水平反或型存储器串的三维阵列制程
US11917821B2 (en) 2019-07-09 2024-02-27 Sunrise Memory Corporation Process for a 3-dimensional array of horizontal nor-type memory strings
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
US11404480B2 (en) * 2019-12-26 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory arrays including continuous line-shaped random access memory strips and method forming same
US11133252B2 (en) * 2020-02-05 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
WO2021159028A1 (en) 2020-02-07 2021-08-12 Sunrise Memory Corporation High capacity memory circuit with low effective latency
WO2021158994A1 (en) 2020-02-07 2021-08-12 Sunrise Memory Corporation Quasi-volatile system-level memory
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11561911B2 (en) 2020-02-24 2023-01-24 Sunrise Memory Corporation Channel controller for shared memory access
US11508693B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation High capacity memory module including wafer-section memory circuit
US11705496B2 (en) 2020-04-08 2023-07-18 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array
US11631698B2 (en) * 2020-05-28 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device with ferroelectric material
DE102020127584B4 (de) * 2020-05-28 2024-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Dreidimensionale speichervorrichtung mit ferroelektrischemmaterial
US11937424B2 (en) 2020-08-31 2024-03-19 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array of nor memory strings and process for fabricating the same
JP7502122B2 (ja) * 2020-09-09 2024-06-18 キオクシア株式会社 半導体装置およびその製造方法
CN112219278B (zh) * 2020-09-11 2024-06-18 长江存储科技有限责任公司 三维存储器件及其制作方法
JP2022049543A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体記憶装置
JP7491815B2 (ja) * 2020-11-12 2024-05-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2022108848A1 (en) 2020-11-17 2022-05-27 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
CN112635485B (zh) * 2020-12-15 2023-11-07 长江存储科技有限责任公司 三维存储器的制备方法
US12010842B2 (en) * 2021-02-03 2024-06-11 Sandisk Technologies Llc Method of forming a stepped surface in a three-dimensional memory device and structures incorporating the same
CN112909012B (zh) * 2021-03-08 2023-09-22 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
TWI804217B (zh) * 2022-03-01 2023-06-01 旺宏電子股份有限公司 記憶體裝置
CN116130353A (zh) * 2023-01-03 2023-05-16 芯众享(成都)微电子有限公司 在半导体表面形成具有复杂几何断面沟槽结构的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070252201A1 (en) * 2006-03-27 2007-11-01 Masaru Kito Nonvolatile semiconductor memory device and manufacturing method thereof
US20080073635A1 (en) * 2006-09-21 2008-03-27 Masahiro Kiyotoshi Semiconductor Memory and Method of Manufacturing the Same
US20100320526A1 (en) * 2009-06-22 2010-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
TW201517250A (zh) * 2013-10-31 2015-05-01 Macronix Int Co Ltd 堆疊3d記憶體
US20160020169A1 (en) * 2014-07-17 2016-01-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20170092371A1 (en) * 2015-09-30 2017-03-30 Eli Harari Capacitive-coupled non-volatile thin-film transistor strings in three dimensional arrays
US9620605B2 (en) * 2015-05-15 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6952043B2 (en) * 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US7915667B2 (en) * 2008-06-11 2011-03-29 Qimonda Ag Integrated circuits having a contact region and methods for manufacturing the same
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US9070447B2 (en) * 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
KR20160128127A (ko) * 2015-04-28 2016-11-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102641739B1 (ko) * 2018-06-22 2024-02-29 삼성전자주식회사 3차원 반도체 메모리 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070252201A1 (en) * 2006-03-27 2007-11-01 Masaru Kito Nonvolatile semiconductor memory device and manufacturing method thereof
US20080073635A1 (en) * 2006-09-21 2008-03-27 Masahiro Kiyotoshi Semiconductor Memory and Method of Manufacturing the Same
US20100320526A1 (en) * 2009-06-22 2010-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
TW201517250A (zh) * 2013-10-31 2015-05-01 Macronix Int Co Ltd 堆疊3d記憶體
US20160020169A1 (en) * 2014-07-17 2016-01-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US9620605B2 (en) * 2015-05-15 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method
US20170092371A1 (en) * 2015-09-30 2017-03-30 Eli Harari Capacitive-coupled non-volatile thin-film transistor strings in three dimensional arrays

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