JP2011527515A - マイクロ電子3dnandフラッシュメモリデバイスの構造および製造プロセス - Google Patents
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Abstract
Description
−基板と、
−複数の半導体層を含む前記基板に基づく層のスタック内に形成されるトランジスタを含む複数のメモリセルであって、前記スタックは、前記トランジスタのコモンソース領域の少なくとも1つの第1のブロックと、基板の主平面に平行な複数のビット線がその上にまたはそこから形成される少なくとも1つの第2のブロックとを含む、メモリセルと、
−互いに平行で、かつ基板の主平面に平行な、第1のブロックと第2のブロックとを接続する複数の他のブロックであって、前記他のブロックは、トランジスタのいくつかの別個のチャネルを含み、前記チャネルは、その水平列および垂直列の行列配置に従って分布する、他のブロックと、
−少なくとも1つのゲート材料から形成される複数のゲートとを含む、マイクロ電子フラッシュメモリデバイスであって、
層の重畳に基づく前記ゲートの少なくとも1つまたは複数は、誘電材料の少なくとも1つの第1の層、少なくとも1つの電荷保存領域、および誘電材料の少なくとも1つの第2の層を含む、マイクロ電子フラッシュメモリデバイスを提供する。
−全ての前記チャネルを覆う第1の選択ゲートと、
−全ての前記チャネルを覆う複数のコントロールゲートと、
−各々が、複数のバーのうち、行列配置のチャネルの同じ垂直列のチャネルのみを覆う、複数の第2の選択ゲートとを含むことができる。
a)複数の半導体層を含む層のスタックを基板上に形成するステップと、
b)コモンソース領域が形成される少なくとも1つの第1のブロックと、少なくとも1つの第2のブロックと、第1のブロックおよび第2のブロックを接続する複数の別個の並列ブロックとを形成するためにスタックをエッチングするステップであって、前記別個のブロックは、トランジスタチャネルを形成することを目的とするいくつかのバーをそれぞれ含み、これらのバーは、互いに平行で、かつ基板の主平面に平行であり、前記チャネルは、その水平列および垂直列の行列配置に従って分布する、ステップと、
c)誘電ゲート材料の少なくとも1つの第1の層と、少なくとも1つの電荷保存領域と、誘電ゲート材料の少なくとも1つの第2の層とを含む層の重畳により形成される領域を形成するステップと、
d)ゲートを形成するステップであって、前記ゲートの少なくともいくつかは、それぞれ前記領域に基づいているステップとを含む、マイクロ電子フラッシュメモリデバイスの製造プロセスに関する。
−前記チャネルを覆う第1の選択ゲートと、
−前記チャネルを覆う複数のコントロールゲートと、
−各々が、複数のバーのうち、行列配置のチャネルの同じ列のチャネルのみを覆う、複数の第2の選択ゲートとを含むことができる。
−第2の半導体材料に基づく層の表面を削減するために、第1の半導体材料に相対する第2の半導体材料を選択的にエッチングするステップと、
−第2の半導体材料に基づく層の周りに絶縁スペーサを形成するステップとを含むことができる。
−第2のブロックおよび前記他のブロック上にマスクを形成し、前記マスクが、前記第1のブロックを露出させるステップと、
−前記第1のブロックの半導体層にドーピングするステップとによってコモンソースを形成するステップを含むこともできる。
−スタックの前記第1のブロック内に少なくとも1つのホールをマスクを貫通して形成するステップと、
−少なくとも1つの導体または半導体材料によって前記ホールを充填するステップとを含む。
−第2のブロックおよび前記他のブロック上にマスクを形成し、前記マスクが、前記第1のブロックを露出させるステップと、
−前記第1のブロックの半導体層にドーピングするステップとを含む。
目的は、たとえば、ワード線WL2とビット線BL1との交点において行列の第1の高さに配置されたターゲットセルをプログラムすることである。
消去は、従来のメモリ行列と同様に、コモンソースを接触体に電気的に接続することによってセクタごとに行うことができる。
ここで、ターゲットセルが読み出される。ターゲットセルは、従来のフラッシュNANDメモリと同様に読み出すことができる。他の平面に対するメモリ平面は、選択されていないメモリ平面のアクセスゲートをブロックすることによって選択される。
110 第1のブロック
120 他のブロック
130 ビット線
140 第1の選択ゲート
150 コントロールゲート
160 第2の選択ゲート
202 スタック
206 第1の半導体材料
207 第2の半導体材料
210 第1のブロック
215 第2のブロック
220 他のブロック
252 誘電材料の第1の層
254 電荷保存層
256 誘電材料の第2の層
310 第1のブロック
315 第2のブロック
410 第1のブロック
415 第2のブロック
Claims (14)
- −基板と、
−複数の半導体層を有する前記基板に基づく層の被エッチングスタック(202、302、402)内に形成されるトランジスタを含む複数のメモリセルであって、前記被エッチングスタックは、前記トランジスタのコモンソースの少なくとも1つの第1のブロック(210、310、410)と、前記基板の主平面に平行な複数のビット線(BL1、...、BLp)がその上に配置される少なくとも1つの第2のブロック(215、315、415)とを含む、複数のメモリセルと、
−前記第1のブロックと前記第2のブロックとを接続する別個の並列の複数の他のブロック(120、220、220a、220b、220c、220d、220e、220f)であって、前記別個の他のブロックは、前記基板の前記主平面と直交する方向に、別個で、互いに平行で、かつ前記基板の前記主平面に平行である、いくつかのトランジスタチャネルを含み、前記チャネルは、その水平列および垂直列の行列配置に従って分布する、複数の他のブロックと、
−少なくとも1つのゲート材料によって形成される複数のゲートであって、
−前記チャネルを覆う第1の選択ゲートと、
−前記チャネルを覆う複数のコントロールゲートと、
−各々が、前記行列配置の同じ列の前記チャネルを覆う、複数の第2の選択ゲートとを含む複数のゲートとを含む、フラッシュメモリのマイクロ電子デバイスであって、
層の重畳に基づく前記ゲートの少なくとも1つまたは複数は、誘電材料(252、254、256)の少なくとも1つの第1の層、少なくとも1つの電荷保存領域、および誘電材料の少なくとも1つの第2の層を含む、マイクロ電子デバイス。 - 前記スタックは、所与のドーズによってドーピングされた半導体材料に基づく層と、前記ドーピングされていないか、または前記所与のドーズと異なる別のドーズによりドーピングされた半導体材料に基づく層とを交互に配置することによって形成される、請求項1に記載のマイクロ電子デバイス。
- 前記スタックは、所与の半導体材料に基づく層と、絶縁材料に基づく層とを交互に配置することによって形成され、前記チャネルは、前記所与の半導体材料内に形成される、請求項1に記載のマイクロ電子デバイス。
- 前記スタック(202)は、第1の半導体材料(206)に基づく層と、前記第1の半導体材料と異なる第2の半導体材料(207)に基づく層とを交互に配置することによって形成され、前記トランジスタチャネルは、前記第1の半導体材料(206)内に形成される、請求項1に記載のマイクロ電子デバイス。
- 前記電荷保存領域は、SixNyなどの誘電材料に基づくか、または島状の半導体または導体を含む誘電材料の層である、請求項1から請求項4のいずれか一項に記載のマイクロ電子デバイス。
- a)複数の半導体層を含む層の被エッチングスタック(202)を基板上に形成するステップと、
b)コモンソース領域が形成されることを目的とする少なくとも1つの第1のブロック(210)と、少なくとも1つの第2のブロックと、前記第1のブロックおよび前記第2のブロックを接続する複数の別個の並列ブロック(220a、220b、220c、220d、220e、220f)とを形成するために前記スタックをエッチングするステップであって、前記別個のブロックは、トランジスタチャネルを形成するように設計されるいくつかのバーをそれぞれ含み、前記バーは、前記基板の主平面と非ゼロの角度を形成する方向に整列する、ステップと、
c)誘電ゲート材料の少なくとも1つの第1の層(252)と、少なくとも1つの電荷保存層(254)と、誘電ゲート材料の少なくとも1つの第2の層(256)とを含む層(252、254、256)の重畳によって形成される領域を形成するステップと、
d)ゲートを形成するステップであって、前記ゲートの少なくともいくつかはそれぞれ前記領域に基づき、
−前記チャネルを覆う第1の選択ゲートと、
−前記チャネルを覆う複数のコントロールゲートと、
−各々が、行列配置の同じ列の前記チャネルを覆う、複数の第2の選択ゲートとを含むゲートを形成するステップとを含む、マイクロ電子フラッシュメモリデバイスの製造プロセスであって、
層の重畳に基づく前記ゲートの少なくとも1つまたは複数は、誘電材料(252、254、256)の少なくとも1つの第1の層と、少なくとも1つの電荷保存領域と、誘電材料の少なくとも1つの第2の層とを含む、マイクロ電子フラッシュメモリデバイスの製造プロセス。 - 前記スタック(202)は、第1の半導体材料(206)に基づく層と、前記第1の半導体材料(206)と異なる第2の半導体材料(207)に基づく層とを交互に配置することによって形成され、前記チャネルは、前記第1の半導体材料(206)内に形成されるかまたは形成されるように設計され、前記プロセスは、ステップb)とステップc)との間に、
−前記第2の半導体材料(207)に基づく層の表面を削減するために、前記第1の半導体材料(206)に相対する前記第2の半導体材料(207)を選択的にエッチングするステップと、
−前記第2の半導体材料(206)に基づく層の周りに絶縁スペーサを形成するステップとを含む、請求項6に記載のマイクロ電子プロセス。 - 前記スタックは、所与のドーズによってドーピングされた半導体材料に基づく第1の層と、前記ドーピングされていないかまたは前記所与のドーズ未満の別のドーズによりドーピングされた半導体材料に基づく第2の層とを交互に配置することによって形成され、前記プロセスは、ステップc)の後に、前記第1の半導体層および第2の半導体層の一部分が酸化されていない、前記第1のブロックの少なくとも1つの領域を除いて、前記第1の層を前記スタック内で互いに分離させる絶縁材料を形成するために、前記第2の層に相対する前記第1の層の好ましい酸化を行うステップを含む、請求項6に記載のプロセス。
- ステップb)の後に、前記第1の半導体材料(206)に基づく前記スタックの層の表面ドーピングを行うステップをさらに含む、請求項6または7に記載のマイクロ電子プロセス。
- 前記プロセスは、ステップb)の後に
−前記第2のブロックおよび前記他のブロック(220a、220b、220c、220d、220e、220f)上にマスクを形成し、前記マスクが、前記第1のブロックを露出させるステップと、
−前記第1のブロックの半導体層にドーピングするステップとを行うことによりコモンソースを形成するステップをさらに含む、請求項6から9のいずれか一項に記載のマイクロ電子プロセス。 - 前記スタックは、半導体材料に基づく層と、絶縁材料に基づく層とを交互に配置することによって形成される、請求項10に記載のプロセス。
- 前記第1のブロック内にコモンソースを形成するステップを含み、前記コモンソースを形成するステップは、
−前記スタックの前記第1のブロック内に少なくとも1つのホールをマスクを貫通して形成するステップと、
−少なくとも1つの導体または半導体材料によって前記ホールを充填するステップとを含む、請求項10に記載のマイクロ電子プロセス。 - 前記第1のブロック内にコモンソースを形成するステップを含み、前記コモンソースを形成するステップは、
−前記第2のブロック(215)および前記他のブロック上にマスクを形成し、前記マスクが、前記第1のブロックを露出させるステップと、
−前記第1のブロックの半導体層にドーピングするステップとを含む、請求項6から12のいずれか一項に記載のマイクロ電子プロセス。 - 前記第2のブロック(215)の高さで少なくとも1つの階段状外形を形成するステップをさらに含み、前記階段状外形は、複数の段(E1、E2、E3、E4、E5)を含み、前記段の少なくとも1つまたは複数は、接触領域を形成するために設けられる、請求項6から13のいずれか一項に記載のプロセス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0854729 | 2008-07-10 | ||
FR0854729A FR2933802B1 (fr) | 2008-07-10 | 2008-07-10 | Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand. |
PCT/EP2009/058870 WO2010004047A1 (fr) | 2008-07-10 | 2009-07-10 | Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011527515A true JP2011527515A (ja) | 2011-10-27 |
Family
ID=40275942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011517175A Ceased JP2011527515A (ja) | 2008-07-10 | 2009-07-10 | マイクロ電子3dnandフラッシュメモリデバイスの構造および製造プロセス |
Country Status (5)
Country | Link |
---|---|
US (1) | US9053976B2 (ja) |
EP (1) | EP2304794B1 (ja) |
JP (1) | JP2011527515A (ja) |
FR (1) | FR2933802B1 (ja) |
WO (1) | WO2010004047A1 (ja) |
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- 2009-07-10 WO PCT/EP2009/058870 patent/WO2010004047A1/fr active Application Filing
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Publication number | Publication date |
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FR2933802B1 (fr) | 2010-10-15 |
EP2304794A1 (fr) | 2011-04-06 |
US9053976B2 (en) | 2015-06-09 |
WO2010004047A1 (fr) | 2010-01-14 |
FR2933802A1 (fr) | 2010-01-15 |
EP2304794B1 (fr) | 2017-09-20 |
US20110169067A1 (en) | 2011-07-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120705 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A521 | Request for written amendment filed |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
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