KR20210137397A - 3d 피치 멀티플리케이션 - Google Patents
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Abstract
메모리 디바이스들, 및 메모리 디바이스들을 제조하는 방법들이 제공된다. 3D 피치 멀티플리케이션이 고종횡비 에칭 폭을 셀 폭으로부터 디커플링하여, 소형 셀 활성 영역 피치를 생성함으로써 소형 DRAM 다이 크기를 가능하게 하는, 디바이스들 및 방법들이 설명된다.
Description
[0001]
본 출원은 2020년 5월 10일자로 출원된 미국 가출원 번호 제63/022,535호를 우선권으로 주장하며, 이로써 이 미국 가출원의 전체 개시내용은 인용에 의해 본원에 포함된다.
[0002]
본 개시내용의 실시예들은 전자 디바이스들, 및 전자 디바이스들을 제조하기 위한 방법들 및 장치의 분야에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 3D-DRAM 메모리 셀들, 및 3D-DRAM 메모리 셀들을 형성하기 위한 방법들을 제공한다.
[0003]
반도체 기술은 빠른 속도로 발전했으며, 단위 공간 당 더 빠른 프로세싱 및 저장을 제공하기 위한 기술 발전과 함께 디바이스 치수들이 축소되었다. DRAM 디바이스들에서, 주요 목표들 중 하나는 단위 공간 당 저장량을 늘리는 것이며, 이는 3D DRAM 디바이스들의 수직 치수들 또는 스택 높이의 증가를 유발하였다.
[0004]
기존의 3D DRAM 메모리에서, 150 nm의 피치(pitch)를 갖는 80 nm의 홀들 및 160 nm의 폭의 슬릿들은, 5-10 μm의 깊이의 옥사이드-나이트라이드 다층 막 스택들로 또는 옥사이드-폴리실리콘의 경우 3-5 μm로 에칭될 수 있는 가장 작은 피처(feature)들이다. 이러한 에칭은 프로세싱을 위해 스택의 각각의 티어(tier)에 액세스하는 데 필요하지만, 특히 워드 라인 방향에서 더 작은 피치는 더 높은 밀도의 메모리를 가능하게 할 수 있다.
[0005]
따라서, 개선된 더 작은 피치 및 더 높은 밀도의 메모리를 갖는 3D-DRAM 디바이스들 및 3D-DRAM 디바이스들을 형성하기 위한 방법들이 당해 기술분야에 필요하다.
[0006]
본 개시내용의 하나 이상의 실시예들은 반도체 메모리 디바이스에 관한 것이다. 일 실시예에서, 반도체 메모리 디바이스는: 디바이스의 제1 부분 상에 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하는 제1 메모리 스택 ― 제1 메모리 스택은 제1 폭 및 제1 공간을 갖는 제1 활성 영역을 포함함 ―; 디바이스의 제2 부분 상의 제2 메모리 스택 ― 제2 메모리 스택은 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하고, 그리고 제2 폭 및 제2 공간을 갖는 제2 활성 영역을 포함함 ―; 및 제1 부분을 제2 부분으로부터 분리하는 고종횡비 개구; 및 제1 재료 층들을 제2 재료 층들로부터 분리하는 유전체 층을 포함하며, 제1 활성 영역 및 제2 활성 영역의 피치(pitch)는 약 50 nm 내지 약 80 nm의 범위이다.
[0007]
본 개시내용의 추가적인 실시예들은 전자 디바이스를 형성하는 방법들에 관한 것이다. 일 실시예에서, 전자 디바이스를 형성하는 방법은: 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하는 메모리 스택을 형성하는 단계; 메모리 스택에 개구를 형성하는 단계; 제2 재료 층을 리세싱하여 갭을 형성하는 단계; 갭에서 제3 재료를 성장시키는 단계; 및 갭에서 제3 재료에 인접하게 제4 재료를 성장시켜 활성 영역을 형성하는 단계를 포함하며, 활성 영역의 피치는 약 30 nm 내지 약 50 nm의 범위이다.
[0008]
본 개시내용의 추가의 실시예들은, 명령들을 포함하는 비-일시적 컴퓨터 판독가능 매체에 관한 것으로, 명령들은 프로세싱 시스템의 제어기에 의해 실행될 때, 프로세싱 시스템으로 하여금: 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하는 메모리 스택을 형성하는 동작; 메모리 스택에 개구를 형성하는 동작; 제2 재료 층을 리세싱하여 갭을 형성하는 동작; 갭에서 제3 재료를 성장시키는 동작; 및 갭에서 제3 재료에 인접하게 제4 재료를 성장시켜 활성 영역을 형성하는 동작을 수행하게 하며, 활성 영역의 피치는 약 30 nm 내지 약 50 nm의 범위이다.
[0009]
본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다. 본원에서 설명되는 바와 같은 실시예들은, 유사한 참조번호들이 유사한 엘리먼트들을 표시하는 첨부 도면들의 도해들에서 제한이 아닌 예로서 예시된다.
[0010] 도 1은 종래 기술에 따른 디바이스의 단면도를 예시하고;
[0011] 도 2는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0012] 도 3a는 하나 이상의 실시예들에 따른 디바이스의 평면도를 예시하고;
[0013] 도 3b는 하나 이상의 실시예들에 따른, 도 3a의 디바이스의 단면도를 예시하고;
[0014] 도 4a는 하나 이상의 실시예들에 따른 디바이스의 평면도를 예시하고;
[0015] 도 4b는 하나 이상의 실시예들에 따른, 도 4a의 디바이스의 단면도를 예시하고;
[0016] 도 5a는 하나 이상의 실시예들에 따른 디바이스의 평면도를 예시하고;
[0017] 도 5b는 하나 이상의 실시예들에 따른, 도 5a의 디바이스의 단면도를 예시하고;
[0018] 도 6a는 하나 이상의 실시예들에 따른 디바이스의 평면도를 예시하고;
[0019] 도 6b는 하나 이상의 실시예들에 따른, 도 6a의 디바이스의 단면도를 예시하고;
[0020] 도 7a는 하나 이상의 실시예들에 따른 디바이스의 평면도를 예시하고;
[0021] 도 7b는 하나 이상의 실시예들에 따른, 도 7a의 디바이스의 단면도를 예시하고;
[0022] 도 8a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0023] 도 8b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0024] 도 8c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0025] 도 8d는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0026] 도 9a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0027] 도 9b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0028] 도 9c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0029] 도 9d는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0030] 도 9e는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0031] 도 9f는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0032] 도 10a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0033] 도 10b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0034] 도 10c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0035] 도 11a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0036] 도 11b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0037] 도 11c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0038] 도 11d는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0039] 도 11e는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0040] 도 11f는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0041] 도 11g는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고; 그리고
[0042] 도 12는 하나 이상의 실시예들에 따른 클러스터 툴을 예시한다.
[0010] 도 1은 종래 기술에 따른 디바이스의 단면도를 예시하고;
[0011] 도 2는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0012] 도 3a는 하나 이상의 실시예들에 따른 디바이스의 평면도를 예시하고;
[0013] 도 3b는 하나 이상의 실시예들에 따른, 도 3a의 디바이스의 단면도를 예시하고;
[0014] 도 4a는 하나 이상의 실시예들에 따른 디바이스의 평면도를 예시하고;
[0015] 도 4b는 하나 이상의 실시예들에 따른, 도 4a의 디바이스의 단면도를 예시하고;
[0016] 도 5a는 하나 이상의 실시예들에 따른 디바이스의 평면도를 예시하고;
[0017] 도 5b는 하나 이상의 실시예들에 따른, 도 5a의 디바이스의 단면도를 예시하고;
[0018] 도 6a는 하나 이상의 실시예들에 따른 디바이스의 평면도를 예시하고;
[0019] 도 6b는 하나 이상의 실시예들에 따른, 도 6a의 디바이스의 단면도를 예시하고;
[0020] 도 7a는 하나 이상의 실시예들에 따른 디바이스의 평면도를 예시하고;
[0021] 도 7b는 하나 이상의 실시예들에 따른, 도 7a의 디바이스의 단면도를 예시하고;
[0022] 도 8a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0023] 도 8b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0024] 도 8c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0025] 도 8d는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0026] 도 9a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0027] 도 9b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0028] 도 9c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0029] 도 9d는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0030] 도 9e는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0031] 도 9f는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0032] 도 10a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0033] 도 10b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0034] 도 10c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0035] 도 11a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0036] 도 11b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0037] 도 11c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0038] 도 11d는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0039] 도 11e는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0040] 도 11f는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0041] 도 11g는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고; 그리고
[0042] 도 12는 하나 이상의 실시예들에 따른 클러스터 툴을 예시한다.
[0043]
본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0044]
본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는, 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 또한, 문맥이 명백히 달리 표시하지 않는 한, 기판에 대한 언급이 또한, 기판의 일부만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상의 증착에 대한 언급은, 베어 기판(bare substrate), 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0045]
본원에서 사용되는 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 의미한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 디옥사이드, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 디옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면, 금속들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지 않음). 기판들은, 기판 표면을 폴리싱하고, 에칭하고, 환원시키고, 산화시키고, 히드록실화(hydroxylate)하고, 어닐링하고, UV 경화시키고, e-빔 경화시키고 그리고/또는 베이킹하기 위해, 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 자체의 표면에 대해 직접 막을 프로세싱하는 것 외에도, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세하게 개시되는 바와 같이, 기판 상에 형성된 하부층에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0046]
본원에서 사용되는 바와 같이, "유전체 층"이라는 용어는 전기장에서 분극될 수 있는 전기 절연체인 재료 층을 지칭한다. 하나 이상의 실시예들에서, 유전체 층은, 옥사이드들, 탄소 도핑된 옥사이드들, 실리콘 디옥사이드(SiO2), 다공성 실리콘 디옥사이드(SiO2), 실리콘 디옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 디옥사이드/실리콘 나이트라이드, 카바이드들, 옥시카바이드들, 나이트라이드들, 옥시나이트라이드들, 옥시카보나이트라이드들, 폴리머들, 포스포실리케이트 유리, 플루오로실리케이트(SiOF) 유리, 또는 오가노실리케이트 유리(SiOCH) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 유전체 층은, 퍼니스(furnace), CVD, PVD, ALD 및 SoC(spin-on-coat) 증착된 막들을 포함한다(그러나 이에 제한되지 않음). 하나 이상의 실시예들에서, 유전체 층은, 유전체의 표면 또는 벌크를 도핑하고, 주입(infuse)하고, 임플란트(implant)하고, 가열하고, 동결시키고, 폴리싱하고, 에칭하고, 환원시키고, 산화시키고, 히드록실화(hydroxylate)하고, 어닐링하고, UV 경화시키고, e-빔 경화시키고 그리고/또는 베이킹하기 위해, 인-시튜(in-situ) 또는 엑스-시튜(ex-situ) 전처리 및 후처리 프로세스에 노출될 수 있다. 하나 이상의 실시예들에서, 유전체 층 자체의 표면에 대해 직접 막을 프로세싱하는 것 외에도, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세하게 개시되는 바와 같이, 유전체 층 상에 형성된 하부층에 대해 수행될 수 있으며, "유전체 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 유전체 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 유전체 표면이 된다.
[0047]
본원에서 사용되는 바와 같이, "채널"이라는 용어는 전기 전도체인 재료 층을 지칭한다. 하나 이상의 실시예들에서, 채널은, 애플리케이션에 따라, 하나 이상의 실리콘, 폴리실리콘, 비정질 실리콘, 도핑된 실리콘, 스트레인드 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 디옥사이드들, SiGe, 게르마늄, 갈륨 비소, GaN, InP, 탄소 나노튜브, 및 임의의 다른 재료들, 이를테면, III-IV 족, 2D TMD 금속들, 금속 옥사이드들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 하나 이상의 실시예들에서, 채널은, 채널의 표면 또는 벌크를 도금하고, 용융(fuse)하고, 동결시키고, 가열하고, 마이크로파(microwave) 처리하고, 폴리싱하고, 에칭하고, 환원시키고, 산화시키고, 히드록실화하고, 어닐링하고, UV 경화시키고, e-빔 경화시키고 그리고/또는 베이킹하기 위해, 인-시튜 또는 엑스-시튜 전처리 및 후처리 프로세스들에 노출될 수 있다. 하나 이상의 실시예들에서, 채널 자체의 표면 또는 벌크 구조에 대해 직접 막을 프로세싱하는 것 외에도, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세하게 개시되는 바와 같이, 채널 상에 형성된 하부층에 대해 수행될 수 있으며, "채널 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 채널 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 채널 표면이 된다.
[0048]
본원에서 사용되는 바와 같이, "비트 라인" 또는 "소스"라는 용어는 전기 전도체인 재료 층을 지칭한다. 하나 이상의 실시예들에서, 채널은, 애플리케이션에 따라, 하나 이상의 실리콘, 폴리실리콘, 에피택셜 실리콘(epitaxial silicon), 비정질 실리콘, 도핑된 실리콘, 스트레인드 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 디옥사이드들, SiGe, 게르마늄, Epi Ge, Epi SiGe, 갈륨 비소, GaN, InP, 탄소 나노튜브, 및 임의의 다른 재료들, 이를테면, 2D TMD 금속들, 금속 옥사이드들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 하나 이상의 실시예들에서, 비트 라인은 성장 실리콘(growth silicon)을 포함한다(그러나 이에 제한되지 않음). 비트 라인은, 비트 라인의 벌크 또는 표면을 용융하고, 동결시키고, 가열하고, 마이크로파 처리하고, 폴리싱하고, 에칭하고, 환원시키고, 산화시키고, 히드록실화하고, 어닐링하고, UV 경화시키고, e-빔 경화시키고 그리고/또는 베이킹하기 위해, 인-시튜 또는 엑스-시튜 전처리 및 후처리 프로세스에 노출될 수 있다. 본 개시내용에서, 비트 라인 자체의 표면 또는 벌크 구조에 대해 직접 막을 프로세싱하는 것 외에도, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세하게 개시되는 바와 같이, 비트 라인 상에 형성된 하부층에 대해 수행될 수 있으며, "비트 라인 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 비트 라인 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 비트 라인 표면이 된다.
[0049]
본원에서 사용되는 바와 같이, "워드 라인" 또는 "게이트" 또는 "게이트 전극"이라는 용어는, 전기장 생성 또는 전도체 재료인 재료 층을 지칭한다. 하나 이상의 실시예들에서, 워드 라인은, 애플리케이션에 따라, 하나 이상의 폴리실리콘, 비정질 실리콘, 텅스텐, 루테늄, 코발트, 하이-k 유전체, 및 임의의 다른 재료들, 이를테면, 2D TMD 금속들(MoS), 금속 옥사이드들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 워드 라인은 텅스텐(W)을 포함한다(그러나 이에 제한되지 않음). 워드 라인은, 금속 표면 및 벌크를 용융하고, 동결시키고, 가열하고, 마이크로파 처리하고, 폴리싱하고, 에칭하고, 환원시키고, 산화시키고, 히드록실화하고, 어닐링하고, UV 경화시키고, e-빔 경화시키고 그리고/또는 베이킹하기 위해, 인-시튜 또는 엑스-시튜 전처리 및 후처리 프로세스에 노출될 수 있다. 본 개시내용에서, 워드 라인 자체의 표면 또는 벌크 구조에 대해 직접 막을 프로세싱하는 것 외에도, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세하게 개시되는 바와 같이, 워드 라인 상에 형성된 하부층에 대해 수행될 수 있으며, "워드 라인 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 워드 라인 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 워드 라인 표면이 된다.
[0050]
본원에서 사용되는 바와 같이, "커패시터" 또는 "레저부아(reservoir)"라는 용어는, 전하 저장 댐(electrical charge storage dam)인 재료 층을 지칭한다. 하나 이상의 실시예들에서, 커패시터는, 애플리케이션에 따라, 하나 이상의 금속, TiN, SN, Zr, ZrO, ZrAlO, AlO, Al, Nb, NgO 및 임의의 다른 재료들, 이를테면, 2D TMD 금속들(MoS), 금속 옥사이드들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 커패시터들은, 표면을 용융하고, 동결시키고, 가열하고, 마이크로파 처리하고, 폴리싱하고, 에칭하고, 환원시키고, 산화시키고, 히드록실화하고, 어닐링하고, UV 경화시키고, e-빔 경화시키고 그리고/또는 베이킹하기 위해, 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 커패시터 자체의 표면 또는 벌크 구조에 대해 직접 막을 프로세싱하는 것 외에도, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세하게 개시되는 바와 같이, 커패시터 상에 형성된 하부층에 대해 수행될 수 있으며, "커패시터 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 커패시터 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 커패시터 표면이 된다.
[0051]
본원에서 사용되는 바와 같이, "활성 영역"이라는 용어는, 채널, 비트 라인, 워드 라인, 또는 커패시터가 만들어질 수 있는 재료 층을 지칭한다. 하나 이상의 실시예들에서, 활성 영역은 실리콘 또는 도핑된 실리콘 중 하나 이상을 포함한다. 예컨대, 하나 이상의 실시예들에서, 채널 재료는, Si, 몰리브덴 설파이드(MoS2), 또는 IGZO(In-Ga-Zn 옥사이드) 중 하나 이상으로부터 선택되며, 활성 영역 재료가 구조화된 후 캐비티(cavity)들을 대체한다.
[0052]
본원에서 사용되는 바와 같이, "동적 랜덤 액세스 메모리" 또는 "DRAM"이라는 용어는 커패시터 상에 전하 없음(즉, 이진수의 제로) 또는 전하(즉, 이진수의 1)의 패킷을 저장함으로써 데이텀 비트(datum bit)를 저장하는 메모리 셀을 지칭한다. 전하는 액세스 트랜지스터를 통해 커패시터 상에 게이트되며, 동일한 트랜지스터를 턴 온하고, 트랜지스터 출력 상의 상호연결 라인 상에 전하 패킷을 덤핑(dumping)함으로써 생성되는 전압 섭동(voltage perturbation)을 살펴봄으로써 감지된다. 따라서, 단일 DRAM 셀은 하나의 트랜지스터 및 하나의 커패시터로 만들어진다.
[0053]
교번하는 옥사이드 층들과 나이트라이드 층들을 갖는 기존의 3D-NAND 메모리 스택들은 워드 라인들을 구축하기 위해 RMG(replacement metal gate) 프로세스를 필요로 한다. 스택 높이가 더 높아지고 있기 때문에, HAR(high aspect ratio) 메모리 홀 에칭/충전 프로세스들 및 응력 제어가 더 어려워지고 있다. 예컨대, 3D-NAND 메모리에서, 125 nm의 피치를 갖는 80 nm의 홀들 및 160 nm의 폭의 슬릿들은, 5-10 μm의 깊이의 옥사이드-나이트라이드 다층 막 스택들로 또는 옥사이드-폴리실리콘의 경우 3-5 μm로 에칭될 수 있는 가장 작은 피처들이다. 이 160 nm 슬릿 에칭은 활성 영역들 사이의 공간이며, 프로세싱을 위해 스택의 각각의 티어에 액세스하는 데 사용되지만, 특히 워드 라인 방향(예컨대, 20-50 nm)에서 더 작은 슬릿들은 50-80 nm와 같은 더 작은 피치들을 유발할 수 있으며, 이는 더 높은 밀도의 메모리를 허용할 수 있다. 이러한 20-50 nm의 폭의 슬릿들을 수 미크론의 깊이로 에칭하는 것은 매우 어렵다.
[0054]
하나 이상의 실시예들은 유리하게, 각각의 단일 메모리 홀 또는 슬릿에 대해 생성되는 하나의 디바이스 또는 메모리 셀 대신에, 많은 메모리 셀들이 그 피치에 구조화될 수 있는 것을 제공한다. 예컨대, 현재의 160 nm의 폭의 슬릿과 50 nm의 공간, 더 높은 피치, 예컨대, 210 nm의 피치를 갖는 단일 메모리 셀이 만들어진다. 하나 이상의 실시예들에 따른 방법의 사용 시, 1200 nm의 공간 및 16개의 라인-공간 피치들을 갖는 동일한 폭의 슬릿, 예컨대 160 nm가 각각 75 nm에서 생성될 수 있다. 따라서, 이 160 + 1200 = 1360 nm의 공간에서, 1360/16 = 85 nm의 유효 피치를 갖는 16개의 메모리 셀들이 유리하게 존재할 수 있다. 이는 메모리 셀 크기보다 3배 더 작다.
[0055]
하나 이상의 실시예들은 유리하게, 증착된 막 및 리세스 균일성에 따라, 최소 메모리 피치를 약 200 nm의 최소 피치로부터 75 nm 이하로 감소시키기 위해 기존의 프로세싱 기법들을 사용하는 것을 제공한다. 그 결과는 약 60% 더 작은 다이 크기에 대해 3배 더 큰 메모리 셀 밀도이다.
[0056]
하나 이상의 실시예들에서, 다수의 활성 영역 구역들을 형성하기 위해, 순차적인 증착들이 사용된다. 하나 이상의 실시예들에서, 교번하는 층들의 막들, 예컨대 옥사이드-폴리실리콘, 폴리실리콘-나이트라이드, 옥사이드-나이트라이드, 실리콘-실리콘 게르마늄이 증착된다. 각각의 반복되는 세트의 층들은 최종적인 구조화 프로세스에서 각각의 티어에 메모리 셀들을 형성할 수 있다.
[0057]
하나 이상의 실시예들에서, 옥사이드-폴리실리콘 티어 스택은, 3D 피치 멀티플리케이션(multiplication) 막들을 위한 실리콘 게르마늄(SiGe)의 선택적 증착을 사용하여 형성된다. 하나 이상의 실시예들에서, 층들의 스택을 통해 면 대 면(side to side)으로 이격되고(약 1320 nm) 그리고 팁 대 팁(tip to tip)으로 이격된(약 80 nm) 고종횡비(예컨대, 약 160 nm 폭 × 1000 nm 길이)의 활성 영역 슬릿들을 에칭한 후, 예컨대 각각의 티어의 폴리실리콘 층은 슬릿들 사이의 폴리실리콘을 거의 완전히 제거하기 위해 선택적으로 에칭 백되어(etched back) 단지 소량(예컨대, 약 50 nm)의 폴리실리콘만 남긴다. 고 게르마늄(Ge) 함량 실리콘 게르마늄(SiGe)은 약 20 nm의 두께로 선택적으로 성장된 다음, 약 60 nm의 두께의 저 게르마늄(Ge) 함량 실리콘 게르마늄(SiGe)의 또 다른 선택적으로 성장된 층이 이어진다. 하나 이상의 실시예들에서, 교번하는 SiGe 막들의 이러한 프로세스는 각각의 슬릿 사이에 16개의 쌍들의 층들을 형성하기 위해 8회 반복된다. 하나 이상의 실시예들에서, 워드 라인 슬릿은 넓은(예컨대, 약 160 nm) 옥사이드-폴리실리콘 슬릿 에칭을 수행함으로써 활성 영역 슬릿들 사이의 갭에 대해 직각으로 형성되고 그 갭 상에 센터링된다. 하나 이상의 실시예들에서, 고 함량 Ge SiGe 층은 워드 라인 슬릿의 방향으로 격리된(isolated) 메모리 셀들로 선택적으로 에칭 백된다.
[0058]
다른 실시예들에서, 옥사이드-나이트라이드 티어 스택은 3D 피치 멀티플리케이션 막들을 위한 PSG/USG의 비-선택적 증착/리세스 에칭을 사용하여 형성된다. 하나 이상의 실시예들에서, 옥사이드-나이트라이드 티어 스택은 PSG(포스(phos) 도핑된 ALD 옥사이드) 및 USG(도핑되지 않은 ALD 옥사이드)의 비-선택적 증착 및 리세스 에칭을 사용하여 형성된다.
[0059]
본원에서 사용되는 바와 같이, "3D 피치 멀티플리케이션"이라는 용어는, 티어 스택에서 각각의 세트의 슬릿들, 세그먼트들 또는 홀들 사이에 다수의 독립적인 활성 영역 구역들을 형성하는 개념을 의미한다.
[0060]
본원에서 사용되는 바와 같이, "HAR(high aspect ratio)"이라는 용어는 피처의 깊이 대 피처의 폭의 비(ratio)를 지칭한다. 일부 실시예들에서, 슬릿 또는 개구의 종횡비는 약 30:1, 35:1, 40:1, 50:1, 60:1, 70:1 또는 80:1 이상이다.
[0061]
도 1은 종래 기술에 따른 디바이스(100)의 단면도를 예시한다. 단면도는 활성 영역 슬릿들에 걸쳐 있으며, 워드라인 슬릿 에칭의 측벽에서 본 도면이다. 종래 기술의 디바이스(100)는 피치 분할이 없다. 디바이스(120)는 기판(102) 상에 교번하는 층들(104 및 106)을 포함한다. 5개의 HAR(high aspect ratio) 활성 영역 슬릿들(108a, 108b, 108c, 108d, 및 108e)이 있다. 각각의 HAR(high aspect ratio) 활성 영역 슬릿(108)은 약 120 nm의 폭을 갖는 활성 영역 슬릿 폭(110)을 갖는다. 활성 영역 슬릿 폭(110)은 셀 공간과 동등하다. 활성 영역(112)은 약 30 nm의 폭을 갖는다. 셀의 수평 피치는 폭 더하기(plus) 공간이거나, 또는 이 경우 150 nm이다. 셀의 수직 피치는, 약 60 nm의 114로 도시된, 층(106) 더하기 층(104)의 두께이다. 본원에서, 디바이스 피치를 설명할 때, 이는 수평 피치를 의미한다.
[0062]
도 2는 하나 이상의 실시예들에 따른 디바이스(120)의 단면도를 예시한다. 단면도는 3D 피치 멀티플리케이션 후의 활성 영역 슬릿들에 걸쳐 있으며, 워드라인 슬릿 에칭의 측벽에서 본 도면이다. 하나 이상의 실시예들에서, 디바이스(120)는 3D 피치 멀티플리케이션을 겪었다. 디바이스(120)는 기판(122) 상에 교번하는 층들(124 및 126)을 포함한다. 3개의 HAR(high aspect ratio) 활성 영역 슬릿들(128a, 128b, 및 128c)이 있다. 각각의 HAR(high aspect ratio) 활성 영역 슬릿(128)은, 약 100 nm 내지 약 160 nm의 범위의 폭을 갖는 활성 영역 슬릿 폭(130)을 갖는다. 하나 이상의 실시예들에서, 활성 영역(132)은, 약 30 nm를 포함하는, 약 20 nm 내지 약 40 nm의 범위의 폭, 및 약 30 nm를 포함하는, 약 20 nm 내지 약 40 nm의 범위의 활성 영역 공간(134)을 갖는다. 하나 이상의 실시예들에서, 3D 피치 멀티플리케이션은 HAR(high aspect ratio) 에칭 폭을 셀 폭으로부터 디커플링하여, 소형 셀 활성 영역 피치를 생성함으로써 소형 DRAM 다이 크기를 가능하게 한다. 하나 이상의 실시예들에서, 활성 영역 피치는 약 50 nm 내지 약 80 nm의 범위이다. 하나 이상의 실시예들에서, 유전체 층(136)은 제1 재료 층들(124)을 서로 분리시킨다.
[0063]
기판(122)은 당업자에게 알려진 임의의 적절한 재료일 수 있다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는, 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 또한, 문맥이 명백히 달리 표시하지 않는 한, 기판에 대한 언급이, 기판의 일부만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상의 증착에 대한 언급은, 베어 기판(bare substrate), 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0064]
하나 이상의 실시예들에서, 반도체 층(예시되지 않음)이 기판(122) 상에 있다. 하나 이상의 실시예들에서, 반도체 층은 또한, 공통 소스 라인으로 지칭될 수 있다. 반도체 층은, 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있고, 폴리-실리콘(폴리-Si)을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 반도체 층은, 전도성 또는 반도체 재료로 제조된 공통 노드이다.
[0065]
선택적인 희생 층(예시되지 않음)이 반도체 층 상에 형성될 수 있고, 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 희생 층은 제거되고, 나중의 프로세스들에서 대체될 수 있다. 일부 실시예들에서, 희생 층은 제거되지 않고, 전자 디바이스, 예컨대 메모리 디바이스의 부분들 내에 남아 있다. 이 경우, "희생"이라는 용어는 영구적인 층들을 또한 포함하도록 확장된 의미를 갖는다.
[0066]
하나 이상의 실시예들에서, 제1 재료 층(124) 및 제2 재료 층(126)은 독립적으로, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 디옥사이드(SiO), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 폴리실리콘 및 다음의 표준 반도체 프로세스들과 호환가능한 다른 재료들 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층(124) 및 제2 재료 층(126)은 PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), 또는 에피택셜 증착 중 하나 이상에 의해 증착된다. 이 프로세스는, 예컨대 실리콘 디옥사이드(SiO2), 실리콘 나이트라이드(Si3N4)를 포함하는(그러나 이에 제한되지 않음) 유전체를 포함하는 임의의 기판, 또는 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함하는(그러나 이에 제한되지 않음) 반도체 기판 상의 임의의 다층 막 스택 증착, 예컨대 Si/SiGe 또는 실리콘 나이트라이드/실리콘 디옥사이드를 위해 사용될 수 있다.
[0067]
하나 이상의 실시예들에서, 유전체 층(136)은, 임의의 적절한 유전체 재료, 예컨대 당업자에게 알려진, 전기장에서 분극될 수 있는 전기 절연체를 포함할 수 있다. 일부 실시예들에서, 유전체 층(136)은, 옥사이드들, 탄소 도핑된 옥사이드들, 실리콘 디옥사이드(SiO), 다공성 실리콘 디옥사이드(SiO2), 실리콘 디옥사이드(SiO), 실리콘 나이트라이드(SiN), 실리콘 디옥사이드/실리콘 나이트라이드, 카바이드들, 옥시카바이드들, 나이트라이드들, 옥시나이트라이드들, 옥시카보나이트라이드들, 폴리머들, 포스포실리케이트 유리, 플루오로실리케이트(SiOF) 유리, 또는 오가노실리케이트 유리(SiOCH) 중 하나 이상을 포함한다.
[0068]
하나 이상의 실시예들에서, 메모리 스택(140)이 형성된다. 예시된 실시예의 메모리 스택(140)은 복수의 교번하는 스택; 이를테면, 제1 재료 층들(124)과 제2 재료 층들(126)을 포함한다. 유사한 방식으로, 일부 시퀀스들에서 증착된 3개 이상의 막들은 각각의 세트의 막들을 형성하여, 각각의 수직 세트의 메모리 셀들을 형성할 수 있다.
[0069]
도 2에 예시된 메모리 스택(140)이 8개의 쌍들의 교번하는 제1 재료 층들(124)과 제2 재료 층들(126)을 갖지만, 당업자는 이것이 단지 예시적 목적을 위한 것일 뿐이라는 것을 인식한다. 메모리 스택(140)은 임의의 수의 교번하는 제1 재료 층들(124)과 제2 재료 층들(126)을 가질 수 있다. 예컨대, 일부 실시예들에서, 메모리 스택(140)은, 50개를 초과하는 쌍들의 교번하는 제1 재료 층들(124)과 제2 재료 층들(126), 또는 100개를 초과하는 쌍들의 교번하는 제1 재료 층들(124)과 제2 재료 층들(126), 또는 200개를 초과하는 쌍들의 교번하는 제1 재료 층들(124)과 제2 재료 층들(126)을 포함한다.
[0070]
하나 이상의 실시예들에서, 3D 피치 멀티플리케이션을 위해 측방향 라미네이트 성장 프로세스가 사용된다. 도 3a 내지 도 7b는 하나 이상의 실시예들의 측방향 라미네이트 성장 프로세스를 예시한다. 도 3a는 하나 이상의 실시예들에 따른 디바이스(150)의 평면도를 예시한다. 도 3b는 하나 이상의 실시예들에 따른, 도 3a의 디바이스(150)의 단면도를 예시한다. 하나 이상의 실시예들에서, 슬릿 에칭은 티어 격리 층(tier isolation layer)(154)에 적어도 하나의 개구(156)를 형성하기 위해 수행된다. 그런 다음, 실리콘 층(152)은, 습식 에칭, 기상 에칭, 등방성 플라즈마 에칭 또는 임의의 다른 SRP(Selective Removal Process)를 포함하는(그러나 이에 제한되지 않음), 당업자에게 알려진 임의의 적절한 리세싱 기법을 사용하여 리세싱될 수 있다.
[0071]
도 4a는 하나 이상의 실시예들에 따른 디바이스(150)의 평면도를 예시한다. 도 4b는 하나 이상의 실시예들에 따른, 도 4a의 디바이스(150)의 단면도를 예시한다. 하나 이상의 실시예들에서, 제1 티어 갭 층(160) 및 제2 티어 갭 층(158)은 적어도 하나의 개구(156)에서 선택적으로 성장된다. 하나 이상의 실시예들에서, 제1 티어 갭 층(160) 및 제2 티어 갭 층(158)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 제1 티어 갭 층(160) 및 제2 티어 갭 층(158)은 독립적으로, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 디옥사이드(SiO), 실리콘 나이트라이드(SiN), 및 실리콘 옥시나이트라이드(SiON) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제1 티어 갭 층(160) 및 제2 티어 갭 층(158)은 에피택셜 증착 또는 일부 다른 선택적 증착 또는 반응 프로세스에 의해 증착된다. 이 프로세스는, 임의의 다층 막 스택 증착, 예컨대 Si, SiGe, 또는 다른 재료들 상에 형성된 나이트라이드들 또는 옥시나이트라이드들을 위해 사용될 수 있다.
[0072]
도 5a는 하나 이상의 실시예들에 따른 디바이스(150)의 평면도를 예시한다. 도 5b는 하나 이상의 실시예들에 따른, 도 5a의 디바이스(150)의 단면도를 예시한다. 하나 이상의 실시예들에서, 제1 티어 갭 층(160) 및 제2 티어 갭 층(158)은, 적어도 하나의 개구(156)를 충전하기 위해 적어도 하나의 개구(156)에서 선택적으로 성장된다.
[0073]
하나 이상의 실시예들에서, 피치 멀티플리케이션 구조의 일 측면이 155에 도시되어 있다. 예시된 실시예의 메모리 스택(155)은, 초기 층(152)의 일 측면 상에 형성된 복수의 교번하는 제1 티어 갭 층들(160)과 제2 티어 갭 층들(158)을 포함한다. 하나 이상의 실시예들에서, 제2 티어 갭 층(158)은 실리콘(Si)을 포함한다. 하나 이상의 실시예들에서, 제1 티어 갭 층(160)은 실리콘 게르마늄(SiGe)을 포함한다. 따라서, 일부 실시예들에서, 메모리 스택(155)은 실리콘(Si)과 실리콘 게르마늄(SiGe)의 교번하는 층들을 포함한다.
[0074]
도 5a에 예시된 메모리 스택(155)이 152의 각각의 측면 상에 6개의 쌍들의 교번하는 제1 티어 갭 층들(160)과 제2 티어 갭 층들(158)을 갖지만, 당업자는 이것이 단지 예시적 목적을 위한 것일 뿐이라는 것을 인식한다. 메모리 스택(155)은 임의의 수의 교번하는 제1 티어 갭 층들(160)과 제2 티어 갭 층들(158)을 가질 수 있다. 예컨대, 일부 실시예들에서, 메모리 스택(155)은 1개의 쌍의 교번하는 제1 티어 갭 층들(160)과 제2 티어 갭 층들(158)을 포함한다. 다른 실시예들에서, 메모리 스택(155)은, 측면당 2개 이상의 쌍들의 교번하는 제1 티어 갭 층들(160)과 제2 티어 갭 층들(158)을 포함하거나, 슬릿들 사이의 총 8개에 쌍들의 경우, 측면당 4개 초과의 쌍들의 교번하는 제1 티어 갭 층들(160)과 제2 티어 갭 층들(158)을 포함한다. 쌍들의 수가 4를 초과하여 커질수록 리턴(return)을 감소시키기 위한 프로세스가 더 어려워져서, 1개 내지 4개의 쌍들이 더 바람직한 실시예들이 되게 한다.
[0075]
도 6a는 하나 이상의 실시예들에 따른 디바이스(150)의 평면도를 예시한다. 도 6b는 하나 이상의 실시예들에 따른, 도 6a의 디바이스(150)의 단면도를 예시한다. 하나 이상의 실시예들에서, 제1 티어 갭 층(160)은 제2 개구(162)를 형성하기 위해 제거된다. 티어 피치(164)는 약 45 nm 내지 약 80 nm의 범위이다. 티어 공간(166)은 약 25 nm 내지 약 60 nm의 범위이다.
[0076]
도 7a는, 그런 다음, 하나 이상의 실시예들에 따른 공통 프로세싱으로 구성될 수 있는 한 세트의 DRAM 셀들(150)의 평면도를 예시한다. 도 7b는 하나 이상의 실시예들에 따른, 워드라인 슬릿 에칭된 갭(174)에서 본, 도 7a의 디바이스(150)의 단면도를 예시한다. 티어 갭 층들 중 하나를 제거한 후에, 격리 공간(isolation space)들(162)이 형성될 수 있으며, 그런 다음, 격리 공간들(162)은 격리된 디바이스들에 적절한 유전체 재료로 충전될 수 있다. 대안적으로, 제거된 하나의 또는 다른 티어 갭 층은 활성 메모리 셀을 형성하는 데 사용되는 재료로 대체될 수 있고, 다른 티어 갭 재료는 제자리에 남겨지거나 또는 또한 제거 및 대체되어, 메모리 셀들 사이에 격리부(isolation)를 형성할 수 있다. 하나 이상의 실시예들에서, 활성 티어 갭 층(160)은 DRAM 커패시터(168)를 형성하기 위한 재료들로 대체되고, 활성 티어 갭 층의 다른 섹션은 DRAM 메모리 셀을 위한 트랜지스터(170)를 형성하는 데 사용된다. 168, 170 및 172 사이의 일반적인 격리 재료들은 SiO2 및 Si3N4이다. 하나 이상의 실시예들에서, DRAM 메모리 셀 동작을 위한 수직 비트라인 상호연결부 사이에 개구(174)가 있다.
[0077]
하나 이상의 실시예들에서, 3D 피치 멀티플리케이션을 위해 선택적 성장 방법이 사용된다. 도 8a 내지 도 8d는 하나 이상의 실시예들의 선택적 성장 방법을 사용하여 준비된 디바이스(200)의 단면도들을 예시한다. 도 8a를 참조하면, 하나 이상의 실시예들에서, 메모리 스택(205)이 형성된다. 예시된 실시예의 메모리 스택(205)은, 기판(201) 상의 반도체 층(202) 상에 복수의 교번하는 제1 재료 층들(204)과 제2 재료 층(206)을 포함한다.
[0078]
하나 이상의 실시예들에서, 반도체 층(202)이 기판(201) 상에 있다. 하나 이상의 실시예들에서, 반도체 층(202)은 또한, 로직 인터페이스 층으로 지칭될 수 있다. 반도체 층(202)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있고, 폴리-실리콘(폴리-Si)을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 반도체 층(202)은 하부 CMOS 로직 회로들에 대한 콘택 층이다.
[0079]
선택적인 희생 층(예시되지 않음)이 반도체 층(202) 상에 형성될 수 있고, 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 희생 층은 나중의 프로세스들에서 제거 및 대체된다. 일부 실시예들에서, 희생 층은 제거되지 않고, 전자 디바이스, 예컨대 메모리 디바이스 내에 남아 있다. 이 경우, "희생"이라는 용어는 영구적인 층들을 포함하도록 확장된 의미를 가지며, 전도성 층으로 지칭될 수 있다.
[0080]
하나 이상의 실시예들에서, 제1 재료 층(204) 및 제2 재료 층(206)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 제1 재료 층(204) 및 제2 재료 층(206)은 독립적으로, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 디옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 및 폴리실리콘 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층(204) 및 제2 재료 층(206)은 PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), 또는 에피택셜 증착 중 하나 이상에 의해 증착된다. 이 프로세스는, 실리콘 디옥사이드(SiO2)를 포함하는(그러나 이에 제한되지 않음) 유전체를 포함하는 임의의 기판, 및 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함하는(그러나 이에 제한되지 않음) 반도체 기판 상의 임의의 다층 막 스택 증착, 예컨대 Si/SiGe를 위해 사용될 수 있다. 하나 이상의 실시예들에서, 제1 재료 층은 실리콘 디옥사이드(SiO2)를 포함하고, 제2 재료 층은 폴리실리콘을 포함한다.
[0081]
하나 이상의 실시예들에서, 제1 재료 층(204) 및 제2 재료 층(206)은 임의의 적절한 두께를 가질 수 있다. 특정 실시예들에서, 제1 재료 층(204)은, 약 20 nm를 포함하는, 약 15 nm 내지 약 25 nm의 범위의 두께를 갖는다. 특정 실시예들에서, 제2 재료 층(206)은, 약 30 nm 또는 약 35 nm를 포함하는, 약 25 nm 내지 약 45 nm의 범위의 두께를 갖는다.
[0082]
도 8a에 예시된 메모리 스택(205)이 3개의 쌍들의 교번하는 제1 재료 층들(204)과 제2 재료 층들(206)을 갖지만, 당업자는 이것이 단지 예시적 목적을 위한 것일 뿐이라는 것을 인식한다. 메모리 스택(205)은 임의의 수의 교번하는 제1 재료 층들(204)과 제2 재료 층들(206)을 가질 수 있다. 예컨대, 일부 실시예들에서, 메모리 스택(205)은 192개의 쌍들의 교번하는 제1 재료 층들(204)과 제2 재료 층들(206)을 포함한다. 다른 실시예들에서, 메모리 스택(205)은, 100개를 초과하는 쌍들의 교번하는 제1 재료 층들(204)과 제2 재료 층들(206), 또는 200개를 초과하는 쌍들의 교번하는 제1 재료 층들(204)과 제2 재료 층들(206), 또는 300개를 초과하는 쌍들의 교번하는 제1 재료 층들(204)과 제2 재료 층들(206)을 포함한다.
[0083]
하나 이상의 실시예들에서, 하드 마스크(208)가 메모리 스택(205)의 최상부 표면 상에 있다. 하나 이상의 실시예들에서, 하드 마스크 층(208)은 마이크로전자 디바이스 제조 분야의 당업자에게 알려진 하나 이상의 마스크 층 증착 기법들을 사용하여 증착될 수 있다. 하나 이상의 실시예들에서, 하드 마스크 층(208)은, ALD, CVD, PVD, MBE, MOCVD, 스핀-온, 또는 당업자에게 알려진 다른 증착 기법들과 같은(그러나 이에 제한되지 않음) 증착 기법들 중 하나를 사용하여 증착된다. 하나 이상의 실시예들에서, 하드 마스크 층(208)은, 스핀-온 탄소, 하드 마스크, 또는 포토레지스트 중 하나 이상으로부터 선택된 재료를 포함한다. 당업자는, 다수의 하드 마스크 층들(208)이 존재할 수 있다는 것을 이해할 것이다. 하나 이상의 실시예들에서, 하드 마스크 층(208)은 실리콘 나이트라이드(SiN)를 포함한다.
[0084]
하나 이상의 실시예들에서, 디바이스(200)는 활성 영역 개구(210)를 형성하도록 패터닝된다. 패터닝은 당업자에게 알려진 임의의 적절한 패터닝 기법을 포함할 수 있다.
[0085]
도 8b를 참조하면, 디바이스(200)는, 개구(210)가 반도체 층(202)의 최상부 표면으로 연장되도록 개구(210)의 깊이를 증가시키기 위해 HAR(high aspect ratio) 슬릿 에칭 프로세스를 겪는다. 하나 이상의 실시예들에서, 개구(210)의 폭은 약 30 nm 내지 약 160 nm의 범위이다. 그런 다음, 제2 재료 층(206)이 리세싱된다. 일부 실시예들에서, 제2 재료 층(206)은 폴리실리콘을 포함한다. 하나 이상의 실시예들에서, 폴리실리콘의 리세스 깊이는 약 100 nm 내지 약 400 nm의 범위이다.
[0086]
도 8c를 참조하면, 제3 재료(212) 및 제4 재료(214)가 선택적으로 성장된다. 하나 이상의 실시예들에서, 제3 재료(212) 및 제4 재료(214)는 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 제3 재료(212) 및 제4 재료(214)는 독립적으로, 실리콘(Si), 실리콘 게르마늄(SiGe), 또는 다른 선택적인 증착 재료 세트들 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제3 재료(212) 및 제4 재료(214)는 선택적 반응 또는 에피택셜 증착에 의해 증착된다. 하나 이상의 실시예들에서, 제3 재료(212)는 실리콘 게르마늄(SiGe)을 포함하고, 제4 재료(214)는 실리콘(Si)을 포함한다.
[0087]
도 8d를 참조하면, 프로세스가 반복되고 제3 재료(212) 및 제4 재료(214)가 선택적으로 성장되어 미세 피치(fine pitch)로 활성 구역들을 형성한다.
[0088]
하나 이상의 실시예들에서, 3D 피치 멀티플리케이션을 위해 비-선택적 및 선택적 증착 방법의 조합이 사용된다. 도 9a 내지 도 9g는 하나 이상의 실시예들의 비-선택적 및 선택적 증착 방법의 조합을 사용하여 준비된 디바이스(300)의 단면도들을 예시한다. 도 9a를 참조하면, 하나 이상의 실시예들에서, 메모리 스택(305)이 형성된다. 예시된 실시예의 메모리 스택(305)은, 기판(301) 상의 반도체 층(302) 상에 복수의 교번하는 제1 재료 층들(304)과 제2 재료 층(306)을 포함한다.
[0089]
하나 이상의 실시예들에서, 반도체 층(302)이 기판(301) 상에 있다. 하나 이상의 실시예들에서, 반도체 층(302)은 또한, 로직 인터페이스 층으로 지칭될 수 있다. 반도체 층(302)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다.
[0090]
선택적인 희생 층(예시되지 않음)이 반도체 층(302) 상에 형성될 수 있고, 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 희생 층은 나중의 프로세스들에서 제거 및 대체된다. 일부 실시예들에서, 희생 층은 제거되지 않고, 전자 디바이스, 예컨대 메모리 디바이스 내에 남아 있다. 이 경우, "희생"이라는 용어는 영구적인 층들을 포함하도록 확장된 의미를 가지며, 전도성 층으로 지칭될 수 있다.
[0091]
하나 이상의 실시예들에서, 제1 재료 층(304) 및 제2 재료 층(306)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 제1 재료 층(304) 및 제2 재료 층(306)은 독립적으로, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 나이트라이드(SiN), 및 폴리실리콘 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층(304) 및 제2 재료 층(306)은 PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), 또는 에피택셜 증착 중 하나 이상에 의해 증착된다. 이 프로세스는, 실리콘 디옥사이드(SiO2)를 포함하는(그러나 이에 제한되지 않음) 유전체를 포함하는 임의의 기판, 및 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함하는(그러나 이에 제한되지 않음) 반도체 기판 상의 임의의 다층 막 스택 증착, 예컨대 Si/SiGe를 위해 사용될 수 있다. 하나 이상의 실시예들에서, 제1 재료 층(304)은 실리콘(Si)을 포함하고, 제2 재료 층(306)은 실리콘 게르마늄(SiGe)을 포함한다.
[0092]
하나 이상의 실시예들에서, 제1 재료 층(304) 및 제2 재료 층들(306)은 임의의 적절한 두께를 가질 수 있다. 특정 실시예들에서, 제1 재료 층(304)은, 약 20 nm를 포함하는, 약 15 nm 내지 약 25 nm의 범위의 두께를 갖는다. 특정 실시예들에서, 제2 재료 층(306)은, 약 40 nm를 포함하는, 약 35 nm 내지 약 45 nm의 범위의 두께를 갖는다.
[0093]
도 9a에 예시된 메모리 스택(305)이 3개의 쌍들의 교번하는 제1 재료 층들(304)과 제2 재료 층들(306)을 갖지만, 당업자는 이것이 단지 예시적 목적을 위한 것일 뿐이라는 것을 인식한다. 메모리 스택(305)은 임의의 수의 교번하는 제1 재료 층들(304)과 제2 재료 층들(306)을 가질 수 있다. 예컨대, 일부 실시예들에서, 메모리 스택(305)은 192개의 쌍들의 교번하는 제1 재료 층들(304)과 제2 재료 층들(306)을 포함한다. 다른 실시예들에서, 메모리 스택(305)은, 50개를 초과하는 쌍들의 교번하는 제1 재료 층들(304)과 제2 재료 층들(306), 또는 100개를 초과하는 쌍들의 교번하는 제1 재료 층들(304)과 제2 재료 층들(306), 또는 300개를 초과하는 쌍들의 교번하는 제1 재료 층들(304)과 제2 재료 층들(306)을 포함한다.
[0094]
하나 이상의 실시예들에서, 하드 마스크(308)가 메모리 스택(305)의 최상부 표면 상에 있다. 하나 이상의 실시예들에서, 하드 마스크 층(308)은 마이크로전자 디바이스 제조 분야의 당업자에게 알려진 하나 이상의 마스크 층 증착 기법들을 사용하여 증착될 수 있다. 하나 이상의 실시예들에서, 하드 마스크 층(308)은, ALD, CVD, PVD, MBE, MOCVD, 스핀-온, 또는 당업자에게 알려진 다른 증착 기법들과 같은(그러나 이에 제한되지 않음) 증착 기법들 중 하나를 사용하여 증착된다. 하나 이상의 실시예들에서, 하드 마스크 층(308)은, 스핀-온 탄소, 하드 마스크, 또는 포토레지스트 중 하나 이상으로부터 선택된 재료를 포함한다. 당업자는, 다수의 하드 마스크 층들(308)이 존재할 수 있다는 것을 이해할 것이다. 하나 이상의 실시예들에서, 하드 마스크 층(308)은 실리콘 나이트라이드(SiN)를 포함한다.
[0095]
하나 이상의 실시예들에서, 디바이스(300)는 활성 영역 슬릿 개구(310)를 형성하도록 패터닝된다. 패터닝은 당업자에게 알려진 임의의 적절한 패터닝 기법을 포함할 수 있다.
[0096]
도 9b를 참조하면, 제2 재료 층(306)은 개구(310)를 통해 리세싱된다. 리세싱하기 위한 방법은, 당업자들에게 일반적인 습식 화학 또는 기상(vapor phase) 에칭 또는 반응성 가스상(gas phase) 에칭일 수 있다.
[0097]
도 9c를 참조하면, 화학적 옥사이드 층(312)이 제1 재료 층(304) 및 리세싱된 제2 재료 층(306)을 둘러싸게 성장된다. 옥사이드 층(312)은 화학적 산화일 수 있거나, 또는 당업자에게 알려진 임의의 적절한 방법에 의해 형성될 수 있다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(312)은 실리콘 디옥사이드(SiOx)를 포함한다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(312)은, 약 2 nm, 약 3 nm, 및 약 4 nm를 포함하는, 약 1 nm 내지 약 5 nm의 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(312)은 실질적으로 등각성이다. 본원에서 사용되는 바와 같이, "실질적으로 등각"인 층은, 두께가 전체적으로 거의 동일한 층을 지칭한다. 실질적으로 등각성인 층은 두께가 약 10%, 5%, 2% 또는 0.5% 이하만큼 변화한다.
[0098]
도 9d를 참조하면, 추가적인 제2 재료 층이 증착되어 티어의 갭을 충전하고, 그런 다음, 습식, 기상 또는 반응성 가스 반응에 의해 리세싱되어, 메모리 셀 구조화를 위한 원하는 수평 치수의 플러그(314)를 남긴다.
[0099]
도 9e를 참조하면, 추가적인 화학적 옥사이드 층(312)이 플러그(314)를 둘러싸게 성장된다. 화학적 옥사이드 층(312)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(312)은 실리콘 디옥사이드(SiO2)를 포함한다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(312)은, 약 2 nm, 약 3 nm, 및 약 4 nm를 포함하는, 약 1 nm 내지 약 5 nm의 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(312)은 실질적으로 등각성이다. 본원에서 사용되는 바와 같이, "실질적으로 등각"인 층은, 두께가 전체적으로 거의 동일한 층을 지칭한다. 실질적으로 등각성인 층은 두께가 약 10%, 5%, 2% 또는 0.5% 이하만큼 변화한다.
[00100]
도 9f를 참조하면, 추가적인 제2 재료 층이 증착되어 티어를 충전하고, 그런 다음, 리세싱되어 플러그(314a 및 314b)를 남긴다. 추가적인 화학적 옥사이드 층(312)은 플러그(314b)를 둘러싸게 성장된다. 화학적 옥사이드 층(312)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(312)은 실리콘 디옥사이드(SiOx)를 포함한다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(312)은, 약 2 nm, 약 3 nm, 및 약 4 nm를 포함하는, 약 1 nm 내지 약 5 nm의 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(312)은 실질적으로 등각성이다. 본원에서 사용되는 바와 같이, "실질적으로 등각"인 층은, 두께가 전체적으로 거의 동일한 층을 지칭한다. 실질적으로 등각성인 층은 두께가 약 10%, 5%, 2% 또는 0.5% 이하만큼 변화한다.
[00101]
하나 이상의 실시예들에서, 제2 재료 층(예컨대, 실리콘 게르마늄(SiGe)) 및 화학적 옥사이드 층(312)의 증착이 반복되어 미세 피치로 활성 구역들을 형성한다.
[00102]
도 9g를 참조하면, 충전 재료(316)가 증착되어 개구(310)를 충전한다. 충전 재료는 당업자에게 알려진 임의의 적절한 충전 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 충전 재료(316)는 실리콘을 포함한다.
[00103]
하나 이상의 실시예들에서, 3D 피치 멀티플리케이션을 위해 비-선택적 및 선택적 증착 방법의 조합이 사용된다. 도 10a 내지 도 10c는 하나 이상의 실시예들의 비-선택적 및 선택적 증착 방법의 조합을 사용하여 준비된 디바이스(400)의 단면도들을 예시한다. 도 10a를 참조하면, 하나 이상의 실시예들에서, 메모리 스택(405)이 형성된다. 예시된 실시예의 메모리 스택(405)은, 기판(401) 상의 반도체 층(402) 상에 복수의 교번하는 제1 재료 층들(404)과 제2 재료 층들(406)을 포함한다.
[00104]
하나 이상의 실시예들에서, 반도체 층(402)이 기판(401) 상에 있다. 하나 이상의 실시예들에서, 반도체 층(402)은 또한, 로직 인터페이스 층으로 지칭될 수 있다. 반도체 층(402)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다.
[00105]
선택적인 희생 층(예시되지 않음)이 반도체 층(402) 상에 형성될 수 있고, 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 희생 층은 나중의 프로세스들에서 제거 및 대체된다. 일부 실시예들에서, 희생 층은 제거되지 않고, 전자 디바이스, 예컨대 메모리 디바이스 내에 남아 있다. 이 경우, "희생"이라는 용어는 영구적인 층들을 포함하도록 확장된 의미를 가지며, 전도성 층으로 지칭될 수 있다.
[00106]
하나 이상의 실시예들에서, 제1 재료 층(404) 및 제2 재료 층(406)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 제1 재료 층(404) 및 제2 재료 층(406)은 독립적으로, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 디옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 및 폴리실리콘 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층(404) 및 제2 재료 층(406)은 PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), 또는 에피택셜 증착 중 하나 이상에 의해 증착된다. 이 프로세스는, 실리콘 디옥사이드(SiO2)를 포함하는(그러나 이에 제한되지 않음) 유전체를 포함하는 임의의 기판, 및 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함하는(그러나 이에 제한되지 않음) 반도체 기판 상의 임의의 다층 막 스택 증착, 예컨대 Si/SiGe를 위해 사용될 수 있다. 하나 이상의 실시예들에서, 제1 재료 층(404)은 실리콘(Si)을 포함하고, 제2 재료 층(406)은 실리콘 게르마늄(SiGe)을 포함한다.
[00107]
하나 이상의 실시예들에서, 제1 재료 층(404) 및 제2 재료 층(406)은 임의의 적절한 두께를 가질 수 있다. 특정 실시예들에서, 제1 재료 층(404)은, 약 20 nm를 포함하는, 약 15 nm 내지 약 25 nm의 범위의 두께를 갖는다. 특정 실시예들에서, 제2 재료 층(406)은, 약 30 nm 및 약 35 nm를 포함하는, 약 25 nm 내지 약 45 nm의 범위의 두께를 갖는다.
[00108]
도 10a에 예시된 메모리 스택(405)이 3개의 쌍들의 교번하는 제1 재료 층들(404)과 제2 재료 층들(406)을 갖지만, 당업자는 이것이 단지 예시적 목적을 위한 것일 뿐이라는 것을 인식한다. 메모리 스택(405)은 임의의 수의 교번하는 제1 재료 층들(404)과 제2 재료 층들(406)을 가질 수 있다. 예컨대, 일부 실시예들에서, 메모리 스택(405)은 192개의 쌍들의 교번하는 제1 재료 층들(404)과 제2 재료 층들(406)을 포함한다. 다른 실시예들에서, 메모리 스택(405)은, 50개를 초과하는 쌍들의 교번하는 제1 재료 층들(404)과 제2 재료 층들(406), 또는 100개를 초과하는 쌍들의 교번하는 제1 재료 층들(404)과 제2 재료 층들(406), 또는 300개를 초과하는 쌍들의 교번하는 제1 재료 층들(404)과 제2 재료 층들(406)을 포함한다.
[00109]
하나 이상의 실시예들에서, 하드 마스크(408)가 메모리 스택(405)의 최상부 표면 상에 있다. 하나 이상의 실시예들에서, 하드 마스크 층(408)은 마이크로전자 디바이스 제조 분야의 당업자에게 알려진 하나 이상의 마스크 층 증착 기법들을 사용하여 증착될 수 있다. 하나 이상의 실시예들에서, 하드 마스크 층(408)은, ALD, CVD, PVD, MBE, MOCVD, 스핀-온, 또는 당업자에게 알려진 다른 증착 기법들과 같은(그러나 이에 제한되지 않음) 증착 기법들 중 하나를 사용하여 증착된다. 하나 이상의 실시예들에서, 하드 마스크 층(408)은, 스핀-온 탄소, 하드 마스크, 또는 포토레지스트 중 하나 이상으로부터 선택된 재료를 포함한다. 당업자는, 다수의 하드 마스크 층들(408)이 존재할 수 있다는 것을 이해할 것이다. 하나 이상의 실시예들에서, 하드 마스크 층(408)은 실리콘 나이트라이드(SiN)를 포함한다.
[00110]
하나 이상의 실시예들에서, 디바이스(400)는 활성 영역 개구(410)를 형성하도록 패터닝된다. 패터닝은 당업자에게 알려진 임의의 적절한 패터닝 기법을 포함할 수 있다.
[00111]
도 10b를 참조하면, 제2 재료 층(406)은 개구(410)를 통해 리세싱된다.
[00112]
도 10c를 참조하면, 화학적 옥사이드 층(412)이 제1 재료 층(404) 및 리세싱된 제2 재료 층(406)을 둘러싸게 성장된다. 화학적 옥사이드 층(412)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(412)은 실리콘 디옥사이드(SiOx)를 포함한다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(412)은, 약 2 nm, 약 3 nm, 및 약 4 nm를 포함하는, 약 1 nm 내지 약 5 nm의 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 화학적 옥사이드 층(412)은 실질적으로 등각성이다. 본원에서 사용되는 바와 같이, "실질적으로 등각성"인 층은, 두께가 전체적으로 거의 동일한 층을 지칭한다. 실질적으로 등각성인 층은 두께가 약 10%, 5%, 2% 또는 0.5% 이하만큼 변화한다.
[00113]
하나 이상의 실시예들에서, 3D 피치 멀티플리케이션을 위해 비-선택적 증착 및 리세싱 방법이 사용된다. 도 11a 내지 도 11g는 하나 이상의 실시예들의 비-선택적 증착 및 리세싱 방법을 사용하여 준비된 디바이스(500)의 단면도들을 예시한다. 도 11a를 참조하면, 하나 이상의 실시예들에서, 메모리 스택(505)이 형성된다. 예시된 실시예의 메모리 스택(505)은, 기판(501) 상의 반도체 층(502) 상에 복수의 교번하는 제1 재료 층들(504)과 제2 재료 층들(506)을 포함한다.
[00114]
하나 이상의 실시예들에서, 반도체 층(502)이 기판(501) 상에 있다. 하나 이상의 실시예들에서, 반도체 층(502)은 또한, 로직 인터페이스 층으로 지칭될 수 있다. 반도체 층(502)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다.
[00115]
선택적인 희생 층(예시되지 않음)이 반도체 층(502) 상에 형성될 수 있고, 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 희생 층은 나중의 프로세스들에서 제거 및 대체된다. 일부 실시예들에서, 희생 층은 제거되지 않고, 전자 디바이스, 예컨대 메모리 디바이스 내에 남아 있다. 이 경우, "희생"이라는 용어는 영구적인 층들을 포함하도록 확장된 의미를 가지며, 전도성 층으로 지칭될 수 있다.
[00116]
하나 이상의 실시예들에서, 제1 재료 층(504) 및 제2 재료 층(506)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 제1 재료 층(504) 및 제2 재료 층(506)은 독립적으로, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 디옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 및 폴리실리콘 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층(504) 및 제2 재료 층(506)은 PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), 또는 에피택시(epitaxy) 중 하나 이상에 의해 증착된다. 이 프로세스는, 실리콘 디옥사이드(SiO2)를 포함하는(그러나 이에 제한되지 않음) 유전체를 포함하는 임의의 기판, 및 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함하는(그러나 이에 제한되지 않음) 반도체 기판 상의 임의의 다층 막 스택 증착, 예컨대 Si/SiGe를 위해 사용될 수 있다. 하나 이상의 실시예들에서, 제1 재료 층(504)은 폴리실리콘을 포함하고, 제2 재료 층(506)은 실리콘 디옥사이드(SiOx)를 포함한다.
[00117]
하나 이상의 실시예들에서, 제1 재료 층(504) 및 제2 재료 층(506)은 임의의 적절한 두께를 가질 수 있다. 특정 실시예들에서, 제1 재료 층(504)은, 약 20 nm를 포함하는, 약 15 nm 내지 약 25 nm의 범위의 두께를 갖는다. 특정 실시예들에서, 제2 재료 층(506)은, 약 30 nm를 포함하는, 약 25 nm 내지 약 35 nm의 범위의 두께를 갖는다.
[00118]
도 11a에 예시된 메모리 스택(505)이 2개의 쌍들의 교번하는 제1 재료 층들(504)과 제2 재료 층들(506)을 갖지만, 당업자는 이것이 단지 예시적 목적을 위한 것일 뿐이라는 것을 인식한다. 메모리 스택(505)은 임의의 수의 교번하는 제1 재료 층들(504)과 제2 재료 층들(506)을 가질 수 있다. 예컨대, 일부 실시예들에서, 메모리 스택(505)은 192개의 쌍들의 교번하는 제1 재료 층들(504)과 제2 재료 층들(506)을 포함한다. 다른 실시예들에서, 메모리 스택(505)은, 50개를 초과하는 쌍들의 교번하는 제1 재료 층들(504)과 제2 재료 층들(506), 또는 100개를 초과하는 쌍들의 교번하는 제1 재료 층들(504)과 제2 재료 층들(506), 또는 300개를 초과하는 쌍들의 교번하는 제1 재료 층들(504)과 제2 재료 층들(506)을 포함한다.
[00119]
도 11b를 참조하면, 하나 이상의 실시예들에서, 디바이스(500)는 활성 영역 개구(510)를 형성하도록 패터닝된다. 패터닝은 당업자에게 알려진 임의의 적절한 패터닝 기법을 포함할 수 있다.
[00120]
도 11c를 참조하면, 제2 재료 층(506)은 개구(510)를 통해 리세싱된다. 그런 다음, 실리콘 층(506)은, 습식 에칭, 기상 에칭, 등방성 플라즈마 에칭 또는 임의의 다른 SRP(Selective Removal Process)를 포함하는(그러나 이에 제한되지 않음), 당업자에게 알려진 임의의 적절한 리세싱 기법을 사용하여 리세싱될 수 있다.
[00121]
도 11d를 참조하면, 충전 재료(512)가 개구(510) 내로 증착되어 개구를 충전한다. 충전 재료(512)는 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 충전 재료는, 1-10% P2O5 도핑된 실리콘 디옥사이드인 포스포 실리케이트 유리(PSG)를 포함한다.
[00122]
도 11e를 참조하면, 충전 재료(512)가 리세싱되어, 개구(520)를 형성한다. 도 11f에 예시된 바와 같이, 도핑되지 않은 옥사이드(514)가 증착되고 리세싱된다.
[00123]
도 11g를 참조하면, 충전된 재료(512) 및 도핑되지 않은 옥사이드(514)가 교번적으로 증착되고 리세싱된다. 이는, 각각의 피처의 구역과 그러한 피처들 사이의 공간을 각각 정의하기 위한 원하는 수의 교번하는 막들을 달성하기 위해 최소 1회 또는 최대 8회 또는 훨씬 더 많이 수행될 수 있다.
[00124]
본 개시내용의 하나 이상의 실시예들은 반도체 메모리 디바이스에 관한 것이다. 일 실시예에서, 반도체 메모리 디바이스는: 디바이스의 제1 부분 상에 교번하는 제1 재료 층들과 제2 재료 층들을 포함하는 제1 메모리 스택 ― 제1 메모리 스택은 제1 폭 및 제1 공간을 갖는 제1 활성 영역을 포함함 ―; 디바이스의 제2 부분 상의 제2 메모리 스택 ― 제2 메모리 스택은 교번하는 제1 재료 층들과 제2 재료 층들을 포함하고, 그리고 제2 폭 및 제2 공간을 갖는 제2 활성 영역을 포함함 ―; 및 제1 부분을 제2 부분으로부터 분리하는 고종횡비 개구; 및 제1 재료 층들을 제2 재료 층들로부터 분리하는 유전체 층을 포함하며, 제1 활성 영역 및 제2 활성 영역의 피치는 약 50 nm 내지 약 80 nm의 범위이다.
[00125]
본 개시내용의 추가적인 실시예들은 전자 디바이스를 형성하는 방법들에 관한 것이다. 일 실시예에서, 전자 디바이스를 형성하는 방법은: 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하는 메모리 스택을 형성하는 단계; 메모리 스택에 개구를 형성하는 단계; 제2 재료 층을 리세싱하여 갭을 형성하는 단계; 갭에서 제2 재료 상에 제3 재료를 성장시키는 단계; 갭을 충전하기 위해 제4 재료를 등각성 증착하고 그리고 이를 제3 재료에 인접하게 다시(back) 부분적으로 리세싱하여 활성 영역을 형성하고, 리세스 갭을 충전하기 위해 이를 반복하는 단계를 포함하며, 활성 영역의 피치는 약 50 nm 내지 약 100 nm의 범위이다.
[00126]
본 개시내용의 추가적인 실시예들은 도 12에 도시된 바와 같이, 설명된 방법들 및 메모리 디바이스들의 형성을 위한 프로세싱 툴들(900)에 관한 것이다.
[00127]
클러스터 툴(900)은 복수의 측면들을 갖는 적어도 하나의 중앙 전달 스테이션(921, 931)을 포함한다. 로봇(925, 935)이 중앙 전달 스테이션(921, 931) 내에 포지셔닝되고, 로봇 블레이드 및 웨이퍼를 복수의 측면들 각각으로 이동시키도록 구성된다.
[00128]
클러스터 툴(900)은 중앙 전달 스테이션에 연결된 복수의 프로세싱 챔버들(902, 904, 906, 908, 910, 912, 914, 916, 및 918)(프로세스 스테이션들로 또한 지칭됨)을 포함한다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들로부터 격리된 별도의 프로세싱 구역들을 제공한다. 프로세싱 챔버는 예비세정 챔버, 버퍼 챔버, 전달 공간(들), 웨이퍼 배향기/탈기 챔버, 극저온 냉각 챔버(cryo cooling chamber), 증착 챔버, 어닐링 챔버, 에칭 챔버 및 결정화제(crystallization agent) 제거 챔버를 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정 어레인지먼트는 클러스터 툴에 따라 변화될 수 있으며, 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다.
[00129]
일부 실시예들의 증착 챔버는, 원자 층 증착 챔버, 플라즈마 강화 원자 층 증착 챔버, 화학 기상 증착 챔버, 플라즈마 강화 화학 기상 증착 챔버 또는 물리 증착 챔버 중 하나 이상을 포함한다. 일부 실시예들에서, 클러스터 툴(900)은 중앙 전달 스테이션에 연결된 예비-세정 챔버를 포함한다.
[00130]
도 12에 도시된 실시예에서, 팩토리 인터페이스(950)는 클러스터 툴(900)의 전면에 연결된다. 팩토리 인터페이스(950)는 팩토리 인터페이스(950)의 전면(951)에 로딩 챔버(954) 및 언로딩 챔버(956)를 포함한다. 로딩 챔버(954)가 좌측에 도시되고 언로딩 챔버(956)가 우측에 도시되지만, 당업자들은 이것이 단지 하나의 가능한 구성을 대표한다는 것을 이해할 것이다.
[00131]
로딩 챔버(954) 및 언로딩 챔버(956)의 크기 및 형상은, 예컨대 클러스터 툴(900)에서 프로세싱되는 기판들에 따라 변화할 수 있다. 도시된 실시예에서, 로딩 챔버(954) 및 언로딩 챔버(956)는 웨이퍼 카세트 내에 포지셔닝된 복수의 웨이퍼들과 함께 카세트를 홀딩하도록 크기가 정해진다.
[00132]
로봇(952)이 팩토리 인터페이스(950) 내에 있으며, 로딩 챔버(954)와 언로딩 챔버(956) 사이에서 이동할 수 있다. 로봇(952)은 로딩 챔버(954)의 카세트로부터 팩토리 인터페이스(950)를 통해 로드 록 챔버(960)로 웨이퍼를 전달할 수 있다. 로봇(952)은 또한, 팩토리 인터페이스(950)를 통해 로드 록 챔버(962)로부터 언로딩 챔버(956)의 카세트로 웨이퍼를 전달할 수 있다. 당업자들에 의해 이해될 바와 같이, 팩토리 인터페이스(950)는 1개 초과의 로봇(952)을 가질 수 있다. 예컨대, 팩토리 인터페이스(950)는 로딩 챔버(954)와 로드 록 챔버(960) 사이에서 웨이퍼들을 전달하는 제1 로봇 및 로드 록(962)과 언로딩 챔버(956) 사이에서 웨이퍼들을 전달하는 제2 로봇을 가질 수 있다.
[00133]
도시된 클러스터 툴(900)은 제1 섹션(920) 및 제2 섹션(930)을 갖는다. 제1 섹션(920)은 로드 록 챔버들(960, 962)을 통해 팩토리 인터페이스(950)에 연결된다. 제1 섹션(920)은 적어도 하나의 로봇(925)이 내부에 포지셔닝된 제1 전달 챔버(921)를 포함한다. 로봇(925)은 또한, 로봇식 웨이퍼 이송 메커니즘으로 지칭된다. 제1 전달 챔버(921)는 로드 록 챔버들(960, 962), 프로세스 챔버들(902, 904, 916, 918), 및 버퍼 챔버들(922, 924)에 대해 중앙에 로케이팅된다. 일부 실시예들의 로봇(925)은 한 번에 1개 초과의 웨이퍼를 독립적으로 이동시킬 수 있는 다중-암 로봇이다. 일부 실시예들에서, 제1 전달 챔버(921)는 1개 초과의 로봇식 웨이퍼 전달 메커니즘을 포함한다. 제1 전달 챔버(921) 내의 로봇(925)은 제1 전달 챔버(921) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 개별 웨이퍼들은 제1 로봇식 메커니즘의 원위 단부에 로케이팅된 웨이퍼 이송 블레이드 상에서 운반된다.
[00134]
제1 섹션(920)에서 웨이퍼를 프로세싱한 후, 웨이퍼는 통과 챔버(pass-through chamber)를 통해 제2 섹션(930)으로 전달될 수 있다. 예컨대, 챔버들(922, 924)은 단방향 또는 양방향 통과 챔버들일 수 있다. 통과 챔버들(922, 924)은, 예컨대 제2 섹션(930)에서의 프로세싱 전에 웨이퍼를 극저온 냉각시키기 위해, 또는 제1 섹션(920)으로 다시 이동하기 전에 웨이퍼 냉각 또는 후처리를 가능하게 하기 위해 사용될 수 있다.
[00135]
시스템 제어기(990)는 제1 로봇(925), 제2 로봇(935), 제1 복수의 프로세싱 챔버들(902, 904, 916, 918) 및 제2 복수의 프로세싱 챔버들(906, 908, 910, 912, 914)과 통신한다. 시스템 제어기(990)는, 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적절한 컴포넌트일 수 있다. 예컨대, 시스템 제어기(990)는, 중앙 프로세싱 유닛, 메모리, 적절한 회로들 및 저장소를 포함하는 컴퓨터일 수 있다.
[00136]
프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금, 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(990)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 로케이팅된 제2 프로세서(도시되지 않음)에 의해 실행 및/또는 저장될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 따라서, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 타입의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[00137]
일부 실시예들에서, 시스템 제어기(990)는, 약 0.1 내지 약 12 시간의 범위의 시간 동안 약 300℃ 내지 약 700℃의 범위의 온도에서 웨이퍼를 어닐링하도록 어닐링 챔버를 제어하기 위한 구성을 갖는다. 일부 실시예들에서, 제어기(990)는 웨이퍼로부터 옥사이드 층을 제거하도록 예비-세정 챔버를 활성화하기 위한 구성을 갖는다.
[00138]
"밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 특징의, 다른 엘리먼트(들) 또는 특징(들)에 대한 관계를 설명하기 위한 설명의 용이함을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향에 추가하여 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된 것임이 이해될 것이다. 예컨대, 도면들의 디바이스가 뒤집힌 경우, 다른 엘리먼트들 또는 특징들 "아래" 또는 "밑"에 있는 것으로 설명되는 엘리먼트들은 다른 엘리먼트들 또는 특징들 "위"에 배향될 것이다. 따라서, "아래"라는 예시적인 용어는 위 및 아래의 배향 둘 모두를 포함할 수 있다. 디바이스는 다르게 배향될 수 있고(90도 회전되거나 또는 다른 배향들에 있음), 본원에서 사용된 공간적으로 상대적인 설명자들은 그에 따라 해석될 수 있다.
[00139]
본원에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 다음의 청구항들의 맥락에서) 단수표현 용어들 및 유사한 지시 대상들의 사용은, 본원에서 달리 지시되거나 또는 문맥상 명백하게 반대되지 않는 한, 단수형 및 복수형 둘 모두를 커버하는 것으로 해석되어야 한다. 본원에서 달리 지시되지 않는 한, 본원에서 값들의 범위들의 언급은 단지, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 약칭 방법(shorthand method)으로서의 역할을 하도록 의도될 뿐이며, 각각의 개별 값은, 각각의 개별 값이 마치 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은 본원에서 달리 지시되거나 아니면 문맥상 명백하게 반대되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 본원에서 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예컨대, "이를테면")의 사용은 재료들 및 방법들을 더 자명하게 하기 위한 것일 뿐이며, 달리 청구되지 않는 한 본 발명의 범위를 제한하지 않는다. 본 명세서의 어떤 언어도, 임의의 청구되지 않은 엘리먼트를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 나타내는 것으로 해석되어서는 안 된다.
[00140]
본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명되는 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[00141]
본원에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시하는 것임이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.
Claims (20)
- 반도체 메모리 디바이스로서,
상기 디바이스의 제1 부분 상에 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하는 제1 메모리 스택 ― 상기 제1 메모리 스택은 제1 폭 및 제1 공간을 갖는 제1 활성 영역을 포함함 ―;
상기 디바이스의 제2 부분 상의 제2 메모리 스택 ― 상기 제2 메모리 스택은 상기 제1 재료 층과 상기 제2 재료 층의 교번하는 층들을 포함하고, 그리고 제2 폭 및 제2 공간을 갖는 제2 활성 영역을 포함함 ―; 및
상기 제1 부분을 상기 제2 부분으로부터 분리하는 고종횡비 개구; 및
상기 제1 재료 층을 상기 제2 재료 층으로부터 분리하는 유전체 층을 포함하며,
상기 제1 활성 영역 및 상기 제2 활성 영역의 피치(pitch)는 약 50 nm 내지 약 80 nm의 범위인,
반도체 메모리 디바이스. - 제1 항에 있어서,
상기 제1 재료 층 및 상기 제2 재료 층은 독립적으로, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 디옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 및 폴리실리콘 중 하나 이상을 포함하는,
반도체 메모리 디바이스. - 제1 항에 있어서,
상기 제1 재료 층은 실리콘(Si)을 포함하고, 그리고 상기 제2 재료 층은 실리콘 게르마늄(SiGe)을 포함하는,
반도체 메모리 디바이스. - 제1 항에 있어서,
상기 제1 재료 층은 실리콘 디옥사이드(SiO2)를 포함하고, 그리고 상기 제2 재료 층은 폴리실리콘을 포함하는,
반도체 메모리 디바이스. - 제1 항에 있어서,
상기 유전체 층은, 옥사이드들, 탄소 도핑된 옥사이드들, 실리콘 디옥사이드(SiO2), 다공성 실리콘 디옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 디옥사이드/실리콘 나이트라이드, 카바이드들, 옥시카바이드들, 나이트라이드들, 옥시나이트라이드들, 옥시카보나이트라이드들, 폴리머들, 포스포실리케이트 유리, 플루오로실리케이트(SiOF) 유리, 또는 오가노실리케이트 유리(SiOCH) 중 하나 이상을 포함하는,
반도체 메모리 디바이스. - 제1 항에 있어서,
상기 고종횡비 개구는 약 80 nm 내지 약 160 nm의 범위의 폭을 갖는,
반도체 메모리 디바이스. - 제1 항에 있어서,
상기 제1 폭 및 상기 제2 폭은 독립적으로, 약 30 nm 내지 약 100 nm의 범위인,
반도체 메모리 디바이스. - 제1 항에 있어서,
상기 제1 공간 및 상기 제2 공간은 독립적으로, 약 3 nm 내지 약 40 nm의 범위인,
반도체 메모리 디바이스. - 전자 디바이스를 형성하는 방법으로서,
제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하는 메모리 스택을 형성하는 단계;
상기 메모리 스택에 개구를 형성하는 단계;
상기 제2 재료 층을 리세싱하여 갭 및 리세싱된 제2 재료 층을 형성하는 단계;
상기 갭에서 제3 재료를 성장시키는 단계; 및
상기 갭에서 상기 제3 재료에 인접하게 제4 재료를 성장시켜 활성 영역을 형성하는 단계를 포함하며,
상기 활성 영역의 피치는 약 50 nm 내지 약 100 nm의 범위인,
전자 디바이스를 형성하는 방법. - 제9 항에 있어서,
상기 제1 재료 층 및 상기 제2 재료 층은 독립적으로, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 디옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 및 폴리실리콘 중 하나 이상을 포함하는,
전자 디바이스를 형성하는 방법. - 제9 항에 있어서,
상기 제1 재료 층은 실리콘(Si)을 포함하고, 그리고 상기 제2 재료 층은 실리콘 게르마늄(SiGe)을 포함하는,
전자 디바이스를 형성하는 방법. - 제9 항에 있어서,
상기 제1 재료 층은 실리콘 디옥사이드(SiO2)를 포함하고, 그리고 상기 제2 재료 층은 폴리실리콘을 포함하는,
전자 디바이스를 형성하는 방법. - 제9 항에 있어서,
상기 개구는 약 80 nm 내지 약 160 nm의 범위의 폭을 갖는,
전자 디바이스를 형성하는 방법. - 제9 항에 있어서,
상기 활성 영역은 약 50 nm 내지 약 100 nm의 범위의 폭을 갖는,
전자 디바이스를 형성하는 방법. - 제9 항에 있어서,
상기 활성 영역은 약 4 nm 내지 약 40 nm의 범위의 공간을 갖는,
전자 디바이스를 형성하는 방법. - 제9 항에 있어서,
상기 리세싱된 제2 재료 층 상에 등각성 옥사이드 층을 증착하는 단계를 더 포함하는,
전자 디바이스를 형성하는 방법. - 제9 항에 있어서,
상기 개구에 충전 재료를 증착하는 단계를 더 포함하는,
전자 디바이스를 형성하는 방법. - 제17 항에 있어서,
상기 충전 재료는 실리콘을 포함하는,
전자 디바이스를 형성하는 방법. - 비-일시적 컴퓨터 판독가능 매체로서,
명령들을 포함하며,
상기 명령들은 프로세싱 시스템의 제어기에 의해 실행될 때, 상기 프로세싱 시스템으로 하여금:
제1 재료 층과 제2 재료 층의 교번하는 층들을 포함하는 메모리 스택을 형성하는 동작;
상기 메모리 스택에 개구를 형성하는 동작;
상기 제2 재료 층을 리세싱하여 갭 및 리세싱된 제2 재료 층을 형성하는 동작;
상기 갭에서 제3 재료를 성장시키는 동작; 및
상기 갭에서 상기 제3 재료에 인접하게 제4 재료를 성장시켜 활성 영역을 형성하는 동작을 수행하게 하며,
상기 활성 영역의 피치는 약 50 nm 내지 약 100 nm의 범위인,
비-일시적 컴퓨터 판독가능 매체. - 제19 항에 있어서,
프로세싱 시스템의 제어기에 의해 실행될 때, 상기 프로세싱 시스템으로 하여금,
상기 리세싱된 제2 재료 층 상에 등각성 옥사이드 층을 증착하는 동작을 수행하게 하는 명령들을 더 포함하는,
비-일시적 컴퓨터 판독가능 매체.
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