CN115461865A - 三维间距倍增 - Google Patents

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CN115461865A CN202180031844.0A CN202180031844A CN115461865A CN 115461865 A CN115461865 A CN 115461865A CN 202180031844 A CN202180031844 A CN 202180031844A CN 115461865 A CN115461865 A CN 115461865A
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妮琴·K·英吉
弗雷德里克·费什伯恩
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Abstract

提供了存储器器件及制造存储器器件的方法。描述了器件及方法，其中三维间距倍增将高深宽比蚀刻宽度从单元宽度去耦，从而产生小单元有源区域间距以允许小DRAM裸片尺寸。

Description

三维间距倍增
技术领域
本公开内容的实施方式关于电子器件领域以及用于制造电子器件的方法及装置。更特定言之，本公开内容的实施方式提供3D-DRAM存储器单元及用于形成3D-DRAM存储器单元的方法。
背景技术
半导体技术快速发展，且器件尺寸随着技术进步而缩小以提供更快的每单位空间处理及储存。在DRAM器件中，主要目标之一为增加每单位空间的储存，这导致3D DRAM器件的垂直尺寸或堆叠高度增加。
在现有3D DRAM存储器中，160nm宽的狭缝及间距为150nm的80nm孔为最小特征，其可被蚀刻至5-10μm深的氧化物-氮化物的多层膜堆叠或3-5μm的氧化物-多晶硅。需要这种蚀刻来到达(access)堆叠中的每一层以进行处理，但较小的间距(尤其在字线方向上)可允许较高的存储器密度。
因此，本领域需要具有改进的更小间距及更高存储器密度的3D-DRAM器件和用于形成3D-DRAM器件的方法。
发明内容
本公开内容的一个或多个实施方式涉及半导体存储器器件。在一个实施方式中，半导体存储器器件包含：第一存储器堆叠，包含位于器件的第一部分上的第一材料层及第二材料层的交替层，此第一存储器堆叠包含具有第一宽度及第一间隔的第一有源区域；第二存储器堆叠，位于器件的第二部分上，此第二存储器堆叠包含第一材料层及第二材料层的交替层且包含具有第二宽度及第二间隔的第二有源区域；以及高深宽比开口，该高深宽比开口将第一部分与第二部分分离；以及介电层，该介电层将第一材料层与第二材料层分离，其中第一有源区域与第二有源区域的间距在约50nm至约80nm的范围内。
本公开内容的额外实施方式涉及形成电子器件的方法。在一个实施方式中，一种形成电子器件的方法包含：形成包含第一材料层及第二材料层的交替层的存储器堆叠；在存储器堆叠中形成开口；使第二材料层凹陷以形成间隙；在间隙中生长第三材料；以及在间隙中邻近第三材料生长第四材料，以形成有源区域，其中有源区域的间距在约30nm至约50nm的范围内。
本公开内容的进一步实施方式涉及一种包括指令的非暂时性计算机可读介质，当由处理系统的控制器执行时，这些指令使处理系统进行以下操作：形成包含第一材料层及第二材料层的交替层的存储器堆叠；在存储器堆叠中形成开口；使第二材料层凹陷以形成间隙；在间隙中生长第三材料；以及在间隙中邻近第三材料生长第四材料，以形成有源区域，其中有源区域的间距在约30nm至约50nm的范围内。
附图说明
为了可详细地理解本公开内容的上述特征，可通过参考实施方式来获得对上文简明概述的本公开内容的更具体的描述，其中一些实施方式在附图中示出。然而，应注意，附图仅示出本公开内容的典型实施方式，且因此不应被认为是对其范围的限制，这是因为本公开内容可容许其他等效实施方式。本文描述的实施方式在附图的各图中通过示例而非限制性的方式示出，在附图中，类似的附图标记指示相似的元件。
图1示出根据现有技术的器件的横截面图；
图2示出根据一个或多个实施方式的器件的横截面图；
图3A示出根据一个或多个实施方式的器件的俯视图；
图3B示出根据一个或多个实施方式的图3A的器件的横截面图；
图4A示出根据一个或多个实施方式的器件的俯视图；
图4B示出根据一个或多个实施方式的图4A的器件的横截面图；
图5A示出根据一个或多个实施方式的器件的俯视图；
图5B示出根据一个或多个实施方式的图5A的器件的横截面图；
图6A示出根据一个或多个实施方式的器件的俯视图；
图6B示出根据一个或多个实施方式的图6A的器件的横截面图；
图7A示出根据一个或多个实施方式的器件的俯视图；
图7B示出根据一个或多个实施方式的图7A的器件的横截面图；
图8A示出根据一个或多个实施方式的器件的横截面图；
图8B示出根据一个或多个实施方式的器件的横截面图；
图8C示出根据一个或多个实施方式的器件的横截面图；
图8D示出根据一个或多个实施方式的器件的横截面图；
图9A示出根据一个或多个实施方式的器件的横截面图；
图9B示出根据一个或多个实施方式的器件的横截面图；
图9C示出根据一个或多个实施方式的器件的横截面图；
图9D示出根据一个或多个实施方式的器件的横截面图；
图9E示出根据一个或多个实施方式的器件的横截面图；
图9F示出根据一个或多个实施方式的器件的横截面图；
图9G示出根据一个或多个实施方式的器件的横截面图；
图10A示出根据一个或多个实施方式的器件的横截面图；
图10B示出根据一个或多个实施方式的器件的横截面图；
图10C示出根据一个或多个实施方式的器件的横截面图；
图11A示出根据一个或多个实施方式的器件的横截面图；
图11B示出根据一个或多个实施方式的器件的横截面图；
图11C示出根据一个或多个实施方式的器件的横截面图；
图11D示出根据一个或多个实施方式的器件的横截面图；
图11E示出根据一个或多个实施方式的器件的横截面图；
图11F示出根据一个或多个实施方式的器件的横截面图；
图11G示出根据一个或多个实施方式的器件的横截面图；以及
图12示出根据一个或多个实施方式的群集工具。
具体实施方式
在描述本公开内容的若干例示性实施方式之前，应理解，本公开内容不限于以下描述中阐述的构造或处理步骤的细节。本公开内容能够具有其他实施方式且能够以各种方式实践或执行。
如在本说明书及所附权利要求书中所使用，术语“基板”在其上作用有处理的表面或表面的一部分。本领域技术人员也将理解，提及基板也可仅指基板的一部分，除非上下文另有明确指示。此外，提及沉积在基板上可指裸基板及在其上沉积有或形成有一个或多个膜或特征的基板两者。
如本文所使用，“基板”是指在制造处理期间在其上进行膜处理的任何基板或形成在基板上的材料表面。例如，可在其上进行处理的基板表面包括诸如硅、二氧化硅、应变硅、绝缘体上硅(silicon on insulator,SOI)、碳掺杂二氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石的材料，以及诸如金属、金属氮化物、金属合金及其他导电材料的任何其他材料，这取决于应用。基板包括但不限于半导体晶片。基板可暴露于预处理处理以抛光、蚀刻、还原、氧化、羟化、退火、UV固化、电子束固化和/或烘烤基板表面。除了直接在基板本身的表面上进行膜处理之外，在本公开内容中，所公开的任何膜处理步骤也可在基板上形成的底层上进行，如下文更详细地公开，且术语“基板表面”旨在包括上下文指示的此类底层。因此，例如，在将膜/层或部分膜/层沉积在基板表面上的情况下，新沉积的膜/层的暴露表面成为基板表面。
如本文所使用，术语“介电层”是指作为可在电场中极化的电绝缘体的材料层。在一个或多个实施方式中，介电层包含氧化物、碳掺杂氧化物、二氧化硅(SiO2)、多孔二氧化硅(SiO2)、二氧化硅(SiO2)、氮化硅(SiN)、二氧化硅/氮化硅、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃或有机硅酸盐玻璃(SiOCH)中的一者或多者。在一个或多个实施方式中，介电层包括但不限于通过炉、CVD、PVD、ALD及旋涂(spin-on-coat,SoC)而沉积的膜。在一个或多个实施方式中，可将介电层暴露于原位(in-situ)或异位(ex-situ)预处理及后处理工艺，以掺杂、注入、植入、加热、冷冻、抛光、蚀刻、还原、氧化、羟化、退火、UV固化、电子束固化和/或烘烤介电层的表面或整个介电层。除了直接在介电层本身的表面上进行膜处理之外，在一个或多个实施方式中，所公开的任何膜处理步骤也可在介电层上形成的底层上进行，如下文更详细地公开，且术语“介电表面”旨在包括上下文指示的此类底层。因此，例如，在将膜/层或部分膜/层沉积在介电表面上的情况下，新沉积的膜/层的暴露表面成为介电表面。
如本文所使用，术语“通道”是指作为电导体的材料层。在一个或多个实施方式中，通道包含硅、多晶硅、非晶硅、掺杂硅、应变硅、绝缘体上硅(SOI)、碳掺杂二氧化硅、SiGe、锗、砷化镓、GaN、InP、碳纳米管，以及诸如III-IV族、2D TMD金属、金属氧化物、金属氮化物、金属合金及其他导电材料的任何其他材料中的一者或多者，这取决于应用。在一个或多个实施方式中，通道可暴露于原位或异位预处理及后处理工艺，以电镀、熔合、冷冻、加热、微波、抛光、蚀刻、还原、氧化、羟化、退火、UV固化、电子束固化和/或烘烤通道的表面或整个通道。除了直接在通道本身的表面或整体结构上进行膜处理之外，在一个或多个实施方式中，所公开的任何膜处理步骤也可在通道上形成的底层上进行，如下文更详细地公开，且术语“通道表面”旨在包括上下文指示的此类底层。因此，例如，在将膜/层或部分膜/层沉积在通道表面上的情况下，新沉积的膜/层的暴露表面成为通道表面。
如本文所使用，术语“位线(bit line)”或“源极”是指作为电导体的材料层。在一个或多个实施方式中，通道包含硅、多晶硅、外延硅、非晶硅、掺杂硅、应变硅、绝缘体上硅(SOI)、碳掺杂二氧化硅、SiGe、锗、Epi Ge、Epi SiGe、砷化镓、GaN、InP、碳纳米管，以及诸如2D TMD金属、金属氧化物、金属氮化物、金属合金及其他导电材料的任何其他材料中的一者或多者，这取决于应用。在一个或多个实施方式中，位线包括但不限于生长硅。位线可暴露于原位或异位预处理及后处理工艺，以熔合、冷冻、加热、微波、抛光、蚀刻、还原、氧化、羟化、退火、UV固化、电子束固化和/或烘烤整个位线或位线的表面。除了直接在位线本身的表面或整体结构上进行膜处理之外，在本公开内容中，所公开的任何膜处理步骤也可在位线上形成的底层上进行，如下文更详细地公开，且术语“位线表面”旨在包括上下文指示的此类底层。因此，例如，在将膜/层或部分膜/层沉积在位线表面上的情况下，新沉积的膜/层的暴露表面成为位线表面。
如本文所使用，术语“字线”或“栅极”或“栅电极”是指作为电场产生材料或导体材料的材料层。在一个或多个实施方式中，字线包含多晶硅、非晶硅、钨、钌、钴、高介电系数介电层，以及诸如2D TMD金属MoS、金属氧化物、金属氮化物、金属合金及其他导电材料的任何其他材料中的一者或多者，这取决于应用。字线包括但不限于钨(W)。字线可暴露于原位或异位预处理及后处理工艺，以熔合、冷冻、加热、微波、抛光、蚀刻、还原、氧化、羟化、退火、UV固化、电子束固化和/或烘烤金属表面及整体。除了直接在字线本身的表面或整体结构上进行膜处理之外，在本公开内容中，所公开的任何膜处理步骤也可在字线上形成的底层上进行，如下文更详细地公开，且术语“字线表面”旨在包括上下文指示的此类底层。因此，例如，在将膜/层或部分膜/层沉积在字线表面上的情况下，新沉积的膜/层的暴露表面成为字线表面。
如本文所使用，术语“电容器”或“存储器”是指作为电荷储存坝(electricalcharge storage dam)的材料层。在一个或多个实施方式中，电容器包含金属、TiN、SN、Zr、ZrO、ZrAlO、AlO、Al、Nb、NgO，以及诸如2D TMD金属MoS、金属氧化物、金属氮化物、金属合金及其他导电材料的任何其他材料中的一者或多者，这取决于应用。电容器可暴露于预处理工艺，以熔合、冷冻、加热、微波、抛光、蚀刻、还原、氧化、羟化、退火、UV固化、电子束固化和/或烘烤表面。除了直接在电容器本身的表面或整体结构上进行膜处理之外，在本公开内容中，所公开的任何膜处理步骤也可在电容器上形成的底层上进行，如下文更详细地公开，且术语“电容器表面”旨在包括上下文指示的此类底层。因此，例如，在将膜/层或部分膜/层沉积在电容器表面上的情况下，新沉积的膜/层的暴露表面成为电容器表面。
如本文所使用，术语“有源区域”是指在其中可制成通道、位线、字线或电容器的材料层。在一个或多个实施方式中，有源区域包含硅或掺杂硅中的一者或多者。例如，在一个或多个实施方式中，通道材料选自Si、硫化钼(MoS2)或IGZO(In-Ga-Zn氧化物)中的一者或多者，且在有源区域材料被结构化之后替换空腔。
如本文所使用，术语“动态随机存取存储器”或“DRAM”是指通过在电容器上储存电荷包(即，二进制一)或不储存电荷(即，二进制零)来储存数据位元的存储器单元。电荷经由存取晶体管选通到电容器上，且通过接通同一晶体管且查看通过将电荷包倾倒在晶体管输出上的互连线上而产生的电压扰动来感测。因此，单个DRAM单元由一个晶体管及一个电容器组成。
具有氧化物及氮化物的交替层的现有3D-NAND存储器堆叠需要替换金属栅极(replacement metal gate,RMG)处理来建立字线。因为堆叠高度变得愈来愈大，所以高深宽比(high aspect ratio,HAR)存储器孔蚀刻/填充处理及应力控制变得愈来愈困难。例如，在3D-NAND存储器中，160nm宽的狭缝及间距为125nm的80nm孔是最小特征，其可蚀刻至5-10μm深的氧化物-氮化物多层膜堆叠中或3-5μm的氧化物-多晶硅中。该160nm狭缝蚀刻是有源区域之间的间隔，且用于到达(access)堆叠中的每一层以进行处理，但较小的狭缝(尤其在字线方向)(例如20-50nm)可导致较小的间距，如50-80nm，这可允许较高密度的存储器。对这些20-50nm宽的狭缝蚀刻数微米深度是极困难的。
不同于针对每个单一存储器孔或狭缝产生一个器件或存储器单元，一个或多个实施方式有利地提供了可以以此间距构造许多存储器单元。例如，目前160nm宽的狭缝及50nm的间隔，单一存储器单元被制成具有更高的间距，例如210nm间距。使用根据一个或多个实施方式的方法，可每隔75nm产生具有1200nm间隔及16行距间距的相同宽的狭缝(例如160nm)。因此，在该160+1200＝1360nm间隔中，可有利地存在16个具有1360/16＝85nm有效间距的存储器单元。这比存储器单元尺寸小三倍。
一个或多个实施方式有利地提供了使用现有处理技术将最小存储器间距从约200nm的最小间距减小至小于或等于75nm，这取决于沉积的膜及凹陷均匀性。结果是，存储器单元密度增大三倍，裸片尺寸减小约60％。
在一个或多个实施方式中，顺序沉积用于形成许多有源区域分区。在一个或多个实施方式中，沉积膜(例如氧化物-多晶硅、多晶硅-氮化物、氧化物-氮化物、硅-硅锗)的交替层。在最终结构化处理中，每组重复的层可在每一层中形成存储器单元。
在一个或多个实施方式中，使用硅锗(SiGe)的选择性沉积来形成氧化物-多晶硅层堆叠，以用于三维间距倍增膜(3D pitch multiplication film)。在一个或多个实施方式中，在蚀刻从顶端到顶端间隔开(约80nm)且通过层堆叠从一侧到一侧间隔开(约1320nm)的高深宽比(例如，约160nm宽×1000nm长)的有源区域狭缝之后，例如每一层中的多晶硅层被选择性地回蚀以几乎完全移除狭缝之间的多晶硅，仅留下少量(例如约50nm)多晶硅。高锗(Ge)含量硅锗(SiGe)被选择性地生长至约20nm的厚度，接着另外地选择性生长约60nm厚的低锗(Ge)含量硅锗(SiGe)层。在一个或多个实施方式中，将此交替SiGe膜的处理重复八次，以在每一狭缝之间形成十六对层。在一个或多个实施方式中，通过执行宽(例如约160nm)氧化物-多晶硅狭缝蚀刻，字线狭缝被形成为垂直于有源区域狭缝之间的间隙且以此间隙为中心。在一个或多个实施方式中，高含量Ge SiGe层在字线狭缝的方向上被选择性地回蚀至隔离的存储器单元。
在其他实施方式中，使用PSG/USG的非选择性沉积/凹陷蚀刻来形成氧化物-氮化物层堆叠，以用于三维间距倍增膜。在一个或多个实施方式中，使用PSG(磷掺杂ALD氧化物)及USG(未掺杂ALD氧化物)的非选择性沉积及凹陷蚀刻来形成氧化物-氮化物层堆叠。
如本文所使用，术语“三维间距倍增”是指在层堆叠中的每组狭缝、区段或孔之间形成多个独立有源区域分区的概念。
如本文所使用，术语“高深宽比(HAR)”是指特征的深度与特征的宽度的比率。在一些实施方式中，狭缝或开口的深宽比大于或等于约30:1、35:1、40:1、50:1、60:1、70:1或80:1。
图1示出根据现有技术的器件100的横截面图。横截面图横跨有源区域狭缝，是从字线狭缝蚀刻侧壁观察的。现有技术的器件100不具有间距分割。器件120包含基板102上的交替层104及106。存在五个高深宽比(HAR)有源区域狭缝108a、108b、108c、108d及108e。每一高深宽比(HAR)有源区域狭缝108具有约120nm宽度的有源区域狭缝宽度110。有源区域狭缝宽度110等效于单元间隔。有源区域112具有约30nm的宽度。单元的水平间距为宽度加间隔，或在此情况下为150nm。单元的垂直间距为层106加104的厚度，由约60nm的114表示。在本文中，当描述器件间距时，其是指水平间距。
图2示出根据一个或多个实施方式的器件120的横截面图。横截面图横跨三维间距倍增之后的有源区域狭缝，是从字线狭缝蚀刻侧壁观察的。在一个或多个实施方式中，器件120已经历了三维间距倍增。器件120包含基板122上的交替层124及126。存在三个高深宽比(HAR)有源区域狭缝128a、128b及128c。每个高深宽比(HAR)有源区域狭缝128具有宽度在约100nm至约160nm范围内的有源区域狭缝宽度130。在一个或多个实施方式中，有源区域132的宽度在约20nm至约40nm的范围内，包括约30nm，且有源区域间隔134的宽度在约20nm至约40nm的范围内，包括约30nm。在一个或多个实施方式中，三维间距倍增将高深宽比(HAR)蚀刻宽度从单元宽度去耦，从而产生小单元有源区域间距以允许小DRAM裸片尺寸。在一个或多个实施方式中，有源区域间距在约50nm至约80nm的范围内。在一个或多个实施方式中，介电层136将第一材料层124彼此分离。
基板122可以是本领域技术人员已知的任何适合材料。如在本说明书及所附权利要求书中所使用，术语“基板”是指在其上作用有处理的表面或表面的部分。本领域技术人员也将理解，除非上下文另有明确指示，否则提及基板可仅指基板的一部分。此外，提及沉积在基板上可意指裸基板及在其上沉积或形成有一个或多个膜或特征的基板两者。
在一个或多个实施方式中，半导体层(未示出)位于基板122上。在一个或多个实施方式中，半导体层也可称为公共源极线。半导体层可由本领域技术人员已知的任何适合技术形成且可由包括但不限于多晶硅(poly-Si)的任何适合材料制成。在一些实施方式中，半导体层为由导电或半导体材料制成的公共节点。
任选的牺牲层(未示出)可形成于半导体层上且可由任何适合材料制成。在一些实施方式中，牺牲层被移除且可在后续处理中替换牺牲层。在一些实施方式中，牺牲层未被移除且保留在电子器件(例如存储器器件)的一部分内。在此情况下，术语“牺牲”具有扩展含义以同样包括永久层。
在一个或多个实施方式中，第一材料层124及第二材料层126独立地包括硅(Si)、硅锗(SiGe)，二氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、多晶硅及与随后标准半导体处理相容的其他材料中的一者或多者。在一个或多个实施方式中，第一材料层124及第二材料层126由等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)、物理气相沉积(physical vapor deposition,PVD)或外延沉积中的一者或多者来沉积。该处理可用于在例如包括介电层(包括但不限于二氧化硅(SiO2)、氮化硅(Si3N4))的任何基板或半导体基板(包括但不限于硅(Si)或硅锗(SiGe))上的任何多层膜堆叠沉积(例如Si/SiGe或氮化硅/二氧化硅))。
在一个或多个实施方式中，介电层136可包含任何适合的介电材料，例如本领域技术人员已知的可在电场中极化的电绝缘体。在一些实施方式中，介电层136包含氧化物、碳掺杂氧化物、二氧化硅(SiO)、多孔二氧化硅(SiO2)、二氧化硅(SiO)、氮化硅(SiN)、二氧化硅/氮化硅、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃或有机硅酸盐玻璃(SiOCH)中的一者或多者。
在一个或多个实施方式中，形成存储器堆叠140。所示实施方式中的存储器堆叠140包含多个交替堆叠；诸如第一材料层124及第二材料层126。以类似方式，以一些顺序沉积的三个或更多个膜可形成每组膜，以形成每组垂直的存储器单元。
虽然图2所示的存储器堆叠140具有八对交替的第一材料层124及第二材料层126，但本领域技术人员认识到这仅用于说明目的。存储器堆叠140可具有任意数量的交替的第一材料层124及第二材料层126。例如，在一些实施方式中，存储器堆叠140包含多于50对的交替的第一材料层124及第二材料层126，或多于100对的交替的第一材料层124及第二材料层126，或多于200对的交替的第一材料层124及第二材料层126。
在一个或多个实施方式中，横向叠层生长(lateral laminate growth)处理用于三维间距倍增。图3A至图7B图示出一个或多个实施方式的横向叠层生长处理。图3A示出根据一个或多个实施方式的器件150的俯视图。图3B示出根据一个或多个实施方式的图3A的器件150的横截面图。在一个或多个实施方式中，进行狭缝蚀刻以在层隔离层154中形成至少一个开口156。随后可使用本领域技术人员已知的任何适合的凹陷技术(包括但不限于湿式蚀刻、气相蚀刻、各向同性等离子体蚀刻或任何其他选择性移除处理(SelectiveRemoval Process,SRP))使硅层152凹陷。
图4A示出根据一个或多个实施方式的器件150的俯视图。图4B示出根据一个或多个实施方式的图4A的器件150的横截面图。在一个或多个实施方式中，在至少一个开口156中选择性地生长第一层间隙层160及第二层间隙层158。在一个或多个实施方式中，第一层间隙层160及第二层间隙层158可包含本领域技术人员已知的任何适合材料。在一个或多个实施方式中，第一层间隙层160及第二层间隙层158独立地包含硅(Si)、硅锗(SiGe)、二氧化硅(SiO)、氮化硅(SiN)及氮氧化硅(SiON)中的一者或多者。在一个或多个实施方式中，第一层间隙层160及第二层间隙层158由外延沉积或一些其他的选择性沉积或反应处理来沉积。该处理可用于任何的多层膜堆叠沉积，例如在Si、SiGe或其他材料上形成氮化物或氧氮化物。
图5A示出根据一个或多个实施方式的器件150的俯视图。图5B示出根据一个或多个实施方式的图5A的器件150的横截面图。在一个或多个实施方式中，在至少一个开口156中选择性地生长第一层间隙层160及第二层间隙层158，以填充至少一个开口156。
在一个或多个实施方式中，间距倍增结构的一侧在155中示出。所示实施方式中的存储器堆叠155包含形成在初始层152的一侧上的多个交替的第一层间隙层160及第二层间隙层158。在一个或多个实施方式中，第二层间隙层158包含硅(Si)。在一个或多个实施方式中，第一层间隙层160包含硅锗(SiGe)。因此，在一些实施方式中，存储器堆叠155包含硅(Si)及硅锗(SiGe)的交替层。
虽然图5A中所示的存储器堆叠155在152的每一侧上具有六对交替的第一层间隙层160及第二层间隙层158，但本领域技术人员认识到这仅用于说明目的。存储器堆叠155可具有任意数量的交替的第一层间隙层160及第二层间隙层158。例如，在一些实施方式中，存储器堆叠155包含1对交替的第一层间隙层160及第二层间隙层158。在其他实施方式中，存储器堆叠155每侧包含2对或更多对的交替的第一层间隙层160及第二层间隙层158，或每侧多于4对的交替的第一层间隙层160及第二层间隙层158，狭缝之间总共有8对。超过4对的更多对数变得更难处理，因而收益变小，从而使1至4对为较理想的实施方式。
图6A示出根据一个或多个实施方式的器件150的俯视图。图6B示出根据一个或多个实施方式的图6A的器件150的横截面图。在一个或多个实施方式中，移除第一层间隙层160以形成第二开口162。层间距164在约45nm至约80nm的范围内。层间隔166在约25nm至约60nm的范围内。
图7A示出根据一个或多个实施方式的可随后利用共同处理来构造的一组DRAM单元150的顶视图。图7B示出根据一个或多个实施方式的从字线狭缝蚀刻间隙174观察的图7A的器件150的横截面图。在移除层间隙层的一者之后，可形成隔离间隔162，随后该隔离间隔可用适合的介电材料填充以隔离器件。或者，被移除的层间隙层的一者或另一者可被用于形成有源存储器单元的材料代替，而另一层间隙材料留在原位或也被移除及替换，以形成存储器单元之间的隔离。在一个或多个实施方式中，用材料替换有源层间隙层160以形成DRAM电容器168，且有源层间隙层的另一区段用于形成用于DRAM存储器单元的晶体管170。168、170及172之间的常用隔离材料为SiO2及Si3N4。在一个或多个实施方式中，在用于DRAM存储器单元操作的垂直位线互连之间存在开口174。
在一个或多个实施方式中，选择性生长方法用于三维间距倍增。图8A至图8D图示出使用一个或多个实施方式的选择性生长方法制备的器件200的横截面图。参考图8A，在一个或多个实施方式中，形成存储器堆叠205。所示实施方式中的存储器堆叠205包含在基板201上的半导体层202上的多个交替的第一材料层204及第二材料层206。
在一个或多个实施方式中，半导体层202位于基板201上。在一个或多个实施方式中，也可将半导体层202称为逻辑界面层。半导体层202可由本领域技术人员已知的任何适合的技术形成且可由包括但不限于多晶硅(poly-Si)的任何适合的材料制成。在一些实施方式中，半导体层202为接触下层CMOS逻辑电路的接触层。
可选的牺牲层(未示出)可形成于半导体层202上且可由任何适合的材料制成。在一些实施方式中，牺牲层被移除且在后续处理中替换牺牲层。在一些实施方式中，牺牲层未经移除且保留在电子器件(例如存储器器件)内。在此情况下，术语“牺牲”具有扩展含义以包括永久层且可称为导电层。
在一个或多个实施方式中，第一材料层204及第二材料层206可包含本领域技术人员已知的任何适合材料。在一个或多个实施方式中，第一材料层204及第二材料层206独立地包含硅(Si)、硅锗(SiGe)、二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)及多晶硅中的一者或多者。在一个或多个实施方式中，第一材料层204及第二材料层206由等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或外延沉积中的一者或多者来沉积。该处理可用于在包括介电层(包括但不限于二氧化硅(SiO2))的任何基板及半导体基板(包括但不限于硅(Si)或硅锗(SiGe))上的任何多层膜堆叠沉积(例如Si/SiGe)。在一个或多个实施方式中，第一材料层包含二氧化硅(SiO2)且第二材料层包含多晶硅。
在一个或多个实施方式中，第一材料层204及第二材料层206可具有任何适合的厚度。在特定实施方式中，第一材料层204的厚度在约15nm至约25nm的范围内，包括约20nm。在特定实施方式中，第二材料层206的厚度在约25nm至约45nm的范围内，包括约30nm或约35nm。
虽然图8A所示的存储器堆叠205具有三对交替的第一材料层204及第二材料层206，但本领域技术人员认识到这仅用于说明目的。存储器堆叠205可具有任意数量的交替的第一材料层204及第二材料层206。例如，在一些实施方式中，存储器堆叠205包含192对交替的第一材料层204及第二材料层206。在其他实施方式中，存储器堆叠205包含多于100对的交替的第一材料层204及第二材料层206，或多于200对的交替的第一材料层204及第二材料层206，或多于300对的交替的第一材料层204及第二材料层206。
在一个或多个实施方式中，硬掩模208位于存储器堆叠205的顶表面上。在一个或多个实施方式中，可使用微电子器件制造领域的技术人员已知的一种或多种掩模层沉积技术来沉积硬掩模层208。在一个或多个实施方式中，使用沉积技术(诸如但不限于ALD、CVD、PVD、MBE、MOCVD、旋涂或本领域技术人员已知的其他沉积技术)中的一者来沉积硬掩模层208。在一个或多个实施方式中，硬掩模层208包含选自旋涂碳、硬掩模或光阻剂中的一者或多者的材料。本领域技术人员将理解，可存在多个硬掩模层208。在一个或多个实施方式中，硬掩模层208包含氮化硅(SiN)。
在一个或多个实施方式中，器件200经图案化以形成有源区域开口210。图案化可包含本领域技术人员已知的任何适合的图案化技术。
参考图8B，器件200经历高深宽比(HAR)狭缝蚀刻处理，以增加开口210的深度，使得开口210延伸至半导体层202的顶表面。在一个或多个实施方式中，开口210的宽度在约30nm至约160nm的范围内。随后使第二材料层206凹陷。在一些实施方式中，第二材料层206包含多晶硅。在一个或多个实施方式中，多晶硅的凹陷深度在约100nm至约400nm的范围内。
参考图8C，选择性地生长第三材料212及第四材料214。在一个或多个实施方式中，第三材料212及第四材料214可包含本领域技术人员已知的任何适合的材料。在一个或多个实施方式中，第三材料212及第四材料214独立地包含硅(Si)、硅锗(SiGe)或其他选择性沉积材料组中的一者或多者。在一个或多个实施方式中，通过选择性反应或外延沉积来沉积第三材料212及第四材料214。在一个或多个实施方式中，第三材料212包含硅锗(SiGe)且第四材料214包含硅(Si)。
参考图8D，重复该处理，且选择性地生长第三材料212及第四材料214，以形成细间距的有源区域。
在一个或多个实施方式中，组合非选择性及选择性沉积方法被用于三维间距倍增。图9A至图9G图示出一个或多个实施方式的使用组合非选择性及选择性沉积方法制备的器件300的横截面图。参考图9A，在一个或多个实施方式中，形成存储器堆叠305。所示实施方式中的存储器堆叠305包含在基板301上的半导体层302上的多个交替的第一材料层304及第二材料层306。
在一个或多个实施方式中，半导体层302位于基板301上。在一个或多个实施方式中，也可将半导体层302称为逻辑界面层。半导体层302可由本领域技术人员已知的任何适合的技术形成。
可选的牺牲层(未示出)可形成于半导体层302上且可由任何适合的材料制成。在一些实施方式中，牺牲层被移除且在后续处理中替换牺牲层。在一些实施方式中，牺牲层未被移除且保留在电子器件(例如存储器器件)内。在此情况下，术语“牺牲”具有扩展含义以包括永久层且可称为导电层。
在一个或多个实施方式中，第一材料层304及第二材料层306可包含本领域技术人员已知的任何适合的材料。在一个或多个实施方式中，第一材料层304及第二材料层306独立地包含硅(Si)、硅锗(SiGe)、氮化硅(SiN)及多晶硅中的一者或多者。在一个或多个实施方式中，第一材料层304及第二材料层306由等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或外延沉积中的一者或多者来沉积。该处理可用于在包括介电层(包括但不限于二氧化硅(SiO2))的任何基板和半导体基板(包括但不限于硅(Si)或硅锗(SiGe))上的任何多层膜堆叠沉积(例如Si/SiGe)。在一个或多个实施方式中，第一材料层304包含硅(Si)且第二材料层306包含硅锗(SiGe)。
在一个或多个实施方式中，第一材料层304及第二材料层306可具有任何适合的厚度。在特定实施方式中，第一材料层304的厚度在约15nm至约25nm的范围内，包括约20nm。在特定实施方式中，第二材料层306的厚度在约35nm至约45nm的范围内，包括约40nm。
虽然图9A所示的存储器堆叠305具有三对交替的第一材料层304及第二材料层306，但本领域技术人员认识到这仅用于说明目的。存储器堆叠305可具有任意数量的交替的第一材料层304及第二材料层306。例如，在一些实施方式中，存储器堆叠305包含192对交替的第一材料层304及第二材料层306。在其他实施方式中，存储器堆叠305包含多于50对的交替的第一材料层304及第二材料层306，或多于100对的交替的第一材料层304及第二材料层306，或多于300对的交替的第一材料层304及第二材料层306。
在一个或多个实施方式中，硬掩模308位于存储器堆叠305的顶表面上。在一个或多个实施方式中，可使用微电子器件制造领域的技术人员已知的一种或多种掩模层沉积技术来沉积硬掩模层308。在一个或多个实施方式中，使用沉积技术(诸如但不限于ALD、CVD、PVD、MBE、MOCVD、旋涂或本领域技术人员已知的其他沉积技术)中的一者来沉积硬掩模层308。在一个或多个实施方式中，硬掩模层308包含选自旋涂碳、硬掩模或光阻剂中的一者或多者的材料。本领域技术人员将理解，可存在多个硬掩模层308。在一个或多个实施方式中，硬掩模层308包含氮化硅(SiN)。
在一个或多个实施方式中，器件300被图案化以形成有源区域狭缝开口310。图案化可包含本领域技术人员已知的任何适合的图案化技术。
参考图9B，通过开口310使第二材料层306凹陷。凹陷的方法可为湿化学或气相蚀刻或反应气相蚀刻，这是本领域技术人员常见的。
参考图9C，围绕第一材料层304及凹陷的第二材料层306生长化学氧化物层312。氧化物层312可以是化学氧化或由本领域技术人员已知的任何适合的方法形成。在一个或多个实施方式中，化学氧化物层312包含二氧化硅(SiOx)。在一个或多个实施方式中，化学氧化物层312的厚度在约1nm至约5nm的范围内，包括约2nm、约3nm及约4nm。在一个或多个实施方式中，化学氧化物层312为基本上共形的。如本文所使用，“基本上共形的”层是指整体厚度大致相同的层。基本上共形的层在厚度上的变化小于或等于约10％、5％、2％或0.5％。
参考图9D，额外的第二材料层被沉积以填充层中的间隙，且随后通过湿式蚀刻、气相蚀刻或反应气体反应而被凹陷，以留下用于存储器单元结构化的期望水平尺寸的插塞314。
参考图9E，围绕插塞314生长额外的化学氧化物层312。化学氧化物层312可包含本领域技术人员已知的任何适合的材料。在一个或多个实施方式中，化学氧化物层312包含二氧化硅(SiO2)。在一个或多个实施方式中，化学氧化物层312的厚度在约1nm至约5nm的范围内，包括约2nm、约3nm及约4nm。在一个或多个实施方式中，化学氧化物层312为基本上共形的。如本文所使用，“基本上共形的”层是指整体厚度大致相同的层。基本上共形的层在厚度上的变化小于或等于约10％、5％、2％或0.5％。
参考图9F，额外的第二材料层被沉积以填充层，且随后被凹陷以留下插塞314a及314b。围绕插塞314b生长额外的化学氧化物层312。化学氧化物层312可包含本领域技术人员已知的任何适合材料。在一个或多个实施方式中，化学氧化物层312包含二氧化硅(SiOx)。在一个或多个实施方式中，化学氧化物层312的厚度在约1nm至约5nm的范围内，包括约2nm、约3nm及约4nm。在一个或多个实施方式中，化学氧化物层312为基本上共形的。如本文所使用，“基本上共形的”层是指整体厚度大致相同的层。基本上共形的层在厚度上的变化小于或等于约10％、5％、2％或0.5％。
在一个或多个实施方式中，重复沉积第二材料层(例如，硅锗(SiGe))及化学氧化物层312，以形成细间距的有源区域。
参考图9G，填充材料316被沉积以填充开口310。填充材料可包含本领域技术人员已知的任何适合的填充材料。在一个或多个实施方式中，填充材料316包含硅。
在一个或多个实施方式中，组合非选择性及选择性沉积方法被用于三维间距倍增。图10A至图10C示出一个或多个实施方式的使用组合非选择性及选择性沉积方法制备的器件400的横截面图。参考图10A，在一个或多个实施方式中，形成存储器堆叠405。所示实施方式中的存储器堆叠405包含在基板401上的半导体层402上的多个交替的第一材料层404及第二材料层406。
在一个或多个实施方式中，半导体层402位于基板401上。在一个或多个实施方式中，也可将半导体层402称为逻辑界面层。半导体层402可由本领域技术人员已知的任何适合的技术形成。
可选的牺牲层(未示出)可形成于半导体层402上且可由任何适合的材料制成。在一些实施方式中，牺牲层被移除且在后续处理中替换牺牲层。在一些实施方式中，牺牲层未被移除且保留在电子器件(例如存储器器件)内。在此情况下，术语“牺牲”具有扩展含义以包括永久层且可称为导电层。
在一个或多个实施方式中，第一材料层404及第二材料层406可包含本领域技术人员已知的任何适合的材料。在一个或多个实施方式中，第一材料层404及第二材料层406独立地包含硅(Si)、硅锗(SiGe)、二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)及多晶硅中的一者或多者。在一个或多个实施方式中，第一材料层404及第二材料层406由等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或外延沉积中的一者或多者来沉积。此处理可用于在包括介电层(包括但不限于二氧化硅(SiO2))的任何基板和半导体基板(包括但不限于硅(Si)或硅锗(SiGe))上的任何多层膜堆叠沉积(例如Si/SiGe)。在一个或多个实施方式中，第一材料层404包含硅(Si)且第二材料层406包含硅锗(SiGe)。
在一个或多个实施方式中，第一材料层404及第二材料层406可具有任何适合的厚度。在特定实施方式中，第一材料层404的厚度在约15nm至约25nm的范围内，包括约20nm。在特定实施方式中，第二材料层406的厚度在约25nm至约45nm的范围内，包括约30nm及约35nm。
虽然图10A所示的存储器堆叠405具有三对交替的第一材料层404及第二材料层406，但本领域技术人员认识到这仅用于说明目的。存储器堆叠405可具有任意数量的交替的第一材料层404及第二材料层406。例如，在一些实施方式中，存储器堆叠405包含192对交替的第一材料层404及第二材料层406。在其他实施方式中，存储器堆叠405包含多于50对的交替的第一材料层404及第二材料层406，或多于100对的交替的第一材料层404及第二材料层406，或多于300对的交替的第一材料层404及第二材料层406。
在一个或多个实施方式中，硬掩模408位于存储器堆叠405的顶表面上。在一个或多个实施方式中，可使用微电子器件制造领域的技术人员已知的一种或多种掩模层沉积技术来沉积硬掩模层408。在一个或多个实施方式中，使用沉积技术(诸如但不限于ALD、CVD、PVD、MBE、MOCVD、旋涂或本领域技术人员已知的其他沉积技术)中的一者来沉积硬掩模层408。在一个或多个实施方式中，硬掩模层408包含选自旋涂碳、硬掩模或光阻剂中的一者或多者的材料。本领域技术人员将理解可存在多个硬掩模层408。在一个或多个实施方式中，硬掩模层408包含氮化硅(SiN)。
在一个或多个实施方式中，器件400被图案化以形成有源区域开口410。图案化可包含本领域技术人员已知的任何适合的图案化技术。
参考图10B，通过开口410使第二材料层406凹陷。
参考图10C，围绕第一材料层404及凹陷的第二材料层406生长化学氧化物层412。化学氧化物层412可包含本领域技术人员已知的任何适合的材料。在一个或多个实施方式中，化学氧化物层412包含二氧化硅(SiOx)。在一个或多个实施方式中，化学氧化物层412的厚度在约1nm至约5nm的范围内，包括约2nm、约3nm及约4nm。在一个或多个实施方式中，化学氧化物层412为基本上共形的。如本文所使用，“基本上共形的”层是指整体厚度大致相同的层。基本上共形的层在厚度上的变化小于或等于约10％、5％、2％或0.5％。
在一个或多个实施方式中，非选择性沉积及凹陷方法被用于三维间距倍增。图11A至图11G示出一个或多个实施方式的使用非选择性沉积及凹陷方法制备的器件500的横截面图。参考图11A，在一个或多个实施方式中，形成存储器堆叠505。所示实施方式中的存储器堆叠505包含在基板501上的半导体层502上的多个交替的第一材料层504及第二材料层506。
在一个或多个实施方式中，半导体层502位于基板401上。在一个或多个实施方式中，也可将半导体层502称为逻辑界面层。半导体层502可由本领域技术人员已知的任何适合的技术形成。
可选的牺牲层(未示出)可形成于半导体层502上且可由任何适合的材料制成。在一些实施方式中，牺牲层被移除且在后续处理中替换牺牲层。在一些实施方式中，牺牲层未被移除且保留在电子器件(例如存储器器件)内。在此情况下，术语“牺牲”具有扩展含义以包括永久层且可称为导电层。
在一个或多个实施方式中，第一材料层504及第二材料层506可包含本领域技术人员已知的任何适合的材料。在一个或多个实施方式中，第一材料层504及第二材料层406独立地包含硅(Si)、硅锗(SiGe)、二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)及多晶硅中的一者或多者。在一个或多个实施方式中，第一材料层504及第二材料层506由等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或外延沉积中的一者或多者来沉积。该处理可用于在包括介电层(包括但不限于二氧化硅(SiO2))的任何基板和半导体基板(包括但不限于硅(Si)或硅锗(SiGe))上的任何多层膜堆叠沉积(例如Si/SiGe)。在一个或多个实施方式中，第一材料层504包含多晶硅且第二材料层506包含二氧化硅(SiOx)。
在一个或多个实施方式中，第一材料层504及第二材料层506可具有任何适合的厚度。在特定实施方式中，第一材料层504的厚度在约15nm至约25nm的范围内，包括约20nm。在特定实施方式中，第二材料层506的厚度在约25nm至约35nm的范围内，包括约30nm。
虽然图11A所示的存储器堆叠505具有两对交替的第一材料层504及第二材料层506，但本领域技术人员认识到这仅用于说明目的。存储器堆叠5可具有任意数量的交替的第一材料层504及第二材料层506。例如，在一些实施方式中，存储器堆叠505包含192对交替的第一材料层504及第二材料层506。在其他实施方式中，存储器堆叠505包含多于50对的交替的第一材料层504及第二材料层506，或多于100对的交替的第一材料层404及第二材料层506，或多于300对的交替的第一材料层404及第二材料层506。
参考图11B，在一个或多个实施方式中，器件500被图案化以形成有源区域开口510。图案化可包含本领域技术人员已知的任何适合的图案化技术。
参考图11C，通过开口510使第二材料层506凹陷。随后可使用本领域技术人员已知的任何适合的凹陷技术(包括但不限于湿式蚀刻、气相蚀刻、各向同性等离子体蚀刻或任何其他选择性移除处理(SRP))使硅层506凹陷。
参考图11D，填充材料512被沉积至开口510中以填充开口。填充材料512可包含本领域技术人员已知的任何适合的材料。在一个或多个实施方式中，填充材料包含磷硅酸盐玻璃(phospho silicate glass,PSG)，为1-10％的P2O5掺杂的二氧化硅。
参考图11E，填充材料512被凹陷，形成开口520。如图11F所示，沉积并凹陷未掺杂氧化物514。
参考图11G，交替地沉积并凹陷填充材料512及未掺杂氧化物514。这可进行少至1次或多至8次或甚至更多次，以实现期望数量的交替膜，以分别界定每个特征的区域及这些特征之间的间隔。
本公开内容的一个或多个实施方式涉及半导体存储器器件。在一个实施方式中，半导体存储器器件包含：位于器件的第一部分上第一存储器堆叠，包含交替的第一材料层及第二材料层，该第一存储器堆叠包含具有第一宽度及第一间隔的第一有源区域；位于器件的第二部分上的第二存储器堆叠，该第二存储器堆叠包含交替的第一材料层及第二材料层且包含具有第二宽度及第二间隔的第二有源区域；以及高深宽比开口，该高深宽比开口将第一部分与第二部分分离；以及介电层，该介电层将第一材料层与第二材料层分离，对此进行重复以填充凹陷的间隙，其中第一有源区域与第二有源区域的间距在约50nm至约80nm的范围内。
本公开内容的额外实施方式涉及形成电子器件的方法。在一个实施方式中，一种形成电子器件的方法包含：形成包含第一材料层及第二材料层的交替层的存储器堆叠；在存储器堆叠中形成开口；使第二材料层凹陷以形成间隙；在间隙中的第二材料上生长第三材料；共形地沉积第四材料以填充间隙且将第四材料部分地凹回邻近第三材料以形成有源区域，重复此步骤以填充凹陷间隙，其中有源区域的间距在约50nm至约100nm的范围内。
本公开内容的额外的实施方式涉及用于形成所描述的存储器器件及方法的处理工具900，如图12所示。
集群工具900包括至少一个具有多个侧面的中央传送站921、931。机器人925、935定位在中央传送站921、931内且被配置为将机器人叶片及晶片移动至多个侧面中的每一者。
集群工具900包含连接至中央传送站的多个处理腔室902、904、906、908、910、912、914、916及918，这些也称为处理站。各个处理腔室提供与邻近处理站隔离的单独处理区域。处理腔室可为任何适合的腔室，包括但不限于预清洁腔室、缓冲腔室、(多个)传送空间、晶片定向器/脱气腔室、低温冷却腔室、沉积腔室、退火腔室、蚀刻腔室及结晶剂移除腔室。处理腔室及部件的特定布置可取决于集群工具而变化且不应视为限制本公开内容的范围。
一些实施方式的沉积腔室包含原子层沉积腔室、等离子体增强原子层沉积腔室、化学气相沉积腔室、等离子体增强化学气相沉积腔室或物理沉积腔室中的一者或多者。在一些实施方式中，集群工具900包括连接至中央传送站的预清洁腔室。
在图12所示的实施方式中，工厂接口950连接至集群工具900的前端。工厂接口950包括工厂接口950的前端951上的装载腔室954及卸载腔室956。虽然装载腔室954显示在左侧且卸载腔室956显示在右侧，但本领域技术人员将理解这仅代表一种可能的配置。
装载腔室954及卸载腔室956的尺寸及形状可取决于例如在集群工具900中处理的基板而变化。在所示的实施方式中，装载腔室954及卸载腔室956的尺寸被设计成容纳晶片盒，其中多个晶片定位在盒内。
机器人952位于工厂接口950内且可在装载腔室954及卸载腔室956之间移动。机器人952能够将晶片从装载腔室954中的盒经由工厂接口950传送至装载锁定腔室960。机器人952也能够将晶片从装载锁定腔室962经由工厂接口950传送至卸载腔室956中的盒。如本领域技术人员所将理解，工厂接口950可具有超过一个的机器人952。例如，工厂接口950可具有在装载腔室954及装载锁定腔室960之间传送晶片的第一机器人及在装载锁定腔室962及卸载腔室956之间传送晶片的第二机器人。
所示的集群工具900具有第一部分920及第二部分930。第一部分920经由装载锁定腔室960、962连接至工厂接口950。第一部分920包括其中定位有至少一个机器人925的第一传送腔室921。机器人925也称为机器人晶片传送机构。第一传送腔室921相对于装载锁定腔室960、962，处理腔室902、904、916、918及缓冲腔室922、924位于中心。一些实施方式的机器人925为能够一次独立地移动超过一个的晶片的多臂机器人。在一些实施方式中，第一传送腔室921包含超过一个的机器人晶片传送机构。第一传送腔室921中的机器人925被配置为在第一传送腔室921周围的腔室之间移动晶片。个别晶片被承载于位于第一机器人机构远端的晶片传送叶片上。
在第一部分920中处理晶片之后，晶片可经由传递腔室传递至第二部分930。例如，腔室922、924可为单向或双向传递腔室。传递腔室922、924可用于例如在第二部分930中处理晶片之前对晶片进行低温冷却，或允许在晶片被移回第一部分920之前的冷却或后处理。
系统控制器990与第一机器人925、第二机器人935、第一多个处理腔室902、904、916、918及第二多个处理腔室906、908、910、912、914通信。系统控制器990可以是可控制处理腔室及机器人的任何适合的部件。例如，系统控制器990可为包括中央处理单元、存储器、适合的电路及储存器的计算机。
处理通常可作为软件例程储存在系统控制器990的存储器中，当由处理器执行时，该软件例程使处理腔室进行本公开内容的处理。软件例程也可由远离由处理器控制的硬件定位的第二处理器(未示出)储存和/或执行。本公开内容的部分或全部方法也可在硬件中进行。因此，该处理可在软件中实施且使用计算机系统以硬件的形式(例如作为特殊应用集成电路或其他类型的硬件实现)或以软件及硬件的组合的形式执行。当由处理器执行时，软件例程将通用计算机转换为控制腔室操作的专用计算机(控制器)，从而进行处理。
在一些实施方式中，系统控制器990具有如下配置：控制退火腔室以在约300℃至约700℃范围内的温度下将晶片退火，持续约0.1至约12小时范围内的时间。在一些实施方式中，控制器990具有启用预清洁腔室以从晶片移除氧化层的配置。
如图所示，为了便于描述，诸如“下部”、“下面”、“下方”、“上面”、“上方”及其类似者的空间相对术语在本文中可用于描述附图中一个元件或特征与另一元件或特征的关系。将理解，除了图中描绘的定向之外，空间相对术语旨在涵盖使用或操作中的元件的不同定向。例如，若图中的元件被翻转，则描述为在其他元件或特征的“下面”或“下部”的元件将被定向为在其他元件或特征的“上面”。因此，例示性术语“下面”可涵盖上面及下面两者的定向。器件可以以其他方式定向(旋转90度或处于其他定向)，且本文中使用的空间相对描述符进行相应解释。
除非本文另有指示或与上下文明显矛盾，否则在描述本文所讨论的材料及方法的上下文中(尤其在随附权利要求书的上下文中)，术语“一(a)”及“一个(an)”及“此/该(the)”以及类似指称的使用被解释为涵盖单数及复数两者。除非本文另有指示，否则本文对数值范围的记载仅旨在作为单独引用落入此范围内的每一单独值的速记方法，且将每一单独值并入本说明书中，如同其在本文中被单独引用一样。除非本文另有指示或与上下文明显矛盾，否则本文所描述的所有方法均可以以任何适合的顺序进行。除非另有要求，否则本文提供的任何及所有示例或例示性语言(例如，“诸如”)的使用仅旨在更好地说明材料及方法且不对范围构成限制。本说明书中的任何语言均不应被解释为指示任何未被要求保护的元件对于所公开材料及方法的实践是必不可少的。
在本说明书全文中对“一个实施方式”、“某些实施方式”、“一个或多个实施方式”或“一实施方式”的引用意味着结合实施方式描述的特定特征、结构、材料或特性包括在本公开内容的至少一个实施方式中。因此，贯穿本说明书的各个地方的出现的诸如“在一个或多个实施方式中”、“在某些实施方式中”、“在一个实施方式中”或“在一实施方式中”的短语不一定是指本公开内容的相同实施方式。此外，特定特征、结构、材料或特性可在一个或多个实施方式中以任何适合的方式组合。
虽然已参考特定实施方式描述了本文的公开内容，但应理解，这些实施方式仅是本公开内容的原理及应用的说明。对于本领域技术人员而言显而易见的是，在不脱离本公开内容的精神及范围的情况下，可对本公开内容的方法及装置进行各种修改及变化。因此，本公开内容旨在包括所附权利要求书及其等效物的范围内的修改及变化。

Claims (20)

1.一种半导体存储器器件，包含：
第一存储器堆叠，包含在所述器件的第一部分上的第一材料层及第二材料层的交替层，所述第一存储器堆叠包含具有第一宽度及第一间隔的第一有源区域；
第二存储器堆叠，位于所述器件的第二部分上，所述第二存储器堆叠包含所述第一材料层及所述第二材料层的交替层，且包含具有第二宽度及第二间隔的第二有源区域；以及
高深宽比开口，所述高深宽比开口将所述第一部分与所述第二部分分离；以及
介电层，所述介电层将所述第一材料层与所述第二材料层分离，
其中所述第一有源区域与所述第二有源区域的间距在约50nm至约80nm的范围内。
2.根据权利要求1所述的器件，其中所述第一材料层及第二材料层独立地包含硅(Si)、硅锗(SiGe)、二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)及多晶硅中的一者或多者。
3.根据权利要求1所述的器件，其中所述第一材料层包含硅(Si)且所述第二材料层包含硅锗(SiGe)。
4.根据权利要求1所述的器件，其中所述第一材料层包含二氧化硅(SiO2)且所述第二材料层包含多晶硅。
5.根据权利要求1所述的器件，其中所述介电层包含氧化物、碳掺杂氧化物、二氧化硅(SiO2)、多孔二氧化硅(SiO2)、氮化硅(SiN)、二氧化硅/氮化硅、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃或有机硅酸盐玻璃(SiOCH)中的一者或多者。
6.根据权利要求1所述的器件，其中所述高深宽比开口具有约80nm至约160nm的范围内的宽度。
7.根据权利要求1所述的器件，其中所述第一宽度及所述第二宽度独立地在约30nm至约100nm的范围内。
8.根据权利要求1所述的器件，其中所述第一间隔及所述第二间隔独立地在约3nm至约40nm的范围内。
9.一种形成一电子器件的方法，所述方法包含以下步骤：
形成包含第一材料层及第二材料层的交替层的存储器堆叠；
在所述存储器堆叠中形成开口；
使所述第二材料层凹陷以形成间隙及凹陷的第二材料层；
在所述间隙中生长第三材料；以及
在所述间隙中邻近所述第三材料生长第四材料，以形成有源区域，
其中所述有源区域的间距在约50nm至约100nm的范围内。
10.根据权利要求9所述的方法，其中所述第一材料层及第二材料层独立地包含硅(Si)、硅锗(SiGe)、二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)及多晶硅中的一者或多者。
11.根据权利要求9所述的方法，其中所述第一材料层包含硅(Si)且所述第二材料层包含硅锗(SiGe)。
12.根据权利要求9所述的方法，其中所述第一材料层包含二氧化硅(SiO2)且所述第二材料层包括多晶硅。
13.根据权利要求9所述的方法，其中所述开口具有约80nm至约160nm的范围内的宽度。
14.根据权利要求9所述的方法，其中所述有源区域具有约50nm至约100nm的范围内的宽度。
15.根据权利要求9所述的方法，其中所述有源区域具有约4nm至约40nm的范围内的间隔。
16.根据权利要求9所述的方法，其进一步包含：将共形氧化物层沉积在所述凹陷的第二材料层上。
17.根据权利要求9所述的方法，其进一步包含：将填充材料沉积在所述开口中。
18.根据权利要求17所述的方法，其中所述填充材料包含硅。
19.一种非暂时性计算机可读介质，包括指令，当由处理系统的控制器执行时，所述指令使所述处理系统进行以下操作：
形成包含第一材料层及第二材料层的交替层的存储器堆叠；
在所述存储器堆叠中形成开口；
使所述第二材料层凹陷以形成间隙及凹陷的第二材料层；
在所述间隙中生长第三材料；以及
在所述间隙中邻近所述第三材料生长第四材料，以形成有源区域，
其中所述有源区域的间距在约50nm至约100nm的范围内。
20.根据权利要求19所述的非暂时性计算机可读介质，进一步包含包括指令当由处理系统的控制器执行时，所述指令使所述处理系统进行以下操作：
将共形氧化物层沉积在所述凹陷的第二材料层上。
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