JP2023524989A - ３ｄピッチマルチプリケーション - Google Patents

３ｄピッチマルチプリケーション Download PDF

Info

Publication number
JP2023524989A
JP2023524989A JP2022567305A JP2022567305A JP2023524989A JP 2023524989 A JP2023524989 A JP 2023524989A JP 2022567305 A JP2022567305 A JP 2022567305A JP 2022567305 A JP2022567305 A JP 2022567305A JP 2023524989 A JP2023524989 A JP 2023524989A
Authority
JP
Japan
Prior art keywords
layer
silicon
active area
layers
memory stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022567305A
Other languages
English (en)
Other versions
JP7535128B2 (ja
Inventor
ニティン ケー． イングル，
フレドリック フィッシュバーン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2023524989A publication Critical patent/JP2023524989A/ja
Application granted granted Critical
Publication of JP7535128B2 publication Critical patent/JP7535128B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

メモリデバイス及びメモリデバイスを製造する方法が提供される。３Ｄピッチマルチプリケーションが、高アスペクト比のエッチング幅をセル幅から切り離し、小さなセル活性エリアピッチを作り出して、小さなDRAMダイサイズを可能にする、デバイス及び方法が説明される。【選択図】図８Ｄ

Description

[0001] 本開示の実施形態は、電子デバイス並びに電子デバイスを製造するための方法及び装置の分野に関する。特に、本開示の実施形態は、3D-DRAMメモリセル及び3D-DRAMメモリセルを形成するための方法を提供する。
[0002] 半導体技術は急速に進歩し、デバイスの寸法は技術の進歩とともに縮小して、単位空間当たりのより迅速な処理及びより大きな記憶容量を提供してきた。DRAMデバイスでは、主な目標の１つが、単位空間当たりの記憶容量を増加させることであり、その結果、3D DRAMデバイスの垂直寸法又はスタック高さが増加する。
[0003] 既存の3D DRAMメモリでは、１５０nmピッチの８０nm孔と１６０nm幅スリットが、エッチングできる最小の特徴である。その特徴は、酸化物‐窒化物の多層膜スタックでは５～１０μm深さまでエッチングでき、又は酸化物‐ポリシリコンでは３～５μmまでエッチングできる。このエッチングは、処理のためにスタック内の各階層にアクセスするために必要とされるが、特にワード線方向におけるより小さいピッチが、より高いメモリ密度を可能にし得る。
[0004] したがって、当技術分野では、より小さいピッチ及びより高いメモリ密度を有する3D-DRAMデバイス及び3D-DRAMデバイスを形成するための方法が必要とされている。
[0005] 本開示の１以上の実施形態は、半導体メモリデバイスを対象とする。一実施形態では、半導体メモリデバイスが、デバイスの第１の部分上に第１の材料層と第２の材料層との交互層を備える第１のメモリスタックを備える。第１のメモリスタックは、第１の幅及び第１のスペースを有する第１の活性エリアを備える。半導体メモリデバイスは、デバイスの第２の部分上に第２のメモリスタックを更に備える。第２のメモリスタックは、第１の材料層と第２の材料層との交互層を備え、第２の幅及び第２のスペースを有する第２の活性エリアを備える。半導体メモリデバイスは、第１の部分を第２の部分から分離する高アスペクト比の開口部、及び第１の材料層を第２の材料層から分離する誘電体層を更に備える。第１の活性エリアと第２の活性エリアのピッチは、約５０nmから約８０nmの範囲内にある。
[0006] 本開示の更なる実施形態は、電子デバイスを形成する方法を対象とする。一実施形態では、電子デバイスを形成する方法が、第１の材料層と第２の材料層との交互層を備えるメモリスタックを形成すること、メモリスタック内に開口部を形成すること、間隙を形成するために第２の材料層に凹部形成すること、間隙内で第３の材料を成長させること、及び、活性エリアを形成するために、第３の材料に隣接して間隙内に第４の材料を成長させることを含む。活性エリアのピッチは、約３０nmから約５０nmの範囲内にある。
[0007] 本開示の更なる実施形態は、指示命令を含む非一時的なコンピュータ可読媒体を対象とする。指示命令は、処理システムのコントローラによって実行されると、処理システムに、第１の材料層と第２の材料層との交互層を備えるメモリスタックを形成すること、メモリスタック内に開口部を形成すること、間隙を形成するために第２の材料層に凹部形成すること、間隙内で第３の材料を成長させること、及び、活性エリアを形成するために、第３の材料に隣接して間隙内に第４の材料を成長させることの、動作を実行させる。活性エリアのピッチは、約３０nmから約５０nmの範囲内にある。
[0008] 上述の本開示の特徴を詳細に理解し得るように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、一部の実施形態は、付随する図面に例示されている。しかし、本開示は他の等しく有効な実施形態も許容し得ることから、添付の図面は、この開示の典型的な実施形態のみを例示しており、したがって、本開示の範囲を限定すると見なすべきではないことに留意されたい。本明細書に記載の実施形態では、限定ではなく例示のために添付図面を用いて記載されており、図面においては同様の要素は類似の参照符号で示されている。
[0009] 従来技術によるデバイスの断面図を示す。 [0010] １以上の実施形態によるデバイスの断面図を示す。 [0011] １以上の実施形態によるデバイスの上面図を示す。 [0012] １以上の実施形態による図３Ａのデバイスの断面図を示す。 [0013] １以上の実施形態によるデバイスの上面図を示す。 [0014] １以上の実施形態による図４Ａのデバイスの断面図を示す。 [0015] １以上の実施形態によるデバイスの上面図を示す。 [0016] １以上の実施形態による図５Ａのデバイスの断面図を示す。 [0017] １以上の実施形態によるデバイスの上面図を示す。 [0018] １以上の実施形態による図６Ａのデバイスの断面図を示す。 [0019] １以上の実施形態によるデバイスの上面図を示す。 [0020] １以上の実施形態による図７Ａのデバイスの断面図を示す。 [0021] １以上の実施形態によるデバイスの断面図を示す。 [0022] １以上の実施形態によるデバイスの断面図を示す。 [0023] １以上の実施形態によるデバイスの断面図を示す。 [0024] １以上の実施形態によるデバイスの断面図を示す。 [0025] １以上の実施形態によるデバイスの断面図を示す。 [0026] １以上の実施形態によるデバイスの断面図を示す。 [0027] １以上の実施形態によるデバイスの断面図を示す。 [0028] １以上の実施形態によるデバイスの断面図を示す。 [0029] １以上の実施形態によるデバイスの断面図を示す。 [0030] １以上の実施形態によるデバイスの断面図を示す。 [0031] １以上の実施形態によるデバイスの断面図を示す。 [0032] １以上の実施形態によるデバイスの断面図を示す。 [0033] １以上の実施形態によるデバイスの断面図を示す。 [0034] １以上の実施形態によるデバイスの断面図を示す。 [0035] １以上の実施形態によるデバイスの断面図を示す。 [0036] １以上の実施形態によるデバイスの断面図を示す。 [0037] １以上の実施形態によるデバイスの断面図を示す。 [0038] １以上の実施形態によるデバイスの断面図を示す。 [0039] １以上の実施形態によるデバイスの断面図を示す。 [0040] １以上の実施形態によるデバイスの断面図を示す。 [0041] １以上の実施形態によるデバイスの断面図を示す。 [0042] １以上の実施形態によるクラスタツールを示す。
[0043] 本開示の幾つかの例示的な実施形態を説明する前に、本開示が以下の説明で提示される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行することができる。
［0044］ 本明細書及び添付の特許請求の範囲において使用される「基板」という用語は、処理が作用する表面又は表面の一部分を表している。これも当業者には当然のことであるが、基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部分のみを指す場合がある。更に、基板上への堆積に対して言及がなされるとき、それは、ベア基板と、１以上の膜又は特徴が堆積又は形成された基板と、の両方を意味し得る。
[0045] 本明細書で使用されるときに、「基板」は、その上で製造プロセス中に膜処理が実行されるところの、任意の基板又は基板上に形成された材料表面のことを指す。例えば、その上で処理が実行され得る基板表面は、用途に応じて、シリコン、二酸化ケイ素、歪みシリコン、シリコン・オン・インシュレータ（SOI）、炭素がドープされた二酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料などの任意の他の材料を含む。基板は、半導体ウエハを含むが、それに限定されない。基板は、基板表面を、研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、UV硬化、電子ビーム（ｅビーム）硬化、及び／又はベークするために、前処理プロセスを受けてよい。基板の表面自体に直接膜処理を行うことに加えて、本開示では、開示されている膜処理ステップのうちの任意のものが、より詳細に後述されるように、基板上に形成された下層に対して実行されることもあり、「基板表面（substrate surface）」という用語は、文脈が示すように、そのような下層を含むことを意図している。したがって、例えば基板表面上に膜／層又は部分的な膜／層が堆積している場合には、新たに堆積した膜／層の露出面が基板表面になる。
[0046] 本明細書で使用されるときに、用語「誘電体層」は、電界中で分極可能な電気絶縁体である材料の層を指す。１以上の実施形態では、誘電体層が、酸化物、炭素がドープされた酸化物、二酸化ケイ素（SiO2）、多孔性二酸化ケイ素（SiO2）、二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、二酸化ケイ素／窒化ケイ素、炭化物、酸炭化物、窒化物、酸窒化物、酸炭窒化物、ポリマー、リンケイ酸塩ガラス、フッ化ケイ酸塩（SiOF）ガラス、又は有機ケイ酸塩ガラス（SiOCH）のうちの１以上を含む。１以上の実施形態では、誘電体層が、非限定的に、炉（furnace）、CVD、PVD、ALD、及びスピンオンコート（SoC）堆積膜を含む。１以上の実施形態では、誘電体層が、誘電体の表面又はバルクをドープ、注入（infuse）、注入（implant）、加熱、凍結、研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、UV硬化、電子ビーム硬化、及び／又はベークするために、その場（in-situ）又はその場外（ex-situ）の前処理及び後処理プロセスを受けてよい。誘電体層自体の表面上での直接的な膜処理に加えて、１以上の実施形態では、開示される膜処理ステップのいずれかを、以下でより詳細に開示されるように、誘電体層上に形成された下層上で行うこともでき、用語「誘電体表面」は、文脈が示すように、そのような下層を含むことが意図される。したがって、例えば、膜／層又は部分的な膜／層が、誘電体表面上に堆積された場合、新しく堆積された膜／層の露出面が誘電体表面となる。
[0047] 本明細書で使用されるときに、用語「チャネル」は、導電体である材料の層を指す。１以上の実施形態では、チャネルが、用途に応じて、１以上のシリコン、ポリシリコン、アモルファスシリコン、ドープされたシリコン、歪みシリコン、シリコン・オン・インシュレータ（SOI）、炭素がドープされた二酸化ケイ素、SiGe、ゲルマニウム、ヒ化ガリウム、GaN、InP、炭素ナノチューブ、並びに、III‐IV族、2D TMD金属、金属酸化物、金属窒化物、金属合金、及び他の導電性材料などの任意の他の材料を含む。１以上の実施形態では、チャネルが、チャネルの表面又はバルクを、めっき、溶解、凍結、加熱、マイクロ波、研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、UV硬化、電子ビーム硬化、及び／又はベークするために、その場又はその場外の前処理及び後処理プロセスを受けてよい。チャネル自体の表面又はバルク構造上での直接的な膜処理に加えて、１以上の実施形態では、開示される膜処理処理ステップのいずれかを、以下でより詳細に開示されるように、チャネル上に形成された下層上で行うこともでき、用語「チャネル表面」は、文脈が示すように、そのような下層を含むことが意図される。したがって、例えば、膜／層又は部分的な膜／層が、チャネル表面上に堆積された場合、新しく堆積された膜／層の露出面がチャネル表面となる。
[0048] 本明細書で使用されるときに、用語「ビット線」又は「ソース」は、導電体である材料の層を指す。１以上の実施形態では、ビット線が、用途に応じて、１以上のシリコン、ポリシリコン、エピタキシャルシリコン、アモルファスシリコン、ドープされたシリコン、歪みシリコン、シリコン・オン・インシュレータ（SOI）、炭素がドープされた二酸化ケイ素、SiGe、ゲルマニウム、Epi Ge、Epi SiGe、ヒ化ガリウム、GaN、InP、炭素ナノチューブ、並びに、2D TMD金属、金属酸化物、金属窒化物、金属合金、及び他の導電性材料などの任意の他の材料を含む。１以上の実施形態では、ビット線が、成長シリコンを含むが、これに限定されない。ビット線は、ビット線のバルク又は表面を、溶解、凍結、加熱、マイクロ波、研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、UV硬化、電子ビーム硬化、及び／又はベークするために、その場又はその場外の前処理及び後処理プロセスを受けてよい。ビット線自体の表面又はバルク構造上での直接的な膜処理に加えて、本開示では、開示される膜処理ステップのいずれかを、以下でより詳細に開示されるように、ビット線上に形成される下層上で行うこともでき、用語「ビット線表面」は、文脈が示すように、そのような下層を含むことが意図される。したがって、例えば、膜／層又は部分的な膜／層が、ビット線表面上に堆積された場合、新しく堆積された膜／層の露出表面がビット線表面となる。
[0049] 本明細書で使用されるときに、用語「ワード線」又は「ゲート」又は「ゲート電極」は、電界生成材料又は導電性材料である材料の層を指す。１以上の実施形態では、ワード線が、用途に応じて、１以上のポリシリコン、アモルファスシリコン、タングステン、ルテニウム、コバルト、高誘電率（high-k）誘電体、並びに、2D TMD金属MoS、金属酸化物、金属窒化物、金属合金、及び他の導電性材料などの任意の他の材料を含む。ワード線は、タングステン（W）を含むが、これに限定されない。ワード線は、金属表面及びバルクを、溶解、凍結、加熱、マイクロ波、研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、UV硬化、電子ビーム硬化、及び／又はベークするために、その場又はその場外の前処理及び後処理プロセスを受けてよい。ワード線自体の表面又はバルク構造上での直接的な膜処理に加えて、本開示では、開示される膜処理ステップのいずれかを、以下でより詳細に開示されるように、ワード線上に形成される下層上で行うこともでき、用語「ワード線表面」は、文脈が示すように、そのような下層を含むことが意図される。したがって、例えば、膜／層又は部分的な膜／層が、ワード線表面上に堆積された場合、新しく堆積された膜／層の露出表面がワード線表面となる。
[0050] 本明細書で使用されるときに、用語「キャパシタ」又は「リザーバ」は、電荷貯蔵ダムである材料の層を指す。１以上の実施形態では、キャパシタが、用途に応じて、１以上の金属、TiN、SN、Zr、ZrO、ZrAlO、AlO、Al、Nb、NgO、並びに、2D TMD金属MoS、金属酸化物、金属窒化物、金属合金、及び他の導電性材料などの任意の他の材料を含む。キャパシタは、表面を、溶解、凍結、加熱、マイクロ波、研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、UV硬化、電子ビーム硬化、及び／又はベークするために、前処理プロセスを受けてよい。キャパシタ自体の表面又はバルク構造上での直接的な膜処理に加えて、本開示では、開示される膜処理ステップのいずれかを、以下でより詳細に開示されるように、キャパシタ上に形成される下層上で行うこともでき、用語「キャパシタ表面」は、文脈が示すように、そのような下層を含むことが意図される。したがって、例えば、膜／層又は部分的な膜／層が、キャパシタ表面上に堆積された場合、新しく堆積された膜／層の露出面がキャパシタ表面となる。
[0051] 本明細書で使用されるときに、用語「活性エリア」は、チャネル、ビット線、ワード線、又はキャパシタを作製することができる材料の層を指す。１以上の実施形態では、活性エリアが、シリコン又はドープされたシリコンのうちの１以上を含む。例えば、１以上の実施形態では、チャネル材料が、Si、硫化モリブデン（MoS2）、又はIGZO（In-Ga-Zn酸化物）のうちの１以上から選択され、活性エリア材料が構造化された後で、空洞を置き替える。
[0052] 本明細書で使用するときに、用語「ダイナミックランダムアクセスメモリ」又は「DRAM」は、キャパシタ上に電荷のパケット（すなわち、バイナリ１）を記憶することによって、又は電荷がない（すなわち、バイナリ０）ことによって、データビットを記憶するメモリセルを指す。電荷は、アクセストランジスタを介してキャパシタにゲート制御され、同じトランジスタをオンにし、トランジスタ出力上の相互接続線上に電荷パケットをダンピングすることによって生成される電圧摂動を見ることによって検知される。したがって、単一のDRAMセルは、１つのトランジスタと１つのキャパシタで作製される。
[0053] 酸化物及び窒化物の交互層を有する既存の3D-NANDメモリスタックは、ワード線を構築するために、置換金属ゲート（RMG）プロセスを必要とする。スタック高さが大きくなりつつあるので、高アスペクト比（HAR）メモリホールエッチング／充填プロセス及び応力制御が、より困難になりつつある。例えば、3D-NANDメモリでは、１６０nm幅スリットと１２５nmピッチの８０nm孔とが、エッチングできる最小の特徴である。その特徴は、酸化物‐窒化物の多層膜スタックでは５～１０μm深さまでエッチングでき、又は酸化物‐ポリシリコンでは３～５μmまでエッチングできる。この１６０nmスリットエッチングは、活性エリア間のスペースであり、処理のためにスタックの各階層にアクセスするために使用されるが、特にワード線方向において、例えば、２０～５０nmのより小さいスリットは、５０～８０nmのようなより小さいピッチをもたらす可能性があり、これは、より高い密度のメモリを可能にする可能性がある。これらの２０～５０nm幅のスリットを、何ミクロンも深くエッチングすることは非常に困難である。
[0054] １以上の実施形態は、有利なことに、１つのデバイス又はメモリセルが単一のメモリホール又はスリットごとに生成される代わりに、多くのメモリセルがそのピッチ内で構造化され得ることを提供する。例えば、現在、１６０nm幅スリット及び５０nmスペースでは、より高いピッチ、例えば、２１０nmピッチを有する単一のメモリセルが作製される。１以上の実施形態による方法を使用して、１２００nmスペース及び１６のラインスペースピッチを有する同じ幅のスリット、例えば１６０nmを、それぞれ７５nmで生成することができる。したがって、この１６０＋１２００＝１３６０nmスペースでは、有利なことに、１３６０／１６＝８５nmの有効ピッチを有する１６個のメモリセルが存在し得る。これは、メモリセルのサイズの３分の１未満である。
[0055] １以上の実施形態は、有利なことに、既存の処理技法を使用して、堆積された膜及び凹部の均一性に応じて、最小メモリピッチを約２００nmの最小ピッチから７５nm以下に低減させることを提供する。その結果、約６０％小さいダイサイズでは、３倍大きいメモリセル密度が得られる。
[0056] １以上の実施形態では、連続堆積を使用して、多くの活性エリア領域を形成する。１以上の実施形態では、例えば、酸化物-ポリシリコン、ポリシリコン-窒化物、酸化物-窒化物、シリコン-シリコンゲルマニウムのような、膜の交互層が堆積される。複数の層の各反復セットは、最終的な構造化プロセスにおいて各層内にメモリセルを形成することができる。
[0057] １以上の実施形態では、酸化物-ポリシリコンの階層スタックが、３Ｄピッチマルチプリケーション用にシリコーンゲルマニウム（SiGe）の選択的堆積を使用して形成される。１以上の実施形態では、層のスタックを通して、先端から先端まで離隔し（約８０nm）、側部から側部まで離隔し（約１３２０nm）た、高アスペクト比（約１６０nm幅×約１０００nm長さ）の活性エリアスリットをエッチングした後で、例えば、各階層内で、ポリシリコン層を選択的にエッチングバックして、スリット間のポリシリコンを完全に除去し、少量（例えば、約５０nm）のポリシリコンのみを残す。高ゲルマニウム（Ge）含有シリコンゲルマニウム（SiGe）を、約２０nmの厚さに選択的に成長させ、続いて、約６０nmの厚さの低ゲルマニウム（Ge）含有シリコンゲルマニウム（SiGe）の層を、別に選択的に成長させる。１以上の実施形態では、この交互のSiGe膜のプロセスを８回繰り返して、各スリット間に１６対の層を形成する。１以上の実施形態では、ワード線スリットが、広い（例えば、約１６０nm）酸化物-ポリシリコンスリットエッチングを行うことによって、活性エリアスリット間の間隙に直交して、その間隙の中心に形成される。１以上の実施形態では、高Ge含有SiGe層が、ワード線スリットの方向に分離されたメモリセルに選択的にエッチングバックされる。
[0058] 他の実施形態では、酸化物-窒化物の階層スタックが、３Ｄピッチマルチプリケーション膜用のPSG／USGの非選択的堆積／凹部エッチングを使用して形成される。１以上の実施形態では、PSG（リンがドープされたALD酸化物）及びUSG（非ドープALD酸化物）の非選択的堆積及び凹部エッチングを使用して、酸化物-窒化物の階層スタックが形成される。
[0059] 本明細書で使用されるときに、用語「３Ｄピッチマルチプリケーション」は、階層スタック内のスリット、セグメント、又は孔の各セットの間に複数の独立した活性エリアを形成する概念を指す。
[0060] 本明細書で使用されるときに、用語「高アスペクト比（HAR）」は、特徴の幅に対する特徴の深さの比を指す。幾つかの実施形態では、スリット又は開口部のアスペクト比が、約３０：１、３５：１、４０：１、５０：１、６０：１、７０：１、又は８０：１以上である。
[0061] 図１は、従来技術によるデバイス１００の断面図を示している。断面図は、活性エリアスリットを横切っており、ワード線スリットエッチングの側壁から見た図である。従来技術のデバイス１００は、ピッチ分割を有していない。デバイス１００は、基板１０２上に交互層１０４及び１０６を備えている。５つの高アスペクト比（HAR）活性エリアスリット１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、及び１０８ｅが存在する。各高アスペクト比（HAR）活性エリアスリット１０８は、約１２０nmの幅を有する活性エリアスリット幅１１０を有する。活性エリアスリット幅１１０は、セルスペースと等価である。活性エリア１１２は、約３０nmの幅を有する。セルの水平ピッチは、幅にスペースを加えたもの、すなわち、この場合は１５０nmである。セルの垂直ピッチは、層１０６＋１０４の厚さであり、約６０nmの１１４によって示されている。本明細書で、デバイスのピッチを説明するときに、それは水平ピッチを指す。
[0062] 図２は、１以上の実施形態によるデバイス１２０の断面図を示している。断面図は、３Ｄピッチマルチプリケーション後の活性エリアスリットを横切っており、ワード線スリットエッチングの側壁から見た図である。１以上の実施形態では、デバイス１２０が、３Ｄピッチマルチプリケーションを受けている。デバイス１２０は、基板１２２上に交互層１２４及び１２６を備える。３つの高アスペクト比（HAR）活性エリアスリット１２８ａ、１２８ｂ、１２８ｃが存在する。各高アスペクト比（HAR）活性エリアスリット１２８は、約１００nm～約１６０nmの範囲内の幅を有する活性エリアスリット幅１３０を有する。１以上の実施形態では、活性エリア１３２が、約３０nmを含む約２０nmから約４０nmの範囲内の幅、及び約３０nmを含む約２０nmから約４０nmの範囲内の活性エリアスペース１３４を有する。１以上の実施形態では、３Ｄピッチマルチプリケーションが、高アスペクト比（HAR）エッチング幅をセル幅から切り離し、小さなセル活性エリアピッチを作り出して、小さなDRAMダイサイズを可能にする。１以上の実施形態では、活性エリアピッチが、約５０nmから約８０nmの範囲内である。１以上の実施形態では、誘電体層１３６が、第１の材料１２４の層を互いから分離する。
[0063] 基板１２２は、当業者に知られている任意の適切な材料であり得る。本明細書及び添付の特許請求の範囲では、「基板」という用語が、処理が行われる表面又は表面の部分を指す。基板に対する言及は、文脈で別様に明示されない限り、基板の一部のみに対する言及であり得ることも、当業者には理解されよう。更に、基板への堆積に対する言及は、ベア基板と、１以上の膜又は特徴が表面上に堆積又は形成された基板と、の両方を意味し得る。
[0064] １以上の実施形態では、半導体層（図示せず）が、基板１２２上にある。１以上の実施形態では、半導体層が、共通ソース線とも呼ばれてよい。半導体層は、当業者に知られている任意の適切な技法によって形成することができ、ポリシリコン（poly-Si）を含むがこれに限定されない任意の適切な材料から作製することができる。幾つかの実施形態では、半導体層が、導電性又は半導体材料で作製される共通ノードである。
[0065] 任意の犠牲層（図示せず）を半導体層上に形成することができ、任意の適切な材料から作製することができる。幾つかの実施形態では、犠牲層が除去され、後のプロセスで置き替えられてもよい。幾つかの実施形態では、犠牲層が除去されず、電子デバイス、例えば、メモリデバイスの部分内に残る。この場合、「犠牲」という用語は、永久層も含むように拡張された意味を有する。
[0066] １以上の実施形態では、第１の材料層１２４と第２の材料層１２６とが、独立して、シリコン（Si）、シリコンゲルマニウム（SiGe）、二酸化ケイ素（SiO）、窒化ケイ素（SiN）、酸窒化ケイ素（SiON）、ポリシリコン、及び以下の標準的な半導体プロセスに適合可能な他の材料のうちの１以上を含む。１以上の実施形態では、第１の材料層１２４及び第２の材料層１２６が、プラズマ化学気相堆積（PECVD）、物理的気相堆積（PVD）、又はエピタキシャル堆積のうちの１以上によって堆積される。このプロセスは、例えば、非限定的に、二酸化ケイ素（SiO2）、窒化ケイ素（Si3N4）を含む、誘電体を含む任意の基板、又は、非限定的に、シリコン（Si）若しくはシリコンゲルマニウム（SiGe）を含む、半導体基板上の、任意の多層膜スタック堆積、例えば、Si／SiGe又は窒化ケイ素／二酸化ケイ素向けに使用され得る。
[0067] １以上の実施形態では、誘電体層１３６が、当業者に知られている任意の適切な誘電体材料、例えば、電界中で分極され得る電気絶縁体を含んでよい。幾つかの実施形態では、誘電体層１３６が、酸化物、炭素がドープされた酸化物、二酸化ケイ素（SiO）、多孔性二酸化ケイ素（SiO2）、二酸化ケイ素（SiO）、窒化ケイ素（SiN）、二酸化ケイ素／窒化ケイ素、炭化物、酸炭化物、窒化物、酸窒化物、酸炭窒化物、ポリマー、リンケイ酸塩ガラス、フッ化ケイ酸塩（SiOF）ガラス、又は有機ケイ酸塩ガラス（SiOCH）のうちの１以上を含む。
[0068] １以上の実施形態では、メモリスタック１４０が形成される。図示されている実施形態におけるメモリスタック１４０は、第１の材料層１２４及び第２の材料層１２６などの、複数の交互のスタックを備える。同様なやり方で、幾つかのシーケンスで堆積された３つ以上の膜が、各セットの膜を形成して、各垂直セットのメモリセルを形成し得る。
[0069] 図２で示されているメモリスタック１４０は、８対の交互の第１の材料層１２４及び第２の材料層１２６を有するが、当業者は、これが単に例示目的に過ぎないことを認識する。メモリスタック１４０は、任意の数の交互の第１の材料層１２４及び第２の材料層１２６を有してよい。例えば、幾つかの実施形態では、メモリスタック１４０が、５０対を超える交互の第１の材料層１２４及び第２の材料層１２６、若しくは１００対を超える交互の第１の材料層１２４及び第２の材料層１２６、又は２００対を超える交互の第１の材料層１２４及び第２の材料層１２６を備える。
[0070] １以上の実施形態では、３Ｄピッチマルチプリケーションのために横方向積層成長プロセスが使用される。図３Ａから図７Ｂは、１以上の実施形態の横方向積層成長プロセスを示している。図３Ａは、１以上の実施形態によるデバイス１５０の上面図を示している。図３Ｂは、１以上の実施形態による図３Ａのデバイス１５０の断面図を示している。１以上の実施形態では、階層分離層１５４内に少なくとも１つの開口部１５６を形成するために、スリットエッチングが行われる。次いで、シリコン層１５２が、非限定的に、湿式エッチング、蒸気エッチング、等方性プラズマエッチング、又は任意の他の選択的除去プロセス（SRP）を含む、当業者に知られている任意の適切な凹部形成（recess）技法を使用して、凹部形成され得る。
[0071] 図４Ａは、１以上の実施形態によるデバイス１５０の上面図を示している。図４Ｂは、１以上の実施形態による図４Ａのデバイス１５０の断面図を示している。１以上の実施形態では、第１の階層間隙層１６０及び第２の階層間隙層１５８が、選択的に成長され、少なくとも１つの開口部１５６内に選択的に成長される。１以上の実施形態では、第１の階層間隙層１６０及び第２の階層間隙層１５８は、当業者に知られている任意の適切な材料を含み得る。１以上の実施形態では、第１の階層間隙層１６０と第２の階層間隙層１５８とが、独立して、シリコン（Si）、シリコンゲルマニウム（SiGe）、二酸化ケイ素（SiO）、窒化ケイ素（SiN）、及び酸窒化ケイ素（SiON）のうちの１以上を含む。１以上の実施形態では、第１の階層間隙層１６０及び第２の階層間隙層１５８が、エピタキシャル堆積若しくは何らかの他の選択的堆積又は反応プロセスによって堆積される。このプロセスは、任意の多層膜スタック堆積、例えば、Si、SiGe、又は他の材料上に形成される窒化物若しくは酸窒化物用に使用され得る。
[0072] 図５Ａは、１以上の実施形態によるデバイス１５０の上面図を示している。図５Ｂは、１以上の実施形態による図５Ａのデバイス１５０の断面図を示している。１以上の実施形態では、第１の階層間隙層１６０及び第２の階層間隙層１５８が、少なくとも１つの開口部１５６内で選択的に成長されて、少なくとも１つの開口部１５６を充填する。
[0073] １以上の実施形態では、ピッチマルチプリケーション構造の片側が１５５で図示されている。図示されている実施形態におけるメモリスタック１５５は、初期層１５２の片側に形成された複数の交互の第１の階層間隙層１６０及び第２の階層間隙層１５８を備える。１以上の実施形態では、第２の階層間隙層１５８が、シリコン（Si）を含む。１以上の実施形態では、第１の階層間隙層１６０が、シリコンゲルマニウム（SiGe）を含む。したがって、幾つかの実施形態では、メモリスタック１５５が、シリコン（Si）とシリコンゲルマニウム（SiGe）との交互層を備える。
[0074] 図５Ａで示されているメモリスタック１５５は、１５２の各側に６対の交互の第１の階層間隙層１６０及び第２の階層間隙層１５８を有するが、当業者は、これが単に例示目的に過ぎないことを認識する。メモリスタック１５５は、任意の数の交互の第１の階層間隙層１６０及び第２の階層間隙層１５８を有してよい。例えば、幾つかの実施形態では、メモリスタック１５５が、１対の交互の第１の階層間隙層１６０及び第２の階層間隙層１５８を備える。他の実施形態では、メモリスタック１５５が、スリット間の合計８対の側部ごとに、２つ以上の対の交互の第１の階層間隙層１６０及び第２の階層間隙層１５８、又は４つより多い対の第１の階層間隙層１６０及び第２の階層間隙層１５８を備える。４つを超えるより多数の対は、回復（diminishing return）のための処理がより困難になり、１つから４つの対をより望ましい実施形態としている。
[0075] 図６Ａは、１以上の実施形態によるデバイス１５０の上面図を示している。図６Ｂは、１以上の実施形態による図６Ａのデバイス１５０の断面図を示している。１以上の実施形態では、第２の階層間隙層１５８が、第２の開口部１６２を形成するために除去される。階層ピッチ１６４は、約４５nmから約８０nmの範囲内にある。階層スペース１６６は、約２５nmから約６０nmの範囲内にある。
[0076] 図７Ａは、１以上の実施形態による、共通の処理を用いて構築することができるDRAMセル１５０のセットの上面図を示している。図７Ｂは、１以上の実施形態による、ワード線スリットエッチングされた間隙１７４から見た図７Ａのデバイス１５０の断面図を示している。階層間隙層のうちの１つを除去した後で、分離スペース１６２を形成することができ、次いで、これを適切な誘電体材料で充填して、分離されたデバイスにすることができる。代替的に、除去された一方又は他方の階層間隙層は、活性メモリセルを形成するために使用される材料と置き替えることができ、他方の階層間隙材料は、メモリセル間の分離を形成するために、所定の位置に残されるか又は除去され置き替えられる。１以上の実施形態では、活性階層間隙層１６０が、DRAMキャパシタ１６８を形成するための材料と置き替えられ、活性階層間隙層の別のセクションが、DRAMメモリセル用のトランジスタ１７０を形成するために使用される。１６８、１７０、１７２の間の一般的な絶縁材料は、SiO2とSi3N4である。１以上の実施形態では、DRAMメモリセル動作用の垂直ビット線相互接続の間に開口部１７４が存在する。
[0077] １以上の実施形態では、３Ｄピッチマルチプリケーションのために選択的成長方法が使用される。図８Ａから図８Ｄは、１以上の実施形態の選択的成長方法を使用して処理されたデバイス２００の断面図を示している。図８Ａを参照すると、１以上の実施形態では、メモリスタック２０５が形成される。図示されている実施形態におけるメモリスタック２０５は、基板２０１上の半導体層２０２上に、複数の交互の第１の材料層２０４及び第２の材料層２０６を備える。
[0078] １以上の実施例では、半導体層２０２が基板２０１上にある。１以上の実施形態では、半導体層２０２がまた、論理インターフェース層とも呼ばれてよい。半導体層２０２は、当業者に知られている任意の適切な技法によって形成することができ、ポリシリコン（poly-Si）を含むがこれに限定されない任意の適切な材料から作製することができる。幾つかの実施形態では、半導体層２０２が、下にあるCMOS論理回路へのコンタクト層である。
[0079] 任意の犠牲層（図示せず）が、半導体層２０２上に形成されてよく、任意の適切な材料で作製され得る。幾つかの実施形態では、犠牲層が、後のプロセスで除去され、置き替えられる。幾つかの実施形態では、犠牲層が、除去されず、電子デバイス、例えば、メモリデバイス内に残る。この場合、用語「犠牲」は、永久層を含むように拡張された意味を有し、導電層と呼ばれてよい。
[0080] １以上の実施形態では、第１の材料層２０４及び第２の材料層２０６が、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、第１の材料層２０４と第２の材料層２０６とが、独立して、シリコン（Si）、シリコンゲルマニウム（SiGe）、二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、酸窒化ケイ素（SiON）、及びポリシリコンのうちの１以上を含む。１以上の実施形態では、第１の材料層２０４及び第２の材料層２０６が、プラズマ化学気相堆積（PECVD）、物理的気相堆積（PVD）、又はエピタキシャル堆積のうちの１以上によって堆積される。このプロセスは、例えば、非限定的に、二酸化ケイ素（SiO2）を含む、誘電体を含む任意の基板、又は、非限定的に、シリコン（Si）若しくはシリコンゲルマニウム（SiGe）を含む、半導体基板上の、任意の多層膜スタック堆積、例えば、Si／SiGe向けに使用され得る。１以上の実施形態では、第１の材料層が二酸化ケイ素（SiO2）を含み、第２の材料層がポリシリコンを含む。
[0081] １以上の実施形態では、第１の材料層２０４及び第２の材料層２０６が、任意の適切な厚さを有してよい。特定の実施形態では、第１の材料層２０４が、約２０nmを含む、約１５nmから約２５nmの範囲内の厚さを有する。特定の実施形態では、第２の材料層２０６が、約３０nm、又は約３５nmを含む、約２５nmから約４５nmの範囲内の厚さを有する。
[0082] 図８Ａで示されているメモリスタック２０５は、３対の交互の第１の材料層２０４及び第２の材料層２０６を有するが、当業者は、これが単に例示目的に過ぎないことを認識する。メモリスタック２０５は、任意の数の交互の第１の材料層２０４及び第２の材料層２０６を有してよい。例えば、幾つかの実施形態では、メモリスタック２０５が、１９２対の交互の第１の材料層２０４及び第２の材料層２０６を備える。例えば、幾つかの実施形態では、メモリスタック２０５が、１００対を超える交互の第１の材料層２０４及び第２の材料層２０６、若しくは２００対を超える交互の第１の材料層２０４及び第２の材料層２０６、又は３００対を超える交互の第１の材料層２０４及び第２の材料層２０６を備える。
[0083] １以上の実施形態では、ハードマスク２０８が、メモリスタック２０５の上面上にある。１以上の実施形態では、ハードマスク層２０８が、マイクロエレクトロニクスデバイス製造の当業者に知られている１以上のマスク層堆積技法を使用して堆積され得る。１以上の実施形態では、ハードマスク層２０８が、非限定的に、ALD、CVD、PVD、MBE、MOCVD、スピンオン、又は当業者に知られている他の堆積技法などの、堆積技法のうちの１つを使用して堆積される。１以上の実施形態では、ハードマスク層２０８が、スピンオンカーボン、ハードマスク、又はフォトレジストのうちの１以上から選択される材料を含む。当業者は、複数のハードマスク層２０８が存在してよいことを理解するであろう。１以上の実施形態では、ハードマスク層２０８が、窒化ケイ素（SiN）を含む。
[0084] １以上の実施形態では、デバイス２００が、活性エリア開口部２１０を形成するようにパターニングされる。パターニングは、当業者に知られている任意の適切なパターニング技法を含んでよい。
[0085] 図８Ｂを参照すると、デバイス２００は、高アスペクト比（HAR）スリットエッチングプロセスを受けて、開口部２１０が半導体層２０２の上面まで延在するように、開口部２１０の深さを増加させる。１以上の実施形態では、開口部２１０の幅が、約３０nmから約１６０nmの範囲内にある。次いで、第２の材料層２０６に凹部が形成される。幾つかの実施形態では、第２の材料層２０６が、ポリシリコンを含む。１以上の実施形態では、ポリシリコンの凹部深さは、約１００nmから約４００nmの範囲内にある。
[0086] 図８Ｃを参照すると、第３の材料２１２及び第４の材料２１４が、選択的に成長される。１以上の実施形態では、第３の材料２１２及び第４の材料２１４が、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、第３の材料２１２と第４の材料２１４とが、独立して、シリコン（Si）、シリコンゲルマニウム（SiGe）、又は他の選択的堆積材料セットのうちの１以上を含む。１以上の実施形態では、第３の材料２１２及び第４の材料２１４が、選択反応又はエピタキシャル堆積によって堆積される。１以上の実施形態では、第３の材料２１２がシリコンゲルマニウム（SiGe）を含み、第４の材料２１４がシリコン（Si）を含む。
[0087] 図８Ｄを参照すると、プロセスが繰り返され、第３の材料２１２及び第４の材料２１４が選択的に成長されて、微細ピッチで活性領域を形成する。
[0088] １以上の実施形態では、３Ｄピッチマルチプリケーションのために、非選択的及び選択的堆積方法の組み合わせが使用される。図９Ａから図９Ｇは、１以上の実施形態の非選択的及び選択的堆積方法の組み合わせを使用して処理されたデバイス３００の断面図を示している。図９Ａを参照すると、１以上の実施形態では、メモリスタック３０５が形成される。図示されている実施形態におけるメモリスタック３０５は、基板３０１上の半導体層３０２上に、複数の交互の第１の材料層３０４及び第２の材料層３０６を含む。
[0089] １以上の実施形態では、半導体層３０２が基板３０１上にある。１以上の実施形態では、半導体層３０２が、論理インターフェース層とも呼ばれてよい。半導体層３０２は、当業者に知られている任意の適切な技法によって形成され得る。
[0090] 任意の犠牲層（図示せず）が、半導体層３０２上に形成されてよく、任意の適切な材料で作製され得る。幾つかの実施形態では、犠牲層が、後のプロセスで除去され、置き替えられる。幾つかの実施形態では、犠牲層が、除去されず、電子デバイス、例えば、メモリデバイス内に残る。この場合、用語「犠牲」は、永久層を含むように拡張された意味を有し、導電層と呼ばれてよい。
[0091] １以上の実施形態では、第１の材料層３０４及び第２の材料層３０６が、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、第１の材料層３０４と第２の材料層３０６とが、独立して、シリコン（Si）、シリコンゲルマニウム（SiGe）、窒化ケイ素（SiN）、及びポリシリコンのうちの１以上を含む。１以上の実施形態では、第１の材料層３０４及び第２の材料層３０６が、プラズマ化学気相堆積（PECVD）、物理的気相堆積（PVD）、又はエピタキシャル堆積のうちの１以上によって堆積される。このプロセスは、例えば、非限定的に、二酸化ケイ素（SiO2）を含む、誘電体を含む任意の基板、又は、非限定的に、シリコン（Si）若しくはシリコンゲルマニウム（SiGe）を含む、半導体基板上の、任意の多層膜スタック堆積、例えば、Si／SiGe向けに使用され得る。１以上の実施形態では、第１の材料層３０４がシリコン（Si）を含み、第２の材料層３０６がシリコンゲルマニウム（SiGe）を含む。
[0092] １以上の実施形態では、第１の材料層３０４及び第２の材料層３０６が、任意の適切な厚さを有してよい。特定の実施形態では、第１の材料層３０４が、約２０nmを含む、約１５nmから約２５nmの範囲内の厚さを有する。特定の実施形態では、第２の材料層３０６が、約４０nmを含む、約３５nmから約４５nmの範囲内の厚さを有する。
[0093] 図９Ａで示されているメモリスタック３０５は、３対の交互の第１の材料層３０４及び第２の材料層３０６を有するが、当業者は、これが単に例示目的に過ぎないことを認識する。メモリスタック３０５は、任意の数の交互の第１の材料層３０４及び第２の材料層３０６を有してよい。例えば、幾つかの実施形態では、メモリスタック３０５が、１９２対の交互の第１の材料層３０４及び第２の材料層３０６を備える。他の実施形態では、メモリスタック３０５が、５０対を超える交互の第１の材料層３０４及び第２の材料層３０６、若しくは１００対を超える交互の第１の材料層３０４及び第２の材料層３０６、又は３００対を超える交互の第１の材料層３０４及び第２の材料層３０６を備える。
[0094] １以上の実施形態では、ハードマスク３０８が、メモリスタック３０５の上面上にある。１以上の実施形態では、ハードマスク層３０８が、マイクロエレクトロニクスデバイス製造の当業者に知られている１以上のマスク層堆積技法を使用して堆積され得る。１以上の実施形態では、ハードマスク層３０８が、非限定的に、ALD、CVD、PVD、MBE、MOCVD、スピンオン、又は当業者に知られている他の堆積技法などの、堆積技法のうちの１つを使用して堆積される。１以上の実施形態では、ハードマスク層３０８が、スピンオンカーボン、ハードマスク、又はフォトレジストのうちの１以上から選択される材料を含む。当業者は、複数のハードマスク層３０８が存在してよいことを理解するであろう。１以上の実施形態では、ハードマスク層３０８が、窒化ケイ素（SiN）を含む。
[0095] １以上の実施形態では、デバイス３００が、活性エリアスリット開口部３１０を形成するようにパターニングされる。パターニングは、当業者に知られている任意の適切なパターニング技法を含んでよい。
[0096] 図９Ｂを参照すると、第２の材料層３０６は、開口部３１０を介して凹部形成されている。凹部形成するための方法は、当業者には一般的な、湿式化学エッチング又は気相エッチング又は反応性気相エッチングであってよい。
[0097] 図９Ｃを参照すると、化学酸化物層３１２が、第１の材料層３０４及び凹部形成された第２の材料層３０６を囲むように成長される。酸化物層３１２は、化学的酸化であってよく、又は当業者に知られている任意の適切な方法によって形成されてもよい。１以上の実施形態では、化学酸化物層３１２が、二酸化ケイ素（SiOx）を含む。１以上の実施形態では、化学酸化物層３１２が、約２nm、約３nm、及び約４nmを含む、約１nmから約５nmの範囲内の厚さを有する。１以上の実施形態では、化学酸化物層３１２が、実質的に共形である。本明細書で使用されるときに、「実質的に共形」である層は、厚さが全体を通して略同じである層を指す。実質的に共形な層は、約１０％、５％、２％、又は０．５％以下だけ厚さが変動する。
[0098] 図９Ｄを参照すると、更なる第２の材料層が、階層内の間隙を充填するために堆積され、次いで、メモリセル構造化のための所望の水平寸法のプラグ３１４を残すために、湿式、蒸気、又は反応性ガス反応によって凹部形成される。
[0099] 図９Ｅを参照すると、更なる化学酸化物層３１２が、プラグ３１４を囲むように成長される。化学酸化物層３１２は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、化学酸化物層３１２が、二酸化ケイ素（SiO2）を含む。１以上の実施形態では、化学酸化物層３１２が、約２nm、約３nm、及び約４nmを含む、約１nmから約５nmの範囲内の厚さを有する。１以上の実施形態では、化学酸化物層３１２が、実質的に共形である。本明細書で使用されるときに、「実質的に共形」である層は、厚さが全体を通して略同じである層を指す。実質的に共形な層は、約１０％、５％、２％、又は０．５％以下だけ厚さが変動する。
[00100] 図９Ｆを参照すると、更なる第２の材料層が、階層を充填するために堆積され、次いで、プラグ３１４ａ及び３１４ｂを残すために凹部形成される。
更なる化学酸化物層３１２が、プラグ３１４ｂを囲むように成長される。化学酸化物層３１２は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、化学酸化物層３１２が、二酸化ケイ素（SiOx）を含む。１以上の実施形態では、化学酸化物層３１２が、約２nm、約３nm、及び約４nmを含む、約１nmから約５nmの範囲内の厚さを有する。１以上の実施形態では、化学酸化物層３１２が、実質的に共形である。本明細書で使用されるときに、「実質的に共形」である層は、厚さが全体を通して略同じである層を指す。実質的に共形な層は、約１０％、５％、２％、又は０．５％以下だけ厚さが変動する。
[00101] １以上の実施形態では、第２の材料層（例えば、シリコンゲルマニウム（SiGe））及び化学酸化物層３１２の堆積を繰り返して、微細ピッチで活性領域を形成する。
[00102] 図９Ｇを参照すると、充填材料３１６が堆積されて、開口部３１０を充填する。充填材料は、当業者に知られている任意の適切な充填材料を含んでよい。１以上の実施形態では、充填材料３１６がシリコンを含む。
[00103] １以上の実施形態では、３Ｄピッチマルチプリケーションのために、非選択的及び選択的堆積方法の組み合わせが使用される。図１０Ａから図１０Ｃは、１以上の実施形態の非選択的及び選択的堆積方法の組み合わせを使用して処理されたデバイス４００の断面図を示す。図１０Ａを参照すると、１以上の実施形態では、メモリスタック４０５が形成される。図示されている実施形態におけるメモリスタック４０５は、基板４０１上の半導体層４０２上に、複数の交互の第１の材料層４０４及び第２材料層４０６を含む。
[00104] １以上の実施例では、半導体層４０２が基板４０１上にある。１以上の実施形態では、半導体層４０２が、論理インターフェース層とも呼ばれてよい。半導体層４０２は、当業者に知られている任意の適切な技法によって形成され得る。
[00105] 任意の犠牲層（図示せず）が、半導体層４０２上に形成されてよく、任意の適切な材料で作製され得る。幾つかの実施形態では、犠牲層が、後のプロセスで除去され、置き替えられる。幾つかの実施形態では、犠牲層が、除去されず、電子デバイス、例えば、メモリデバイス内に残る。この場合、用語「犠牲」は、永久層を含むように拡張された意味を有し、導電層と呼ばれてよい。
[00106] １以上の実施形態では、第１の材料層４０４及び第２の材料層４０６が、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、第１の材料層４０４と第２の材料層４０６とが、独立して、シリコン（Si）、シリコンゲルマニウム（SiGe）、二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、酸窒化ケイ素（SiON）、及びポリシリコンのうちの１以上を含む。１以上の実施形態では、第１の材料層４０４及び第２の材料層４０６が、プラズマ化学気相堆積（PECVD）、物理的気相堆積（PVD）、又はエピタキシャル堆積のうちの１以上によって堆積される。このプロセスは、例えば、非限定的に、二酸化ケイ素（SiO2）を含む、誘電体を含む任意の基板、又は、非限定的に、シリコン（Si）若しくはシリコンゲルマニウム（SiGe）を含む、半導体基板上の、任意の多層膜スタック堆積、例えば、Si／SiGe向けに使用され得る。１以上の実施形態では、第１の材料層４０４はシリコン（Si）を含み、第２の材料層４０６はシリコンゲルマニウム（SiGe）を含む。
[00107] １以上の実施形態では、第１の材料層４０４及び第２の材料層４０６が、任意の適切な厚さを有してよい。特定の実施形態では、第１の材料層４０４が、約２０nmを含む、約１５nmから約２５nmの範囲内の厚さを有する。特定の実施形態では、第２の材料層４０６が、約３０nm、及び約３５nmを含む、約２５nmから約４５nmの範囲内の厚さを有する。
[00108] 図１０Ａで示されているメモリスタック４０５は、３対の交互の第１の材料層４０４及び第２の材料層４０６を有するが、当業者は、これが単に例示目的に過ぎないことを認識する。メモリスタック４０５は、任意の数の交互の第１の材料層４０４及び第２の材料層４０６を有してよい。例えば、幾つかの実施形態では、メモリスタック４０５が、１９２対の交互の第１の材料層４０４及び第２の材料層４０６を備える。例えば、幾つかの実施形態では、メモリスタック４０５が、５０対を超える交互の第１の材料層４０４及び第２の材料層４０６、若しくは１００対を超える交互の第１の材料層４０４及び第２の材料層４０６、又は３００対を超える交互の第１の材料層４０４及び第２の材料層４０６を含む。
[00109] １以上の実施形態では、ハードマスク４０８が、メモリスタック４０５の上面上にある。１以上の実施形態では、ハードマスク層４０８が、マイクロエレクトロニクスデバイス製造の当業者に知られている１以上のマスク層堆積技法を使用して堆積され得る。１以上の実施形態では、ハードマスク層４０８が、非限定的に、ALD、CVD、PVD、MBE、MOCVD、スピンオン、又は当業者に知られている他の堆積技法などの、堆積技法のうちの１つを使用して堆積される。１以上の実施形態では、ハードマスク層４０８が、スピンオンカーボン、ハードマスク、又はフォトレジストのうちの１以上から選択される材料を含む。当業者は、複数のハードマスク層４０８が存在してよいことを理解するであろう。１以上の実施形態では、ハードマスク層４０８が、窒化ケイ素（SiN）を含む。
[00110] １以上の実施形態では、デバイス４００が、活性エリア開口部４１０を形成するようにパターニングされる。パターニングは、当業者に知られている任意の適切なパターニング技法を含んでよい。
[00111] 図１０Ｂを参照すると、第２の材料層４０６が、開口部４１０を介して凹部形成される。
[00112] 図１０Ｃを参照すると、化学酸化物層４１２が、第１の材料層４０４及び凹部形成された第２の材料層４０６を囲むように成長される。化学酸化物層４１２は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、化学酸化物層４１２が、二酸化ケイ素（SiOx）を含む。１以上の実施形態では、化学酸化物層４１２が、約２nm、約３nm、及び約４nmを含む、約１nmから約５nmの範囲内の厚さを有する。１以上の実施形態では、化学酸化物層４１２が、実質的に共形である。本明細書で使用されるときに、「実質的に共形」である層は、厚さが全体を通して略同じである層を指す。実質的に共形な層は、約１０％、５％、２％、又は０．５％以下だけ厚さが変動する。
[00113] １以上の実施形態では、３Ｄピッチマルチプリケーションのために、非選択的堆積及び凹部形成方法が使用される。図１１Ａから図１１Ｇは、１以上の実施形態の非選択的堆積及び凹部形成方法を使用して処理されたデバイス５００の断面図を示している。図１１Ａを参照すると、１以上の実施形態では、メモリスタック５０５が形成される。図示されている実施形態におけるメモリスタック５０５は、基板５０１上の半導体層５０２上に、複数の交互の第１の材料層５０４及び第２材料層５０６を備える。
[00114] １以上の実施例では、半導体層５０２が基板４０１上にある。１以上の実施形態では、半導体層５０２が、論理インターフェース層とも呼ばれてよい。半導体層５０２は、当業者に知られている任意の適切な技法によって形成され得る。
[00115] 任意の犠牲層（図示せず）が、半導体層５０２上に形成されてよく、任意の適切な材料で作製され得る。幾つかの実施形態では、犠牲層が、後のプロセスで除去され、置き替えられる。幾つかの実施形態では、犠牲層が、除去されず、電子デバイス、例えば、メモリデバイス内に残る。この場合、用語「犠牲」は、永久層を含むように拡張された意味を有し、導電層と呼ばれてよい。
[00116] １以上の実施形態では、第１の材料層５０４及び第２の材料層５０６が、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、第１の材料層５０４と第２の材料層５０６とが、独立して、シリコン（Si）、シリコンゲルマニウム（SiGe）、二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、酸窒化ケイ素（SiON）、及びポリシリコンのうちの１以上を含む。１以上の実施形態では、第１の材料層５０４及び第２の材料層５０６が、プラズマ化学気相堆積（PECVD）、物理的気相堆積（PVD）、又はエピタキシャル堆積のうちの１以上によって堆積される。このプロセスは、例えば、非限定的に、二酸化ケイ素（SiO2）を含む、誘電体を含む任意の基板、又は、非限定的に、シリコン（Si）若しくはシリコンゲルマニウム（SiGe）を含む、半導体基板上の、任意の多層膜スタック堆積、例えば、Si／SiGe向けに使用され得る。１以上の実施形態では、第１の材料層５０４がポリシリコンを含み、第２の材料層５０６が二酸化ケイ素（SiOx）を含む。
[00117] １以上の実施形態では、第１の材料層５０４及び第２の材料層５０６が、任意の適切な厚さを有してよい。特定の実施形態では、第１の材料層５０４が、約２０nmを含む、約１５nmから約２５nmの範囲内の厚さを有する。特定の実施形態では、第２の材料層５０６が、約３０nmを含む、約２５nmから約３５nmの範囲内の厚さを有する。
[00118] 図１１Ａで示されているメモリスタック５０５は、２対の交互の第１の材料層５０４及び第２の材料層５０６を有するが、当業者は、これが単に例示目的に過ぎないことを認識する。メモリスタック５０５は、任意の数の交互の第１の材料層５０４及び第２の材料層５０６を有してよい。例えば、幾つかの実施形態では、メモリスタック５０５が、１９２対の交互の第１の材料層５０４及び第２の材料層５０６を備える。例えば、幾つかの実施形態では、メモリスタック５０５が、５０対を超える交互の第１の材料層５０４及び第２の材料層５０６、若しくは１００対を超える交互の第１の材料層５０４及び第２の材料層５０６、又は３００対を超える交互の第１の材料層５０４及び第２の材料層５０６備える。
[00119] 図１１Ｂを参照すると、１以上の実施形態では、デバイス５００が、活性エリア開口部５１０を形成するようにパターニングされる。パターニングは、当業者に知られている任意の適切なパターニング技法を含んでよい。
[00120] 図１１Ｃを参照すると、第２の材料層５０６が、開口部５１０を介して凹部形成されている。次いで、シリコン層５０６は、非限定的に、湿式エッチング、蒸気エッチング、等方性プラズマエッチング、又は任意の他の選択的除去プロセス（SRP）を含む、当業者に知られている任意の適切な凹部形成技法を使用して、凹部形成され得る。
[00121] 図１１Ｄを参照すると、充填材料５１２が、開口部５１０内に堆積され、開口部を充填する。充填材料５１２は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、充填材料が、１～１０％のP2O5がドープされた二酸化ケイ素である、リンケイ酸塩ガラス（PSG）を含む。
[00122] 図１１Ｅを参照すると、充填材料５１２は、凹部形成され、開口部５２０を形成している。図１１Ｆで示されているように、ドープされていない酸化物５１４が堆積され、凹部形成される。
[00123] 図１１Ｇを参照すると、充填された材料５１２及びドープされていない酸化物５１４は、交互に堆積され、凹部形成される。これは、所望の数の交互膜を実現して、各特徴の領域及びそれぞれそれらの特徴間のスペースを画定するために、わずか１回、若しくは８回、又はそれより更に多い回数だけ行われ得る。
[00124] 本開示の１以上の実施形態は、半導体メモリデバイスを対象とする。一実施形態では、半導体メモリデバイスが、デバイスの第１の部分上に交互の第１の材料層及び第２の材料層を備える第１のメモリスタックを備える。第１のメモリスタックは、第１の幅及び第１のスペースを有する第１の活性エリアを備える。半導体メモリデバイスは、デバイスの第２の部分上に第２のメモリスタックを更に備える。第２のメモリスタックは、交互の第１の材料層及び第２の材料層を備え、第２の幅及び第２のスペースを有する第２の活性エリアを備える。半導体メモリデバイスは、第１の部分を第２の部分から分離する高アスペクト比の開口部、及び第１の材料層を第２の材料層から分離する誘電体層を更に備える。凹部間隙を満たすまでこれを繰り返す。第１の活性エリアと第２の活性エリアのピッチは、約５０nmから約８０nmの範囲内にある。
[00125] 本開示の更なる実施形態は、電子デバイスを形成する方法を対象とする。一実施形態では、電子デバイスを形成する方法が、第１の材料層と第２の材料層との交互層を備えるメモリスタックを形成することと、メモリスタック内に開口部を形成することと、間隙を形成するために第２の材料層に凹部形成することと、間隙内で第２の材料上に第３の材料を成長させることと、間隙を充填するために第４の材料を共形堆積させ、活性エリアを形成するために、第３の材料に隣接して第４の材料を部分的に戻すように凹部形成し、凹部間隙を充填するためにこれを繰り返することとを含む。活性エリアのピッチは、約５０nmから約１００nmの範囲内にある。
[00126] 本開示の更なる実施形態は、図１２で示されているように、説明されるメモリデバイスの形成及び方法のための処理ツール９００を対象とする。
[00127] クラスタツール９００は、複数の側面を有する少なくとも１つの中央移送ステーション９２１、９３１を含む。ロボット９２５、９３５が、中央移送ステーション９２１、９３１内に配置され、ロボットブレード及びウエハを複数の側面の各々に移動させるように構成されている。
[00128] クラスタツール９００は、中央移送ステーションに接続された、プロセスステーションとも呼ばれる複数の処理チャンバ９０２、９０４、９０６、９０８、９１０、９１２、９１４、９１６、及び９１８を備える。様々な処理チャンバは、隣接する処理ステーションから隔離された別個の処理領域を提供する。処理チャンバは、予洗浄チャンバ、緩衝チャンバ（buffer chamber）、（１以上の）移送スペース、ウエハオリエンタ（wafer orienter）／ガス抜きチャンバ、低温冷却チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバ、及び結晶化剤除去チャンバ（crystallization agent removal chamber）を含むが、これらに限定されない任意のチャンバであり得る。プロセスチャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものとして解釈されるべきではない。
[00129] 幾つかの実施形態の堆積チャンバは、原子層堆積チャンバ、プラズマ強化原子層堆積チャンバ、化学気相堆積チャンバ、プラズマ化学気相堆積チャンバ、又は物理堆積チャンバのうちの１以上を備える。幾つかの実施形態では、クラスタツール９００が、中央移送ステーションに接続された予洗浄チャンバを含む。
[00130] 図１２で示されている実施形態では、ファクトリインターフェース９５０が、クラスタツール９００の前面に接続されている。ファクトリインターフェース９５０は、ファクトリインターフェース９５０の前面９５１上にローディングチャンバ９５４及びアンローディングチャンバ９５６を含む。ローディングチャンバ９５４が左側に示され、アンローディングチャンバ９５６が右側に示されているが、当業者は、これが１つの可能な構成の単なる典型に過ぎないことを理解するだろう。
[00131] ローディングチャンバ９５４及びアンローディングチャンバ９５６のサイズ及び形状は、例えば、クラスタツール９００内で処理される基板に応じて変更され得る。図示されている実施形態では、ローディングチャンバ９５４及びアンローディングチャンバ９５６が、複数のウエハがカセット内に配置されたウエハカセットを保持するようにサイズ決定される。
[00132] ロボット９５２が、ファクトリインターフェース９５０内にあり、ローディングチャンバ９５４とアンローディングチャンバ９５６との間を移動することができる。ロボット９５２は、ファクトリインターフェース９５０を通してローディングチャンバ９５４内のカセットからロードロックチャンバ９６０までウエハを移送可能である。また、ロボット９５２は、ファクトリインターフェース９５０を通してロードロックチャンバ９６２からアンローディングチャンバ９５６内のカセットまでウエハを移送可能である。当業者には理解されるように、ファクトリインターフェース９５０は、複数のロボット９５２を有することができる。例えば、ファクトリインターフェース９５０は、ローディングチャンバ９５４とロードロックチャンバ９６０との間でウエハを移送する第１のロボットと、ロードロックチャンバ９６２とアンローディングチャンバ９５６との間でウエハを移送する第２のロボットとを有してよい。
[00133] 図示されているクラスタツール９００は、第１のセクション９２０及び第２のセクション９３０を有する。第１のセクション９２０は、ロードロックチャンバ９６０、９６２を通してファクトリインターフェース９５０に接続される。第１のセクション９２０は、少なくとも１つのロボット９２５が内部に配置された第１の移送チャンバ９２１を含む。ロボット９２５は、ロボット式ウエハ搬送機構とも呼ばれる。第１の移送チャンバ９２１は、ロードロックチャンバ９６０、９６２、処理チャンバ９０２、９０４、９１６、９１８、及びバッファチャンバ９２２、９２４に対して中央に位置付けられている。幾つかの実施形態のロボット９２５は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。幾つかの実施形態では、第１の移送チャンバ９２１が、複数のロボット式ウエハ移送機構を備える。第１の移送チャンバ９２１内のロボット９２５は、第１の移送チャンバ９２１の周囲のチャンバ間でウエハを移動させるように構成される。個々のウエハは、第１のロボット式機構の遠位端に位置付けられたウエハ搬送ブレード上に担持される。
[00134] 第１のセクション９２０内のウエハを処理した後で、ウエハは、通過チャンバを通して第２のセクション９３０まで移動し得る。例えば、チャンバ９２２、９２４は、単方向又は双方向の通過チャンバであり得る。通過チャンバ９２２、９２４は、例えば、第２のセクション９３０における処理前に、ウエハを低温冷却するために使用することができ、又は第１のセクション９２０に戻る前にウエハ冷却又は後処理を可能にする。
[00135] システムコントローラ９９０は、第１のロボット９２５、第２のロボット９３５、第１の複数の処理チャンバ９０２、９０４、９１６、９１８、及び第２の複数の処理チャンバ９０６、９０８、９１０、９１２、９１４と通信する。システムコントローラ９９０は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素であり得る。例えば、システムコントローラ９９０は、中央処理装置、メモリ、適切な回路、及びストレージを含む、コンピュータであり得る。
[00136] プロセスは、概して、プロセッサによって実行されたときに、プロセスチャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ９９０のメモリ内に記憶され得る。ソフトウェアルーチンはまた、プロセッサによって制御されるハードウェアから遠隔に位置付けられた第２のプロセッサ（図示せず）によって、記憶及び／又は実行することもできる。本開示の方法の一部又は全部をハードウェア内で実行することもできる。したがって、プロセスは、ソフトウェア内に実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路若しくは他の種類のハードウェア実施態様としての、又はソフトウェアとハードウェアとの組み合わせとしてのハードウェア内で実行され得る。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、処理が実行されるようにチャンバの動作を制御する特定用途コンピュータ（コントローラ）に変換する。
[00137] 幾つかの実施形態では、システムコントローラ９９０が、約０．１から約１２時間にわたって約３００℃から約７００℃の範囲内の温度でウエハをアニールするように、アニールチャンバを制御する構成を有する。幾つかの実施形態では、コントローラ９９０が、ウエハから酸化物層を除去するために、予備洗浄チャンバを活性化する構成を有する。
[00138] 「下」、「下方」、「下側」、「上」、「上方」、「上側」などの、空間的な相対語は、図面中で示されているように、１つの要素又は特徴の、別の（１以上の）要素又は（１以上の）特徴に対する関係を説明することを容易にするために、本明細書で使用されてよい。空間的な相対語は、図面中で描かれている配向に加えて、使用中又は動作中のデバイスの種々の配向を包含することが意図されていることを理解されたい。例えば、図面内のデバイスがひっくり返された場合、他の要素又は特徴の「下方」又は「下」として説明された要素は、他の要素又は特徴の「上」に配向されることになる。したがって、例示的な用語「下」は、上と下の両方の配向を含んでよい。デバイスは、他の方法で配向され（９０度又は他の配向に回転され）てよく、本明細書で使用される空間的な相対記述語がそれに応じて解釈され得る。
[00139] 本明細書で説明される材料及び方法を説明する文脈において（殊に、以下の特許請求の範囲の文脈において）、用語「１つの（ａ）」及び「１つの（ａｎ）」並びに「その（ｔｈｅ）」と、類似の指示物の使用は、本明細書でその逆が示されているか又は明らかに文脈から矛盾する場合を除いて、単数と複数の両方をカバーすると解釈される。本明細書での値の範囲の列挙は、本明細書で特に明記しない限り、範囲内に入る各個別の値を個別に参照する略記法として機能することを単に意図しており、各個別の値は、本明細書で個別に引用されているかのように明細書に組み込まれる。本明細書で説明される全ての方法は、本明細書でその逆が示されているか又はさもなければ文脈から明らかに矛盾しない限り、任意の適切な順序で実行されてよい。本明細書で提供されている任意の及び全ての実施例又は例示的な言葉（例えば、「などの」）の使用は、単に材料及び方法をより良く説明することを意図したものであり、特に請求されない限り、範囲を限定しない。明細書中の言葉は、クレームに記載されていない要素が、開示された材料及び方法の実施に不可欠であることを示すと解釈されるべきではない。
[00140] この明細書全体を通じて、「一実施形態（one embodiment）」、「特定の実施形態（certain embodiments）」、「１以上の実施形態（one or more embodiments）」、又は「実施形態（an embodiment）」に対する言及は、実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。故に、この明細書全体の様々な箇所での「１以上の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」などの表現は、必ずしも、本開示の同一の実施形態に言及するものではない。更に、特定の特徴、構造、材料、又は特質は、１以上の実施形態において、任意の適切なやり方で組み合わされ得る。
[00141] 本明細書の開示は特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び用途の例示にすぎないことを理解されたい。本開示の精神及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な改変及び変形を行い得ることが、当業者には明らかになろう。したがって、本発明は、添付の特許請求の範囲及びその均等物の範囲内にある修正及び変形を含むことが意図されている。

Claims (20)

  1. 半導体メモリデバイスであって、
    前記デバイスの第１の部分上に第１の材料層と第２の材料層との交互層を備える第１のメモリスタックであって、第１の幅及び第１のスペースを有する第１の活性エリアを備える第１のメモリスタック、
    前記デバイスの第２の部分上の第２のメモリスタックであって、前記第１の材料層と前記第２の材料層との交互層を備え、第２の幅及び第２のスペースを有する第２の活性エリアを備える第２のメモリスタック、
    前記第１の部分を前記第２の部分から分離する高アスペクト比の開口部、並びに
    前記第１の材料層を前記第２の材料層から分離する誘電体層を備え、
    前記第１の活性エリアと前記第２の活性エリアのピッチは、約５０nmから約８０nmの範囲内にある、デバイス。
  2. 前記第１の材料層と前記第２の材料層とは、独立して、シリコン（Si）、シリコンゲルマニウム（SiGe）、二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、酸窒化ケイ素（SiON）、及びポリシリコンのうちの１以上を含む、請求項１に記載のデバイス。
  3. 前記第１の材料層がシリコン（Si）を含み、前記第２の材料層がシリコンゲルマニウム（SiGe）を含む、請求項１に記載のデバイス。
  4. 前記第１の材料層が二酸化ケイ素（SiO2）を含み、前記第２の材料層がポリシリコンを含む、請求項１に記載のデバイス。
  5. 前記誘電体層が、酸化物、炭素がドープされた酸化物、二酸化ケイ素（SiO2）、多孔性二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、二酸化ケイ素／窒化ケイ素、炭化物、酸炭化物、窒化物、酸窒化物、酸炭窒化物、ポリマー、リンケイ酸塩ガラス、フッ化ケイ酸塩（SiOF）ガラス、又は有機ケイ酸塩ガラス（SiOCH）のうちの１以上を含む、請求項１に記載のデバイス。
  6. 前記高アスペクト比の開口部が、約８０nmから約１６０nmの範囲内の幅を有する、請求項１に記載のデバイス。
  7. 前記第１の幅と前記第２の幅とが、独立して、約３０nmから約１００nmの範囲内にある、請求項１に記載のデバイス。
  8. 前記第１のスペースと前記第２のスペースとが、独立して、約３nmから約４０nmの範囲内にある、請求項1に記載のデバイス。
  9. 電子デバイスを形成する方法であって、
    第１の材料層と第２の材料層との交互層を備えるメモリスタックを形成すること、
    前記メモリスタック内に開口部を形成すること、
    間隙及び凹部形成された第２の材料層を形成するために、前記第２の材料層に凹部形成すること、
    前記間隙内で第３の材料を成長させること、及び
    活性エリアを形成するために、前記第３の材料に隣接して前記間隙内に第４の材料を成長させることを含み、
    前記活性エリアのピッチは、約５０nmから約１００nmの範囲内にある、方法。
  10. 前記第１の材料層と前記第２の材料層とは、独立して、シリコン（Si）、シリコンゲルマニウム（SiGe）、二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、酸窒化ケイ素（SiON）、及びポリシリコンのうちの１以上を含む、請求項９に記載の方法。
  11. 前記第１の材料層がシリコン（Si）を含み、前記第２の材料層がシリコンゲルマニウム（SiGe）を含む、請求項９に記載の方法。
  12. 前記第１の材料層が二酸化ケイ素（SiO2）を含み、前記第２の材料層がポリシリコンを含む、請求項９に記載の方法。
  13. 前記開口部が、約８０nmから約１６０nmの範囲内の幅を有する、請求項９に記載の方法。
  14. 前記活性エリアが、約５０nmから約１００nmの範囲内の幅を有する、請求項９に記載の方法。
  15. 前記活性エリアが、約４nmから約４０nmの範囲内のスペースを有する、請求項９に記載の方法。
  16. 前記凹部形成された第２の材料層上に共形酸化物層を堆積させることを更に含む、請求項９に記載の方法。
  17. 前記開口部内に充填材料を堆積させることを更に含む、請求項９に記載の方法。
  18. 前記充填材料がシリコンを含む、請求項１７に記載の方法。
  19. 指示命令を含む非一時的なコンピュータ可読媒体であって、前記指示命令は、処理システムのコントローラによって実行されると、前記処理システムに、
    第１の材料層と第２の材料層との交互層を備えるメモリスタックを形成すること、
    前記メモリスタック内に開口部を形成すること、
    間隙及び凹部形成された第２の材料層を形成するために、前記第２の材料層に凹部形成すること、
    前記間隙内で第３の材料を成長させること、及び
    活性エリアを形成するために、前記第３の材料に隣接して前記間隙内に第４の材料を成長させることの、動作を実行させ、
    前記活性エリアのピッチは、約５０nmから約１００nmの範囲内にある、非一時的なコンピュータ可読媒体。
  20. 処理システムのコントローラによって実行されると、前記処理システムに、
    前記凹部形成された第２の材料層上に共形酸化物層を堆積させる動作を実行させる、指示命令を更に含む、請求項１９に記載の非一時的なコンピュータ可読媒体。
JP2022567305A 2020-05-10 2021-05-05 ３ｄピッチマルチプリケーション Active JP7535128B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202063022535P 2020-05-10 2020-05-10
US63/022,535 2020-05-10
US17/307,366 US11696433B2 (en) 2020-05-10 2021-05-04 3D pitch multiplication
US17/307,366 2021-05-04
PCT/US2021/030772 WO2021231140A1 (en) 2020-05-10 2021-05-05 3d pitch multiplication

Publications (2)

Publication Number Publication Date
JP2023524989A true JP2023524989A (ja) 2023-06-14
JP7535128B2 JP7535128B2 (ja) 2024-08-15

Family

ID=78413190

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022567305A Active JP7535128B2 (ja) 2020-05-10 2021-05-05 ３ｄピッチマルチプリケーション

Country Status (6)

Country Link
US (1) US11696433B2 (ja)
JP (1) JP7535128B2 (ja)
KR (1) KR20210137397A (ja)
CN (1) CN115461865A (ja)
TW (1) TW202203422A (ja)
WO (1) WO2021231140A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342218B1 (en) 2020-11-02 2022-05-24 Micron Technology, Inc. Single crystalline silicon stack formation and bonding to a CMOS wafer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
FR2933802B1 (fr) * 2008-07-10 2010-10-15 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand.
KR101547326B1 (ko) 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
JP2013058683A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体記憶装置の製造方法
FR2980989A1 (fr) * 2011-10-06 2013-04-12 Commissariat Energie Atomique Procede de fonctionnalisation d'un substrat solide autre qu'un substrat en or par des composes chimiques specifiques
US9865506B2 (en) 2011-12-15 2018-01-09 SK Hynix Inc. Stack type semiconductor memory device
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
JP2014187329A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
US9281044B2 (en) 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
US10861755B2 (en) * 2017-02-08 2020-12-08 Verity Instruments, Inc. System and method for measurement of complex structures
JP7344867B2 (ja) 2017-08-04 2023-09-14 ラム リサーチ コーポレーション 水平表面上におけるＳｉＮの選択的堆積
US10804273B2 (en) 2017-09-06 2020-10-13 Micron Technology, Inc. Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array
US10707210B2 (en) 2017-12-07 2020-07-07 Micron Technology, Inc. Devices having a transistor and a capacitor along a common horizontal level, and methods of forming devices
EP3644350A1 (en) 2018-10-26 2020-04-29 IMEC vzw Method for manufacturing 3d semiconductor device

Also Published As

Publication number Publication date
JP7535128B2 (ja) 2024-08-15
TW202203422A (zh) 2022-01-16
CN115461865A (zh) 2022-12-09
WO2021231140A1 (en) 2021-11-18
US11696433B2 (en) 2023-07-04
KR20210137397A (ko) 2021-11-17
US20210351183A1 (en) 2021-11-11

Similar Documents

Publication Publication Date Title
KR102621751B1 (ko) 반도체 장치 및 그 제조 방법
US10734447B2 (en) Field-effect transistor unit cells for neural networks with differential weights
US8575680B2 (en) Semiconductor device having air gap and method of fabricating the same
TW201924027A (zh) 三維記憶體元件及其製造方法
US11145749B2 (en) Method of fabricating a semiconductor device
JP7524192B2 (ja) 三次元メモリデバイスおよびその製作方法
CN110943164A (zh) 电容器及其形成方法
CN112563266A (zh) 半导体装置
TWI776514B (zh) 半導體裝置及方法
CN112687682A (zh) 集成电路装置
JP7535128B2 (ja) ３ｄピッチマルチプリケーション
US20210320106A1 (en) Dram capacitor to storage node's landing pad and bit line airgap
JP2023531202A (ja) 閉じ込められた電荷トラップ層
US9391156B2 (en) Embedded capacitor
TWI822111B (zh) 半導體裝置與其形成方法
US20230042726A1 (en) Flowable Chemical Vapor Deposition (FcvD) Using Multi-Step Anneal Treatment and Devices Thereof
JP2024526526A (ja) 半導体構造及びその形成方法
US20240040766A1 (en) Method for fabricating semiconductor structure and semiconductor structure
KR102527504B1 (ko) 나노구조물 전계 효과 트랜지스터 디바이스 및 형성 방법
US20240215223A1 (en) Hole-type sadp for 2d dram capacitor
US7855113B2 (en) Method for fabricating semiconductor memory device
US20240162079A1 (en) Multi-function etching sacrificial layers to protect three-dimensional dummy fins in semiconductor devices
US20230040843A1 (en) Nanostructure field-effect transistor device and method of forming
KR20220026766A (ko) 수직형 메모리 장치의 제조 방법
WO2024025856A1 (en) Carbon mold for dram capacitor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240716

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240802

R150 Certificate of patent or registration of utility model

Ref document number: 7535128

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150