TW202203422A - 三維間距倍增 - Google Patents

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尼汀Ｋ 英格爾
菲德里克 費雪伯恩
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Abstract

提供了記憶體元件及製造記憶體元件的方法。描述了元件及方法，其中三維間距倍增將高深寬比蝕刻寬度自單元寬度去耦，從而產生小單元主動區域間距以允許小DRAM晶粒尺寸。

Description

三維間距倍增
本申請案主張於2020年5月10日申請之美國臨時申請案第63/022,535號的優先權，該美國臨時申請案的全部揭示內容藉由引用特此併入本文。
本揭示案的實施例係關於電子元件領域以及用於製造電子元件的方法及裝置。更特定言之，本揭示案的實施例提供3D-DRAM記憶體單元及用於形成3D-DRAM記憶體單元的方法。
半導體技術快速發展，且元件尺寸隨著技術進步而縮小以提供更快的每單位間隔處理及儲存。在DRAM元件中，主要目標之一為增加每單位間隔的儲存，這導致3D DRAM元件的垂直尺寸或堆疊高度增加。
在現有3D DRAM記憶體中，160 nm寬的狹縫及間距為150 nm的80 nm孔為最小特徵，其可經蝕刻至5-10 µm深的氧化物-氮化物多層膜堆疊或3-5 µm的氧化物-多晶矽。需要此蝕刻以進出堆疊中的每一層以進行處理，但較小的間距，尤其在字線方向上，可允許較高的記憶體密度。
因此，此項技術需要用於形成具有改進的更小間距及更高記憶體密度之3D-DRAM元件的3D-DRAM元件及方法。
本揭示案的一或多個實施例係關於半導體記憶體元件。在一個實施例中，半導體記憶體元件包含：第一記憶體堆疊，包含第一材料層及第二材料層的交替層，處於元件的第一部分上，此第一記憶體堆疊包含具有第一寬度及第一間隔的第一主動區域；第二記憶體堆疊，處於元件的第二部分上，此第二記憶體堆疊包含第一材料層及第二材料層的交替層且包含具有第二寬度及第二間隔的第二主動區域；以及高深寬比開口，該高深寬比開口將第一部分與第二部分分離；以及介電層，該介電層將第一材料層與第二材料層分離，其中第一主動區域與第二主動區域的間距處於約50 nm至約80 nm的範圍內。
本揭示案的附加實施例係關於形成電子元件的方法。在一個實施例中，一種形成電子元件的方法包含：形成包含第一材料層及第二材料層之交替層的記憶體堆疊；在記憶體堆疊中形成開口；使第二材料層凹陷以形成間隙；在間隙中使第三材料生長；以及在間隙中使第四材料鄰近第三材料生長以形成主動區域，其中主動區域的間距處於約30 nm至約50 nm的範圍內。
本揭示案的進一步實施例係關於一種包括指令的非暫時性電腦可讀媒體，當由處理系統的控制器執行時，此些指令使處理系統進行以下操作：形成包含第一材料層及第二材料層之交替層的記憶體堆疊；在記憶體堆疊中形成開口；使第二材料層凹陷以形成間隙；在間隙中使第三材料生長；以及在間隙中使第四材料鄰近第三材料生長以形成主動區域，其中主動區域的間距處於約30 nm至約50 nm的範圍內。
在描述本揭示案的若干例示性實施例之前，應理解，本揭示案不限於以下描述中闡述之構造或製程步驟的細節。本揭示案能夠具有其他實施例且能夠以各種方式實踐或執行。
如在本說明書及所附發明申請專利範圍中所使用，術語「基板」係指製程作用於基板上之表面或表面的部分。熟習此項技術者亦將理解，提及基板亦可僅指基板的部分，除非上下文另有明確指示。此外，提及沉積在基板上可意指裸基板及具有沉積或形成在其上之一或多個膜或特徵的基板兩者。
如本文所使用，「基板」係指在製造製程期間在其上進行膜處理之任何基板或形成在基板上的材料面。例如，可在其上進行處理的基板表面包括諸如矽、二氧化矽、應變矽、絕緣體上矽(silicon on insulator, SOI)、碳摻雜二氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石的材料，以及諸如金屬、金屬氮化物、金屬合金及其他導電材料的任何其他材料，視應用而定。基板包括但不限於半導體晶圓。基板可暴露於預處理製程以拋光、蝕刻、還原、氧化、羥化、退火、UV固化、電子束固化及/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理之外，在本揭示案中，所揭示的任何膜處理步驟亦可在基板上形成的底層上進行，如下文更詳細地揭示，且術語「基板表面」旨在包括上下文指示的此類底層。因此，例如，在將膜/層或部分膜/層沉積在基板表面上的情況下，新沉積之膜/層的暴露表面成為基板表面。
如本文所使用，術語「介電層」係指作為電絕緣體的材料層，可在電場中極化。在一或多個實施例中，介電層包含氧化物、碳摻雜氧化物、二氧化矽(SiO2 )、多孔二氧化矽(SiO2 )、二氧化矽(SiO2 )、氮化矽(SiN)、二氧化矽/氮化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃或有機矽酸鹽玻璃(SiOCH)中的一或多者。在一或多個實施例中，介電層包括但不限於爐、CVD、PVD、ALD及旋塗(spin-on-coat, SoC)沉積的膜。在一或多個實施例中，可將介電層暴露於原位或異地預處理及後處理製程，以摻雜、注入、植入、加熱、冷凍、拋光、蝕刻、還原、氧化、羥化、退火、UV固化、電子束固化及/或烘烤介電層的表面或整體。除了直接在介電層本身的表面上進行膜處理之外，在一或多個實施例中，所揭示的任何膜處理步驟亦可在介電層上形成的底層上進行，如下文更詳細地揭示，且術語「介電表面」旨在包括上下文指示的此類底層。因此，例如，在將膜/層或部分膜/層沉積在介電表面上的情況下，新沉積之膜/層的暴露表面成為介電表面。
如本文所使用，術語「通道」係指作為電導體的材料層。在一或多個實施例中，通道包含矽、多晶矽、非晶矽、摻雜矽、應變矽、絕緣體上矽(SOI)、碳摻雜二氧化矽、SiGe、鍺、砷化鎵、GaN、InP、碳奈米管，以及諸如III-IV族、2D TMD金屬、金屬氧化物、金屬氮化物、金屬合金及其他導電材料之任何其他材料中的一或多者，視應用而定。在一或多個實施例中，通道可暴露於原位或異地預處理及後處理製程，以電鍍、熔合、冷凍、加熱、微波、拋光、蝕刻、還原、氧化、羥化、退火、UV固化、電子束固化及/或烘烤通道的表面或整體。除了直接在通道本身的表面或整體結構上進行膜處理之外，在一或多個實施例中，所揭示的任何膜處理步驟亦可在通道上形成的底層上進行，如下文更詳細地揭示，且術語「通道表面」旨在包括上下文指示的此類底層。因此，例如，在將膜/層或部分膜/層沉積在通道表面上的情況下，新沉積之膜/層的暴露表面成為通道表面。
如本文所使用，術語「位元線」或「源極」係指作為電導體的材料層。在一或多個實施例中，通道包含矽、多晶矽、磊晶矽、非晶矽、摻雜矽、應變矽、絕緣體上矽(SOI)、碳摻雜二氧化矽、SiGe、鍺、Epi Ge、Epi SiGe、砷化鎵、GaN、InP、碳奈米管，以及諸如2D TMD金屬、金屬氧化物、金屬氮化物、金屬合金及其他導電材料之任何其他材料中的一或多者，視應用而定。在一或多個實施例中，位元線包括但不限於生長矽。位元線可暴露於原位或異地預處理及後處理製程，以熔合、冷凍、加熱、微波、拋光、蝕刻、還原、氧化、羥化、退火、UV固化、電子束固化及/或烘烤位元線的整體或表面。除了直接在位元線本身的表面或整體結構上進行膜處理之外，在本揭示案中，所揭示的任何膜處理步驟亦可在位元線上形成的底層上進行，如下文更詳細地揭示，且術語「位元線表面」旨在包括上下文指示的此類底層。因此，例如，在將膜/層或部分膜/層沉積在位元線表面上的情況下，新沉積之膜/層的暴露表面成為位元線表面。
如本文所使用，術語「字線」或「閘極」或「閘電極」係指作為電場產生材料或導體材料的材料層。在一或多個實施例中，字線包含多晶矽、非晶矽、鎢、釕、鈷、高介電係數介電層，以及諸如2D TMD金屬MoS、金屬氧化物、金屬氮化物、金屬合金及其他導電材料之任何其他材料中的一或多者，視應用而定。字線包括但不限於鎢(W)。字線可暴露於原位或異地預處理及後處理製程，以熔合、冷凍、加熱、微波、拋光、蝕刻、還原、氧化、羥化、退火、UV固化、電子束固化及/或烘烤金屬表面及整體。除了直接在字線本身的表面或整體結構上進行膜處理之外，在本揭示案中，所揭示的任何膜處理步驟亦可在字線上形成的底層上進行，如下文更詳細地揭示，且術語「字線表面」旨在包括上下文指示的此類底層。因此，例如，在將膜/層或部分膜/層沉積在字線表面上的情況下，新沉積之膜/層的暴露表面成為字線表面。
如本文所使用，術語「電容器」或「記憶體」係指作為電荷儲存壩的材料層。在一或多個實施例中，電容器包含金屬、TiN、SN、Zr、ZrO、ZrAlO、AlO、Al、Nb、NgO，以及諸如2D TMD金屬MoS、金屬氧化物、金屬氮化物、金屬合金及其他導電材料之任何其他材料中的一或多者，視應用而定。電容器可暴露於預處理製程，以熔合、冷凍、加熱、微波、拋光、蝕刻、還原、氧化、羥化、退火、UV固化、電子束固化及/或烘烤表面。除了直接在電容器本身的表面或整體結構上進行膜處理之外，在本揭示案中，所揭示的任何膜處理步驟亦可在電容器上形成的底層上進行，如下文更詳細地揭示，且術語「電容器表面」旨在包括上下文指示的此類底層。因此，例如，在將膜/層或部分膜/層沉積在電容器表面上的情況下，新沉積之膜/層的暴露表面成為電容器表面。
如本文所使用，術語「主動區域」係指其中可製成通道、位元線、字線或電容器的材料層。在一或多個實施例中，主動區域包含矽或摻雜矽中的一或多者。例如，在一或多個實施例中，通道材料係選自Si、硫化鉬(MoS2 )或IGZO(In-Ga-Zn氧化物)中的一或多者，且在主動區域材料經結構化之後替換腔。
如本文所使用，術語「動態隨機存取記憶體」或「DRAM」係指藉由在電容器上儲存電荷包（亦即，二進制一）或不儲存電荷（亦即，二進制零）來儲存資料位元的記憶體單元。電荷經由存取電晶體選通到電容器上，且藉由接通同一電晶體且查看藉由將電荷包傾倒在電晶體輸出上的互連線上而產生的電壓擾動來感測。因此，單DRAM單元由一個電晶體及一個電容器組成。
具有氧化物及氮化物之交替層的現有3D-NAND記憶體堆疊需要替換金屬閘極(replacement metal gate, RMG)製程來建立字線。因為堆疊高度變得愈來愈大，所以高深寬比(high aspect ratio, HAR)記憶體孔蝕刻/填充製程及應力控制變得愈來愈困難。例如，在3D-NAND記憶體中，160 nm寬的狹縫及間距為125 nm的80 nm孔為最小特徵，其可蝕刻至5-10 µm深的氧化物-氮化物多層膜堆疊中或3-5 µm的氧化物-多晶矽中。此160 nm狹縫蝕刻為主動區域之間的間隔，且用於進出堆疊中的每一層以進行處理，但較小的狹縫，尤其在字線方向，例如20-50 nm，可導致較小的間距，如50-80 nm，這可允許較高密度的記憶體。蝕刻此些20-50 nm寬的狹縫數微米深度係極困難的。
一或多個實施例有利地規定，不針對每個單記憶體孔或狹縫產生一個元件或記憶體單元，而是可以此間距構造許多記憶體單元。例如，目前160 nm寬的狹縫及50 nm的間隔，單記憶體單元經製成具有更高的間距，例如210 nm間距。使用根據一或多個實施例的方法，可在每75 nm處產生具有1200 nm間隔及16行距間距的相同寬狹縫（例如160 nm）。因此，在此160+1200=1360 nm間隔中，可有利地存在16個具有1360/16=85 nm有效間距的記憶體單元。這比記憶體單元尺寸小三倍。
一或多個實施例有利地規定使用現有處理技術將最小記憶體間距自約200 nm最小間距減小至小於或等於75 nm，這視沉積的膜及凹陷均勻性而定。結果為對晶粒尺寸減小約60%而言，記憶體單元密度增大三倍。
在一或多個實施例中，順序沉積用於形成許多主動區域區。在一或多個實施例中，沉積膜（例如氧化物-多晶矽、多晶矽-氮化物、氧化物-氮化物、矽-矽鍺）的交替層。在最終結構化製程中，每一重複層組可在每一層中形成記憶體單元。
在一或多個實施例中，使用用於三維間距倍增膜之矽鍺(SiGe)的選擇性沉積來形成氧化物-多晶矽層堆疊。在一個或多個實施例中，在蝕刻高深寬比（例如，約160 nm寬 ✕ 1000 nm長）的主動區域狹縫（該狹縫經由層堆疊而頂端對頂端間隔開（約80 nm）且側對側間隔開（約1320 nm））之後，例如每一層中的多晶矽層經選擇性地回蝕以幾乎完全移除狹縫之間的多晶矽，僅留下少量（例如約50 nm）多晶矽。高鍺(Ge)含量矽鍺(SiGe)經選擇性地生長至約20 nm的厚度，繼之以另一選擇性生長之約60 nm厚的低鍺(Ge)含量矽鍺(SiGe)層。在一或多個實施例中，將此交替SiGe膜的製程重複八次，以在每一狹縫之間形成十六對層。在一或多個實施例中，藉由進行寬（例如約160 nm）氧化物-多晶矽狹縫蝕刻，字線狹縫垂直於主動區域狹縫之間的間隙且以此間隙為中心形成。在一或多個實施例中，高含量Ge SiGe層沿字線狹縫的方向經選擇性地回蝕至隔離的記憶體單元。
在其他實施例中，使用用於三維間距倍增膜之PSG/USG的非選擇性沉積/凹陷蝕刻來形成氧化物-氮化物層堆疊。在一或多個實施例中，使用PSG（磷摻雜ALD氧化物）及USG（未摻雜ALD氧化物）的非選擇性沉積及凹陷蝕刻來形成氧化物-氮化物層堆疊。
如本文所使用，術語「三維間距倍增」係指在層堆疊中的每組狹縫、段或孔之間形成多個獨立主動區域區的概念。
如本文所使用，術語「高深寬比(HAR)」係指特徵之深度與特徵之寬度的比率。在一些實施例中，狹縫或開口的深寬比大於或等於約30:1、35:1、40:1、50:1、60:1、70:1或80:1。
第1圖示出根據先前技術之元件100的橫截面圖。橫截面圖穿過主動區域狹縫，具有來自字線狹縫蝕刻側壁的視圖。先前技術的元件100不具有間距分割。元件120包含基板102上的交替層104及106。存在五個高深寬比(HAR)主動區域狹縫108a、108b、108c、108d及108e。每一高深寬比(HAR)主動區域狹縫108具有約120 nm寬度的主動區域狹縫寬度110。主動區域狹縫寬度110等效於單元間隔。主動區域112具有約30 nm的寬度。單元的水平間距為寬度加間隔，或在此情況下為150 nm。單元的垂直間距為層106加104的厚度，由約60 nm的114表示。於此，當描述元件間距時，其係指水平間距。
第2圖示出根據一或多個實施例之元件120的橫截面圖。橫截面圖是在三維間距倍增之後穿過主動區域狹縫，具有來自字線狹縫蝕刻側壁的視圖。在一或多個實施例中，元件120已經歷三維間距倍增。元件120包含基板122上的交替層124及126。存在三個高深寬比(HAR)主動區域狹縫128a、128b及128c。每個高深寬比(HAR)主動區域狹縫128具有寬度在約100 nm至約160 nm範圍內的主動區域狹縫寬度130。在一或多個實施例中，主動區域132的寬度處於約20 nm至約40 nm的範圍內，包括約30 nm，且主動區域間隔134的寬度處於約20 nm至約40 nm的範圍內，包括約30 nm。在一或多個實施例中，三維間距倍增將高深寬比(HAR)蝕刻寬度自單元寬度去耦，從而產生小單元主動區域間距以允許小DRAM晶粒尺寸。在一或多個實施例中，主動區域間距處於約50 nm至約80 nm的範圍內。在一或多個實施例中，介電層136將第一材料層124彼此分離。
基板122可為熟習此項技術者已知的任何適合材料。如在本說明書及所附發明申請專利範圍中所使用，術語「基板」係指製程作用於其上之表面或表面的部分。熟習此項技術者亦將理解，除非上下文另有明確指示，否則提及基板可僅指基板的部分。此外，提及沉積在基板上可意指裸基板及具有沉積或形成在其上之一或多個膜或特徵的基板兩者。
在一或多個實施例中，半導體層（未示出）處於基板122上。在一或多個實施例中，半導體層亦可稱為共源極線。半導體層可由熟習此項技術者已知的任何適合技術形成且可由包括但不限於多晶矽(poly-Si)的任何適合材料製成。在一些實施例中，半導體層為由導電或半導體材料製成的公共節點。
任選犧牲層（未示出）可形成於半導體層上且可由任何適合材料製成。在一些實施例中，移除犧牲層且可在後續製程中替換犧牲層。在一些實施例中，犧牲層未經移除且保留在電子元件（例如記憶體元件）的部分內。在此情況下，術語「犧牲」具有擴展含義以同樣地包括永久層。
在一或多個實施例中，第一材料層124及第二材料層126獨立地包括矽(Si)、矽鍺(SiGe)，二氧化矽(SiO)、氮化矽(SiN)、氧氮化矽(SiON)、多晶矽及與隨後標準半導體製程相容的其他材料中的一或多者。在一或多個實施例中，第一材料層124及第二材料層126由電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)、物理氣相沉積(physical vapor deposition, PVD)或磊晶沉積中的一或多者來沉積。此製程可用於在任何基板上的任何多層膜堆疊沉積（例如Si/SiGe或氮化矽/二氧化矽），該基板例如包括介電層（包括但不限於二氧化矽(SiO2 )、氮化矽(Si3 N4 )）或半導體基板（包括但不限於矽(Si)或矽鍺(SiGe)）。
在一或多個實施例中，介電層136可包含任何適合介電材料，例如熟習此項技術者已知之可在電場中極化的電絕緣體。在一些實施例中，介電層136包含氧化物、碳摻雜氧化物、二氧化矽(SiO)、多孔二氧化矽(SiO2 )、二氧化矽(SiO)、氮化矽(SiN)、二氧化矽/氮化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃或有機矽酸鹽玻璃(SiOCH)中的一或多者。
在一或多個實施例中，形成記憶體堆疊140。所示實施例中的記憶體堆疊140包含複數個交替堆疊；諸如第一材料層124及第二材料層126。以類似方式，以一些順序沉積的三個或更多個膜可形成每組膜，以形成每一垂直組的記憶體單元。
雖然第2圖所示的記憶體堆疊140具有八對交替的第一材料層124及第二材料層126，但熟習此項技術者認識到這僅用於說明目的。記憶體堆疊140可具有任意數量之交替的第一材料層124及第二材料層126。例如，在一些實施例中，記憶體堆疊140包含大於50對交替的第一材料層124及第二材料層126，或大於100對交替的第一材料層124及第二材料層126，或大於200對交替的第一材料層124及第二材料層126。
在一或多個實施例中，橫向疊層生長製程用於三維間距倍增。第3A至7B圖示出一或多個實施例之橫向疊層生長製程。第3A圖示出根據一或多個實施例之元件150的俯視圖。第3B圖示出根據一或多個實施例之第3A圖之元件150的橫截面圖。在一或多個實施例中，進行狹縫蝕刻以在層隔離層154中形成至少一個開口156。隨後可使用熟習此項技術者已知的任何適合凹陷技術（包括但不限於濕蝕刻、氣相蝕刻、各向同性電漿蝕刻或任何其他選擇性移除製程(Selective Removal Process, SRP)）使矽層152凹陷。
第4A圖示出根據一或多個實施例之元件150的俯視圖。第4B圖示出根據一或多個實施例之第4A圖之元件150的橫截面圖。在一或多個實施例中，在至少一個開口156中選擇性地使第一層間隙層160及第二層間隙層158生長。在一或多個實施例中，第一層間隙層160及第二層間隙層158可包含熟習此項技術者已知的任何適合材料。在一或多個實施例中，第一層間隙層160及第二層間隙層158獨立地包含矽(Si)、矽鍺(SiGe)、二氧化矽(SiO)、氮化矽(SiN)及氧氮化矽(SiON)中的一或多者。在一或多個實施例中，第一層間隙層160及第二層間隙層158由磊晶沉積或一些其他選擇性沉積或反應製程來沉積。此製程可用於任何多層膜堆疊沉積，例如在Si、SiGe或其他材料上形成氮化物或氧氮化物。
第5A圖示出根據一或多個實施例之元件150的俯視圖。第5B圖示出根據一或多個實施例之第5A圖之元件150的橫截面圖。在一或多個實施例中，在至少一個開口156中選擇性地使第一層間隙層160及第二層間隙層158生長，以填充至少一個開口156。
在一或多個實施例中，間距倍增結構的一側在155中示出。所示實施例中的記憶體堆疊155包含形成在初始層152之一側上之複數個交替的第一層間隙層160及第二層間隙層158。在一或多個實施例中，第二層間隙層158包含矽(Si)。在一或多個實施例中，第一層間隙層160包含矽鍺(SiGe)。因此，在一些實施例中，記憶體堆疊155包含矽(Si)及矽鍺(SiGe)的交替層。
雖然第5A圖中所示的記憶體堆疊155在152的每一側上具有六對交替的第一層間隙層160及第二層間隙層158，但熟習此項技術者認識到這僅用於說明目的。記憶體堆疊155可具有任意數量之交替的第一層間隙層160及第二層間隙層158。例如，在一些實施例中，記憶體堆疊155包含1對交替的第一層間隙層160及第二層間隙層158。在其他實施例中，記憶體堆疊155每側包含2對或更多對交替的第一層間隙層160及第二層間隙層158，或每側大於4對交替的第一層間隙層160及第二層間隙層158，狹縫之間總共有8對。超過4對的更多數量變得更難處理，因而收益變小，從而使1至4對為較理想的實施例。
第6A圖示出根據一或多個實施例之元件150的俯視圖。第6B圖示出根據一或多個實施例之第6A圖之元件150的橫截面圖。在一或多個實施例中，移除第一層間隙層160以形成第二開口162。層間距164處於約45 nm至約80 nm的範圍內。層間隔166處於約25 nm至約60 nm的範圍內。
第7A圖示出根據一或多個實施例之可隨後經共同處理來構造之一組DRAM單元150的頂視圖。第7B圖示出根據一或多個實施例之自字線狹縫蝕刻間隙174觀察之第7A圖的元件150之橫截面圖。在移除層間隙層之一之後，可形成隔離間隔162，隨後此隔離間隔可用適合介電材料填充以隔離元件。或者，經移除的一層間隙層或另一層間隙層可經用於形成主動記憶體單元的材料代替，而另一層間隙材料留在原位或亦經移除及替換，以形成記憶體單元之間的隔離。在一或多個實施例中，用材料替換主動層間隙層160以形成DRAM電容器168，且主動層間隙層的另一部分用於形成用於DRAM記憶體單元的電晶體170。168、170及172之間的常用隔離材料為SiO2 及Si3 N4 。在一或多個實施例中，在用於DRAM記憶體單元操作的垂直位元線互連之間存在開口174。
在一或多個實施例中，選擇性生長方法用於三維間距倍增。第8A至8D圖示出使用一或多個實施例的選擇性生長方法製備之元件200的橫截面圖。參考第8A圖，在一或多個實施例中，形成記憶體堆疊205。所示實施例中的記憶體堆疊205包含在基板201上之半導體層202上之複數個交替的第一材料層204及第二材料層206。
在一或多個實施例中，半導體層202處於基板201上。在一或多個實施例中，亦可將半導體層202稱為邏輯介面層。半導體層202可由熟習此項技術者已知的任何適合技術形成且可由包括但不限於多晶矽(poly-Si)的任何適合材料製成。在一些實施例中，半導體層202為接觸下層CMOS邏輯電路的接觸層。
任選犧牲層（未示出）可形成於半導體層202上且可由任何適合材料製成。在一些實施例中，移除犧牲層且在後續製程中替換犧牲層。在一些實施例中，犧牲層未經移除且保留在電子元件（例如記憶體元件）內。在此情況下，術語「犧牲」具有擴展含義以包括永久層且可稱為導電層。
在一或多個實施例中，第一材料層204及第二材料層206可包含熟習此項技術者已知的任何適合材料。在一或多個實施例中，第一材料層204及第二材料層206獨立地包含矽(Si)、矽鍺(SiGe)、二氧化矽(SiO2 )、氮化矽(SiN)、氮氧化矽(SiON)及多晶矽中的一或多者。在一或多個實施例中，第一材料層204及第二材料層206由電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)或磊晶沉積中的一或多者來沉積。此製程可用於在任何基板上的任何多層膜堆疊沉積（例如Si/SiGe），該基板包括介電層（包括但不限於二氧化矽(SiO2 )）及半導體基板（包括但不限於矽(Si)或矽鍺(SiGe)）。在一或多個實施例中，第一材料層包含二氧化矽(SiO2 )且第二材料層包含多晶矽。
在一或多個實施例中，第一材料層204及第二材料層206可具有任何適合厚度。在特定實施例中，第一材料層204的厚度處於約15 nm至約25 nm的範圍內，包括約20 nm。在特定實施例中，第二材料層206的厚度處於約25 nm至約45 nm的範圍內，包括約30 nm或約35 nm。
雖然第8A圖所示的記憶體堆疊205具有三對交替的第一材料層204及第二材料層206，但熟習此項技術者認識到這僅用於說明目的。記憶體堆疊205可具有任意數量之交替的第一材料層204及第二材料層206。例如，在一些實施例中，記憶體堆疊205包含192對交替的第一材料層204及第二材料層206。在其他實施例中，記憶體堆疊205包含大於100對交替的第一材料層204及第二材料層206，或大於200對交替的第一材料層204及第二材料層206，或大於300對交替的第一材料層204及第二材料層206。
在一或多個實施例中，硬質遮罩208處於記憶體堆疊205的頂表面上。在一或多個實施例中，可使用在微電子元件製造領域具有通常知識者已知的一或多種遮罩層沉積技術來沉積硬質遮罩層208。在一或多個實施例中，使用沉積技術（諸如但不限於ALD、CVD、PVD、MBE、MOCVD、旋塗或熟習此項技術者已知的其他沉積技術）中之一者來沉積硬質遮罩層208。在一或多個實施例中，硬質遮罩層208包含選自旋塗碳、硬質遮罩或光阻劑中之一或多者的材料。熟習此項技術者將理解，可存在多個硬質遮罩層208。在一或多個實施例中，硬質遮罩層208包含氮化矽(SiN)。
在一或多個實施例中，元件200經圖案化以形成主動區域開口210。圖案化可包含熟習此項技術者已知的任何適合圖案化技術。
參考第8B圖，元件200經受高深寬比(HAR)狹縫蝕刻製程，以增加開口210的深度，使得開口210延伸至半導體層202的頂表面。在一或多個實施例中，開口210的寬度處於約30 nm至約160 nm的範圍內。隨後使第二材料層206凹陷。在一些實施例中，第二材料層206包含多晶矽。在一或多個實施例中，多晶矽的凹陷深度處於約100 nm至約400 nm的範圍內。
參考第8C圖，選擇性地使第三材料212及第四材料214生長。在一或多個實施例中，第三材料212及第四材料214可包含熟習此項技術者已知的任何適合材料。在一或多個實施例中，第三材料212及第四材料214獨立地包含矽(Si)、矽鍺(SiGe)或其他選擇性沉積材料組中的一或多者。在一或多個實施例中，由選擇性反應或磊晶沉積來沉積第三材料212及第四材料214。在一或多個實施例中，第三材料212包含矽鍺(SiGe)且第四材料214包含矽(Si)。
參考第8D圖，重複此製程，且選擇性地使第三材料212及第四材料214生長以形成細間距的主動區域。
在一或多個實施例中，組合非選擇性及選擇性沉積方法用於三維間距倍增。第9A至9G圖示出使用一或多個實施例的組合非選擇性及選擇性沉積方法製備之元件300的橫截面圖。參考第9A圖，在一或多個實施例中，形成記憶體堆疊305。所示實施例中的記憶體堆疊305包含在基板301上之半導體層302上之複數個交替的第一材料層304及第二材料層306。
在一或多個實施例中，半導體層302處於基板301上。在一或多個實施例中，亦可將半導體層302稱為邏輯介面層。半導體層302可由熟習此項技術者已知的任何適合技術形成。
任選犧牲層（未示出）可形成於半導體層302上且可由任何適合材料製成。在一些實施例中，移除犧牲層且在後續製程中替換犧牲層。在一些實施例中，犧牲層未經移除且保留在電子元件（例如記憶體元件）內。在此情況下，術語「犧牲」具有擴展含義以包括永久層且可稱為導電層。
在一或多個實施例中，第一材料層304及第二材料層306可包含熟習此項技術者已知的任何適合材料。在一或多個實施例中，第一材料層304及第二材料層306獨立地包含矽(Si)、矽鍺(SiGe)、氮化矽(SiN)及多晶矽中的一或多者。在一或多個實施例中，第一材料層304及第二材料層306由電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)或磊晶沉積中的一或多者來沉積。此製程可用於在任何基板上的任何多層膜堆疊沉積（例如Si/SiGe），該基板包括介電層（包括但不限於二氧化矽(SiO2 )）及半導體基板（包括但不限於矽(Si)或矽鍺(SiGe)）。在一或多個實施例中，第一材料層304包含矽(Si)且第二材料層306包含矽鍺(SiGe)。
在一或多個實施例中，第一材料層304及第二材料層306可具有任何適合厚度。在特定實施例中，第一材料層304的厚度處於約15 nm至約25 nm的範圍內，包括約20 nm。在特定實施例中，第二材料層306的厚度處於約35 nm至約45 nm的範圍內，包括約40 nm。
雖然第9A圖所示的記憶體堆疊305具有三對交替的第一材料層304及第二材料層306，但熟習此項技術者認識到這僅用於說明目的。記憶體堆疊305可具有任意數量之交替的第一材料層304及第二材料層306。例如，在一些實施例中，記憶體堆疊305包含192對交替的第一材料層304及第二材料層306。在其他實施例中，記憶體堆疊305包含大於50對交替的第一材料層304及第二材料層306，或大於100對交替的第一材料層304及第二材料層306，或大於300對交替的第一材料層304及第二材料層306。
在一或多個實施例中，硬質遮罩308處於記憶體堆疊305的頂表面上。在一或多個實施例中，可使用在微電子元件製造領域具有通常知識者已知的一或多種遮罩層沉積技術來沉積硬質遮罩層308。在一或多個實施例中，使用沉積技術（諸如但不限於ALD、CVD、PVD、MBE、MOCVD、旋塗或熟習此項技術者已知的其他沉積技術）中之一者來沉積硬質遮罩層308。在一或多個實施例中，硬質遮罩層308包含選自旋塗碳、硬質遮罩或光阻劑中之一或多者的材料。熟習此項技術者將理解，可存在多個硬質遮罩層308。在一或多個實施例中，硬質遮罩層308包含氮化矽(SiN)。
在一或多個實施例中，元件300經圖案化以形成主動區域狹縫開口310。圖案化可包含熟習此項技術者已知的任何適合圖案化技術。
參考第9B圖，經由開口310使第二材料層306凹陷。凹陷的方法可為濕化學或氣相蝕刻或反應氣相蝕刻，此為熟習此項技術者常見的。
參考第9C圖，使化學氧化物層312圍繞第一材料層304及凹陷的第二材料層306生長。氧化物層312可為化學氧化或由熟習此項技術者已知的任何適合方法形成。在一或多個實施例中，化學氧化物層312包含二氧化矽(SiOx)。在一或多個實施例中，化學氧化物層312的厚度處於約1 nm至約5 nm的範圍內，包括約2 nm、約3 nm及約4 nm。在一或多個實施例中，化學氧化物層312為基本上共形的。如本文所使用，「基本上共形的」層係指整體厚度大致相同的層。基本上共形的層的厚度變化小於或等於約10%、5%、2%或0.5%。
參考第9D圖，附加第二材料層經沉積以填充層中的間隙，且隨後經濕蝕刻、氣相蝕刻或反應氣體反應而凹陷以留下用於記憶體單元結構化之期望水平尺寸的插塞314。
參考第9E圖，使附加化學氧化物層312圍繞插塞314生長。化學氧化物層312可包含熟習此項技術者已知的任何適合材料。在一或多個實施例中，化學氧化物層312包含二氧化矽(SiO2 )。在一或多個實施例中，化學氧化物層312的厚度處於約1 nm至約5 nm的範圍內，包括約2 nm、約3 nm及約4 nm。在一或多個實施例中，化學氧化物層312為基本上共形的。如本文所使用，「基本上共形的」層係指整體厚度大致相同的層。基本上共形的層的厚度變化小於或等於約10%、5%、2%或0.5%。
參考第9F圖，附加第二材料層經沉積以填充層，且隨後凹陷以留下插塞314a及314b。使附加化學氧化物層312圍繞插塞314b生長。化學氧化物層312可包含熟習此項技術者已知的任何適合材料。在一或多個實施例中，化學氧化物層312包含二氧化矽(SiOx)。在一或多個實施例中，化學氧化物層312的厚度處於約1 nm至約5 nm的範圍內，包括約2 nm、約3 nm及約4 nm。在一或多個實施例中，化學氧化物層312為基本上共形的。如本文所使用，「基本上共形的」層係指整體厚度大致相同的層。基本上共形的層的厚度變化小於或等於約10%、5%、2%或0.5%。
在一或多個實施例中，重複沉積第二材料層(例如，矽鍺(SiGe))及化學氧化物層312，以形成細間距的主動區域。
參考第9G圖，填充材料316經沉積以填充開口310。填充材料可包含熟習此項技術者已知的任何適合填充材料。在一或多個實施例中，填充材料316包含矽。
在一或多個實施例中，組合非選擇性及選擇性沉積方法用於三維間距倍增。第10A至10C圖示出使用一或多個實施例的組合非選擇性及選擇性沉積方法製備之元件400的橫截面圖。參考第10A圖，在一或多個實施例中，形成記憶體堆疊405。所示實施例中的記憶體堆疊405包含在基板401上之半導體層402上之複數個交替的第一材料層404及第二材料層406。
在一或多個實施例中，半導體層402處於基板401上。在一或多個實施例中，亦可將半導體層402稱為邏輯介面層。半導體層402可由熟習此項技術者已知的任何適合技術形成。
任選犧牲層（未示出）可形成於半導體層402上且可由任何適合材料製成。在一些實施例中，移除犧牲層且在後續製程中替換犧牲層。在一些實施例中，犧牲層未經移除且保留在電子元件（例如記憶體元件）內。在此情況下，術語「犧牲」具有擴展含義以包括永久層且可稱為導電層。
在一或多個實施例中，第一材料層404及第二材料層406可包含熟習此項技術者已知的任何適合材料。在一或多個實施例中，第一材料層404及第二材料層406獨立地包含矽(Si)、矽鍺(SiGe)、二氧化矽(SiO2 )、氮化矽(SiN)、氮氧化矽(SiON)及多晶矽中的一或多者。在一或多個實施例中，第一材料層404及第二材料層406由電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)或磊晶沉積中的一或多者來沉積。此製程可用於在任何基板上的任何多層膜堆疊沉積（例如Si/SiGe），該基板包括介電層（包括但不限於二氧化矽(SiO2 )）及半導體基板（包括但不限於矽(Si)或矽鍺(SiGe)）。在一或多個實施例中，第一材料層404包含矽(Si)且第二材料層406包含矽鍺(SiGe)。
在一或多個實施例中，第一材料層404及第二材料層406可具有任何適合厚度。在特定實施例中，第一材料層404的厚度處於約15 nm至約25 nm的範圍內，包括約20 nm。在特定實施例中，第二材料層406的厚度處於約25 nm至約45 nm的範圍內，包括約30 nm及約35 nm。
雖然第10A圖所示的記憶體堆疊405具有三對交替的第一材料層404及第二材料層406，但熟習此項技術者認識到這僅用於說明目的。記憶體堆疊405可具有任意數量之交替的第一材料層404及第二材料層406。例如，在一些實施例中，記憶體堆疊405包含192對交替的第一材料層404及第二材料層406。在其他實施例中，記憶體堆疊405包含大於50對交替的第一材料層404及第二材料層406，或大於100對交替的第一材料層404及第二材料層406，或大於300對交替的第一材料層404及第二材料層406。
在一或多個實施例中，硬質遮罩408處於記憶體堆疊405的頂表面上。在一或多個實施例中，可使用在微電子元件製造領域具有通常知識者已知的一或多種遮罩層沉積技術來沉積硬質遮罩層408。在一或多個實施例中，使用沉積技術（諸如但不限於ALD、CVD、PVD、MBE、MOCVD、旋塗或熟習此項技術者已知的其他沉積技術）中之一者來沉積硬質遮罩層408。在一或多個實施例中，硬質遮罩層408包含選自旋塗碳、硬質遮罩或光阻劑中之一或多者的材料。熟習此項技術者將理解可存在多個硬質遮罩層408。在一或多個實施例中，硬質遮罩層408包含氮化矽(SiN)。
在一或多個實施例中，元件400經圖案化以形成主動區域開口410。圖案化可包含熟習此項技術者已知的任何適合圖案化技術。
參考第10B圖，經由開口410使第二材料層406凹陷。
參考第10C圖，使化學氧化物層412圍繞第一材料層404及凹陷的第二材料層406生長。化學氧化物層412可包含熟習此項技術者已知的任何適合材料。在一或多個實施例中，化學氧化物層412包含二氧化矽(SiOx)。在一或多個實施例中，化學氧化物層412的厚度處於約1 nm至約5 nm的範圍內，包括約2 nm、約3 nm及約4 nm。在一或多個實施例中，化學氧化物層412為基本上共形的。如本文所使用，「基本上共形的」層係指整體厚度大致相同的層。基本上共形的層的厚度變化小於或等於約10%、5%、2%或0.5%。
在一或多個實施例中，非選擇性沉積及凹陷方法用於三維間距倍增。第11A至11G圖示出使用一或多個實施例的非選擇性沉積及凹陷方法製備之元件500的橫截面圖。參考第11A圖，在一或多個實施例中，形成記憶體堆疊505。所示實施例中的記憶體堆疊505包含在基板501上之半導體層502上之複數個交替的第一材料層504及第二材料層506。
在一或多個實施例中，半導體層502處於基板401上。在一或多個實施例中，亦可將半導體層502稱為邏輯介面層。半導體層502可由熟習此項技術者已知的任何適合技術形成。
任選犧牲層（未示出）可形成於半導體層502上且可由任何適合材料製成。在一些實施例中，移除犧牲層且在後續製程中替換犧牲層。在一些實施例中，犧牲層未經移除且保留在電子元件（例如記憶體元件）內。在此情況下，術語「犧牲」具有擴展含義以包括永久層且可稱為導電層。
在一或多個實施例中，第一材料層504及第二材料層506可包含熟習此項技術者已知的任何適合材料。在一或多個實施例中，第一材料層504及第二材料層406獨立地包含矽(Si)、矽鍺(SiGe)、二氧化矽(SiO2 )、氮化矽(SiN)、氮氧化矽(SiON)及多晶矽中的一或多者。在一或多個實施例中，第一材料層504及第二材料層506由電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)或磊晶沉積中的一或多者來沉積。此製程可用於在任何基板上的任何多層膜堆疊沉積（例如Si/SiGe），該基板包括介電層（包括但不限於二氧化矽(SiO2 )）及半導體基板（包括但不限於矽(Si)或矽鍺(SiGe)）。在一或多個實施例中，第一材料層504包含多晶矽且第二材料層506包含二氧化矽(SiOx)。
在一或多個實施例中，第一材料層504及第二材料層506可具有任何適合厚度。在特定實施例中，第一材料層504的厚度處於約15 nm至約25 nm的範圍內，包括約20 nm。在特定實施例中，第二材料層506的厚度處於約25 nm至約35 nm的範圍內，包括約30 nm。
雖然第11A圖所示的記憶體堆疊505具有兩對交替的第一材料層504及第二材料層506，但熟習此項技術者認識到這僅用於說明目的。記憶體堆疊5可具有任意數量之交替的第一材料層504及第二材料層506。例如，在一些實施例中，記憶體堆疊505包含192對交替的第一材料層504及第二材料層506。在其他實施例中，記憶體堆疊505包含大於50對交替的第一材料層504及第二材料層506，或大於100對交替的第一材料層404及第二材料層506，或大於300對交替的第一材料層404及第二材料層506。
參考第11B圖，在一或多個實施例中，元件500經圖案化以形成主動區域開口510。圖案化可包含熟習此項技術者已知的任何適合圖案化技術。
參考第11C圖，經由開口510使第二材料層506凹陷。隨後可使用熟習此項技術者已知的任何適合凹陷技術（包括但不限於濕蝕刻、氣相蝕刻、各向同性電漿蝕刻或任何其他選擇性移除製程(SRP)）使矽層506凹陷。
參考第11D圖，填充材料512經沉積至開口510中以填充開口。填充材料512可包含熟習此項技術者已知的任何適合材料。在一或多個實施例中，填充材料包含磷矽酸鹽玻璃(phospho silicate glass, PSG)，為1-10%的P2 O5 摻雜的二氧化矽。
參考第11E圖，填充材料512經凹陷，形成開口520。如第11F圖所示，沉積且凹陷未摻雜氧化物514。
參考第11G圖，交替地沉積及凹陷填充材料512及未摻雜氧化物514。此可進行少至1次或多至8次或甚至更多，以達成期望數量的交替膜，以各自界定每個特徵的區域及彼些特徵之間的間隔。
本揭示案的一或多個實施例係關於半導體記憶體元件。在一個實施例中，半導體記憶體元件包含：第一記憶體堆疊，包含交替的第一材料層及第二材料層，處於元件的第一部分上，此第一記憶體堆疊包含具有第一寬度及第一間隔的第一主動區域；第二記憶體堆疊，處於元件的第二部分上，此第二記憶體堆疊包含交替的第一材料層及第二材料層且包含具有第二寬度及第二間隔的第二主動區域；以及高深寬比開口，該高深寬比開口將第一部分與第二部分分離；以及介電層，該介電層將第一材料層與第二材料層分離，重複此步驟以填充凹陷間隙，其中第一主動區域與第二主動區域的間距處於約50 nm至約80 nm的範圍內。
本揭示案的附加實施例係關於形成電子元件的方法。在一個實施例中，一種形成電子元件的方法包含：形成包含第一材料層及第二材料層之交替層的記憶體堆疊；在記憶體堆疊中形成開口；使第二材料層凹陷以形成間隙；在間隙中的第二材料上使第三材料生長；保形沉積第四材料以填充間隙且將第四材料部分凹回鄰近第三材料以形成主動區域，重複此步驟以填充凹陷間隙，其中主動區域的間距處於約50 nm至約100 nm的範圍內。
本揭示案的附加實施例係關於用於形成所描述之記憶體元件及方法的處理工具900，如第12圖所示。
群集工具900包括至少一個具有複數個側面的中央轉運站921、931。機器人925、935定位在中央轉運站921、931內且經配置為將機器人刀刃及晶圓移動至複數個側面中的每一者。
群集工具900包含複數個處理腔室902、904、906、908、910、912、914、916及918，此些亦稱為處理站，連接至中央轉運站。各個處理腔室提供與鄰近處理站隔離的單獨處理區域。處理腔室可為任何適合腔室，包括但不限於預清洗腔室、緩衝腔室、轉運空間、晶圓定向器/脫氣腔室、低溫冷卻腔室、沉積腔室、退火腔室、蝕刻腔室及結晶劑移除腔室。處理腔室及部件的特定佈置可視群集工具而變化且不應視為限製本揭示案的範疇。
一些實施例的沉積腔室包含原子層沉積腔室、電漿增強原子層沉積腔室、化學氣相沉積腔室、電漿增強化學氣相沉積腔室或物理沉積腔室中的一或多者。在一些實施例中，群集工具900包括連接至中央轉運站的預清洗腔室。
在第12圖所示的實施例中，工廠介面950連接至群集工具900的前端。工廠介面950包括工廠介面950之前端951上的裝載腔室954及卸載腔室956。雖然裝載腔室954顯示在左側且卸載腔室956顯示在右側，但熟習此項技術者將理解這僅代表一種可能的配置。
裝載腔室954及卸載腔室956的尺寸及形狀可視例如在群集工具900中處理的基板而變化。在所示的實施例中，裝載腔室954及卸載腔室956的尺寸經設計成容納晶圓盒，其中複數個晶圓定位在盒內。
機器人952處於工廠介面950內且可在裝載腔室954及卸載腔室956之間移動。機器人952能夠將晶圓自裝載腔室954中的盒經由工廠介面950轉運至裝載閘腔室960。機器人952亦能夠將晶圓自裝載閘腔室962經由工廠介面950轉運至卸載腔室956中的盒。如熟習此項技術者所將理解，工廠介面950可具有超過一個機器人952。例如，工廠介面950可具有在裝載腔室954及裝載閘腔室960之間轉運晶圓的第一機器人及在裝載閘腔室962及卸載腔室956之間轉運晶圓的第二機器人。
所示群集工具900具有第一部分920及第二部分930。第一部分920經由裝載閘腔室960、962連接至工廠介面950。第一部分920包括其中定位有至少一個機器人925的第一轉運腔室921。機器人925亦稱為機器人晶圓傳送機構。第一轉運腔室921相對於裝載閘腔室960、962，處理腔室902、904、916、918及緩衝腔室922、924位於中心。一些實施例的機器人925為能夠一次獨立地移動超過一個晶圓的多臂機器人。在一些實施例中，第一轉運腔室921包含超過一個機器人晶圓傳送機構。第一轉運腔室921中的機器人925經配置為在第一轉運腔室921周圍的腔室之間移動晶圓。將個別晶圓承載於位於第一機器人機構遠端的晶圓傳送刀刃上。
在第一部分920中處理晶圓之後，晶圓可經由傳遞腔室傳遞至第二部分930。例如，腔室922、924可為單向或雙向傳遞腔室。傳遞腔室922、924可用於例如在第二部分930中處理之前對晶圓進行低溫冷卻，或在移回第一部分920之前允許晶圓冷卻或後處理。
系統控制器990與第一機器人925、第二機器人935、第一複數個處理腔室902、904、916、918及第二複數個處理腔室906、908、910、912、914通信。系統控制器990可為可控制處理腔室及機器人的任何適合部件。例如，系統控制器990可為包括中央處理單元、記憶體、適合電路及儲存器的電腦。
製程大體可作為軟體常式儲存在系統控制器990的儲存器中，當由處理器執行時，此軟體常式使處理腔室進行本揭示案的製程。軟體常式亦可由遠離處理器控制之硬體定位的第二處理器（未示出）儲存及/或執行。本揭示案的部分或全部方法亦可在硬體中進行。因此，此製程可在軟體中實施且使用電腦系統在硬體中例如作為特殊應用積體電路或其他類型的硬體實作或作為軟體及硬體的組合執行。當由處理器執行時，軟體常式將通用電腦轉換為控制腔室操作的專用電腦（控制器），從而進行製程。
在一些實施例中，系統控制器990具有如下配置：控制退火腔室以在約300℃至約700℃範圍內的溫度下將晶圓退火，持續約0.1至約12小時範圍內的時間。在一些實施例中，控制器990具有啟用預清洗腔室以自晶圓移除氧化層的配置。
如圖所示，為了便於描述，諸如「下部」、「下面」、「下方」、「上面」、「上方」及其類似者的空間相對術語在本文中可用於描述附圖中一個元件或特徵與另一元件或特徵的關係。將理解，除了圖中描繪的定向之外，空間相對術語旨在涵蓋使用或操作中之元件的不同定向。例如，若圖中的元件經翻轉，則描述為其他元件或特徵「下面」或「下部」的元件將經定向為其他元件或特徵「上面」。因此，例示性術語「下面」可涵蓋上面及下面兩者的定向。元件可以其他方式定向（旋轉90度或處於其他定向），且本文中使用的空間相對描述符進行相應解釋。
除非本文另有指示或與上下文明顯矛盾，否則在描述本文所討論之材料及方法的上下文中（尤其在以下發明申請專利範圍的上下文中），術語「一(a)」及「一(an)」及「此/該(the)」以及類似代表的使用被解釋為涵蓋單數及複數兩者。除非本文另有指示，否則本文對值範圍的引用僅旨在作為單獨提及落入此範圍內之每一單獨值的速記方法，且將每一單獨值併入本說明書中，如同其在本文中經單獨引用一般。除非本文另有指示或與上下文明顯矛盾，否則本文所描述的所有方法均可以任何適合次序進行。除非另有要求，否則本文提供之任何及所有實例或例示性語言（例如，「諸如」）的使用僅旨在更好地說明材料及方法且不對範疇構成限制。本說明書中的任何語言均不應被解釋為指示任何未經要求保護的元件對於所揭示材料及方法的實踐為必不可少的。
在整個此說明書中對「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」的引用意味著結合實施例描述的特定特徵、結構、材料或特性包括在本揭示案的至少一個實施例中。因此，諸如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」的片語在貫穿本說明書之各個地方的出現不一定係指本揭示案的相同實施例。此外，特定特徵、結構、材料或特性可在一或多個實施例中以任何適合方式組合。
雖然已參考特定實施例描述了本文的揭示案，但應理解，此些實施例僅為本揭示案之原理及應用的說明。對熟習此項技術者顯而易見的是，在不脫離本揭示案的精神及範疇的情況下，可對本揭示案的方法及裝置進行各種修改及變化。因此，本揭示案旨在包括所附發明申請專利範圍及其等效物之範圍內的修改及變化。
100:元件 102:基板 104:交替層 106:交替層 108:主動區域狹縫 108a:主動區域狹縫 108b:主動區域狹縫 108c:主動區域狹縫 108d:主動區域狹縫 108e:主動區域狹縫 110:主動區域狹縫寬度 112:主動區域 114:垂直間距 120:元件 122:基板 124:交替層/第一材料層 126:交替層/第二材料層 128:主動區域狹縫 128a:主動區域狹縫 128b:主動區域狹縫 128c:主動區域狹縫 130:主動區域狹縫寬度 132:主動區域 134:主動區域間隔 136:介電層 140:記憶體堆疊 150:元件/DRAM單元 152:矽層/初始層 154:層隔離層 155:記憶體堆疊 156:開口 158:第二層間隙層 160:第一層間隙層/主動層間隙層 162:第二開口/隔離間隔 164:層間距 166:層間隔 168:DRAM電容器 170:電晶體 174:字線狹縫蝕刻間隙/開口 200:元件 201:基板 202:半導體層 204:第一材料層 205:記憶體堆疊 206:第二材料層 208:硬質遮罩層 210:主動區域開口 212:第三材料 214:第四材料 300:元件 301:基板 302:半導體層 304:第一材料層 305:記憶體堆疊 306:第二材料層 308:硬質遮罩層 310:主動區域狹縫開口 312:化學氧化物層 314:插塞 314a:插塞 314b:插塞 316:填充材料 400:元件 401:基板 402:半導體層 404:第一材料層 405:記憶體堆疊 406:第二材料層 408:硬質遮罩層 410:開口 412:化學氧化物層 500:元件 501:基板 502:半導體層 504:第一材料層 505:記憶體堆疊 506:第一材料層 510:主動區域開口 512:填充材料 514:未摻雜氧化物 520:開口 900:處理工具/群集工具 902:處理腔室 904:處理腔室 906:處理腔室 908:處理腔室 910:處理腔室 912:處理腔室 914:處理腔室 916:處理腔室 918:處理腔室 920:第一部分 921:中央轉運站/第一轉運腔室 922:腔室 924:腔室 925:第一機器人 930:第二部分 931:中央轉運站 935:第二機器人 950:工廠介面 951:前端 952:機器人 954:裝載腔室 956:卸載腔室 960:裝載閘腔室 962:裝載閘腔室 990:系統控制器 992:CPU 994:記憶體 996:I/O 998:電路
為了可詳細地理解本揭示案的上述特徵，可藉由參考實施例來對上文簡明概述的本揭示案進行更具體的描述，其中一些實施例在隨附圖式中示出。然而，應注意，隨附圖式僅示出本揭示案的典型實施例，且因此不應被認為係對其範疇的限制，此係因為本揭示案可容許其他等效實施例。本文描述的實施例在隨附圖式之諸圖中藉由實例而非限制性的方式示出，在隨附圖式中，類似的元件符號指示相似的元件。
第1圖示出根據先前技術之元件的橫截面圖；
第2圖示出根據一或多個實施例之元件的橫截面圖；
第3A圖示出根據一或多個實施例之元件的俯視圖；
第3B圖示出根據一或多個實施例之第3A圖之元件的橫截面圖；
第4A圖示出根據一或多個實施例之元件的俯視圖；
第4B圖示出根據一或多個實施例之第4A圖之元件的橫截面圖；
第5A圖示出根據一或多個實施例之元件的俯視圖；
第5B圖示出根據一或多個實施例之第5A圖之元件的橫截面圖；
第6A圖示出根據一或多個實施例之元件的俯視圖；
第6B圖示出根據一或多個實施例之第6A圖之元件的橫截面圖；
第7A圖示出根據一或多個實施例之元件的俯視圖；
第7B圖示出根據一或多個實施例之第7A圖之元件的橫截面圖；
第8A圖示出根據一或多個實施例之元件的橫截面圖；
第8B圖示出根據一或多個實施例之元件的橫截面圖；
第8C圖示出根據一或多個實施例之元件的橫截面圖；
第8D圖示出根據一或多個實施例之元件的橫截面圖；
第9A圖示出根據一或多個實施例之元件的橫截面圖；
第9B圖示出根據一或多個實施例之元件的橫截面圖；
第9C圖示出根據一或多個實施例之元件的橫截面圖；
第9D圖示出根據一或多個實施例之元件的橫截面圖；
第9E圖示出根據一或多個實施例之元件的橫截面圖；
第9F圖示出根據一或多個實施例之元件的橫截面圖；
第9G圖示出根據一或多個實施例之元件的橫截面圖；
第10A圖示出根據一或多個實施例之元件的橫截面圖；
第10B圖示出根據一或多個實施例之元件的橫截面圖；
第10C圖示出根據一或多個實施例之元件的橫截面圖；
第11A圖示出根據一或多個實施例之元件的橫截面圖；
第11B圖示出根據一或多個實施例之元件的橫截面圖；
第11C圖示出根據一或多個實施例之元件的橫截面圖；
第11D圖示出根據一或多個實施例之元件的橫截面圖；
第11E圖示出根據一或多個實施例之元件的橫截面圖；
第11F圖示出根據一或多個實施例之元件的橫截面圖；
第11G圖示出根據一或多個實施例之元件的橫截面圖；以及
第12圖示出根據一或多個實施例的群集工具。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
120:元件
122:基板
124:交替層/第一材料層
126:交替層/第二材料層
128a:主動區域狹縫
128b:主動區域狹縫
128c:主動區域狹縫
130:主動區域狹縫寬度
132:主動區域
134:主動區域間隔
136:介電層
140:記憶體堆疊

Claims (20)

  1. 一種半導體記憶體元件，包含： 一第一記憶體堆疊，包含一第一材料層及一第二材料層的交替層，處於該元件的一第一部分上，該第一記憶體堆疊包含具有一第一寬度及一第一間隔的一第一主動區域； 一第二記憶體堆疊，處於該元件的一第二部分上，該第二記憶體堆疊包含該第一材料層及該第二材料層的交替層且包含具有一第二寬度及一第二間隔的一第二主動區域； 以及 一高深寬比開口，該高深寬比開口將該第一部分與該第二部分分離；以及 一介電層，該介電層將該第一材料層與該第二材料層分離， 其中該第一主動區域與該第二主動區域的一間距處於約50 nm至約80 nm的一範圍內。
  2. 如請求項1所述之元件，其中該等第一材料層及第二材料層獨立地包含矽(Si)、矽鍺(SiGe)、二氧化矽(SiO2 )、氮化矽(SiN)、氧氮化矽(SiON)及多晶矽中的一或多者。
  3. 如請求項1所述之元件，其中該第一材料層包含矽(Si)且該第二材料層包含矽鍺(SiGe)。
  4. 如請求項1所述之元件，其中該第一材料層包含二氧化矽(SiO2 )且該第二材料層包含多晶矽。
  5. 如請求項1所述之元件，其中該介電層包含氧化物、碳摻雜氧化物、二氧化矽(SiO2 )、多孔二氧化矽(SiO2 )、氮化矽(SiN)、二氧化矽/氮化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃或有機矽酸鹽玻璃(SiOCH)中之一或多者。
  6. 如請求項1所述之元件，其中該高深寬比開口具有約80 nm至約160 nm之一範圍內的一寬度。
  7. 如請求項1所述之元件，其中該第一寬度及該第二寬度獨立地處於約30 nm至約100 nm的一範圍內。
  8. 如請求項1所述之元件，其中該第一間隔及該第二間隔獨立地處於約3 nm至約40 nm的一範圍內。
  9. 一種形成一電子元件的方法，該方法包含以下步驟： 形成包含一第一材料層及一第二材料層之交替層的一記憶體堆疊； 在該記憶體堆疊中形成一開口； 使該第二材料層凹陷以形成一間隙及一凹陷第二材料層； 在該間隙中使一第三材料生長；以及 在該間隙中使一第四材料鄰近該第三材料生長以形成一主動區域， 其中該主動區域的一間距處於約50 nm至約100 nm的一範圍內。
  10. 如請求項9所述之方法，其中該等第一材料層及第二材料層獨立地包含矽(Si)、矽鍺(SiGe)、二氧化矽(SiO2 )、氮化矽(SiN)、氧氮化矽(SiON)及多晶矽中之一或多者。
  11. 如請求項9所述之方法，其中該第一材料層包含矽(Si)且該第二材料層包含矽鍺(SiGe)。
  12. 如請求項9所述之方法，其中該第一材料層包含二氧化矽(SiO2 )且該第二材料層包括多晶矽。
  13. 如請求項9所述之方法，其中該開口具有約80 nm至約160 nm之一範圍內的一寬度。
  14. 如請求項9所述之方法，其中該主動區域具有約50 nm至約100 nm之一範圍內的一寬度。
  15. 如請求項9所述之方法，其中該主動區域具有約4 nm至約40 nm之一範圍內的一間隔。
  16. 如請求項9所述之方法，其進一步包含：將一共形氧化物層沉積在該凹陷第二材料層上。
  17. 如請求項9所述之方法，其進一步包含：將一填充材料沉積在該開口中。
  18. 如請求項17所述之方法，其中該填充材料包含矽。
  19. 一種非暫時性電腦可讀媒體，包括指令，當由一處理系統的一控制器執行時，該等指令使該處理系統進行以下操作： 形成包含一第一材料層及一第二材料層之交替層的一記憶體堆疊； 在該記憶體堆疊中形成一開口； 使該第二材料層凹陷以形成一間隙及一凹陷第二材料層； 在該間隙中使一第三材料生長；以及 在該間隙中使一第四材料鄰近該第三材料生長以形成一主動區域， 其中該主動區域的一間距處於約50 nm至約100 nm的一範圍內。
  20. 如請求項19所述之非暫時性電腦可讀媒體，進一步包含包括指令，當由一處理系統的一控制器執行時，該等指令使該處理系統進行以下操作：將一共形氧化物層沉積在該凹陷第二材料層上。
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