KR20210076831A - 2d 반데르발스 재료를 사용하여 3d 트랜지스터를 형성하는 방법 - Google Patents

2d 반데르발스 재료를 사용하여 3d 트랜지스터를 형성하는 방법 Download PDF

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Abstract

방법은 유전체핀을 형성하기 위해 유전체층을 에칭하는 단계와, 상기 유전체핀 상에 전이 금속 디칼코게나이드층(transition metal dichalcogenide layer)을 퇴적하는 단계와, 상기 전이 금속 디칼코게나이드층에 대해 제1 이방성 에칭 공정을 수행하는 단계를 포함한다. 상기 전이 금속 디칼코게나이드층의 수평 부분은 제거되고, 상기 유전체핀의 측벽 상의 상기 전이 금속 디칼코게나이드층의 수직 부분은 남아 수직 반도체 링을 형성한다. 방법은, 상기 수직 반도체 링의 제1 부분 상에 게이트 스택을 형성하는 단계와, 소스/드레인 컨택 플러그를 형성하는 단계를 더 포함하고, 상기 소스/드레인 컨택 플러그는 수직 반도체 링의 제2 부분의 측벽과 접촉한다.

Description

2D 반데르발스 재료를 사용하여 3D 트랜지스터를 형성하는 방법{FORMING 3D TRANSISTORS USING 2D VAN DER WAALS MATERIALS}
<우선권 주장 및 교차 참조>
본 출원은 2019년 12월 13일에 출원한 미국 가출원 번호 62/947,864[발명의 명칭: Semiconductor Device and Method]에 대해 우선권을 주장하며, 이 출원은 여기에서의 인용에 의해 참조로 본 명세서에 포함된다.
반도체 디바이스는 퍼스널 컴퓨터, 셀 폰, 디지털 카메라 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연 또는 유전체층, 전도층, 및 반도체 재료층을 순차적으로 퇴적하고 그 위에 회로 컴포넌트 및 엘리먼트를 형성하기 위해 리소그래피 공정을 이용해 다양한 재료층을 패터닝함으로써 제조된다.
반도체 산업은 소정의 면적 내에 더 많은 컴포넌트를 집적시키기 위해 최소 피처(feature) 사이즈를 연속으로 삭감함으로써 다양한 전자 컴포넌트(예, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 높이고 있다. 그러나, 최소 피처 사이즈가 축소됨에 따라, 처리되어야 하는 추가 문제가 발생한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a, 1b, 1c, 2a, 2b, 2c, 3a, 3b, 3c, 4a, 4b, 4c, 5a, 5b, 5c, 6a, 6b, 6c, 7a, 7b, 7c, 8a, 8b, 8c, 9a, 9b, 9c, 10a, 10b, 10c, 11a, 11b, 11c, 및 11d는 일부 실시형태에 따라 2차원 재료를 포함한 3차원 트랜지스터의 형성에 있어서 중간 스테이지의 평면도 및 단면도를 도시한다.
도 12는 일부 실시형태에 따른 3차원 트랜지스터의 일부의 단면도를 도시한다.
도 13은 일부 실시형태에 따른 2차원 재료의 단층을 도시한다.
도 14는 일부 실시형태에 따른 여러 유형의 트랜지스터의 최소 채널 길이 대 채널 폭방향 치수를 도시한다.
도 15는 일부 실시형태에 따른 2차원 재료를 포함한 3차원 트랜지스터를 형성하는 공정 흐름을 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
2차원(2D) 반도체 재료로 형성된 3차원(3D) 트랜지스터 및 이것을 형성하는 방법이 일부 실시형태에 따라 제공된다. 본 개시내용의 일부 실시형태에 따르면, 3D 트랜지스터는 유전체핀의 측벽 상에 2D 반도체 재료가 형성되는 유전체핀을 포함한다. 여기에 설명하는 실시형태는 본 개시내용의 청구 대상을 구성하거나 사용할 수 있게 하는 예를 제공하는 것이며, 당업자는 상이한 실시형태의 고려 범위 내에 있으면서 행해질 수 있는 변경을 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 엘리먼트를 지정하는데 이용된다. 방법의 실시형태가 특정 순서로 수행되는 것으로서 설명되지만, 다른 방법의 실시형태는 임의의 논리적 순서로 수행될 수도 있다.
도 1a, 1b, 1c, 2a, 2b, 2c, 3a, 3b, 3c, 4a, 4b, 4c, 5a, 5b, 5c, 6a, 6b, 6c, 7a, 7b, 7c, 8a, 8b, 8c, 9a, 9b, 9c, 10a, 10b, 10c, 11a, 11b, 11c, 및 11d는 일부 실시형태에 따라 2차원 재료를 사용한 3차원 트랜지스터의 형성에 있어서 중간 스테이지의 평면도 및 단면도를 도시한다. 대응 공정은 도 15에 도시한 공정 흐름으로도 개략적으로 반영된다. 본 개시내용 전체에서 도면 번호 뒤에는 문자 "a", "b" 또는 "c"가 올 수 있으며, 문자 "a"는 각각의 도면이 평면도(상면도)인 것을 나타내고, 문자 "b"는 각각의 평면도 내의 기준 단면 B-B로부터 각각의 도면이 획득되는 것을 나타내고, 문자 "c"는 각각의 평면도 내의 기준 단면 C-C로부터 각각의 도면이 획득되는 것을 나타낸다. 예를 들어, 도 1b는 도 1a의 기준 단면 B-B를 나타내고, 도 1c는 도 1a의 기준 단면 C-C를 나타낸다.
도 1a, 도 1b, 및 도 1c를 참조하면, 기판(20)을 포함하는 웨이퍼(10)가 제공된다. 본 개시내용의 일부 실시형태에 따르면, 기판(20)은 벌크 반도체 기판, 반도체-온-절연체(SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(20)은 (예컨대, p타입 또는 n타입 도펀트로) 도핑될 수도 또는 도핑되지 않을 수도 있다. 반도체 기판(20)은 실리콘 웨이퍼 등의 웨이퍼(10)의 일부일 수도 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층이다. 절연체층은 예컨대 매립 산화물(BOX, Buried Oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘이나 유리 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에 있어서, 반도체 기판(20)의 반도체 재료는 실리콘; 게르마늄; 탄소 도핑 실리콘, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, 탄소 도핑된 실리콘, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 그 조합을 포함할 수 있다.
격리층(22)이 기판(20) 위에 형성된다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(202)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 격리층(22)은 기판(20)과 물리적으로 접촉한다. 본 개시내용의 대안적 실시형태에 따르면, 격리층(22)과 기판(20) 사이에는, 유전체층, 금속 피처 등을 포함하나 이들에 한정되지 않은 다른 층들이 있을 수 있다. 예를 들어, 층간 유전체, 금속간 유전체(로우-k 유전체층을 포함할 수 있음), 및/또는 등등이 있을 수 있다. 격리층(22)과 기판(20) 사이에 형성된 수동형 디바이스(커패시터, 저항기, 인덕터 등) 및/또는 능동형 디바이스(트랜지스터, 다이오드 등)가 있을 수도 있고 없을 수도 있다.
본 개시내용의 일부 실시형태에 따르면, 격리층(22)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, 실리콘 산불화물(SiOF), 실리콘 산탄화물(SiOC) 등, 또는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 란탄 산화물 등의 하이-k 유전체 재료로 형성되거나 이들을 포함한다. 격리층(22)은 결정층(단결정 또는 다결정) 또는 비정질층일 수 있다. 격리층(22)은 단일층 구조 또는 복수의 층을 포함한 복합 구조를 가질 수 있다. 예를 들어, 격리층(22)은 2층 구조, 3층 구조 등을 포함할 수 있다. 2층 구조는 상이한 재료, 예컨대 산화물층과 산화물층 위의 실리콘 질화물로 형성된 2개 층을 포함할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 격리층(22)의 두께(T1)(도 1b 및 도 1c)는 약 5 nm와 약 20 nm 사이의 범위이다.
격리층(22)의 형성 공정은 예컨대 플라즈마 강화 화학적 기상 퇴적(PECVD) 공정, 플라즈마 강화 원자층 퇴적(PEALD) 공정, 원자층 퇴적(ALD) 공정, 화학적 기상 퇴적(CVD) 공정 등을 포함한 하나 또는 복수의 퇴적 공정을 포함할 수 있다. 또한, 본 개시내용의 일부 실시형태에 따르면, 격리 구조(22)는 예컨대 격리층(22)이 실리콘 산화물을 포함할 때 그리고 기판(20)이 실리콘으로 형성되거나 실리콘을 포함할 때에, 열 산화, 화학적 산화 등을 통해 형성될 수도 있다.
격리층(22) 위에 유전체층(24)이 형성된다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(204)으로서 예시된다. 유전체층(24)은 격리층(22)의 재료와는 상이한 재료로 형성된다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(24)은 실리콘 산화물, 실리콘 산불화물(SiOF), 실리콘 산탄화물(SiOC) 등과 같은 산화물로 형성되거나 이것을 포함한다. 유전체층(24)은 비(non)-하이-k 재료로 형성될 수 있고, 또한 k값이 3.8 미만인 로우-k 유전체층으로 형성될 수도 있다. k값은 또한 약 3.5 미만이거나 약 3.0 미만일 수도 있다. 로우-k 유전체층을 사용하는 것은, 후속 단락에서 설명하겠지만, 형성되는 트랜지스터에서 채널 영역에 대한 드레인 영역의 결합을 감소시키는 유리한 특징을 갖는다. 유전체층(24)은 k값이 감소하도록 작은 기공을 포함하는 다공성일 수 있다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(24)은 CVD, ALD, PEALD, PECVD 등을 사용하여 형성된다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(24)의 두께(T1)(도 1c)는 약 20 nm와 약 60 nm 사이의 범위이다.
패터닝된 포토레지스트일 수 있는 패터닝된 에칭 마스크(26)가 유전체층(24) 위에 형성된다. 도 1a에 도시하는 바와 같이, 패터닝된 에칭 마스크(26)는 복수의 세장형 스트립을 포함할 수 있다. 트랜지스터가 형성된다는 것에 기초하여 2개의 세장형 스트립이 도시되고 있지만, 다른 실시형태에 따르면, 트랜지스터를 형성하기 위해 단일 스트립, 3개의 스트립, 4개 이상의 스트립이 있을 수 있다.
그런 다음 패터닝된 에칭 마스크(26)는 유전체층(24)을 에칭하는데 사용된다. 각각의 공정은 도 15에 도시하는 공정 흐름(200) 중의 공정(206)으로서 예시된다. 따라서, 도 2a, 도 2b 및 도 2c에 도시하는 바와 같이, 유전체핀(24')이 형성된다. 에칭은 이방성 에칭 공정을 사용하여 수행된다. 에칭 공정에서, 격리층(22)은 에칭 정지층으로서 사용된다. 본 개시내용의 일부 실시형태에 따르면, 유전체핀(24')의 폭(W1)(도 2b)은 약 3 nm와 약 10 nm 사이의 범위이다. 유전체핀(24')의 높이(H1)는 약 20 nm와 약 60 nm 사이의 범위일 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 반도체층(28)이 퇴적을 통해 형성된다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(208)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 반도체층(28)은 반데르발스 재료(Van Der Waals material)라고도 칭해지는 2D 재료로 형성된다. 2D 재료는 하나 또는 복수의 단층(monolayer)을 포함한다. 공유 결합과 같은 강한 결합이 단층 내에 형성되어 해당 단층 내의 원자들을 서로 결합한다. 인접한 단층들 간의 결합력은 약한 힘인 반데르발스력이다. 따라서, 반도체층(28)은 반데르발스 재료라고 하는 복수의 단층 반도체를 포함할 수 있다. 반도체층(28)의 두께(T3 및 T4)는 약 5 nm보다 작을 수 있고, 약 0.5 nm 내지 약 5nm 범위, 또는 약 0.7 nm 내지 약 3 nm 범위일 수 있다.
본 개시내용의 일부 실시형태에 따르면, 반도체층(28)은 전이 금속 및 VIA족 원소의 화합물을 포함하는 전이 금속 디칼코게나이드(TMD, Transition Metal Dichalcogenide) 재료로 형성되거나 이것을 포함한다. 전이 금속은 W, Mo, Ti, V, Co, Ni, Zr, Tc, Rh, Pd, Hf, Ta, Re, Ir, Pt 등을 포함할 수 있다. VIA족 원소는 황(S), 셀레늄(Se), 텔루륨(Te) 등일 수 있다. 예를 들어, 반도체층(28)은 MoS2, MoSe2, WS2, WSe2 등으로 형성되거나 이것을 포함할 수 있다.
도 13은 예시적인 반도체층(28)의 일부를 예시하며, 2개의 단층(30)이 예로서 도시되어 있지만, 단층의 총수는 더 많거나 더 적을 수도 있다. 본 개시내용의 일부 실시형태에 따르면, 전이 금속 원자(32)는 중앙에 층을 형성하고, VIA족 원자(33)는 전이 금속 원자(32) 층 아래에 제1 층을 형성하고, 전이 금속 원자(32) 층 위에 제2 층을 형성한다. 전이 금속 원자(32)는 전술한 바와 같이 W 원자, Mo 원자, Ti 원자 등일 수 있고, VIA족 원자(33)는 전술한 바와 같이 S 원자, Se 원자, Te 원자 등일 수 있다. 전이 금속 원자(32) 각각은 4개의 VIA족 원자(33)에 결합되고, VIA족 원자(33) 각각은 2개의 전이 금속 원자(32)에 결합된다. 전이 금속 원자(32)의 한 층과 VIA족 원자(33)의 2개 층의 조합은 TMD 재료의 단층(30)으로 지칭된다. 전이 금속 원자(32)와 VIA족 원자(33) 사이의 결합은 공유 결합이고, 단층(30) 사이의 결합은 반데르발스력을 통해 이루어진다.
다시 도 3a, 도 3b 및 도 3c를 참조하면, 본 개시내용의 일부 실시형태에 따르면, 반도체층(28)은 수직 부분의 두께(T3)(도 3b 및 도 3c) 및 수평 부분의 두께(T4)가 서로 유사한 등각층인데, 예컨대, 그 차이가 두께(T3 및 T4) 중 어느 하나의 약 20 %(또는 10 % 이하)보다 작다. 본 개시내용의 일부 실시형태에 따르면, 반도체층(28)은 전구체로서 MoO3 분말 및 황(또는 Se) 분말을 그리고 캐리어 가스로서 질소(N2)를 사용해 CVD를 이용하여 퇴적된다. MoO3 분말 및 Se 분말 각각의 유량은 약 5 sccm와 약 100 sccm 사이의 범위일 수 있다. 본 개시내용의 대안의 실시형태에 따르면, PECVD 또는 다른 적용 가능한 방법이 사용된다. 퇴적 온도는 본 개시내용의 일부 실시형태에 따라 약 750℃ 내지 약 1000℃일 수 있으며, 더 높거나 더 낮은 온도가 사용될 수도 있다. 퇴적 기간은 약 10분 내지 약 1시간의 범위일 수 있다. 공정 조건은 원하는 총수의 단층을 달성하기 위해 제어될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 반도체층(28)은 약 1개(단일의 단층)와 4개 사이의 단층을 포함하지만, 더 많은 단층이 형성될 수도 있다. 상응하여, 두께(T3 및 T4)는 약 0.7 nm(단일의 단층에 해당) 내지 약 3 nm(4개의 단층에 해당)의 범위일 수 있다.
반도체층(28)은 일부 실시형태에 따라 웰-도핑으로 도핑될 수 있다. 예를 들어, 형성되는 트랜지스터(62)가 p타입 트랜지스터인 경우, 반도체층(28)은 예컨대 칼륨(K)을 도핑함으로써 n타입으로서 도핑된다. 형성되는 트랜지스터(62)가 n타입 트랜지스터인 경우, 반도체층(28)은 예컨대 NO2를 사용하여 도핑함으로써 p타입으로 도핑된다.
도 4a, 도 4b 및 도 4c는 반도체층(28)에 대해 이방성 에칭 공정을 수행함으로써 형성되는 수직 반도체 링(28')의 형성에 있어서 평면도 및 단면도를 도시한다. 각각의 공정은 도 15에 도시하는 공정 흐름(200) 중의 공정(210)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 에칭은 Ar, SF6 등을 포함한 에칭 가스를 사용하여 수행되며, 에칭 시에 플라즈마가 생성된다. 이방성 에칭 공정의 결과로, 도 3b 및 도 3c에 도시하는 반도체층(28)의 수평 부분은 제거되는 반면, 유전체핀(24')의 측벽 상의 반도체층(28)의 수직 부분은 에칭 공정 후에 남아 있다. 이방성 에칭으로 인해, 수직 반도체 링(28')의 상부 에지는 경사진 상부 표면(에지)(24SW)을 가질 수 있다. 후속 도면에서, 경사진 상부 에지는 도시되지 않지만, 도 11a, 도 11b, 도 11c 및 도 11d에 도시하는 바와 같이 최종 트랜지스터(62)에는 여전히 존재할 수 있다. 수직 반도체 링(28')의 최상 선단부는 유전체핀(24')의 최상부 표면과 동일한 높이이거나 그보다 낮을 수 있다. 도 4a에 도시하는 평면도에서, 수직 반도체 링(28')은 각각의 유전체핀(24')을 둘러싸는 완전한 링의 형상을 갖는다.
후속 도면들은 일부 실시형태에 따른 트랜지스터의 추가 피처의 형성을 예시한다. 예시하는 공정은 트랜지스터의 게이트 스택이 트랜지스터의 소스/드레인 영역의 형성 전에 형성되는, 게이트 퍼스트 공정이다. 본 개시내용의 대안의 실시형태에 따르면, 더미 게이트 스택이 형성되고 후속하여 대체 게이트 스택으로 대체되는 게이트 라스트 공정이 채택될 수도 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 게이트 유전체층(34)이 퇴적된다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(212)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 퇴적된 게이트 유전체층(34) 및 게이트 전극층(36)은 더미 게이트 스택을 형성하는데 사용된다. 예를 들어, 게이트 유전체층(34)은 실리콘 산화물로 형성될 수 있다. 다른 실시형태에 따르면, 게이트 유전체층(34)은 더미 게이트 유전체일 경우 형성되지 않는다. 게이트 전극층(36)은 예컨대 폴리실리콘을 사용하여 형성될 수 있지만 다른 재료도 사용할 수 있다.
본 개시내용의 일부 실시형태에 따르면, 퇴적된 게이트 유전체층(34) 및 게이트 전극층(36)은 최종 트랜지스터(도 11a, 도 11b, 도 11c 및 도 11d)에 존재하는 실제 게이트 스택을 형성하는데 사용된다. 따라서, 게이트 유전체층(34)은 실리콘 산화물, HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등과 같은 하이-k 유전체 재료, 또는 이들의 복합층을 포함할 수 있다. 예를 들어, 게이트 유전체층(34)은 실리콘 산화물층과, 그 실리콘 산화물층 위에 하이-k 유전체층을 포함할 수 있다.
게이트 전극층(36)이 게이트 유전체층(34) 위에 형성된다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(214)으로서 예시된다. 게이트 전극층(36)은 하나 또는 복수의 층을 포함할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 게이트 전극층(36)은 확산 배리어층, 확산 배리어층 위에 일함수층, 일함수층 위에 캡핑층을 가질 수 있고, 및 캡핑층 위에 충전용 금속 영역을 포함할 수도 포함하지 않을 수도 있다. 확산 배리어층은 iN, TiSiN 등으로 형성되거나 이를 포함할 수 있다. 일함수층은 각각의 트랜지스터가 n타입 트랜지스터인지 p타입 트랜지스터인지에 따라 선택되는 재료로 형성되거나 이를 포함할 수 있다. 텅스텐, 코발트 등의 금속 또는 금속 합금으로 형성된 금속층이 형성되어 충전용 금속 영역을 형성한다. 다른 실시형태에 따르면, 게이트 전극층(34)은 폴리실리콘을 포함한다.
그런 다음 게이트 유전체층(34)과 게이트 전극층(36)이 패터닝 공정에서 패터닝되어 도 6a, 도 6b 및 도 6c에 도시하는 바와 같이 게이트 스택(38)이 형성된다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(216)으로서 예시된다. 패터닝된 게이트 유전체층(34)의 잔류 부분은 게이트 유전체(34')라고 칭해지고, 패터닝된 게이트 전극층(36)의 잔여 부분은 게이트 전극(36')이라고 칭해진다. 게이트 유전체(34')와 게이트 전극(36')을 합쳐서 게이트 스택(38)이라고 칭한다. 도 6a에 도시하는 바와 같이, 게이트 스택(38)은 수직 반도체 링(28') 각각의 부분을 덮고, 일례로 수직 반도체 링(28')의 양 단부는 노출된다. 하나의 게이트 스택(38)이 도시되고 있지만, 복수의 게이트 스택(38)이 유전체핀(24') 및 수직 반도체 링(28') 상에 형성될 수도 있음을 알아야 하며, 복수의 게이트 스택(38)은 서로 평행하다. 복수의 게이트 스택(38)은 서로 이격되어 있으며, 그 각각은 수직 반도체 링(28') 및 유전체핀(24')의 각각의 일 부분 상에 형성되고, 수직 반도체 링(28') 및 유전체핀(24')의 다른 부분은 노출된다.
도 7a, 도 7b, 및 도 7c는 게이트 스택(38)의 측벽 상에서의 게이트 스페이서(40)의 형성을 도시한다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(218)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(40)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물 등의 유전체 재료로 형성되고, 단일층 구조 또는 복수의 유전체층을 포함하는 다층 구조를 구비할 수 있다. 게이트 스페이서(40)의 형성은 블랭킷 스페이서층을 퇴적하는 단계와, 이방성 에칭 공정을 수행하여 스페이서층의 수평 부분을 제거하는 단계를 포함할 수 있다. 수직 반도체 링(28')의 측벽 상에 스페이서층의 일부(개략적으로 40'으로 표시)가 남아 있기 때문에, 바람직하지 않은 부분(40')을 제거하기 위해 추가 에칭 공정이 수행될 수 있다. 스페이서 부분(40')의 제거는 게이트 스페이서(40) 및 게이트 스택(38)을 덮기 위해 에칭 마스크(42)(예컨대, 패터닝된 포토 레지스트)를 형성하는 단계와, 등방성 에칭 공정을 수행하여 수직 반도체 링(28')의 측벽 상의 바람직하지 않은 스페이서(40')를 제거하는 단계를 포함할 수 있다. 바람직하지 않은 스페이서(40')를 에칭한 결과, 수직 반도체 링(28')의 전체 측벽 표면(격리층(22)에 가까운 바닥 부분을 포함)이 노출된다. 이것은 후속으로 형성되는 소스/드레인 컨택 플러그와 수직 반도체 링(28') 사이의 접촉 면적을 유리하게 증가시킬 것이다. 그런 다음 형성된 경우, 에칭 마스크(42)는 제거된다.
본 개시내용의 일부 실시형태에 따르면, 수직 반도체 링(28')의 노출된 부분이 도핑되어 소스/드레인 영역(43)을 형성한다. 형성되는 트랜지스터가 n타입 트랜지스터인 경우, 수직 반도체 링(28')의 노출된 부분은 예컨대 칼륨을 도핑함으로써 n타입으로 도핑된다. 형성되는 트랜지스터가 p타입 트랜지스터인 경우, 수직 반도체 링(28')의 노출된 부분은 예컨대 NO2을 도핑함으로써 p타입으로 도핑된다.
도 8a, 도 8b 및 도 8c는 CESL(Contact Etch Stop Layer)(44) 형성 후의 구조를 도시한다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(220)으로서 예시된다. CESL(44)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. 도 8c에 도시하는 바와 같이, CESL(44)은 등각층으로서 형성되고 수직 반도체 링(28')의 측벽과 물리적으로 접촉할 수 있다. 게다가 CESL(44)은 유전체핀(24')의 상부 표면과 물리적으로 접촉할 수도 있다.
도 8a, 도 8b 및 도 8c는 층간 유전체(ILD)(46)의 형성도 도시하고 있다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(222)으로서 예시된다. ILD(46)은 예컨대 FCVD, 스핀온 코팅, CVD, 또는 다른 퇴적 방법을 이용하여 형성된 유전체 재료를 포함할 수 있다. ILD(46)은 또한 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등의 실리콘 산화물계 재료일 수 있는 산소 함유 유전체 재료로 형성될 수도 있다. ILD(46)의 상부 표면들을 같은 높이로 하기 위해 CMP 공정 또는 기계식 연삭 공정 등의 평탄화 공정이 행해질 수 있다. 본 개시내용의 일부 실시형태에 따르면, 도 8b 및 도 8c에 도시하는 바와 같이, CESL(44)이 노출되기 전에 평탄화 공정은 정지하고고, ILD(46)의 층은 CESL(44) 위에 남게 된다. 본 개시내용의 대안의 실시형태에 따르면, 평탄화 공정은 게이트 스택(38) 및 게이트 스페이서(40)가 드러날 때까지 수행될 수 있고, 평탄화 공정이 정지하는 예시적인 위치를 나타내기 위해 점선(48)이 표시된다.
게이트 스택(38)이 더미 게이트 스택인 일부 실시형태에 따르면, 평탄화 공정은 위치(48)에서 정지할 수 있고, 더미 게이트 스택(38)은 도 12에 예시로서 도시되는 대체 게이트 스택(38')으로 대체된다. 대체 공정은 양쪽 게이트 스페이서(40) 사이에 트렌치가 형성되도록 더미 게이트 스택(38)를 제거하기 위해 에칭 공정을 수행하는 단계와, 유전체층과 게이트 전극층(복수의 층을 포함할 수 있음)을 퇴적하여 트렌치 내로 연장시키는 단계와, 과량의 재료를 제거하기 위해 평탄화 공정을 수행하는 단계를 포함할 수 있다. 형성되는 대체 게이트 유전체(34") 및 게이트 전극(36")(도 12)의 재료의 설명은 게이트 유전체층(34) 및 게이트 전극층(36)의 논의에서 찾을 수 있으며, 여기에 반복하지 않는다.
도 9a, 도 9b 및 도 9c는 게이트 컨택 개구부(50) 및 소스/드레인 컨택 개구부(52)의 형성을 도시한다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(224)으로서 예시된다. 형성 공정은 이방성 건식 에칭 공정을 포함한다. 에칭은 CESL(44)를 에칭 정지층으로서 사용하여 행해진다. 따라서, 수직 반도체 링(28')의 측벽 상의 CESL(44)의 부분 및 유전체핀(24')의 상부 상의 CESL(44)의 수직 부분이 소스/드레인 컨택 개구부(52)에 노출된다.
도 10a, 도 10b 및 도 10c를 참조하면, CESL(44)의 노출된 부분이 제거되어 게이트 컨택 개구부(50) 및 소스/드레인 컨택 개구부(52)가 아래쪽으로 연장된다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(226)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 에칭은 건식 에칭 공정 또는 습식 에칭 공정일 수 있는 등방성 에칭 공정을 통해 수행될 수 있다. 그 결과, 수직 반도체 링(28')의 전체 측벽 표면(격리층(22)에 가까운 바닥 부분을 포함)이 노출된다.
도 11a, 도 11b 및 도 11c는 게이트 컨택 플러그(54) 및 소스/드레인 컨택 플러그(56)의 형성에 있어서 평면도 및 단면도를 도시한다. 각각의 공정은 도 15에 도시한 공정 흐름(200) 중의 공정(228)으로서 예시된다. 형성은 하나 또는 복수의 전도층을 퇴적하여 게이트 컨택 개구부(50) 및 소스/드레인 컨택 개구부(52)를 충전하는 단계와, 평탄화 공정을 수행하여 ILD(46) 위의 과량의 재료를 제거하고 게이트 컨택 플러그(54) 및 소스/드레인 컨택 플러그(56)를 남기는 단계를 포함할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 게이트 컨택 플러그(54) 및 소스/드레인 컨택 플러그(56) 전체는 동종의 전도성 재료로 형성되며, 이 재료는 텅스텐, 코발트, 알루미늄 등, 또는 이들의 합금을 포함하는 금속 또는 금속 합금일 수 있다. 본 개시내용의 대안의 실시형태에 따르면, 게이트 컨택 플러그(54) 및 소스/드레인 컨택 플러그(56) 각각은 접착층(57A)과, 접착층 위에 동종의 전도성 재료(57B)를 포함한다. 접착층(57A)은 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등으로 형성되거나 이를 포함할 수 있다. 또한 동종의 전도성 재료는 텅스텐, 코발트, 알루미늄 등, 또는 이들의 합금을 포함하는 금속 또는 금속 합금일 수 있다.
도 11d는 또한 도 11a의 기준 단면 D-D을 도시한다. 도 11c 및 도 11d에 도시하는 바와 같이, 소스/드레인 컨택 플러그(56)는 에지 컨택을 통해 수직 반도체 링(28')의 측벽과 접촉하고, 수직 반도체 링(28') 각각에 대한 접촉 면적은 H1 x (2L1 + W1)(도 11a)와 같고, 여기서 높이 H1은 도 11c에 도시되고, 길이 L1 및 폭 W1은 도 11a에 도시되어 있다. 따라서, 대응하는 소스/드레인 영역에 대한 컨택 플러그의 접촉 면적은 크고 접촉 저항은 작다.
도 11c를 참조하면, 본 개시내용의 일부 실시형태에 따르면, 소스/드레인 컨택 플러그(56)는 게이트 스페이서(40)의 측벽과 접촉하는 측벽을 갖는다. 따라서 L1(도 11a)의 값이 최대화된다. 이에 소스/드레인 컨택 플러그(56)과 소스/드레인 영역(43) 사이의 접촉 면적을 최대화할 수 있고, 따라서 소스/드레인 접촉 저항을 감소시킬 수 있다. 본 개시내용의 대안의 실시형태에 따르면, 소스/드레인 컨택 플러그(56)는 공정 마진을 증가시키기 위해 각각의 가장 가까운 게이트 스페이서(40)로부터 이격된다. 예를 들어, 도 12는 소스/드레인 컨택 플러그(56)가 게이트 스페이서(40)로부터 이격되어 있는 실시형태를 도시한다.
도 12는 대안의 실시형태들에 따른 도 11a의 기준 단면 D-D를 도시한다. 이들 실시형태는, 게이트 스택(38)이 더미 게이트 스택인 경우에 도 5a, 도 5b 및 도 5c에 도시하는 대체 게이트 스택(38)을 대체하는 대체 게이트 스택(38')이 형성된다는 점을 제외하면, 도 11c에 도시한 실시형태와 유사하다. 대체 게이트 스택(38')은 대체 게이트 유전체(34")와 게이트 전극(36")을 포함한다. 대체 게이트 유전체는 실리콘 산화물층을 포함할 수 있고, 그 실리콘 산화물층 위에 하이-k 유전체층을 포함할 수 있다. 하이-k 유전체층은 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등, 또는 이들의 복합층을 포함할 수 있다. 대체 게이트 전극(36")의 재료는 도 5b와 도 5c를 참조하여 게이트 전극층(36)에 대해 논의한 바와 유사한 금속 함유 재료로 형성되거나 이를 포함할 수 있다.
도 14는 여러 유형의 트랜지스터의 성능을 시뮬레이션한 시뮬레이션 결과를 도시한다. Y축은 각 트랜지스터가 여전히 예컨대 SS(subthreshold swing)가 약 70 mV/dec보다 작은, 양호한 게이트 제어 능력을 가질 수 있는 최소 게이트 길이를 나타낸다. X축은 게이트 길이 방향에 수직인 방향을 따르는 채널의 치수(이하, 채널폭 치수라고 함)를 나타내며, 치수는 채널 두께(tCH), 나노와이어의 직경(D), 및/또는 채널의 폭일 수 있다. 시뮬레이션된 트랜지스터는 본 개시내용의 실시형태에 따른 단일 게이트 트랜지스터, FinFET, 나노와이어(NW) 트랜지스터, 및 트랜지스터를 포함한다. 도 14는 채널폭 치수의 함수에 따른 최소 채널 길이를 나타낸다. 시뮬레이션 결과는 채널폭 치수가 증가하면 트랜지스터의 최소(필수) 채널 길이도 증가할 수 있음을 나타낸다. 모든 유형의의 트랜지스터에 대해 동일한 채널 치수가 사용될 때, 본 개시내용의 실시형태에 따른 트랜지스터는 최소 채널 길이를 갖는다. 이것은 본 개시내용의 실시형태에 따라 형성된 트랜지스터가 최소 채널 길이를 가지면서도 시뮬레이션된 트랜지스터 중에서 여전히 양호한 채널 제어를 유지할 수 있음을 나타낸다. 다르게 말하면, 채널폭 치수에 있어서 본 개시내용의 실시형태에 따라 형성된 트랜지스터는 다른 타입의 트랜지스터보다 더 나은 스케일링 능력을 갖는다. 예를 들어, 채널 폭 치수가 6 nm인 경우, 본 개시내용의 실시형태에 따른 트랜지스터는 6 nm의 최소 채널 길이를 갖는 반면, 나노와이어 트랜지스터 및 FinFET는 각각 약 9 nm 및 약 14 nm의 최소 채널 길이를 갖는데, 이것은 본 개시내용의 실시형태에 따른 트랜지스터보다 훨씬 더 크다. 단일 게이트 트랜지스터는 나노와이어 트랜지스터 및 FinFET보다 더 나쁜 스케일링 능력을 갖는다.
본 개시내용의 실시형태는 몇몇 유리한 특징을 갖는다. 2D(반데르발스) 재료를 트랜지스터의 채널로서 형성함으로써 쇼트 채널 효과가 최소화되고, SS(sub-threshold swing) 증가의 유발 없이도 형성되는 트랜지스터의 최소 채널 길이가 축소될 수 있다. 면적이 최대화된 에지 컨택을 채택함으로써, 소스/드레인 컨택의 접촉 저항이 감소한다.
본 개시내용의 일부 실시형태에 따르면, 방법은 유전체핀을 형성하기 위해 유전체층을 에칭하는 단계; 상기 유전체핀 상에 전이 금속 디칼코게나이드층(transition metal dichalcogenide layer)을 퇴적하는 단계; 상기 전이 금속 디칼코게나이드층에 대해 제1 이방성 에칭 공정을 수행하는 단계로서, 상기 전이 금속 디칼코게나이드층의 수평 부분은 제거되고, 상기 유전체핀의 측벽 상의 상기 전이 금속 디칼코게나이드층의 수직 부분은 남아 수직 반도체 링을 형성하는 것인, 상기 제1 이방성 에칭 공정을 수행하는 단계; 상기 수직 반도체 링의 제1 부분 상에 게이트 스택을 형성하는 단계; 및 소스/드레인 컨택 플러그를 형성하는 단계를 포함하고, 상기 소스/드레인 컨택 플러그는 상기 수직 반도체 링의 제2 부분의 측벽과 접촉한다. 일 실시형태에 따르면, 상기 전이 금속 디칼코게나이드층을 퇴적하는 단계는 MoS2층을 퇴적하는 단계를 포함한다. 일 실시형태에 따르면, 상기 방법은, 상기 게이트 스택을 형성한 후, 상기 전이 금속 디칼코게나이드층을 덮는 층간 유전체 및 컨택 에칭 정지층을 퇴적하는 단계를 더 포함하고, 상기 소스/드레인 컨택 플러그를 형성하는 단계는, 상기 층간 유전체를 관통하는 컨택 개구부를 형성하기 위해 제2 이방성 에칭 공정을 수행하는 단계로서, 상기 컨택 에칭 정지층은 상기 컨택 개구부에 노출되는 것인, 상기 제2 이방성 에칭 공정을 수행하는 단계; 상기 컨택 에칭 정지층에 등방성 에칭 공정을 수행하여 상기 전이 금속 디칼코게나이드층을 상기 컨택 개구부에 드러내는 단계; 및 전도성 재료로 상기 컨택 개구부를 충전하는 단계를 포함한다. 일 실시형태에 따르면, 상기 방법은 상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계를 더 포함하고, 상기 소스/드레인 컨택 플러그는 상기 게이트 스페이서의 측벽과 접촉한다. 일 실시형태에 따르면, 상기 방법은 게이트 스페이서를 형성하는 단계를 더 포함하고, 상기 게이트 스택과 상기 게이트 스페이서의 측벽들은 서로 접촉하고, 상기 소스/드레인 컨택 플러그는 상기 게이트 스페이서로부터 이격된다. 일 실시형태에 따르면, 상기 유전체핀을 형성하기 위해 유전체층을 에칭하는 단계는, 추가 유전체층을 에칭 정지층으로서 사용하여 수행되고, 상기 소스/드레인 컨택 플러그는 상기 수직 반도체 링과 계면을 형성하며, 상기 계면은 상기 수직 반도체 링의 상단부로부터 상기 추가 유전체층의 상부 표면까지 연장된다. 일 실시형태에 따르면, 상기 전이 금속 디칼코게나이드층은 전구체로서 MoO3 분말 및 황 분말과 함께 화학적 기상 퇴적을 사용하여 수행된다.
본 개시내용의 일부 실시형태에 따르면, 디바이스는 유전체핀과, 상기 유전체핀의 측벽 상의 전이 금속 디칼코게나이드층과, 상기 유전체핀과 상기 전이 금속 디칼코게나이드층 상의 게이트 스택으로서, 상기 게이트 스택은 상기 전이 금속 디칼코게나이드층의 측벽의 제1 부분과 접촉하는 것인, 상기 게이트 스택과, 상기 게이트 스택과 접촉하는 게이트 스페이서와, 상기 전이 금속 디칼코게나이드층의 측벽의 제2 부분과 접촉하는 소스/드레인 컨택 플러그를 포함한다. 일 실시형태에 따르면, 상기 디바이스는 유전체층을 더 포함하고, 상기 유전체핀은 상기 유전체층 위에 있고 상기 유전체층과 접촉하며, 상기 전이 금속 디칼코게나이드층은 상기 유전체층의 상부 표면까지 연장된다. 일 실시형태에 따르면, 상기 소스/드레인 컨택 플러그는 상기 전이 금속 디칼코게나이드층과 계면을 형성하고, 상기 계면은 상기 유전체층의 상부 표면까지 연장된다. 일 실시형태에 따르면, 상기 유전체핀과 상기 유전체층은 상이한 유전체 재료로 형성된다. 일 실시형태에 따르면, 상기 전이 금속 디칼코게나이드층은 단층이다. 일 실시형태에 따르면, 상기 전이 금속 디칼코게나이드층은 복수의 단층을 포함한다. 일 실시형태에 따르면, 상기 전이 금속 디칼코게나이드층은 MoS2를 포함한다.
본 개시내용의 일부 실시형태에 따르면, 디바이스는 유전체층과, 상기 유전체층 위의 유전체핀과, 상기 유전체핀을 둘러싸며 상기 유전체핀의 측벽과 접촉하는 링을 형성하는 2차원 반도체 재료와, 상기 유전체핀과 상기 유전체층의 상부 표면들과 접촉하며 상기 2차원 반도체 재료와도 접촉하는 게이트 유전체와, 상기 게이트 유전체 위의 게이트 전극으로서, 상기 2차원 반도체 재료는 상기 게이트 전극의 양 측 상에 소스 부분과 드레인 부분을 포함하는 것인, 상기 게이트 전극과, 상기 2차원 반도체 재료의 상기 소스 부분과 상기 드레인 부분 중 하나와 접촉하는 소스/드레인 컨택 플러그를 포함한다. 일 실시형태에 있어서, 상기 소스 부분과 상기 드레인 부분 각각은 상기 유전체핀의 3개 측벽과 접촉하여 U자형 구조를 형성한다. 일 실시형태에 따르면, 상기 2차원 반도체 재료는 상기 유전체층과 상기 유전체핀 사이의 계면에 평행한 수평 부분이 없다. 일 실시형태에 따르면, 상기 2차원 반도체 재료는 전이 금속 디칼코게나이드층을 포함한다. 일 실시형태에 따르면, 상기 소스/드레인 컨택 플러그와 상기 전이 금속 디칼코게나이드층은 상기 유전체층의 상부 표면까지 연장되는 계면을 형성한다. 일 실시형태에 따르면, 상기 유전체핀과 상기 유전체층은 상이한 유전체 재료로 형성된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
유전체핀을 형성하기 위해 유전체층을 에칭하는 단계와,
상기 유전체핀 상에 전이 금속 디칼코게나이드층(transition metal dichalcogenide layer)을 퇴적하는 단계와,
상기 전이 금속 디칼코게나이드층에 대해 제1 이방성 에칭 공정을 수행하는 단계로서, 상기 전이 금속 디칼코게나이드층의 수평 부분은 제거되고, 상기 유전체핀의 측벽 상의 상기 전이 금속 디칼코게나이드층의 수직 부분은 남아 수직 반도체 링을 형성하는 것인, 상기 제1 이방성 에칭 공정을 수행하는 단계와,
상기 수직 반도체 링의 제1 부분 상에 게이트 스택을 형성하는 단계와,
소스/드레인 컨택 플러그를 형성하는 단계를 포함하고,
상기 소스/드레인 컨택 플러그는 상기 수직 반도체 링의 제2 부분의 측벽과 접촉하는 것인, 방법.
2. 제1항에 있어서, 상기 전이 금속 디칼코게나이드층을 퇴적하는 단계는 MoS2층을 퇴적하는 단계를 포함하는 것인, 방법.
3. 제1항에 있어서, 상기 게이트 스택을 형성한 후, 상기 전이 금속 디칼코게나이드층을 덮는 층간 유전체 및 컨택 에칭 정지층을 퇴적하는 단계를 더 포함하고, 상기 소스/드레인 컨택 플러그를 형성하는 단계는,
상기 층간 유전체를 관통하는 컨택 개구부를 형성하기 위해 제2 이방성 에칭 공정을 수행하는 단계로서, 상기 컨택 에칭 정지층은 상기 컨택 개구부에 노출되는 것인, 상기 제2 이방성 에칭 공정을 수행하는 단계와,
상기 컨택 에칭 정지층에 대해 등방성 에칭 공정을 수행하여 상기 전이 금속 디칼코게나이드층을 상기 컨택 개구부에 드러내는 단계와,
전도성 재료로 상기 컨택 개구부를 충전하는 단계를 포함하는 것인, 방법.
4. 제1항에 있어서, 상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계를 더 포함하고, 상기 소스/드레인 컨택 플러그는 상기 게이트 스페이서의 측벽과 접촉하는 것인, 방법.
5. 제1항에 있어서, 게이트 스페이서를 형성하는 단계를 더 포함하고, 상기 게이트 스택와 상기 게이트 스페이서의 측벽들은 서로 접촉하고, 상기 소스/드레인 컨택 플러그는 상기 게이트 스페이서로부터 이격되는 것인, 방법.
6. 제1항에 있어서, 상기 유전체핀을 형성하기 위해 유전체층을 에칭하는 단계는, 추가 유전체층을 에칭 정지층으로서 사용하여 수행되고, 상기 소스/드레인 컨택 플러그는 상기 수직 반도체 링과 계면을 형성하며, 상기 계면은 상기 수직 반도체 링의 상단부로부터 상기 추가 유전체층의 상부 표면까지 연장되는 것인, 방법.
7. 제1항에 있어서, 상기 전이 금속 디칼코게나이드층은 전구체로서 MoO3 분말 및 황 분말과 함께 화학적 기상 퇴적을 사용하여 수행되는 것인, 방법.
8. 디바이스에 있어서,
유전체핀과,
상기 유전체핀의 측벽 상의 전이 금속 디칼코게나이드층과,
상기 유전체핀과 상기 전이 금속 디칼코게나이드층 상의 게이트 스택으로서, 상기 게이트 스택은 상기 전이 금속 디칼코게나이드층의 측벽의 제1 부분과 접촉하는 것인, 상기 게이트 스택과,
상기 게이트 스택과 접촉하는 게이트 스페이서와,
상기 전이 금속 디칼코게나이드층의 측벽의 제2 부분과 접촉하는 소스/드레인 컨택 플러그를 포함하는, 디바이스.
9. 제8항에 있어서, 유전체층을 더 포함하고, 상기 유전체핀은 상기 유전체층 위에 있고 상기 유전체층과 접촉하며, 상기 전이 금속 디칼코게나이드층은 상기 유전체층의 상부 표면까지 연장되는 것인, 디바이스.
10. 제9항에 있어서, 상기 소스/드레인 컨택 플러그는 상기 전이 금속 디칼코게나이드층과 계면을 형성하고, 상기 계면은 상기 유전체층의 상부 표면까지 연장되는 것인, 디바이스.
11. 제9항에 있어서, 상기 유전체핀과 상기 유전체층은 상이한 유전체 재료로 형성되는 것인, 디바이스.
12. 제8항에 있어서, 상기 전이 금속 디칼코게나이드층은 단층인, 것인, 디바이스.
13. 제8항에 있어서, 상기 전이 금속 디칼코게나이드층은 복수의 단층을 포함하는 것인, 디바이스.
14. 제8항에 있어서, 상기 전이 금속 디칼코게나이드층은 MoS2를 포함하는 것인, 디바이스.
15. 디바이스에 있어서,
유전체층과,
상기 유전체층 위의 유전체핀과,
상기 유전체핀을 둘러싸며 상기 유전체핀의 측벽과 접촉하는 링을 형성하는 2차원 반도체 재료와,
상기 유전체핀과 상기 유전체층의 상부 표면들과 접촉하며 상기 2차원 반도체 재료와도 접촉하는 게이트 유전체와,
상기 게이트 유전체 위의 게이트 전극으로서, 상기 2차원 반도체 재료는 상기 게이트 전극의 양 측 상에 소스 부분과 드레인 부분을 포함하는 것인, 상기 게이트 전극과,
상기 2차원 반도체 재료의 상기 소스 부분과 상기 드레인 부분 중 하나와 접촉하는 소스/드레인 컨택 플러그를 포함하는, 디바이스.
16. 제15항에 있어서, 상기 소스 부분과 상기 드레인 부분 각각은 상기 유전체핀의 3개 측벽과 접촉하여 U자형 구조를 형성하는 것인, 디바이스.
17. 제15항에 있어서, 상기 2차원 반도체 재료는 상기 유전체층과 상기 유전체핀 사이의 계면에 평행한 수평 부분이 없는 것인, 디바이스.
18. 제15항에 있어서, 상기 2차원 반도체 재료는 전이 금속 디칼코게나이드층을 포함하는 것인, 디바이스.
19. 제15항에 있어서, 상기 소스/드레인 컨택 플러그와 상기 2차원 반도체 재료는 상기 유전체층의 상부 표면까지 연장되는 계면을 형성하는 것인, 디바이스.
20. 제15항에 있어서, 상기 유전체층과 상기 유전체핀은 상이한 유전체 재료로 형성되는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    유전체핀을 형성하기 위해 유전체층을 에칭하는 단계와,
    상기 유전체핀 상에 전이 금속 디칼코게나이드층(transition metal dichalcogenide layer)을 퇴적하는 단계와,
    상기 전이 금속 디칼코게나이드층에 대해 제1 이방성 에칭 공정을 수행하는 단계로서, 상기 전이 금속 디칼코게나이드층의 수평 부분은 제거되고, 상기 유전체핀의 측벽 상의 상기 전이 금속 디칼코게나이드층의 수직 부분은 남아 수직 반도체 링을 형성하는 것인, 상기 제1 이방성 에칭 공정을 수행하는 단계와,
    상기 수직 반도체 링의 제1 부분 상에 게이트 스택을 형성하는 단계와,
    소스/드레인 컨택 플러그를 형성하는 단계
    를 포함하고,
    상기 소스/드레인 컨택 플러그는 상기 수직 반도체 링의 제2 부분의 측벽과 접촉하는 것인, 방법.
  2. 제1항에 있어서, 상기 게이트 스택을 형성한 후, 상기 전이 금속 디칼코게나이드층을 덮는 층간 유전체 및 컨택 에칭 정지층을 퇴적하는 단계를 더 포함하고,
    상기 소스/드레인 컨택 플러그를 형성하는 단계는,
    상기 층간 유전체를 관통하는 컨택 개구부를 형성하기 위해 제2 이방성 에칭 공정을 수행하는 단계로서, 상기 컨택 에칭 정지층은 상기 컨택 개구부에 노출되는 것인, 상기 제2 이방성 에칭 공정을 수행하는 단계와,
    상기 컨택 에칭 정지층에 대해 등방성 에칭 공정을 수행하여 상기 전이 금속 디칼코게나이드층을 상기 컨택 개구부에 드러내는 단계와,
    전도성 재료로 상기 컨택 개구부를 충전하는 단계를 포함하는 것인, 방법.
  3. 디바이스에 있어서,
    유전체핀과,
    상기 유전체핀의 측벽 상의 전이 금속 디칼코게나이드층과,
    상기 유전체핀과 상기 전이 금속 디칼코게나이드층 상의 게이트 스택으로서, 상기 게이트 스택은 상기 전이 금속 디칼코게나이드층의 측벽의 제1 부분과 접촉하는 것인, 상기 게이트 스택과,
    상기 게이트 스택과 접촉하는 게이트 스페이서와,
    상기 전이 금속 디칼코게나이드층의 측벽의 제2 부분과 접촉하는 소스/드레인 컨택 플러그
    를 포함하는, 디바이스.
  4. 제3항에 있어서, 유전체층을 더 포함하고, 상기 유전체핀은 상기 유전체층 위에 있고 상기 유전체층과 접촉하며, 상기 전이 금속 디칼코게나이드층은 상기 유전체층의 상부 표면까지 연장되는 것인, 디바이스.
  5. 제4항에 있어서, 상기 소스/드레인 컨택 플러그는 상기 전이 금속 디칼코게나이드층과 계면을 형성하고, 상기 계면은 상기 유전체층의 상부 표면까지 연장되는 것인, 디바이스.
  6. 제4항에 있어서, 상기 유전체핀과 상기 유전체층은 상이한 유전체 재료로 형성되는 것인, 디바이스.
  7. 제3항에 있어서, 상기 전이 금속 디칼코게나이드층은 단층(monolayer)인, 디바이스.
  8. 제3항에 있어서, 상기 전이 금속 디칼코게나이드층은 복수의 단층을 포함하는 것인, 디바이스.
  9. 제3항에 있어서, 상기 전이 금속 디칼코게나이드층은 MoS2를 포함하는 것인, 디바이스.
  10. 디바이스에 있어서,
    유전체층과,
    상기 유전체층 위의 유전체핀과,
    상기 유전체핀을 둘러싸며 상기 유전체핀의 측벽과 접촉하는 링을 형성하는 2차원 반도체 재료와,
    상기 유전체핀과 상기 유전체층의 상부 표면들과 접촉하며 상기 2차원 반도체 재료와도 접촉하는 게이트 유전체와,
    상기 게이트 유전체 위의 게이트 전극으로서, 상기 2차원 반도체 재료는 상기 게이트 전극의 양 측 상에 소스 부분과 드레인 부분을 포함하는 것인, 상기 게이트 전극과,
    상기 2차원 반도체 재료의 상기 소스 부분과 상기 드레인 부분 중 하나와 접촉하는 소스/드레인 컨택 플러그
    를 포함하는, 디바이스.
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