KR20190077917A - 이차원 물질 반도체 채널과 고분자 터널링 절연막을 포함하는 저전력 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

이차원 물질 반도체 채널과 고분자 터널링 절연막을 포함하는 저전력 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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최성율
우명훈
장병철
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Abstract

본 발명에 따른 비휘발성 메모리 소자는 기판; 상기 기판 상에 형성된 반도체 채널 소재; 상기 반도체 채널 소재에 전기적으로 연통 가능하게 형성된 소스/드레인 전극; 상기 반도체 채널 소재 상에 개시체를 이용한 화학기상증착법으로 증착 형성된 터널링 절연막; 상기 터널링 절연막의 상면 상에 형성된 전하 저장층; 상기 전하 저장층의 상면 상에 형성된 blocking 절연막; 및 상기 blocking 절연막의 상면 상에 형성된 게이트 전극;을 포함한다.

Description

이차원 물질 반도체 채널과 고분자 터널링 절연막을 포함하는 저전력 비휘발성 메모리 소자 및 그 제조 방법{Low power nonvolatile memory device comprising 2d material semiconductor channel and polymer tunneling insulator and fabricating method}
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 저유전율의 고분자 박막과 전이금속 디칼케고나이드 기반 이차원 물질을 동시 사용하여, 고신뢰성, 저전력 특성을 갖는 비휘발성 메모리 소자와 그 제조방법에 관한 것이다.
플렉서블한 특성을 갖는 웨어러블 전자 시스템과 같은 소프트 전자 시스템은 인간친화형 인터페이스와 사용자 편리함 제공으로 인하여 차세대 기술로써 각광받고 있다. 특히, 소프트 전자 시스템은 인터넷을 이용하여 모든 사물을 연결해주는 사물인터넷 기술의 발전에 중추적인 역할을 할 수 있다. 이러한 사물인터넷 기술을 발전시키기 위해서는 사물인터넷 기기로부터 발생하는 빅데이터를 저장 및 외부기기로 통신시켜 주는 역할을 하는 저전력 및 플렉서블 비휘발성 메모리의 개발이 필요하다.
플렉서블 비휘발성 메모리로써 많은 각광을 받아온 유기물 트랜지스터 유형의 비휘발성 메모리는 고집적, 고성능을 지닌 비휘발성 메모리 응용으로 한계가 있다. 이러한 한계는 주로 유기 반도체 소재의 고유의 특성으로 인한 저전하 이동도와 포토리소그래피 공정과의 비호환성 때문이다.
이러한 유기 소재의 고성능, 고집적의 비휘발성 메모리 응용에 대한 한계를 극복하기 위해서, 그래핀과 이황화 몰리브덴(MoS2)와 같은 이차원 소재가 제안이 되었다.
이러한 이차원 물질은 나노 미터 크기의 얇은 두께에도 불구하고 높은 전하 이동도와 뛰어난 기계적 강도, 포토리소그래피 공정과의 호환성, 얇은 두께로 인한 단채널 효과 억제 특성의 장점을 지님으로써 플렉서블, 저전력, 고집적 비휘발성 메모리 응용을 위한 소재로써 많은 관심을 받고 있다.
이에, 그래핀을 채널 소재로써 비휘발성 메모리 소자에 응용이 되었으나, 그래핀의 밴드갭이 없는 물성으로 인하여 낮은 on/off 전류 비율로 인하여 실질적인 메모리 소자 응용으로 한계를 지니고 있다.
그래핀과 달리, MoS2 와 같은 전이금속 디칼코게나이드 화합물(TMDC)은 밴드갭을 지니고 있어 고전하 이동도와 동시에 높은 온오프(on/off) 전류 비율을 가질 수 있다.
이러한 높은 on/off 전류 비율을 가진 비휘발성 메모리는 다중 정보저장을 위한 Multi level cell(MLC) 구현에 필수적이기에 고집적 비휘발성 메모리 개발이 가능하다.
현재까지 MoS2 소재를 이용한 비휘발성 메모리 소자가 일부 개발되었으나, 이러한 소자들은 저전력, 안정성 있는 메모리 구동을 위해 필수적인 터널링 절연막과 관련된 문제를 지니고 있다.
F-N 터널링으로 소자의 채널에 있는 전하를 전하 저장층에 저장하여 메모리로 저전력으로 동작 시키기 위해서는 터널링 절연막에 인가되는 전압의 비율인 커플링비(gate coupling ratio , GCR = Cblock/(Cblock+Ctunnel))를 증가시켜야 한다.
따라서, 상기 GCR을 향상시키기 위해서는 낮은 유전율(low-k)을 지니는 것과 동시에 10 nm 이하의 얇은 두께를 지니는 터널링 절연막을 이용하여야 한다. 이와 동시에, 안정성 있는 메모리 구동을 위하여 이러한 얇은 두께의 터널링 절연막이 MoS2 위에 균일하게 증착되어야 한다.
하지만, MoS2의 불포화 결합인 댕글링 본드를 가지지 않는 표면 특성으로 인하여, 종래의 원자층 증착법(ALD)를 이용하여 얇은 절연막을 증착할 수 없을 뿐만 아니라, ALD로 증착된 절연막들은 대부분 높은 유전율(high-k) 소재이기에 저전력 비휘발성 메모리용 터널링 절연막으로써 적합하지 않다는 문제가 있다.
한편, 기존에 보고된 MoS2 소재를 이용한 메모리 소자의 경우, ALD를 이용하여 터널링 절연막을 증착하였기에 큰 구동 전압과 동시에 메모리 소자의 저하된 신뢰성을 보였다.
이에, low-k를 지니는 절연막으로 널리 알려진 고분자 절연막을 터널링 절연막으로써 적합하지만, 용액공정을 이용한 고분자 박막 증착 방법은 고분자의 두께가 수백 nm 이하로 증착되었을 경우에, 박막형성 후 박막에 남아 있는 잔여물의 용매나 불순물로 인하여 대면적에서 안정적이고 균일한 절연막 특성을 지니기가 힘들다는 문제점이 있다.
기존의 한국등록특허 제10-0843336호(비휘발성 메모리 소자 및 그 제조 방법)를 참조하면, 저전압으로 동작하고 안정적이며 고속으로 동작하는 비휘발성 메모리 소자와 그 제조방법을 제공하고, 한국등록특허 제10-0660160호(터널링 절연층 상에 형성된 고분자 박막 내의 나노결정체를이용한 플로팅 게이트를 포함하는 플래쉬 기억소자)를 참조하면, 저전압으로 동작하고 안정적이며 고속으로 동작하는 비휘발성 메모리 소자와 그 제조방법을 제공하지만, 개시체를 이용한 화학기상증착법을 통한 고분자를 이용하여 MoS2와 같은 이차원 물질을 증착하여 비휘발성 메모리를 제조하는 방안은 직접적으로 개시하지 않는다는 점에서 기능적인 한계가 있다.
(특허문헌 1) KR 10-0843336 B
(특허문헌 2) KR 10-0660160 B
따라서, 본 발명이 해결하고자 하는 과제는, 이차원 물질인 반도체 채널과 저유전율의 고분자 터널링 절연막을 이용, 고신뢰성 및 저전력의 장점을 갖는 비휘발성 메모리와 그 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명은 기판; 상기 기판 상에 형성되며, 댕글링 본드가 없는 전이금속 칼케고나이드 화합물을 포함하는 반도체 채널 소재; 상기 반도체 채널 소재에 전기적으로 연통 가능하게 형성된 소스/드레인 전극; 상기 반도체 채널 소재 상에 개시체를 이용한 화학기상증착법으로 증착 형성된 터널링 절연막; 상기 터널링 절연막의 상면 상에 형성된 전하 저장층; 상기 전하 저장층의 상면 상에 형성된 블로킹(blocking) 절연막; 및 상기 블로킹(blocking) 절연막의 상면 상에 형성된 게이트 전극;을 포함하는, 비휘발성 메모리 소자를 제공한다.
본 발명의 일 실시예에서, 상기 비휘발성 메모리 소자의 커플링비(coupling ratio)는 0.5 이상이며, 상기 터널링 절연막은 저유전율의 고분자 물질을 포함한다.
본 발명의 일 실시예에서, 상기 터널링 절연막의 유전율은 상기 블록킹 절연막보다 낮은 유전율을 갖는다.
본 발명의 일 실시예에서, 상기 터널링 절연막의 유전율은 2.3k 이하이다.
본 발명의 일 실시예에서, 상기 터널링 절연막은 5 내지 10nm의 두께를 갖는다.
본 발명의 일 실시예에서, 상기 터널링 절연막은 상기 반도체 채널 소재 상에서 증착된 단량체로부터 라디칼 중합된 고분자이다.
본 발명의 일 실시예에서, 상기 전이금속 디칼코겐나이드 물질은 MoS2, MoSe2, WS2, WSe2, MoTe2, WTe2, WSe2로 이루어진 그룹으로부터 선택된 적어도 어느 하나이다.
본 발명의 일 실시예에서, 상기 고분자는 poly(cyclosiloxane)), poly(FMA), poly(IBC), poly(EGDMA) 및 poly(V3D3)로 이루어진 그룹으로부터 선택된 적어도 어느 하나이다.
본 발명은 또한 기판을 준비하는 단계; 상기 기판의 상면 상에 댕글링 본드가 없는 전이금속 디칼코케나이드 화합물을 포함하는 반도체 채널 소재를 형성하는 단계; 상기 기판 상에서 상기 반도체 채널 소재 상에 전기적으로 연결되도록 소스/드레인 전극을 형성하는 단계; 상기 반도체 채널 소재와 소스/드레인 전극를 전체적으로 덮는 상태로 터널링 절연막을 라디칼 중합 방식으로 증착하는 단계; 상기 터널링 절연막의 상면 상에 전하 저장층을 적층하는 단계; 상기 전하 저장층의 상에 상기 터널링 절연막보다 높은 유전율을 갖는 블로킹(blocking) 절연막을 적층하는 단계; 및 상기 블로킹(blocking) 절연막의 상에 형성된 게이트 전극;을 적층하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법을 제공한다.
본 발명의 일 실시예에서, 상기 전이금속 디칼코게나이드 화합물은 MoS2, MoSe2, WS2, WSe2, MoTe2, WTe2, WSe2 로 이루어진 그룹 중 선택된 적어도 어느 하나이다.
본 발명의 일 실시예에서, 상기 터널링 절연막은 고분자를 포함하는 절연막으로서, 상기 고분자는 poly(cyclosiloxane), poly(FMA), poly(IBC), poly(EGDMA) 및 poly(V3D3) 로 이루어진 그룹에서 선택된 적어도 어느 하나이다.
본 발명에 따르면, 전이금속 디칼코게나이드 화합물을 반도체 채널 소재와, 이에 대응하는 저유전율의 고분자 박막을 게이트 절연막으로 사용하여, 높은 커플링비를 가짐으로써 저전력에서도 구동하며, 높은 응답특성을 갖는 비휘발성 메모리 소자가 구현가능하다.
도 1은 본 발명의 일 실시예에 따라 이차원 물질과 고분자 박막을 포함하는 저전력 비휘발성 메모리 소자의 개념도를 보인다.
도 2는 본 발명에 따른 비휘발성 메모리 소자의 단면 TEM 이미지를 보인다.
도 3은 DC 스윕(sweep)을 통한 메모리 특성을 도시하는 그래프 및 DC sweep의 범위에 따른 메모리 윈도우를 도시하는 그래프이다.
도 4는 본 발명에 따른 비휘발성 메모리 소자의 동작 메커니즘을 도시하는 그래프이다.
도 5는 펄스 전압의 펄스폭에 따른 메모리 특성을 도시하는 그래프 및 펄스 전압의 폴스폭에 따른 메모리 윈도우와 전하 저장률을 도시하는 그래프이다.
도 6은 비휘발성 메모리 소자의 비휘발성 특성을 도시하는 소자의 리텐션 시간(retention time) 그래프 및 비휘발성 메모리 소자의 신뢰성을 도시하는 소자의 인듀어런스(endurance) 그래프이다.
도 7은 본 발명에 따라 이차원 물질과 고분자 박막을 포함하는 저전력 비휘발성 메모리 소자의 제조 공정을 보인다.
도 8은 본 발명에 따른 저전력 비휘발성 메모리 소자의 제작 공정 중 주요 공정의 상세 단면을 보인다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
이하, 본 발명의 실시예에 따른 이차원 물질과 고분자 박막을 포함하는 저전력 비휘발성 메모리 소자를 설명한다.
도 1은 본 발명의 일 실시예에 따라 전이금속 디칼코게나이드와 같은 이차원 물질과 고분자 박막을 동시에 포함하는 저전력 비휘발성 메모리 소자의 개념도를 보인다.
도 1을 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 기판 (100), 기판 상에 형성되며, 댕글링 본드가 없는 전이금속 디칼코게나이드 물질을 포함하는 반도체 채널 소재 (110), 상기 반도체 채널 소재의 상면 형성된 소스/드레인 전극 (120), 상기 반도체 채널 소재의 상면 상에서 상기 소스/드레인 전극과 이격 형성되며, 고분자 물질, 특히 용액 상에서가 아니라 기상에서 개시제에 의하여 단량체가 라디칼 중합된 터널링 절연막 (130), 상기 터널링 절연막의 상면 상에 형성된 전하 저장층 (140); 상기 전하 저장층의 상면 상에 형성된 블록킹(blocking) 절연막 (150); 상기 블록킹(blocking) 절연막의 상면 상에 형성된 게이트 전극 (160)을 포함한다.
본 발명은 특히 터널링 절연막으로서, 낮은 유전율의 고분자 박막을 사용하는데, 댕글링 본드가 없는 MoS2와 같은 전이금속 디칼코게나이드의 표면 특성상 ALD 공정이 어렵다는 문제를 기상에서 라디칼 중합되는 방식으로 고분자를 증착하여 해결하였다.
본 발명의 일 실시예에서, 상기 기판 (100)은 SiO2/Si, 유리, PMMA, 폴리카보네이트(PC), PES, PAR, PI, PET, PEN 및 PEEK로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있으며, 본 발명의 범위는 경질 기판 뿐만 아니라 연질, 플렉서블 기판 모두를 포함하며, 기판의 소재에 제한되지 않는다.
본 발명의 일 실시예에서, 소스/드레인 전극 (120) 및 게이트 전극 (160)으로 통상의 전극물질이 자유로이 사용될 수 있으며, Au, Cu, Ni, Ti, Hf, Zr, W, Co, V, Al, Cr 및 Pt 중에서 선택된 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에서 상기 터널링 절연막 (130)은 저유전 상수를 갖는 물질, 즉 low-k의 고분자를 사용한다. 본 발명의 일 실시예에서, 상기 고분자 폴리머는 poly(cyclosiloxane), poly(FMA), poly(IBC), poly(EGDMA) 및 poly(V3D3) 중 선택된 어느 하나일 수 있는데, 적어도 반도체 채널 소재 상에서 단량체가 기상에서 증착된 후 중합되는 임의의 모든 물질이 본 발명의 범위에 속할 수 있다.
특히, 본 발명은 낮은 유전율의 low-k 물질을 터널링 절연막(130)으로, 높은 유전율의 high-k 물질을 블록킹 절연막으로 사용하며, 이차원 반도체 채널 소재와 결합되어 통상의 비휘발성 메모리 소자에 비하여 매우 높은 커플링비를 보여주는데, 이는 다음의 실험예에서 보다 상세히 설명된다.
상술한 바와 같이 본 발명의 일 실시예에서 상기 터널링 절연막은 iCVD 공정을 통해 반도체 채널 상에 증착되는데, iCVD 공정은 통상 액상 공정으로 진행되는 중합공정과 달리 기상에서 증착과 중합을 동시에 진행한다. 즉, iCVD 공정에서는 개시제와 단량체를 기화하여 기상에서 고분자 반응이 이루어지게 함으로써, 고분자 박막을 기판의 표면에 증착하는 공정으로, 휘발성을 가진 단량체를 먼저 기화시키고, 고분자의 중합 반응과 성막 공정을 동시에 진행하는 기상 중합 반응을 통해 고분자 박막을 얻을 수 있는 공정이다.
따라서, 본 발명은 ALD 공정이 상대적으로 어려운 채널 소재 상에 낮은 유전율의 고분자 박막을 절연막으로 균일하고 넓게 낮은 두께로 증착하는 기상 공정을 도입하여, 종래 기술에 따른 문제를 해결한다.
본 발명의 일 실시예에서, 반도체 채널 소재(110)는 이차원 소재로써 MoS2, MoSe2, WS2, WSe2, MoTe2, WTe2, WSe2 등의 전이금속 디칼코게나이드 소재 중에서 선택되는 어느 하나일 수 있다. 또한, 상기 전하 저장층은 Au, Ag, Ni, Pt 등과 같은 금속 나노파티클 또는 Ge과 같은 반도체 나노파티클 및 그래핀, Si3N4 중에서 선택되는 어느 하나를 포함할 수 있으며, 본 발명의 범위는 전하 저장층의 종류에 제한되지 않는다.
본 발명의 일 실시예에서 상기 블록킹(blocking) 절연막은 게이트 커플링비(gate coupling ratio)를 늘리기 위하여 Al2O3, HfO2 등의 고유전율의 high-k 절연막으로 알려진 소재 중에서 선택되는 어느 하나를 포함할 수 있다. 즉, 본 발명은 낮은 k인 2.3k 이하의 저유전율 터널링 절연막(이것은 기상 증착된 고분자 박막)와 높은 k의 고유전율 블록킹 절연막의 조합을 사용하여 전이금속 디칼코게나이드 채널 소재의 사용 효과를 극대화시킨다.
도 2는 본 발명에 따른 비휘발성 메모리 소자의 단면 TEM 이미지를 보인다.
도 2를 통해 비휘발성 메모리 소자의 단면 TEM을 확인할 수 있듯이, 불포화 결합인 댕글링 본드(dangling bond)를 지니고 있지 않은 전이금속 디칼코게나이드 물질인 MoS2 표면 위에서 10 nm의 고분자가 균일하게 증착되어 깨끗한 계면을 형성함을 알 수 있다.
도 3은 DC 스윕(sweep)을 통한 메모리 특성을 도시하는 그래프 및 DC 스윕(sweep)의 범위에 따른 메모리 윈도우를 도시하는 그래프이다.
도 3 내지 도 6을 참조하면, 전압의 DC 스윕(sweep)과 펄스 전압을 통해서 저전압으로 메모리가 구동되는 것을 확인하였으며, 기존에 보고된 MoS2 메모리 소자에 비해서 본 발명에 따른 메모리 소자가 훨씬 더 안정적인 endurance 및 retention 특성을 지님을 확인할 수 있다.
도 7은 본 발명에 따라 이차원 물질과 고분자 박막을 포함하는 저전력 비휘발성 메모리 소자의 제작 공정을 보인다.
먼저 도 7a를 보면, SiO2/Si, 유리, PMMA, PC, PES, PAR, PI, PET, PEN 및 PEEK로 이루어진 군으로부터 선택된 기판을 준비한다. 본 발명의 일 실시예에서는 SiO2/Si를 기판을 사용하였는데, 본 발명의 범위는 이에 제한되지 않는다.
다음으로, 상기 기판의 상면 상에 이차원 소재로서 MoS2, MoSe2, WS2, WSe2, MoTe2, WTe2, WSe2 등의 전이금속 디칼코겐나이드 소재 중에서 하나의 소재를 기계적 박리 공정을 통해 반도체 채널 소재(110)를 형성하였는데, 본 발명의 특정 증착 공정에 권리범위가 제한되지 않는다.
도 7b를 보면, 기판 상에서 반도체 채널 소재(110)의 양측 상에 소스/드레인 전극(120)을 형성한다.
본 발명의 일 실시예에서 상기 소스/드레인 전극은 Au, Cu, Ni, Ti, Hf, Zr, W, Co, V, Al, 및 Pt 중에서 선택된 것으로, 본 발명의 일 실시예에서는 Ti/Au를 사용하였으나, 본 발명의 범위는 이에 제한되지 않는다.
도 7c를 보면, 반도체 채널 소재(110)와 소스/드레인 전극(120)의 상부를 전체적으로 덮는 상태로 poly(V3D3)일 수 있는 터널링 절연막(130)을 증착한다. 터널링 절연막(130)은 고분자 폴리머가 증착된 고분자 절연막으로서 개시체를 이용한 화학기상증착법으로 증착이 진행된다. 예를 들어, 단량체인 1,3,5-trimethyl-1,3,5-trivinyl cyclotrisiloxane (V3D3)와 개시제인 tert-butyl peroxide (TBPO)를 2.5 sccm, 1 sccm으로 각각 iCVD 챔버 내부로 흘려주어 poly(V3D3) 절연막을 반도체 채널 소재위에 증착하였다.
즉, 본 발명은 댕글링 본드가 없는 채널 소재 상에서 균일한 두께의 고분자 막 증착을 위하여 기상에서 중합과 성막이 동시 진행되는 공정을 사용한다. 하지만, 본 발명은 낮은 k의 고분자막을 디칼코게나이드 채널 소재 상에 적층하는 한, 이는 모두 본 발명의 범위에 속한다.
도 7d를 보면, 전하 저장층이 터널링 절연막의 상단을 통해 형성된다. 예를 들어, Au 나노파티클들이 터널링 절연막 상단 상에 열증착 방식으로 Au 3 nm 필름을 증착한 방식으로 결합된다.
도 7e를 보면, 블록킹(blocking) 절연막이 터널링 절연막 및 전하 저장층을 전체적으로 덮는 방식으로 증착된다. 예시적으로, 블록킹(blocking) 절연막은 원자 증착층 (ALD)를 이용하여 90ㅀC의 저온에서 증착한 Al2O3를 채용한다.
도 7f를 보면, 블록킹(blocking) 절연막의 상단 상에 게이트 전극 (160)을 형성한다. 상기 게이트 전극 (160)은 Au, Cu, Ni, Ti, Hf, Zr, W, Co, V, Al, Cr 및 Pt 중에서 선택한다. 예시적으로, 게이트 전극은 Cr/Au 일 수 있다.
도 8은 본 발명에 따른 저전력 비휘발성 메모리 소자의 제작 공정 중 주요 공정의 상세 단면을 보인다.
상부에서부터 차례로 기계적 박리 공정을 통해 형성된 반도체 채널 소재, 소스/드레인 전극 및 컨트롤 게이트 전극 형성과 관련된 상세한 물성 구조를 보인다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 게이트 커플링비 등의 비휘발성 메모리 소자 특성은 얇은 두께의 낮은 유전율의 터너링 절연막과 높은 유전율의 블록킹 절연막의 조합에 따라 크게 향상되는데, 아래에서 이를 상세히 설명한다.
하기 표는 본 발명에 따른 메모리 소자와 타 절연막을 갖는 메모리 소자간의 소자 특성의 비교 결과이다.
여기에서 게이트 커플링비(Coupling Ratio)는 하기 식으로 표시될 수 있는데, 하기 식에서 ε0는 진공에서의 유전율, εk는 절연막의 유전율이고, d는 거리 A는 면적에 해당한다.
Figure pat00001
높은 커플링비를 얻기 위해서는 블록킹절연막의 높은 유전율, 터널링절연막은 낮은 유전율을 갖는 것이 중요한데, 본 발명에서는 낮은 유전율의 터널링 절연막으로 기상에서 중합되는 고분자를 사용하여 높은 커플링비의 소자를 얻을 수 있었다.
하기 표는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자와 종래 알려진메모리 소자간의 특성을 비교한 결과이다.


Endurance
Retention 		Memory window
(operatingvotlage) 		Coupling ratio
실시예
103cycles 105s ~5.2 V (±13 V) 0.55
비교예 1
120 cycles 2 x 104s ~8 V (±15 V) 0.17
비교예 2
120 cycles 2 x104s ~20 V (±26 V) 0.19
비교예 3
N/A 2x 104s ~11 V (±15 V) 0.25
비교예 4
110 cycles 1400s ~18 V (±15 V) 0.05
상기 실험예에서의 터널링절연막/전하저장층/블록킹절연막의 소재와 두께, 참조한 문헌은 다음과 같으며, 실시예를 제외한 비교예 1 내지 4의 터널링절연막은 ALD 공정을 통하여 증착한 공정이다.
실시예: pV3D3(10nm)/AuNPs/Al2O3(20nm)이며, 본 발명의 상술한 실시예의 구성과 방식을 따름
비교예 1: HfO2(6nm)/MLG/HfO2(30nm)(S. Bertolazzi, D. Krasnozhon, A. Kis, ACS Nano 2013, 7, 3246. 참조)
비교예 2: Al2O3(7nm)/HfO2/Al2O3(30nm)(E. Zhang, W. Wang, C. Zhang, Y. Jin, G. Zhu, Q. Sun, D. W. Zhang, P. Zhou, F. Xiu, ACS Nano 2015, 9, 612. 참조)
비교예 3: HfO2(6.5nm)/AuNPs/HfO2(20nm)(J. Wang, X. Zou, X. Xiao, L. Xu, C. Wang, C. Jiang, J. C. Ho, T. Wang, J. Li, L. Liao, Small 2015, 11, 208. 참조)
비교예 4: hBN(10nm)/MLG/SiO2(300nm)(M. S. Choi, G. H. Lee, Y. J. Yu, D. Y. Lee, S. H. Lee, P. Kim, J. Hone, W. J. Yoo, Nat Commun 2013, 4, 1624. 참조)
상기 결과를 참조하면, 본 발명에 따라 증착한 터널링 절연막은 블록킹 절연막에 비하여 낮은 k를 가짐으로써 커플링비를 포함한 모든 메모리 특성이 좋아지는 것을 알 수 있다. 특히 endurance와 커플링비가 현저하게 향상되는 것을 알 수 있는데, 이는 메모리 소자의 내구성과 전력소모량을 현저하게 감소되는 것을 나타낸다.
상술한 바와 같이 본 발명에 따른 이차원 물질과 고분자 박막을 포함하는 저전력 비휘발성 메모리 소자는 MoS2와 낮은 k의 고분자 물질을 이용하여 고신뢰성, 저전력을 가지며, 상기의 메모리 소자를 이용하여 향후에 플렉서블, 저전력 비휘발성 메모리 소자를 개발할 수 있어, 인간친화형 인터페이스를 제공하는 소프트 전자시스템 구축의 토대를 마련한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 기판
110 : 반도체 채널 소재
120 : 소스/드레인 전극
130 : 터널링 절연막
140 : 전하 저장층
150 : blocking 절연막
160 : 게이트 전극

Claims (12)

  1. 기판;
    상기 기판 상에 형성되며, 댕글링 본드가 없는 전이금속 칼케고나이드 화합물을 포함하는 반도체 채널 소재;
    상기 반도체 채널 소재에 전기적으로 연통 가능하게 형성된 소스/드레인 전극;
    상기 반도체 채널 소재 상에 개시체를 이용한 화학기상증착법으로 증착 형성된 터널링 절연막;
    상기 터널링 절연막의 상면 상에 형성된 전하 저장층;
    상기 전하 저장층의 상면 상에 형성된 블로킹(blocking) 절연막; 및
    상기 블로킹(blocking) 절연막의 상면 상에 형성된 게이트 전극;을 포함하는, 비휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 비휘발성 메모리 소자의 커플링비(coupling ratio)는 0.5 이상인 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2항에 있어서,
    상기 터널링 절연막은 저유전율의 고분자 물질을 포함하는 것을 특징으로 하는, 비휘발성 메모리 소자.
  4. 제 3항에 있어서,
    상기 터널링 절연막의 유전율은 상기 블록킹 절연막보다 낮은 유전율을 갖는 것을 특징으로 하는, 비휘발성 메모리 소자.
  5. 제 4항에 있어서,
    상기 터널링 절연막의 유전율은 2.3k 이하인 것을 특징으로 하는, 비휘발성 메모리 소자.
  6. 제 3항에 있어서,
    상기 터널링 절연막은 5 내지 10nm의 두께를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1항에 있어서,
    상기 터널링 절연막은 상기 반도체 채널 소재 상에서 증착된 단량체로부터 라디칼 중합된 고분자인 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1항에 있어서, 상기 전이금속 디칼코겐나이드 물질은 MoS2, MoSe2, WS2, WSe2, MoTe2, WTe2, WSe2 중 적어도 어느 하나인 것을 특징으로 하는, 비휘발성 메모리 소자.
  9. 제 1항에 있어서,
    상기 고분자는 poly(cyclosiloxane)), poly(FMA), poly(IBC), poly(EGDMA) 및 poly(V3D3)로 이루어진 그룹으로부터 선택된 적어도 어느 하나인 것을 특징으로 하는, 비휘발성 메모리 소자.
  10. 기판을 준비하는 단계;
    상기 기판의 상면 상에 댕글링 본드가 없는 전이금속 디칼코케나이드 화합물을 포함하는 반도체 채널 소재를 형성하는 단계;
    기판 상에서 상기 반도체 채널 소재 상에 전기적으로 연결되도록 소스/드레인 전극을 형성하는 단계;
    상기 반도체 채널 소재와 소스/드레인 전극를 전체적으로 덮는 상태로 터널링 절연막을 라디칼 중합 방식으로 증착하는 단계;
    상기 터널링 절연막의 상면 상에 전하 저장층을 적층하는 단계;
    상기 전하 저장층의 상에 상기 터널링 절연막보다 높은 유전율을 갖는 블로킹(blocking) 절연막을 적층하는 단계; 및
    상기 블로킹(blocking) 절연막의 상에 형성된 게이트 전극;을 적층하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  11. 제 10항에 있어서,
    상기 전이금속 디칼코게나이드 화합물은 MoS2, MoSe2, WS2, WSe2, MoTe2, WTe2, WSe2 로 이루어진 그룹 중 선택된 적어도 어느 하나인, 비휘발성 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 터널링 절연막은 고분자를 포함하는 절연막으로서, 상기 고분자는 poly(cyclosiloxane), poly(FMA), poly(IBC), poly(EGDMA) 및 poly(V3D3) 로 이루어진 그룹에서 선택된 적어도 어느 하나인 것을 특징으로 하는, 비휘발성 메모리 소자의 제조 방법.
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