CN114864493A - 半导体装置 - Google Patents

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CN114864493A
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CN
China
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layer
gate
semiconductor
fin
dielectric
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詹易叡
江国诚
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供了一种装置，包括：基板；多个半导体纳米结构的第一堆叠，垂直地位于基板上方；及栅极结构，围绕所述半导体纳米结构并邻接第一堆叠的上侧以及第一横向侧及第二横向侧。第一外延区横向地邻接第一堆叠的第三横向侧；及第二外延区横向地邻接第一堆叠的第四横向侧。第一非主动鳍片横向地邻接第一外延区；及第二非主动鳍片横向地邻接第二外延区并通过栅极结构与第一非主动鳍片实体分离。

Description

半导体装置
技术领域
本公开是有关于一种半导体结构及其制造方法，且特别是有关于一种具有非主动鳍片的场效晶体管及其制造方法。
背景技术
集成电路(integrated circuit,IC)产业已历经了指数成长。IC材料及设计的技术性进步已产生了数个世代的ICs，其中各世代都比前一世代具有更小且更复杂的电路。在IC演进的历程中，功能密度(即单位芯片面积的互连装置数目)通常会增加，而几何尺寸(即可使用制程生产的最小元件(或线))却减少。此微缩化(scaling down)的制程通常借由提高生产效率及降低相关成本来提供效益。这种微缩化也已增加了ICs加工及制造的复杂性。
发明内容
本发明实施例提供一种半导体装置，包括：基板；多个半导体纳米结构的第一堆叠，垂直地位于基板上方；栅极结构，围绕所述半导体纳米结构并邻接第一堆叠的上侧以及第一横向侧及第二横向侧；第一外延区，横向地邻接第一堆叠的第三横向侧；第二外延区，横向地邻接第一堆叠的第四横向侧；第一非主动鳍片，横向地邻接第一外延区；及第二非主动鳍片，横向地邻接第二外延区并通过栅极结构与第一非主动鳍片实体分离。
本发明实施例提供一种半导体装置，包括：基板；第一半导体通道，垂直地位于基板上方；第二半导体通道，垂直地位于基板上方并且以第一方向从第一半导体通道横向地偏移；第一栅极结构，横向地位于第一半导体通道及第二半导体通道之间；第二栅极结构，横向地位于第一半导体通道及第二半导体通道之间；栅极隔离部件，位于第一半导体通道及第二半导体通道之间，在第一方向上从第一栅极结构的第一侧壁延伸至第二栅极结构的第二侧壁；第一外延区，在与第一方向垂直的第二方向上横向地邻接第一半导体通道；第二外延区，在第二方向上横向地邻接第二半导体通道；及非主动鳍片结构，在第一方向上位于第一外延区及第二外延区之间，并且在第二方向上横向地邻接栅极隔离部件。
本发明实施例提供一种半导体装置的形成方法，包括：垂直地形成第一鳍片堆叠及第二鳍片堆叠于基板上方，第一鳍片堆叠及第二鳍片堆叠在第一横向方向上延伸并在垂直于第一横向方向的第二横向方向上分开；形成在第二横向方向延伸的牺牲栅极结构在第一鳍片堆叠及第二鳍片堆叠上方；形成第一非主动鳍片结构，邻接第一鳍片堆叠、第二鳍片堆叠、以及牺牲栅极结构的第一侧；形成第二非主动鳍片结构，邻接第一鳍片堆叠、第二鳍片堆叠、以及牺牲栅极结构与第一侧相反的第二侧；形成第一外延部件，邻接第一非主动鳍片结构及第一鳍片堆叠；及形成第二外延部件，邻接第一非主动鳍片结构及第二鳍片堆叠。
附图说明
本公开的面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
图1A至图1E是根据本公开的实施例，是制造IC装置的一部分的示意性俯视图及剖面侧视图。
图2、图3、图4、图5、图6A、图6B、图6C、图6D、图6E、图7、图8、图9、图10、图11、图12是根据本公开的各面向，是各制造阶段的IC装置的各个实施例的视图。
图13是根据本公开的各面向，是制造半导体装置的方法的流程图。
其中，附图标记说明如下：
10：IC装置
20A：GAA装置
20B：GAA装置
20C：GAA装置
20D：GAA装置
20E：GAA装置
21：第一半导体层
22：第一纳米结
22A1：通道
22A2：通道
22A3：通道
22A4：通道
22A5：通道
22B1：通道
22B2：通道
22B3：通道
22B4：通道
22B5：通道
22C1：通道
22C2：通道
22C3：通道
22C4：通道
22C5：通道
23：第二半导体层
23A：第二半导体层
23B：第二半导体层
23C：第二半导体层
24：第二纳米结构
25：多层堆叠
26：鳍片叠层
28：氧化物层
29：硬遮罩层
40：虚设栅极结构
43：第二介电层
44：栅极介电层
45：虚设栅极层
47：遮罩层
47A：第一层
47B：第二层
49：间隔层
60：空腔
62：第二材料
74：内间隔物
74A：内间隔物
82：源极/漏极区
90：第一介电层
94：非主动鳍片
99：栅极隔离结构
110：基板
118：硅化物层
120：源极/漏极接触件
130：层间介电质
131：蚀刻停止层
132：第二蚀刻停止层
170：区域
181：介电层
182：导电层
183：导电插塞
200A：栅极结构
200B：栅极结构
200C：栅极结构
200D：栅极结构
200E：栅极结构
200F：栅极结构
210：界面层
240：第二界面层
290：金属填充层
321：半导体鳍片
322：半导体鳍片
323：半导体鳍片
324：半导体鳍片
325：半导体鳍片
360：绝缘材料层
361：隔离区
362：隔离区
363：隔离区
364：隔离区
510：接缝
600：栅极介电层
700：第二功函数层
900：功函数金属层
1000：方法
1100，1200，1300，1400，1500，1600，1700：步骤
具体实施方式
以下公开提供了许多不同的实施例或范例，以进行本发明实施例的不同部件。以下描述组件及配置方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而非意图限制本发明实施例。举例而言，在以下描述中提及于第二部件上形成第一部件，其可包含第一部件及第二部件以直接接触的方式形成的实施例，并且可包含在第一部件及第二部件之间形成额外的部件，使得第一部件及第二部件可不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，此处可能使用空间相对用语，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」等类似的用语，以便描述图式中一个部件或特征与另一个(些)部件或特征之间的关系。空间相对用语除了包含图示绘示的方位外，也意图包含使用中或操作中的装置的不同方位。当装置被旋转至不同方位时(旋转90度或其他方位)，此处所使用的空间相对描述也将同样地依旋转后的方位来解释。
例如“约”、“实质上”等表示相对程度的术语应被解释为本领域具有通常知识者根据当前技术规范来解读。通常，术语“实质上”表示比“约”更严格的容许偏差(tolerance)。例如，“约100个单位”的厚度将包括更大范围的数值，例如70个单位至130个单位(+/-30％)，而“实质上100个单位”的厚度将包括更小范围的数值，例如，95个单位至105个单位(+/-5％)。再者，除了“约”作为一个相对词在类似的前后文中使用时不如“实质上”严格外，此类容许偏差(+/-30％、+/-5％等)可能取决于制程及/或设备，并且不应被解释为比本领域具有通常知识者对于所讨论的技术认为正常的限制更多或更少。
本公开一般涉及半导体装置，更具体地涉及场效晶体管(field-effecttransistors,FETs)，例如平面FETs、三维鳍状FETs(fin-like FETs,FinFETs)、或全绕式栅极(gate-all-around,GAA)装置。在先进的技术节点中，单元(cell)微缩化会受限于到主动区(例如，源极/漏极)间距及/或半导体鳍片间距的布局限制。在许多设置中，非主动(inactive)(或“虚设”或“混合”)鳍片结构分布在源极/漏极外延部件之间以防止相邻外延部件之间的桥接(bridging)。在所描述的实施例中，通过仅在源极/漏极外延部件之间形成非主动鳍片结构，且留下主动鳍片结构及无非主动鳍片结构的上方栅极结构，减轻了一般由于将非主动鳍片结构置于主动鳍片结构(例如纳米片堆叠)之间而造成的间距限制。
可通过任何合适的方法来图案化全绕式栅极(gate-all-around,GAA)晶体管结构。举例而言，可使用一种或多种光学微影制程对结构进行图案化，包括双重图案化或多重图案化制程。一般来说，双重图案化或多重图案化制程结合了微影制程与自对准制程，以创建出例如，比使用单一、直接微影制程所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用微影制程对其进行图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可使用剩余的间隔物来图案化GAA结构。
图1A至图1E是根据本公开的实施例，是制造IC装置10的一部分的示意性透视图、侧视图、及俯视图，其中IC装置10包括全绕式栅极(gate-all-around,GAA)装置20A-20E。图1A是包括GAA装置20A-20E的IC装置10的一部分的示意性透视图。为了简单说明，图1A至图图1E的一些部件被刻意地从视图中移除。在一些实施例中，GAA装置20A-20E可至少包括N型FET(N-type FET,NFET)或P型FET(P-type FET,PFET)。例如IC装置10的集成电路装置经常包括基于其在IC装置中的功能而具有不同阈值电压的晶体管。举例而言，输入/输出(input/output,IO)晶体管通常具有最高阈值电压，核心逻辑晶体管通常具有最低阈值电压，并且也可采用介于IO晶体管的阈值电压及核心逻辑晶体管的阈值电压之间的第三阈值电压用于一些其他功能晶体管，例如静态随机存取存储器(static random accessmemory,SRAM)晶体管。IC装置10内的一些电路区块可包括两个或更多个具有两个或更多个不同阈值电压的NFETs及/或PFETs。
GAA装置20A-20E形成在基板110上方及/或之中，并且通常包括跨骑(straddling)半导体通道(例如，GAA装置20A的半导体通道22A1-22C1)的栅极结构200A-200E，上述半导体通道替代地称作“纳米结构”，位于从隔离结构361-364突出并被隔离结构361-364所间隔开的半导体鳍片321-325上方。通道被标注为“22AX”至“22CX”，其中“X”为从1到5的整数，分别对应于五个晶体管20A至20E。每个栅极结构200A-200E控制流过通道22A1-22C5的电流(参照例如图1B)。
在许多IC装置中，两个或多个相邻GAA装置的栅极结构优选为电性连接。栅极结构的材料层可形成在大量邻近的半导体鳍片上方，在材料层之前或之后形成的隔离结构用于“切割(cut)”材料层，以将材料层的一些部分与其他部分隔离开。材料层的每一部分可为对应于一个或多个GAA装置的一个或多个栅极结构。为了说明的目的，在图1B所示的设置中，单一栅极隔离结构99隔离了五个栅极结构200A-200E，使得栅极结构200A、200B电性连接并且栅极结构200C-200E电性连接。栅极结构200A、200B通过栅极隔离结构99与栅极结构200C-200E隔离开。栅极隔离结构99可替代地称作“介电插塞99”。栅极隔离结构99从隔离结构362的上表面延伸到栅极结构200A-200E的上表面。栅极隔离结构99还邻接多个非主动鳍片结构94(如图1A所示，包括衬层介电层90及覆盖隔离结构362的填充介电层43)之一。非主动鳍片结构94横向地邻接栅极结构200A-200E及/或(多个)栅极隔离结构99(例如，在所示的X方向上)，并且可从半导体通道22A1、22A2、22A3、22A4、22A5的上表面延伸到隔离结构361-364的上表面。
在本公开的各个实施例中，在形成栅极结构200A-200E之前，在自对准制程中形成非主动鳍片结构94，并且在形成栅极结构200A-200E之后，在另一制程(例如，EUV蚀刻制程)中形成栅极隔离结构99。通过在栅极结构200A-200E的外部形成非主动鳍片结构94，可改善主动区(例如，源极/漏极)间距。
参照图1C及图1D，图1C及图1D中的IC装置10的剖面图是沿着XZ平面截取的，其中X方向为水平方向，且Z方向为垂直方向。图1C中的剖面图为了说明的简单起见绘示了GAA装置20A-20E中的单一GAA装置20B，并且相关描述通常适用于其他GAA装置20A、20C-20E。通道22A2-22C2横向地邻接源极/漏极部件82，并且被栅极结构200B覆盖且围绕。栅极结构200B基于施加在栅极结构200B及源极/漏极部件82的电压来控制通过通道22A2-22C2进出源极/漏极部件82的电流的流动。
在一些实施例中，鳍片结构322包括硅。在一些实施例中，GAA装置20B为NFET，并且其源极/漏极部件82包括硅磷(silicon phosphorous,SiP)。在一些实施例中，GAA装置20B为PFET，并且其源极/漏极部件82包括硅锗(silicon germanium,SiGe)。
每个通道22A2-22C2包括半导体材料，例如硅或硅化合物，例如硅锗等。通道22A2-22C2为纳米结构(例如，具有在几纳米范围内的尺寸)并且每个也可具有细长形状并且在X方向上延伸。在一些实施例中，通道22A2-22C2各自具有纳米线(nanowire,NW)形状、纳米片(anosheet,NS)形状、纳米管(nanotube,NT)形状、或其他合适的纳米级形状。通道22A2-22C2的剖面轮廓可为矩形、环状(round)、正方形、圆形(circular)、椭圆形、六边形、或其组合。
在一些实施例中，通道22A2-22C2的长度(例如，在X方向上测量)可彼此不同，例如由于在鳍片蚀刻制程期间渐缩(tapering)。在一些实施例中，通道22A1的长度可小于通道22B1的长度，通道22B1的长度可小于通道22C1的长度。每个通道22A2-22C2可能不具有均匀的厚度，例如由于用于扩大通道22A2-22C2之间的间距(例如，在Z方向上测量)以增加栅极结构制造制程宽裕度(process window)的通道修整(trimming)制程。举例而言，各通道22A2-22C2中的中间部可比每个通道22A2-22C2的两端更薄。这种形状可统称为“狗骨(dog-bone)”形状。
在一些实施例中，通道22A2-22C2之间(例如，通道22B2与通道22A2或通道22C2之间)的间距在约8纳米(nanometers,nm)至约12nm之间的范围。在一些实施例中，每个通道22A2-22C2的厚度(例如，在Z方向上测量)在约5nm至约8nm之间的范围。在一些实施例中，每个通道22A2-22C2的宽度(例如，在Y方向上测量，未在图1D中绘示，垂直于XZ平面)为至少约8nm。
栅极结构200B分别设置在通道22A2-22C2上方及之间。在一些实施例中，栅极结构200B设置在通道22A2-22C2上方及之间，通道22A2-22C2是用于N型装置的硅通道或用于P型装置的硅锗通道。在一些实施例中，栅极结构200B包括界面层(interfacial layer,IL)210、一个或多个栅极介电层600、及金属填充层290。栅极结构200B可还包括一个或多个功函数调谐层900(参照图12)。
可为通道22A2-22C2的材料的氧化物的界面层210可形成在通道22A2-22C2中的一个或多个的露出区域及鳍片322的顶表面上。界面层210促进栅极介电层600对通道22A2-22C2的粘着。在一些实施例中，界面层210具有约5埃
Figure BDA0003495512330000092
至约50埃
Figure BDA0003495512330000091
的厚度。在一些实施例中，界面层210具有约10埃的厚度。厚度太薄的界面层210可能表现出空隙(voids)或粘着性能不足。界面层210太厚会消耗栅极填充宽裕度，这与上述阈值电压调谐及电阻有关。在一些实施例中，界面层210掺杂有偶极子(dipole)用于阈值电压调谐(tuning)，上述偶极子例如镧。
在一些实施例中，栅极介电层600包括至少一高k栅极介电材料，可指具有大于氧化硅的介电常数(k≈3.9)的高介电常数的介电材料。例示性高k介电材料包括HfO2 HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Ta2O5、或其组合。在一些实施例中，栅极介电层600具有约
Figure BDA0003495512330000093
至约
Figure BDA0003495512330000094
的厚度。
在一些实施例中，栅极介电层600可包括掺质至一浓度以实现阈值电压调谐，上述掺质例如从La2O3、MgO、Y2O3、TiO2、Al2O3、Nb2O5等驱动进入高k栅极介电质的金属离子或从B2O3驱动进入的硼离子。作为一示例，对于N型晶体管装置而言，相对于具有较低浓度或没有镧离子的层，较高浓度的镧离子降低了阈值电压，而对于P型装置而言则相反。在一些实施例中，一些晶体管装置(例如，IO晶体管)的栅极介电层600没有存在于一些其他晶体管装置(例如，N型核心逻辑晶体管或P型IO晶体管)中的掺质。举例而言，在N型IO晶体管中，需要相对高的阈值电压，使得IO晶体管的高k介电层优选地不含镧离子，否则镧离子会降低阈值电压。
在一些实施例中，栅极结构200B还包括一个或多个功函数金属层，统称为功函数金属层900(参照图12)。当配置为NFET时，GAA装置20B的功函数金属层900可至少包括N型功函数金属层、原位(in-situ)盖层、及阻氧层(oxygen blocking layer)。在一些实施例中，N型功函数金属层为或包括N型金属材料，例如TiAlC、TiAl、TaAlC、TaAl等。原位盖层形成在N型功函数金属层上，并且可包括TiN、TiSiN、TaN、或其他合适的材料。在原位盖层上形成阻氧层以防止氧扩散到N型功函数金属层中，这会导致阈值电压的不期望的偏移。阻氧层可由能够阻止氧渗透到N型功函数金属层并且可保护N型功函数金属层免于进一步氧化的介电材料所形成。阻氧层可包括硅、锗、SiGe、或其他合适材料的氧化物。在一些实施例中，功函数金属层900包括比所描述的层更多或更少的层。
功函数金属层900可还包括一个或多个阻障层，阻障层包括金属氮化物，例如TiN、WN、MoN、TaN等。一个或多个阻障层中的每一个可具有约
Figure BDA0003495512330000101
至约
Figure BDA0003495512330000102
的范围的厚度。包括一个或多个阻障层提供了额外的阈值电压调节灵活性。通常，每个额外的阻障层增加了阈值电压。因此，对于NFET而言，较高阈值电压装置(例如，IO晶体管装置)可具有至少一个或多于两个额外阻障层，而较低阈值电压装置(例如，核心逻辑晶体管装置)可具有很少或没有额外的阻障层。对于PFET而言，较高阈值电压装置(例如，IO晶体管装置)可具有很少或没有额外的阻障层，而较低阈值电压装置(例如，核心逻辑晶体管装置)可具有至少一个或多于两个额外的阻障层。在前文的讨论中，阈值电压是根据幅度(magnitude)来描述的。作为示例，NFET IO晶体管及PFET IO晶体管在幅度方面可具有相似的阈值电压，但是极性相反，例如NFET IO晶体管为+1伏，且PFET IO晶体管为-1伏。因此，因为每个额外的阻障层在绝对值上增加了阈值电压(例如，+0.1伏/层)，这样的增加赋予了NFET晶体管阈值电压(幅度)的增加及PFET晶体管阈值电压(幅度)的降低。
栅极结构200B也包括金属填充层290。金属填充层290可包括例如下列的导电材料：钨、钴、钌、铱、钼、铜、铝、或其组合。在通道22A2-22C2之间，金属填充层290(在剖面图中)被一个或多个功函数金属层900周向地(circumferentially)围绕，然后被栅极介电层600周向地围绕。栅极结构200B也可包括在一个或多个功函数层900及金属填充层290之间形成的胶层以增加粘着。为简单起见，胶层在图1A至图1D中没有具体绘示。
GAA装置20A-20E也包括设置在栅极介电层600及IL 210的侧壁上的栅极间隔物49及内间隔物74。内间隔物74也设置在通道22A2-22C2之间。栅极间隔物49及内间隔物74可包括介电材料，例如下列低k材料：SiOCN、SiON、SiN、或SiOC。
GAA装置20A-20E可还包括在源极/漏极部件82上方形成的源极/漏极接触件120。源极/漏极接触件120可包括例如下列导电材料：钨、钴、钌、铱、钼、铜、铝、或其组合。源极/漏极接触件120可被阻障层(未绘示)围绕，上述阻障层例如SiN或TiN，这有助于防止或减少材料从源极/漏极接触件120扩散及扩散进源极/漏极接触件120。硅化物层118也可形成在源极/漏极部件82及源极/漏极接触件120之间，以减小源极/漏极接触电阻。硅化物层可包含金属硅化物材料，例如在一些实施例中的钴硅化物、或在一些其他实施例中的TiSi。
GAA装置20A-20E还包括层间介电质(interlayer dielectric,ILD)130。ILD130在前文讨论的GAA装置20A-20E的各种部件之间提供电性隔离，例如在栅极结构200B及源极/漏极接触件120之间。蚀刻停止层131可在形成ILD130之前形成，并且可横向设置在ILD 130及栅极间隔物49之间并垂直设置在ILD 130及源极/漏极部件82之间。
图1D是在隔离部件362处截取的XZ平面中的剖面侧视图。在本公开的实施例中，栅极隔离部件99通过非主动鳍片结构94邻接在两侧上，并且通过栅极结构200B、200C邻接在另外两侧上(参照图1B)。在一些实施例中，栅极隔离部件99在X方向上具有与栅极结构200A-200E实质上相同的宽度，并且从一侧的第一介电层90横向延伸到相反侧的第一介电层90。在一些实施例中，栅极隔离部件99直接接触隔离部件362、第一介电层90、及蚀刻停止层131。在一些实施例中，栅极隔离部件99与栅极结构200A-200E的高度实质上相同或具有比以下更高的高度。
图1E是在纳米结构22A2-22A4处截取的XY平面中的剖面俯视图。如图所示，每个栅极结构200A-200E(为简化说明而绘示栅极结构200B-200D)与围绕第二介电层43的第一介电层90横向地邻接。在一些实施例中，栅极隔离结构99具有邻接第一介电层90的第一侧壁以及邻接栅极结构200B、200C的第二侧壁。在一些实施例中，由于在形成随后形成之栅极隔离结构99的开口时蚀刻到第一介电层90中，所以第一侧壁可部分地延伸到第一介电层90中(例如，在X方向上)。
2018年12月25日公告的美国专利申请号10,164,012标题为“半导体装置及其制造方法”中公开了与GAA装置的制造有关的额外细节。2019年7月23日公告的美国专利申请号10,361,278标题为“制造半导体装置的方法及半导体装置”，其各自的整体内容通过引用方式并入本公开。
图13是根据本公开的一个或多个面向，绘示用于由工作件所形成之IC装置或其一部分的方法1000的流程图。方法1000仅为示例，并不意于将本公开内容限制为方法1000中明确记载的内容。可在方法1000之前、期间及之后提供额外的动作，并且可替换、消除或移动所描述的一些动作方法的额外实施例。为简单起见，本文并未详细描述所有动作。参照图2至图11，方法1000在后文根据方法1000的实施例的不同制造阶段结合工作件的局部透视图及/或剖面图进行描述。为避免疑问，在所有附图中，X方向垂直于Y方向、并且Z方向垂直于X方向及Y方向。应注意的是，由于工作件可制作成半导体装置，因此根据前后文的需要，可将工作件称作半导体装置。
在图2中，提供了基板110。基板110可为可掺杂(例如，具有p型或n型掺质)或未掺杂的半导体基板，上述半导体基板例如块体半导体等。基板110的半导体材料可包括硅、锗、化合物半导体、合金半导体、或其组合，上述化合物半导体包括碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)，上述合金半导体包括硅锗(silicon-germanium)、磷砷化镓(gallium arsenide phosphide)、砷化铝铟(aluminumindium arsenide)、砷化铝镓(aluminum gallium arsenide)、砷化镓铟(gallium indiumarsenide)、磷化镓铟(gallium indium phosphide)及/或磷砷化镓铟(gallium indiumarsenide phosphide)。可使用其他基板，例如单层、多层或梯度基板(gradientsubstrates)。
进一步在图2中，多层堆叠25或“晶格”形成在第一半导体层21A-21C(统称为第一半导体层21)及第二半导体层23A-23C(统称为第二半导体层23)的交替层的基板110上方。在一些实施例中，第一半导体层21可由适用于n型纳米FETs的第一半导体材料所形成，例如硅、碳化硅等，并且第二半导体层23可由适用于p型纳米FETs的第二半导体材料所形成，例如硅锗等。多层堆叠25的每一层可使用例如下列制程来外延成长：化学气相沉积(chemicalvapor deposition,CVD)、原子层沉积(atomic layer deposition,ALD)、气相外延(vaporphase epitaxy,VPE)、分子束外延(molecular beam epitaxy,MBE)等。如图2所示，在顶部第一半导体层21A上方形成氧化物层28及硬遮罩层29。在一些实施例中，氧化物层28为垫氧化物层(pad oxide layer)，并且硬遮罩层29可包括硅。在一些实施例中，硬遮罩层29包括SiOCN或另一种合适的硅基(silicon-based)介电质。在一些实施例中，不存在氧化物层28，并且硬遮罩层29与顶部第一半导体层21A直接接触。
绘示了每个第一半导体层21及第二半导体层23中的三层。在一些实施例中，多层堆叠25可包括每个第一半导体层21及第二半导体层23中的一个或两个或四个或更多个。尽管多层堆叠25被绘示为包括第二半导体层23C作为底层，在一些实施例中，多层堆叠25的底层可为第一半导体层21。
由于第一半导体材料及第二半导体材料之间的高蚀刻选择性，可移除第二半导体材料的第二半导体层23而不会显著移除第一半导体材料的第一半导体层21，因此允许将第一半导体层21图案化以形成纳米FETs的通道区。在一些实施例中，移除第一半导体层21并且将第二半导体层23图案化以形成通道区。高蚀刻选择性允许将第一半导体材料的第一半导体层21移除而不显著地将第二半导体材料的第二半导体层23移除，因此允许将第二半导体层23图案化以形成纳米FETs的通道区。
在图3中，对应于图13的操作1100，鳍片321-325形成在基板110中并且纳米结构22、24形成在多层堆叠25中。在一些实施例中，纳米结构22、24及鳍片32可通过蚀刻多层堆叠25及基板110中的沟槽来形成。蚀刻可为任何可接受的蚀刻制程，例如反应离子蚀刻(reactive ion etch,RIE)、中性束蚀刻(neutral beam etch,NBE)等、或其组合。蚀刻可为非等向性的。第一纳米结构22A1-22C5(也称作“通道”)是由第一半导体层21所形成，第二纳米结构24是由第二半导体层23所形成。邻近鳍片321-325与纳米结构22、24之间的距离在Y方向可为约18nm至约100nm。
可通过任何合适的方法将鳍片321-325及纳米结构22、24图案化。举例而言，一种或多种光学微影制程可用于形成鳍片321-325及纳米结构22、24，上述光学微影制程包括双图案化或多重图案化制程。一般来说，双重图案化或多重图案化制程结合了微影制程与自对准制程，以创建出例如，比使用单一、直接微影制程所得的节距更小的图案。作为一多图案化制程的示例，在基板上方形成牺牲层，并使用微影制程对其进行图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余的间隔物来图案化鳍片321-325。在一些实施例中，例如通过光学微影制程将硬遮罩层29图案化，然后通过蚀刻制程转移图案以形成鳍片321-325及纳米结构22、24。每个鳍片321-325及其上方的纳米结构22、24可统称为“鳍片堆叠”。包括鳍片321及纳米结构22A1、22B1、22C1、24的鳍片堆叠26在图3中由虚线勾勒出轮廓。图3中绘示了五个鳍片堆叠26，但也可有少于或多于五个的鳍片堆叠由图案化制程来形成。
图3绘示了具有垂直地直侧壁(vertically straight sidewalls)的鳍片321-325。在一些实施例中，侧壁实质上是垂直的(非锥形)，使得鳍片321-325及纳米结构22、24的宽度实质上相似，并且每个纳米结构22、24为矩形。在一些实施例中，鳍片321-325具有锥形(tapered)侧壁，使得每个鳍片321-325及/或纳米结构22、24中的每一个的宽度在朝向基板110的方向上持续增加。在此实施例中，每个纳米结构22、24可具有不同的宽度并且为梯形(trapezoidal)。
在图4中，将可为浅沟槽隔离(shallow trench isolation,STI)区的隔离区361-364形成为邻近鳍片321-325并位于鳍片321-325之间。可通过在基板110、鳍片321-325、及纳米结构22、24上方、以及在邻近鳍片321-325及纳米结构22、24之间沉积绝缘材料层360来形成隔离区361-364。绝缘材料层360可为氧化物，上述氧化物例如氧化硅、氮化物等、或其组合，并且可通过高密度等离子体CVD(high-density plasma CVD,HDP-CVD)、流动式CVD(flowable CVD,FCVD)等、或其组合来形成。在一些实施例中，可首先沿着基板110、鳍片321-325、及纳米结构22、24的表面形成衬层(未单独示出)。之后，可在衬层上方形成例如前文讨论的那些填充材料。
在一些实施例中，绝缘材料层360经历了移除制程，以移除纳米结构22、24上方过量的绝缘材料层360，上述移除制程例如化学机械抛光(chemical mechanical polish,CMP)、回蚀刻制程、其组合等。在一些实施例中，在完成移除制程之后，可露出纳米结构22、24的顶表面并与绝缘材料层360齐平。如图4所示，绝缘材料层360可保留在纳米结构22、24上方。
然后，凹蚀绝缘材料层360以形成隔离区361-364。在凹蚀之后，纳米结构22、24及鳍片321-325的上部可从相邻的隔离区361-364之间突出。隔离区361-364可具有如图所示的平坦、凸出、凹入、或其组合的顶表面。在一些实施例中，通过可接受的蚀刻制程凹蚀隔离区361-364，上述蚀刻制程例如移除氧化物，例如使用例如稀氢氟酸(dilute hydrofluoricacid,dHF)，其对绝缘材料层360具有选择性并且留下鳍片321-325及纳米结构22、24实质上没有改变。
图2至图4绘示了形成鳍片321-325及纳米结构22、24的一实施例(例如，后蚀刻)。在一些实施例中，鳍片321-325及/或纳米结构22、24在介电层中的沟槽中外延成长(例如，先蚀刻)。外延结构可包括上述交替的半导体材料，例如第一半导体材料及第二半导体材料。
进一步在图4中，可在鳍片321-325、纳米结构22、24及/或隔离区361-364中形成适当的井(未单独示出)。使用遮罩，可在基板110的p型区中进行n型杂质布植，并且可在基板110的n型区中进行p型杂质布植。例示性n型杂质可包括磷、砷、锑等。例示性p型杂质可包括硼、氟化硼、铟等。可在布植之后进行退火以修复布植损伤并活化p型及/或n型杂质。在一些实施例中，可在鳍片321-325及纳米结构22、24的外延成长期间原位掺杂，尽管原位掺杂及布植掺杂可一起使用，但原位掺杂可避免先前及随后的布植。
图5是根据各种实施例，是形成IC装置10的中间阶段的透视图。在凹蚀隔离区361-364之后，在鳍片321-325及/或纳米结构22、24上方形成虚设(或“牺牲”)栅极结构40，对应于图13的操作1200。单一虚设栅极结构40在图5中绘示，并且许多额外的虚设栅极结构40可与所绘示的虚设栅极结构40实质上平行并同时形成。在形成虚设栅极结构40时，虚设栅极层45形成在鳍片321-325及/或纳米结构22、24上方。虚设栅极层45可由对隔离区361-364具有高蚀刻选择性的材料所制成。虚设栅极层45可为导电、半导电、或非导电材料，并且可选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物及金属的群组。可通过物理气相沉积(physical vapor deposition,PVD)、CVD、溅镀沉积或用于沉积所选材料的其他技术来沉积虚设栅极层45。遮罩层47形成在虚设栅极层45上方，并且可包括例如氮化硅、氮氧化硅等。在一些实施例中，如图5所示，遮罩层包括直接接触虚设栅极层45的第一层47A及直接接触第一层47A的第二层47B。在一些实施例中，栅极介电层44存在于虚设栅极层45与鳍片321-325及/或纳米结构22、24之间。
进一步参照图5，使用虚设栅极结构40作为遮罩进行移除制程，以移除绝缘材料层360的露出部分。在移除制程之后，位于虚设栅极结构40下方的绝缘材料层360的部分可保留作为栅极介电层44。在绝缘材料层360在形成隔离区361-365之后立即被移除的实施例中，在虚设栅极层45及硬遮罩层29之间可不存在栅极介电层44。
图6A至图7绘示了对应于图13的操作1300的非主动鳍片94的形成。在图6A中，用于形成非主动鳍片94的第一介电层90横向形成在鳍片堆叠26之间，垂直形成在隔离区361-364上方以及虚设栅极结构40的侧壁上方。第一介电层90可由低k介电材料所形成，例如SiOCN。第一介电层90可具有在约6nm至约30nm之范围的厚度。如图6A所示，第一介电层90保形地形成在隔离区361-364的上表面上方以及鳍片堆叠26及虚设栅极层45的侧壁上，使得空腔(cavities)60存在。
在图6B中，在沉积第一材料之后，可在第一材料上保形地沉积例如旋涂碳(spin-on carbon,SOC)的第二材料62。可进行平坦化操作，以从虚设栅极结构40上方移除多余的第一材料及第二材料，上述平坦化操作例如化学机械平坦化(chemical mechanicalplanarization,CMP)。
在图6C中，在CMP操作之后，第一蚀刻操作可用于从鳍片堆叠26及隔离区361-364上方移除第二材料的部分，如图所示仅留下第二材料在空腔60中，上述第一蚀刻操作例如回蚀刻操作。
在图6D中，在第一蚀刻操作之后，可进行第二蚀刻操作，移除在鳍片堆叠26上方的第一材料的部分。第二蚀刻操作可利用硬遮罩层29在从鳍片堆叠26上方移除第一材料时作为的蚀刻停止层。
在图6E中，在第二次蚀刻操作之后，可通过第三蚀刻操作移除第二材料的剩余部分，如图所示留下第一介电层90。在对第二材料具有选择性的第三蚀刻操作之后，第一介电层90的部分存在于隔离区361-364的上表面、鳍片结构26的横向侧壁(lateralsidewalls)、以及在鳍片堆叠26之间的虚设栅极结构40的横向侧壁上。
在图7中，第二介电层43如图所示形成在第一介电层90的相邻侧壁之间的空腔60(参照图6E)中。第二介电层43包括高k介电材料，其可指具有大于氧化硅的介电常数(k≈3.9)的高介电常数的介电材料。例示性高k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Ta2O5、或其组合。第二介电层43填充在空腔60中，使得第二介电层43的顶表面与第一介电层90的顶表面实质共平面。在一些实施例中，通过例如下列沉积制程来形成第二介电层43：CVD、ALD、或其他合适的制程。沉积制程之后可为蚀刻制程，例如非等向性蚀刻制程，以移除空腔60之外的第二介电层43的多余材料，举例而言，在硬遮罩层29的上表面及上侧壁上。
在图8中，例如通过保形沉积制程将间隔层49形成在遮罩层47、虚设栅极层45、栅极介电层44、硬遮罩层29、氧化物层28(如果存在)、纳米结构22、24、非主动鳍片94、及隔离区361-364上方。间隔层49为绝缘材料或包括绝缘材料，上述绝缘材料例如氮化硅(siliconnitride)、氧化硅(silicon oxide)、氮碳化硅(silicon carbo-nitride)、氮氧化硅(silicon oxynitride)、碳氮氧化硅(silicon oxy carbo-nitride)、非晶硅等。
在沉积间隔层49之后，将间隔层49的水平(XY平面)表面移除，然后进行一个或多个蚀刻制程以蚀刻不由虚设栅极结构40及间隔层49所覆盖之突出的鳍片321-325及/或纳米结构22、24的部分，得到如图8所示的结构。蚀刻可为非等向性的，使得直接位于虚设栅极结构40及间隔层49下方的鳍片321-325的部分受到保护，并未被蚀刻。如图8所示，根据一些实施例，凹蚀鳍片321-325的顶表面可与隔离区361-364的顶表面实质上共平面，或略高于隔离区361-364的顶表面。
图9绘示了内间隔物74、74A的形成。进行选择性蚀刻制程以在实质上不侵蚀纳米结构22的情况下凹蚀纳米结构24的露出端部，并且凹蚀硬遮罩层29的露出部分。在选择性蚀刻制程之后，凹槽(recesses)形成在纳米结构24中曾经是移除的端部的位置。接着，形成内间隔层以填充由先前选择性蚀刻制程所形成的纳米结构22之间的凹槽。内间隔层可为合适的介电材料并通过合适的沉积方法来形成，上述介电材料例如氮碳化硅(siliconcarbon nitride,SiCN)、氮碳氧化硅(silicon oxycarbonitride,SiOCN)等，上述沉积方法例如PVD、CVD、ALD等。内间隔层可进一步填充硬遮罩层29中的凹槽。进行蚀刻制程，以移除设置在纳米结构24及硬遮罩层29中的凹槽外的内间隔层的部分，上述蚀刻制程例如非等向性蚀刻制程。内间隔层的剩余部分(例如，设置在纳米结构24中的凹槽内的部分)形成内间隔物74、74A。得到的结构如图9所示。
图10对应于图13的操作1400，绘示了在非主动鳍片94之间形成源极/漏极区82。在所示之实施例中，由(多个)外延材料外延成长源极/漏极区82。在一些实施例中，由于非主动鳍片94之间的间距减小，源极/漏极区82的成长实质上没有横向成长。在一些实施例中，源极/漏极区82在各个通道22A1-22C5中施加应力，从而提高性能。形成源极/漏极区82，使得虚设栅极结构40例如沿着X方向设置在源极/漏极区82的各个相邻对之间。在一些实施例中，间隔层49及内间隔物74将源极/漏极区82与虚设栅极层45间隔开适当的横向距离，以防止电性桥接至所得之装置随后形成的栅极。
源极/漏极区82可包括任何可接受的材料，例如适用于n型或p型装置。在一些实施例中，对于n型装置而言，源极/漏极区82包括在通道区中施加拉伸应变(tensile strain)的材料，例如硅、SiC、SiCP、SiP等。根据一些实施例，当形成p型装置时，源极/漏极区82包括在通道区中施加压缩应变(compressive strain)的材料，例如SiGe、SiGeB、Ge、GeSn等。源极/漏极区82可具有从鳍片的相应表面凸起的表面并且可具有晶面。在一些实施例中，相邻源极/漏极区82可合并以形成与两个邻近鳍片321-325相邻的单一源极/漏极区82。
可用掺质布植源极/漏极区82，然后进行退火。源极/漏极区可具有介于约1019cm-3至约1021cm-3之间的杂质浓度。源极/漏极区82的n型及/或p型杂质可为先前讨论的任何杂质。在一些实施例中，源极/漏极区82在成长期间被原位掺杂。
然后，可形成覆盖源极/漏极区82的接触蚀刻停止层(contact etch stop layer,CESL)131及层间介电质(interlayer dielectric,ILD)130。在移除纳米结构24、遮罩层47、及虚设栅极层45之前(参照图11描述)，ILD 130沉积在源极/漏极部件82及非主动鳍片94上方。蚀刻停止层131可在沉积ILD 130之前形成。在沉积ILD 130之后，ILD 130可稍微凹蚀，并且可在凹槽中的ILD 130上方形成第二蚀刻停止层(图中未绘示)。接着，可进行CMP操作等以移除第二蚀刻停止层132的多余材料，使得第二蚀刻停止层132的上表面与蚀刻停止层131的上表面及栅极间隔物49实质上齐平。
在图11中，对应于图13的操作1500，通过移除纳米结构24、遮罩层47及虚设栅极层45释放(released)鳍片通道22A1-22C5。在释放之前，进行平坦化制程以将虚设栅极层45、栅极间隔层49、CESL 131及ILD 130的顶表面齐平，上述平坦化制程例如CMP。平坦化制程也可移除虚设栅极层45上的遮罩层47及栅极间隔层49沿着遮罩层47之侧壁的部分。因此，露出虚设栅极层45的顶表面。
接着，在蚀刻制程中移除虚设栅极层45，因此形成凹槽。在一些实施例中，通过非等向性干式蚀刻制程移除虚设栅极层45。举例而言，蚀刻制程可包括使用(多个)反应气体的干式蚀刻制程，上述干式蚀刻制程选择性地蚀刻虚设栅极层45而不蚀刻间隔层49。当存在虚设栅极介电质44，在蚀刻虚设栅极层45时虚设栅极介电质44可用作蚀刻停止层。在移除虚设栅极层45之后，接着可移除虚设栅极介电质44。
将纳米结构24移除以释放纳米结构22。在移除纳米结构24之后，纳米结构22形成水平地延伸(例如，平行于基板110的主要上表面)的多个纳米片。纳米片可统称作GAA装置20A-20E的通道22。
在一些实施例中，通过使用对纳米结构24的材料具有选择性的蚀刻剂的选择性蚀刻制程来移除纳米结构24，使得纳米结构24被移除而实质上不侵蚀纳米结构22。在一些实施例中，蚀刻制程是使用蚀刻气体的非等向性蚀刻制程，并且可选地使用载体气体，其中蚀刻气体包括F2及HF，并且载体气体可为例如下列惰性气体：Ar、He、N2、其组合等。
在一些实施例中，移除纳米结构24并且将纳米结构22图案化，以形成PFETs及NFETs的通道区。在一些其他实施例中，可将纳米结构22移除并且可将纳米结构24图案化，以形成PFETs及NFETs的通道区。
在一些实施例中，GAA装置20A-20E的纳米片22通过进一步蚀刻制程重新塑形(例如薄化)，以改善栅极填充宽裕度。可通过对纳米片22有选择性的非等向性蚀刻制程进行再成形(reshaping)。在重新塑形之后，纳米片22可呈现狗骨形状，其中纳米片22的中间部分沿着X方向相较于纳米片22的外围部分更薄。
替代栅极200形成为对应于图13的操作1600，上述替代栅极200例如栅极结构200A-200E。图12是对应于栅极结构200B的一部分之图11的区域170的详细视图。每个替代栅极200A-200E如图12中的栅极结构200B所示通常包括界面层(interfacial layer,IL或后文“第一IL”)210、至少一个栅极介电层600、功函数金属层900、及栅极填充层290。在一些实施例中，每个替代栅极200A-200E还包括第二界面层240或第二功函数层700中的至少一个。
参照图12，在一些实施例中，第一IL 210包括基板110的半导体材料的氧化物，例如氧化硅。在其他实施例中，第一IL 210可包括另一种合适类型的介电材料。第一IL 210的厚度在约5埃至约50埃之间的范围。
继续参照图12，在第一IL 210上方形成栅极介电层600。在一些实施例中，使用原子层沉积(atomic layer deposition,ALD)制程来形成栅极介电层600以精准控制沉积的栅极介电层600的厚度。在一些实施例中，在约200℃至约300℃之间的温度范围下使用约40至80个沉积循环来进行ALD制程。在一些实施例中，ALD制程使用HfCl4及/或H2O作为前驱物。这种ALD制程可形成具有在约10埃至约100埃之间的范围的厚度的第一栅极介电层220。
在一些实施例中，栅极介电层600包括高k介电材料，其可指具有大于氧化硅的介电常数(k≈3.9)的高介电常数的介电材料。例示性高k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Ta2O5、或其组合。在其他实施例中，栅极介电层600可包括非高k介电材料，例如氧化硅。在一些实施例中，栅极介电层600包括多于一层的高k介电层，其中至少一层包括例如下列掺质：镧(lanthanum)、镁(magnesium)、钇(yttrium)等，可通过退火制程驱入掺质以改变GAA装置20B的阈值电压。
进一步参照图12，第二IL 240形成在栅极介电层600上，且第二功函数层700形成在第二IL 240上。第二IL 240促进栅极介电层上600更好的金属栅极粘着。在许多实施例中，第二IL 240进一步为栅极结构200B提供改善的热稳定性，并且用于限制金属杂质从功函数金属层900及/或功函数阻障层700扩散到栅极介电层600中。在一些实施例中，通过首先在栅极介电层600上沉积高k盖层(为简单起见未绘示)来完成第二IL 240的形成。在各种实施例中，高k盖层包括下列的一个或多个：HfSiON、HfTaO、HfTiO、HfTaO、HfAlON、HfZrO、或其他合适的材料。在特定实施例中，高k盖层包括氮化钛硅(titanium silicon nitride,TiSiN)。在一些实施例中，在约400℃至约450℃的温度下通过ALD使用约40至约100个循环来沉积高k盖层。然后，进行热退火以形成第二IL 240，在一些实施例中，第二IL 240可为或包括TiSiNO。在通过热退火形成第二IL 240之后，可循环进行具有人工智能(artificialintelligence,AI)控制的原子层蚀刻(atomic layer etch,ALE)以移除高k盖层，且实质上不移除第二IL 240。每个循环可包括WCl5的第一脉冲，随后Ar吹扫(purge)，随后O2的第二脉冲，随后另一Ar吹扫。移除高k盖层以增加栅极填充宽裕度，以通过金属栅极图案化进一步调节多个阈值电压。
进一步在图12中，根据一些实施例，在形成第二IL 240并移除高k盖层之后，功函数阻障层700可选地形成在栅极结构200B上。功函数阻障层700为或包括金属氮化物，例如TiN、WN、MoN、TaN等。在具体的实施例中，功函数阻障层700为TiN。功函数阻障层700可具有约
Figure BDA0003495512330000211
至约
Figure BDA0003495512330000212
之范围的厚度。包含功函数阻障层700提供了额外的阈值电压调节灵活性。通常，功函数阻障层700增加了NFET晶体管装置的阈值电压，并降低PFET晶体管装置的阈值电压(幅度)。
在一些实施例中，功函数金属层900形成在功函数阻障层700上，上述功函数金属层900可包括N型功函数金属层、原位盖层、或阻氧层中的至少一种。N型功函数金属层为N型金属材料或包括N型金属材料，上述N型金属材料例如TiAlC、TiAl、TaAlC、TaAl等。可通过一种或多种例如下列沉积方法形成N型功函数金属层：CVD、PVD、ALD、电镀及/或其他合适的方法，并且N型功函数金属层具有在约
Figure BDA0003495512330000222
至
Figure BDA0003495512330000221
之间的厚度。在N型功函数金属层上形成原位盖层。在一些实施例中，原位盖层为或包括TiN、TiSiN、TaN、或其他合适的材料，并且具有在约
Figure BDA0003495512330000224
至
Figure BDA0003495512330000223
之间的厚度。阻氧层形成在原位盖层上以防止氧扩散到N型功函数金属层中，这会导致阈值电压发生不期望的偏移。阻氧层是由介电材料所形成，上述介电材料能够阻止氧渗透到N型功函数金属层并且可保护N型功函数金属层不被进一步氧化。阻氧层可包括硅、锗、SiGe、或其他合适材料的氧化物。在一些实施例中，阻氧层使用ALD来形成并且具有在约
Figure BDA0003495512330000226
至约
Figure BDA0003495512330000225
之间的厚度。
图12进一步绘示了金属填充层290。在一些实施例中，在功函数金属层的阻氧层及金属填充层290之间形成胶层(未单独示出)。胶层可促进及/或者增强金属填充层290及功函数金属层900之间的粘着力。在一些实施例中，胶层可使用ALD由例如下列金属氮化物所形成：TiN、TaN、MoN、WN、或其他合适的材料。在一些实施例中，胶层的厚度介于约
Figure BDA0003495512330000227
至约
Figure BDA0003495512330000228
之间。金属填充层290可形成在胶层上，并且可包括例如下列导电材料：钨(tungsten)、钴(cobalt)、钌(ruthenium)、铱(iridium)、钼(molybdenum)、铜(copper)、铝(aluminum)、或其组合。在一些实施例中，可使用例如CVD、PVD、电镀及/或其他合适制程的方法来沉积金属填充层290。在一些实施例中，可为气隙的接缝(seam)510垂直地形成在通道22A2、22B2之间的金属填充层290中。在一些实施例中，金属填充层290保形沉积在功函数金属层900上。由于在保形沉积期间侧壁沉积膜合并，可形成接缝510。在一些实施例中，接缝510不存在于相邻通道22A2、22B2之间。
此时，所有栅极结构200A-200E彼此电性连接。在一些实施例中，与图13的操作1700对应，形成至少一个介电插塞99邻接非主动鳍片94中的至少一个。在图11中，遮罩层可形成在栅极结构200A-200E上方，例如横向地在间隔层49之间，上述遮罩层包括第一遮罩层及硬遮罩层。第一遮罩层可包括硅，例如多晶硅或非晶硅。在一些实施例中，第一遮罩层的厚度可在约100nm至约200nm的范围。在一些实施例中，对第一遮罩层进行平坦化操作。使用任何合适的制程来沉积第一遮罩层及硬遮罩层，上述制程包括旋转涂布、LPCVD、PECVD、PVD、ALD、或其他合适的制程。根据一些实施例，硬遮罩层可包括一层或多层SiN、SOC等。
随后蚀刻硬遮罩层及第一遮罩层，以在一些隔离区361-364上方形成开口并露出一些隔离区361-364，上述隔离区例如图11中所示的隔离区363。在一些实施例中，为了形成开口，图案化光阻(未单独示出)形成在硬遮罩层上方。可通过极紫外(extremeultraviolet,EUV)制程或其他合适的制程将光阻图案化。可首先通过对硬遮罩层的材料有选择性的非等向性蚀刻制程来蚀刻硬遮罩层，以露出在隔离区363上方之第一遮罩的上表面，上述蚀刻形成从硬遮罩层的上表面延伸之开口的上部。在蚀刻硬遮罩层之后，可移除光阻图案，并且硬遮罩层可用作遮罩，且形成从第一遮罩的上表面延伸之开口的下部以露出隔离区363的上表面。通过蚀刻第一遮罩层来形成下部，例如通过对第一遮罩层的材料有选择性的非等向性蚀刻制程。
在形成开口之后，对应于图13的操作1700，在开口中形成介电插塞99。在一些实施例中，介电插塞99为或包括氮化硅、氧化硅、Al2O3、ZrO2、或其他合适的材料。可通过合适的制程例如CVD及/或其他合适的技术将介电插塞99沉积在开口中。在沉积介电插塞99之后，可进行移除制程以从第一遮罩层上方移除介电插塞99的多余材料，使得介电插塞99的上表面与第一遮罩层的上表面实质上齐平，上述移除制程例如CMP、蚀刻、或其他合适的制程。介电插塞99通常继承(inherit)开口的形状，使得隔离区363上方的介电插塞99与隔离区363实质上对齐。隔离区363上方的介电插塞99可具有(在Y方向上)宽度约为隔离区363的宽度的1/100至3/4，并且可(在Y方向上)在隔离区363的中心上方对齐。
在形成介电插塞99之后，移除第一遮罩层，在隔离区363上方留下介电插塞99。在一些实施例中，通过反应离子蚀刻(reactive ion etch,RIE)制程或其他合适的制程移除第一遮罩层。此时，栅极结构200A、200B与栅极结构200C-200E电性隔离。尽管图中栅极结构200A-200E的三个相邻栅极结构电性连接，但应理解的是，在一些实施例中，两个或四个或更多个相邻栅极结构可通过介电插塞99的适当设置而电性连接。
进一步参照图11，可在栅极结构200A-200E及介电插塞99上方形成介电层181，然后在介电层181上方形成导电层182。在一些实施例中，如图所示在介电层182中形成导电插塞183，上述导电插塞183将导电层182电性连接至栅极结构200A-200C。
可进行额外制程以完成GAA装置20A-20E的制造。举例而言，可形成栅极接触件(为简单起见未绘示)以电性耦合至栅极结构200A-200E。然后，可在源极/漏极接触件120及栅极接触件上方形成内连线结构。内连线结构可包括围绕金属部件的多个介电层，包括导电迹线及导电导孔，其在基板110上的装置之间形成电性连接以及形成电性连接至IC装置10外部的IC装置，上述装置例如GAA装置20A-20E。
实施例可达到多个优点。非主动鳍片94仅形成在外延源极/漏极区82之间，这保持了改善的外延桥接宽裕度的优点，且允许减小栅极结构200A-200E附近的鳍片结构26之间的间距，例如减小约10nm至约15nm或更多。
根据至少一实施例，一种装置，包括：基板；多个半导体纳米结构的第一堆叠，垂直地位于基板上方；栅极结构，围绕所述半导体纳米结构并邻接第一堆叠的上侧以及第一横向侧及第二横向侧；第一外延区，横向地邻接第一堆叠的第三横向侧；第二外延区，横向地邻接第一堆叠的第四横向侧；第一非主动鳍片，横向地邻接第一外延区；及第二非主动鳍片，横向地邻接第二外延区并通过栅极结构与第一非主动鳍片实体分离。
在一些实施例中，装置还包括：栅极隔离结构，横向地邻接栅极结构。在一些实施例中，栅极隔离结构横向地邻接第一非主动鳍片及第二非主动鳍片。在一些实施例中，栅极结构横向地邻接第一非主动鳍片及第二非主动鳍片。在一些实施例中，装置还包括：第三非主动鳍片，在第一外延区与第一非主动鳍片相反的一侧横向地邻接第一外延区；及第四非主动鳍片，在第二外延区与第二非主动鳍片相反的一侧横向地邻接第二外延区。在一些实施例中，栅极结构横向地邻接第三非主动鳍片及第四非主动鳍片。在一些实施例中，第一非主动鳍片，包括：第一介电材料的第一衬层；及第二介电材料的第一填充层，第二介电材料与第一介电材料不同；及第二非主动鳍片，包括：第一介电材料的第二衬层；及第二介电材料的第二填充层。在一些实施例中，第一介电材料具有第一介电常数；及第二介电材料具有高于第一介电常数的第二介电常数。在一些实施例中，栅极隔离结构具有与第一介电材料不同蚀刻选择性的第三介电材料。
根据至少一实施例，一种装置，包括：基板；第一半导体通道，垂直地位于基板上方；第二半导体通道，垂直地位于基板上方并且以第一方向从第一半导体通道横向地偏移；第一栅极结构，横向地位于第一半导体通道及第二半导体通道之间；第二栅极结构，横向地位于第一半导体通道及第二半导体通道之间；栅极隔离部件，位于第一半导体通道及第二半导体通道之间，在第一方向上从第一栅极结构的第一侧壁延伸至第二栅极结构的第二侧壁；第一外延区，在与第一方向垂直的第二方向上横向地邻接第一半导体通道；第二外延区，在第二方向上横向地邻接第二半导体通道；及非主动鳍片结构，在第一方向上位于第一外延区及第二外延区之间，并且在第二方向上横向地邻接栅极隔离部件。
在一些实施例中，非主动鳍片结构在第二方向上更邻接第一栅极结构及第二栅极结构。在一些实施例中，装置还包括：第三外延区，从第一外延区相对于第一半导体通道；第四外延区，从第二外延区相对于第二半导体通道；及第二非主动鳍片结构，在第一方向上位于第三外延区及第四外延区之间，并且横向地邻接与非主动鳍片结构相对的栅极隔离部件。在一些实施例中，栅极隔离部件在第二方向上至少部分地延伸至非主动鳍片结构的衬层中。
根据至少一实施例，一种方法，包括：垂直地形成第一鳍片堆叠及第二鳍片堆叠于基板上方，第一鳍片堆叠及第二鳍片堆叠在第一横向方向上延伸并在垂直于第一横向方向的第二横向方向上分开；形成在第二横向方向延伸的牺牲栅极结构在第一鳍片堆叠及第二鳍片堆叠上方；形成第一非主动鳍片结构，邻接第一鳍片堆叠、第二鳍片堆叠、以及牺牲栅极结构的第一侧；形成第二非主动鳍片结构，邻接第一鳍片堆叠、第二鳍片堆叠、以及牺牲栅极结构与第一侧相反的第二侧；形成第一外延部件，邻接第一非主动鳍片结构及第一鳍片堆叠；及形成第二外延部件，邻接第一非主动鳍片结构及第二鳍片堆叠。
在一些实施例中，方法还包括：通过移除牺牲栅极结构形成开口；及在开口中形成栅极结构。在一些实施例中，方法还包括：在栅极结构中形成第二开口；及在第二开口中形成栅极隔离结构。在一些实施例中，形成第一非主动鳍片结构的步骤包括：形成第一介电材料的衬层在第一鳍片堆叠、第二鳍片堆叠、及牺牲栅极结构上；及形成第二介电材料的填充层在衬层上方。在一些实施例中，形成第一非主动鳍片结构的步骤还包括：形成牺牲填充层在衬层上方；移除牺牲填充层的一部分，牺牲填充层的部分位于第一鳍片堆叠上方之衬层的一部分的上表面之上；通过移除位于第一鳍片堆叠上方之衬层的部分露出第一鳍片堆叠；及在形成填充层之前移除牺牲填充层。在一些实施例中，形成牺牲填充层的步骤包括形成旋转涂布碳(spin-on carbon,SOC)层。在一些实施例中，方法还包括：形成第三外延部件，邻接第二非主动鳍片结构及第一鳍片堆叠；及形成第四外延部件，邻接第二非主动鳍片结构及第二鳍片堆叠。
以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可更易理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能以本发明实施例为基础，设计或修改其他制程及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解到，此类等效的制程及结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神及范围之下，做各式各样的改变、取代及替换。

Claims (1)

1.一种半导体装置，包括：
一基板；
多个半导体纳米结构的一第一堆叠，垂直地位于该基板上方；
一栅极结构，围绕所述半导体纳米结构并邻接该第一堆叠的一上侧以及一第一横向侧及一第二横向侧；
一第一外延区，横向地邻接该第一堆叠的一第三横向侧；
一第二外延区，横向地邻接该第一堆叠的一第四横向侧；
一第一非主动鳍片，横向地邻接该第一外延区；及
一第二非主动鳍片，横向地邻接该第二外延区并通过该栅极结构与该第一非主动鳍片实体分离。
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