KR20220007986A - 반도체 장치 - Google Patents

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KR20220007986A
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gate
isolation
core
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박성식
김상진
오태환
이현정
장성진
정규민
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Abstract

소자의 집적도를 높이고, 신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 방향으로 각각 연장된 제1 활성 패턴 및 제2 활성 패턴, 제1 활성 패턴 상에 배치되고, 제2 활성 패턴에 최인접하는 제1 에피택셜 패턴, 제2 활성 패턴 상에 배치되고, 제1 활성 패턴에 최인접하는 제2 에피택셜 패턴, 제1 에피택셜 패턴 및 제2 에피택셜 패턴 사이에서 제1 활성 패턴 및 제2 활성 패턴을 분리하고, 코어 분리 패턴과 코어 분리 패턴의 측벽 상의 분리 측벽 패턴을 포함하는 소자 분리 구조체, 및 제1 활성 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체를 포함하고, 게이트 구조체의 상면은 코어 분리 패턴의 상면과 동일 평면에 놓이고, 분리 측벽 패턴은 고유전율 라이너를 포함하고, 고유전율 라이너는 금속을 포함하는 고유전율 유전막을 포함한다.

Description

반도체 장치 {Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자의 집적도를 높이고, 신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 소자의 집적도를 높이고, 신뢰성 및 성능을 향상시킨 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 각각 연장된 제1 활성 패턴 및 제2 활성 패턴, 제1 활성 패턴 상에 배치되고, 제2 활성 패턴에 최인접하는 제1 에피택셜 패턴, 제2 활성 패턴 상에 배치되고, 제1 활성 패턴에 최인접하는 제2 에피택셜 패턴, 제1 에피택셜 패턴 및 제2 에피택셜 패턴 사이에서 제1 활성 패턴 및 제2 활성 패턴을 분리하고, 코어 분리 패턴과 코어 분리 패턴의 측벽 상의 분리 측벽 패턴을 포함하는 소자 분리 구조체, 및 제1 활성 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체를 포함하고, 게이트 구조체의 상면은 코어 분리 패턴의 상면과 동일 평면에 놓이고, 분리 측벽 패턴은 고유전율 라이너를 포함하고, 고유전율 라이너는 금속을 포함하는 고유전율 유전막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 연장되는 제1_1 연장 분리 구조체 및 제1_2 연장 분리 구조체와, 제1 방향과 다른 제2 방향으로 연장되는 제2_1 연장 분리 구조체 및 제2_2 연장 분리 구조체를 포함하고, 폐 루프(closed-loop) 형상을 갖는 소자 분리 구조체, 제1_1 연장 분리 구조체에 의해 분리되고, 제2 방향으로 각각 연장되는 제1 활성 패턴 및 제2 활성 패턴, 제1 활성 패턴 상에, 제1 방향으로 연장되고, 게이트 전극을 포함하는 제1 게이트 구조체, 및 제2 방향을 따라 형성되고, 게이트 전극의 단변과 마주보는 게이트 분리 구조체를 포함하고, 제2_1 연장 분리 구조체는 게이트 분리 구조체의 일부 상에 배치된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 각각 연장된 제1 활성 패턴 및 제2 활성 패턴, 제1 활성 패턴 상의 제1 에피택셜 패턴, 제2 활성 패턴 상의 제2 에피택셜 패턴, 제1 에피택셜 패턴 및 제2 에피택셜 패턴 사이에서, 제1 활성 패턴 및 제2 활성 패턴을 분리하는 제1 소자 분리 구조체, 제1 활성 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체, 제1 소자 분리 구조체와 접촉하는 게이트 분리 구조체, 게이트 분리 구조체 상에 배치되고, 제1 소자 분리 구조체와 직접 연결된 제2 소자 분리 구조체를 포함하고, 제2 소자 분리 구조체의 상면은 게이트 구조체의 상면 및 제1 소자 분리 구조체의 상면과 동일 평면에 놓인다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2 내지 도 6은 도 1의 A - A, B - B, C - C, D - D 및 E - E를 따라 절단한 단면도이다.
도 7 내지 도 9는 도 2의 P 영역을 확대한 예시적인 도면들이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14 내지 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 24 및 도 25는 도 23의 A - A 및 E - E를 따라 절단한 단면도일 수 있다.
도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 27은 도 26의 A - A를 따라 절단한 단면도일 수 있다.
도 28은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 29는 도 28의 A - A를 따라 절단한 단면도일 수 있다.
도 30은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 31은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 32 내지 도 36은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예들에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예들에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2 내지 도 6은 도 1의 A - A, B - B, C - C, D - D 및 E - E를 따라 절단한 단면도이다. 도 7 내지 도 9는 도 2의 P 영역을 확대한 예시적인 도면들이다.
설명의 편의를 위해, 도 1에서는 층간 절연막들(191, 192)과, 소오스/드레인 컨택(160)과, 배선 구조체(195)를 도시하지 않았다.
도 1 내지 도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 내지 제6 활성 패턴(AP1 ~ AP6)과, 제1 내지 제3 게이트 구조체(GS1 ~ GS3), 게이트 분리 구조체(GCS)와, 소자 분리 구조체(DCS)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 내지 제6 활성 패턴(AP1 ~ AP6)는 각각 기판(100)으로부터 돌출될 수 있다. 제1 내지 제6 활성 패턴(AP1 ~ AP6)는 각각 기판(100) 상에, 제1 방향(D1)을 따라 길게 연장될 수 있다. 예를 들어, 제1 내지 제6 활성 패턴(AP1 ~ AP6)는 각각 제1 방향(D1)으로 연장되는 장변과, 제2 방향(D2)으로 연장되는 단변을 포함할 수 있다. 여기에서, 제1 방향(D1)은 제2 방향(D2) 및 제3 방향(D3)과 교차될 수 있다. 또한, 제2 방향(D2)은 제3 방향(D3)과 교차될 수 있다.
제1 내지 제3 활성 패턴(AP1 ~ AP3)은 제1 방향(D1)을 따라 일렬로 배치될 수 있다. 제2 활성 패턴(AP2)은 제1 활성 패턴(AP1) 및 제3 활성 패턴(AP3)과 제1 방향(D1)으로 이격될 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과, 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)은 이후에 설명될 소자 분리 구조체(DCS)에 의해 분리될 수 있다.
제4 내지 제6 활성 패턴(AP4 ~ AP6)은 제1 방향(D1)을 따라 일렬로 배치될 수 있다. 제5 활성 패턴(AP5)은 제4 활성 패턴(AP4) 및 제6 활성 패턴(AP6)과 제1 방향(D1)으로 이격될 수 있다.
제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5)과, 제5 활성 패턴(AP5) 및 제6 활성 패턴(AP6)은 이후에 설명될 소자 분리 구조체(DCS)에 의해 분리될 수 있다.
제4 활성 패턴(AP4)은 제1 활성 패턴(AP1)과 제2 방향(D2)으로 이격될 수 있다. 제5 활성 패턴(AP5)은 제2 활성 패턴(AP2)과 제2 방향(D2)으로 이격될 수 있다. 제6 활성 패턴(AP6)은 제3 활성 패턴(AP3)과 제2 방향(D2)으로 이격될 수 있다.
제1 내지 제3 활성 패턴(AP1 ~ AP3)은 깊은 트렌치(DT)에 의해 정의된 활성 영역에 배치될 수 있다. 제4 내지 제6 활성 패턴(AP4 ~ AP6)은 깊은 트렌치(DT)에 의해 정의된 활성 영역에 배치될 수 있다. 제1 내지 제3 활성 패턴(AP1 ~ AP3)과 제4 내지 제6 활성 패턴(AP4 ~ AP6) 사이에 깊은 트렌치(DT)가 형성될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 깊은 트렌치(DT)은 제1 내지 제3 활성 패턴(AP1 ~ AP3)이 배치된 활성 영역과, 제4 내지 제6 활성 패턴(AP4 ~ AP6)이 배치된 활성 영역을 구분할 수 있다.
제1 내지 제6 활성 패턴(AP1 ~ AP6)는 이후에 설명될 게이트 분리 구조체(GCS) 사이에 배치될 수 있다.
제1 내지 제6 활성 패턴(AP1 ~ AP6)은 다채널 활성 패턴일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 예를 들어, 핀형 패턴일 수 있다. 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 트랜지스터의 채널 패턴으로 사용될 수 있다. 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 각각 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 하나 이상일 수 있다.
각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
일 예로, 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 동일한 물질을 포함할 수 있다. 다른 예로, 제1 내지 제3 활성 패턴(AP1 ~ AP3)은 제4 내지 제6 활성 패턴(AP4 ~ AP6)과 다른 물질을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 깊은 트렌치(DT)를 채울 수 있다.
필드 절연막(105)은 제1 내지 제6 활성 패턴(AP1 ~ AP6)의 측벽의 일부 상에 형성될 수 있다. 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 각각 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 내지 제3 게이트 구조체(GS1 ~ GS3)은 각각 필드 절연막(105) 상에 배치될 수 있다. 제1 내지 제3 게이트 구조체(GS1 ~ GS3)는 각각 제2 방향(D2)으로 연장될 수 있다. 제2 게이트 구조체(GS2)는 제1 게이트 구조체(GS1) 및 제3 게이트 구조체(GS3)와 제1 방향(D1)으로 이격될 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)과 교차할 수 있다. 제3 게이트 구조체(GS3)는 제3 활성 패턴(AP3) 및 제6 활성 패턴(AP6) 상에 배치될 수 있다. 제3 게이트 구조체(GS3)는 제3 활성 패턴(AP3) 및 제6 활성 패턴(AP6)과 교차할 수 있다.
각각의 제1 내지 제3 게이트 구조체(GS1 ~ GS3)는 게이트 전극(120)과, 게이트 절연막(130)과, 게이트 스페이서(140)과, 게이트 캡핑 패턴(145)를 포함할 수 있다.
게이트 전극(120)은 제1 내지 제6 활성 패턴(AP1 ~ AP6) 상에 형성될 수 있다. 게이트 전극(120)은 제1 내지 제6 활성 패턴(AP1 ~ AP6)과 교차할 수 있다. 게이트 전극(120)은 필드 절연막(105)의 상면보다 돌출된 제1 내지 제6 활성 패턴(AP1 ~ AP6)을 감쌀 수 있다. 게이트 전극(120)은 제2 방향(D2)으로 연장된 장변과, 제1 방향(D1)으로 연장된 단변을 포함할 수 있다.
게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(140)은 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)은 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(130)은 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(130)은 게이트 전극(120) 및 제1 내지 제6 활성 패턴(AP1 ~ AP6) 사이와, 게이트 전극(120) 및 필드 절연막(105) 사이에 배치될 수 있다. 게이트 절연막(130)은 게이트 전극(120) 및 게이트 스페이서(140) 사이에 배치될 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
게이트 캡핑 패턴(145)은 게이트 전극(120)의 상면 및 게이트 스페이서(140)의 상면 상에 배치될 수 있다. 게이트 캡핑 패턴(145, 245, 345, 445, 545)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 게이트 캡핑 패턴(145)은 게이트 스페이서(140) 사이에 배치될 수 있다. 이와 같은 경우, 게이트 캡핑 패턴(145)의 상면은 게이트 스페이서(140)의 상면과 동일 평면에 놓일 수 있다.
제1 에피택셜 패턴(150)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제2 에피택셜 패턴(250)은 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제3 에피택셜 패턴(350)은 제3 활성 패턴(AP3) 상에 배치될 수 있다.
제1 에피택셜 패턴(150)은 제1 활성 패턴(AP1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제2 에피택셜 패턴(250)은 제2 활성 패턴(AP2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제3 에피택셜 패턴(350)은 제3 활성 패턴(AP3)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
도시되지 않았지만, 제1 내지 제3 에피택셜 패턴(150, 250, 350) 상에 식각 방지막이 더 형성될 수 있다.
도시되지 않았지만, 제4 내지 제6 활성 패턴(AP4 ~ AP6) 상에, 에피택셜 패턴이 배치될 수 있다.
게이트 분리 구조체(GCS)는 제1 방향(D1)을 따라 형성될 수 있다. 게이트 분리 구조체(GCS)는 각각의 제1 내지 제3 게이트 구조체(GS1 ~ GS3)를 분리할 수 있다. 예를 들어, 게이트 분리 구조체(GCS)는 게이트 구조체(GS1 ~ GS3)에 포함된 게이트 전극(120)을 분리한다. 게이트 분리 구조체(GCS)는 예를 들어, 깊은 트렌치(DT)를 채우는 필드 절연막(105) 상에 배치될 수 있다.
각각의 제1 내지 제3 게이트 구조체(GS1 ~ GS3)는 제2 방향(D2)으로 이격된 게이트 분리 구조체(GCS) 사이에 배치될 수 있다. 게이트 분리 구조체(GCS)는 제1 방향(D1)으로 연장된 게이트 전극(120)의 단변과 마주볼 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 게이트 분리 구조체(GCS)는 제1 방향(D1)으로 배열되고, 서로 간에 이격된 복수의 게이트 분리 패턴(GCP)들을 포함할 수 있다. 게이트 분리 패턴(GCP)의 일부는 게이트 전극(120)과 제2 방향(D2)으로 마주보는 위치에 배치될 수 있다. 또한, 게이트 분리 패턴(GCP)의 나머지는 이 후에 설명될 소자 분리 구조체(DCS) 중 제1_1 연장 분리 구조체(DB1)과, 제1_2 연장 분리 구조체(DB2)와 제2 방향(D2)으로 마주보는 위치에 배치될 수 있다. 제1 방향(D1)으로 이격된 게이트 분리 패턴(GCP) 사이에, 제1 층간 절연막(191)이 배치될 수 있다.
각각의 게이트 분리 패턴(GCP)의 측벽 상에, 제2 방향(D2)으로 연장되는 게이트 스페이서(140)가 배치될 수 있다. 게이트 전극(120)의 측벽 상에 배치된 게이트 스페이서(140)는 제2 방향(D2)으로 연장되어, 게이트 분리 패턴(GCP)의 측벽 상에 배치될 수 있다. 또한, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)의 측벽 상에 배치된 게이트 스페이서(140)는 연장되어, 게이트 분리 패턴(GCP)의 측벽 상에 배치될 수 있다. 도시된 것과 달리, 각각의 게이트 분리 패턴(GCP)의 측벽 상에 게이트 스페이서(140)가 배치되지 않을 수 있다.
게이트 분리 구조체(GCS)의 상면은 게이트 캡핑 패턴의 상면(145us)과 동일 평면에 놓일 수 있다. 다르게 설명하면, 게이트 분리 패턴(GCP)의 상면은 게이트 캡핑 패턴의 상면(145us)과 동일 평면에 놓일 수 있다.
게이트 분리 패턴(GCP)의 바닥면은 게이트 스페이서(140)의 바닥면보다 기판(100)에 인접할 수 있다. 다르게 설명하면, 게이트 분리 패턴(GCP)의 바닥면은 필드 절연막(105)의 상면보다 낮을 수 있다. 도시된 것과 달리, 게이트 분리 패턴(GCP)의 바닥면은 게이트 스페이서(140)의 바닥면과 동일 레벨에 위치할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 게이트 절연막(130)은 게이트 전극(120)과 게이트 분리 구조체(GCS) 사이에 배치될 수 있다. 게이트 절연막(130)은 게이트 분리 구조체(GCS)의 측벽을 따라 연장될 수 있다. 게이트 전극(120) 및 게이트 분리 구조체(GCS)는 게이트 절연막(130)에 의해 분리될 수 있다.
게이트 분리 패턴(GCP)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 각각의 게이트 분리 패턴(GCP)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
소자 분리 구조체(DCS)는 제2 방향(D2)으로 연장되는 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)와, 제1 방향(D1)으로 연장되는 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)를 포함할 수 있다. 예를 들어, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 각각 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)와 연결될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 소자 분리 구조체(DCS)는 폐 루프(closed-loop) 형상을 가질 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 각각 제2_1 연장 분리 구조체(CDB1)와 직접 연결될 수 있다. 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 각각 제2_2 연장 분리 구조체(CDB2)와 직접 연결될 수 있다.
제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 제1 방향(D1)으로 이격될 수 있다. 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 각각 게이트 구조체(GS1, GS2, GS3)와 제1 방향(D1)으로 이격될 수 있다.
제1_1 연장 분리 구조체(DB1)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 분리할 수 있다. 제1_1 연장 분리 구조체(DB1)는 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 배치될 수 있다. 제1_1 연장 분리 구조체(DB1)은 제2 활성 패턴(AP2)과 최인접하는 제1 에피택셜 패턴(150)과, 제1 활성 패턴(AP1)과 최인접하는 제2 에피택셜 패턴(250) 사이에 배치될 수 있다.
제1_1 연장 분리 구조체(DB1)는 게이트 분리 구조체(GCS)와 접촉할 수 있다. 제1_1 연장 분리 구조체(DB1)의 단변은 게이트 분리 구조체(GCS)와 접촉할 수 있다. 예를 들어, 제1_1 연장 분리 구조체(DB1)는 제2 방향(D2)으로 마주보는 게이트 분리 패턴(GCP)와 접촉할 수 있다.
도시하지 않았지만, 제1_1 연장 분리 구조체(DB1)는 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5)을 분리할 수 있다.
제1_2 연장 분리 구조체(DB2)는 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)을 분리할 수 있다. 제1_2 연장 분리 구조체(DB2)는 제2 에피택셜 패턴(250) 및 제3 에피택셜 패턴(350) 사이에 배치될 수 있다. 제1_2 연장 분리 구조체(DB2)은 제3 활성 패턴(AP3)과 최인접하는 제2 에피택셜 패턴(250)과, 제2 활성 패턴(AP2)과 최인접하는 제3 에피택셜 패턴(350) 사이에 배치될 수 있다.
제1_2 연장 분리 구조체(DB2)는 게이트 분리 구조체(GCS)와 접촉할 수 있다. 제1_2 연장 분리 구조체(DB2)의 단변은 게이트 분리 구조체(GCS)와 접촉할 수 있다. 예를 들어, 제1_2 연장 분리 구조체(DB2)는 제2 방향(D2)으로 마주보는 게이트 분리 패턴(GCP)와 접촉할 수 있다.
도시하지 않았지만, 제1_2 연장 분리 구조체(DB2)는 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5)을 분리할 수 있다.
제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 각각 코어 분리 패턴(170)과, 분리 측벽 패턴(175)을 포함할 수 있다. 분리 측벽 패턴(175)은 코어 분리 패턴(170)의 측벽 상에 배치될 수 있다.
코어 분리 패턴(170)은 제2 방향(D2)으로 길게 연장될 수 있다. 제1_1 연장 분리 구조체(DB1)의 코어 분리 패턴(170)은 제1 활성 패턴(AP1) 및 제2 활성 패턴을 분리할 수 있다. 또한, 제1_2 연장 분리 구조체(DB2)의 코어 분리 패턴(170)은 제2 활성 패턴(AP2)과 제3 활성 패턴(AP3)을 분리할 수 있다. 마찬가지로, 코어 분리 패턴(170)은 제4 내지 제6 활성 패턴(AP4 ~ AP6)을 분리할 수 있다.
도 2 및 도 5에서, 제2 활성 패턴(AP2)의 상면으로부터 코어 분리 패턴(170)의 최하부까지의 깊이는 제1 내지 3 활성 패턴(AP1 ~ AP3)의 높이와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 일 예로, 제2 활성 패턴(AP2)의 상면으로부터 코어 분리 패턴(170)의 최하부까지의 깊이는 제1 내지 3 활성 패턴(AP1 ~ AP3)의 높이보다 작을 수 있다. 다른 예로, 제2 활성 패턴(AP2)의 상면으로부터 코어 분리 패턴(170)의 최하부까지의 깊이는 제1 내지 3 활성 패턴(AP1 ~ AP3)의 높이보다 클 수 있다.
코어 분리 패턴(170)의 바닥면은 필드 절연막(105)과, 기판(100) 및 남은 활성 패턴(RF)에 의해 정의될 수 있다. 남은 활성 패턴(RF)은 코어 분리 패턴(170)을 형성하기 위한 식각 공정에서 활성 패턴 부분이 제거되고 남은 부분일 수 있다. 도시된 것과 달리, 남은 활성 패턴(RF)이 없을 수 있다.
코어 분리 패턴(170)을 형성하기 위한 식각 공정 중, 필드 절연막(105)의 일부가 제거되어, 코어 분리 패턴(170)의 바닥면과 마주보는 필드 절연막(105)이 상면이 낮아질 수 있다. 예를 들어, 코어 분리 패턴(170)의 바닥면과 마주보는 필드 절연막(105)의 상면은 게이트 전극(120)의 바닥면과 마주보는 필드 절연막(105)의 상면보다 낮을 수 있다.
코어 분리 패턴의 상면(170us)은 게이트 구조체(GS1 ~ GS3)의 상면과 동일 평면에 놓일 수 있다. 게이트 구조체(GS1 ~ GS3)의 상면은 게이트 캡핑 패턴의 상면(145us)일 수 있다. 다르게 설명하면, 코어 분리 패턴의 상면(170us)은 게이트 캡핑 패턴의 상면(145us)과 동일 평면에 놓일 수 있다.
코어 분리 패턴(170)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
분리 측벽 패턴(175)은 고유전율 라이너(176)과, 도전성 분리 라이너(177)를 포함할 수 있다. 도전성 분리 라이너(177)는 고유전율 라이너(176)과 코어 분리 패턴(170) 사이에 배치될 수 있다.
고유전율 라이너(176)는 금속을 포함하는 고유전율 유전막을 포함할 수 있다. 제조 공정을 고려하면, 고유전율 라이너(176)는 게이트 절연막(130)이 식각되고 남은 것이므로, 고유전율 라이너(176)는 게이트 절연막에 포함된 물질을 포함할 수 있다.
제조 공정을 고려하면, 도전성 분리 라이너(177)는 게이트 전극(120)이 식각되고 남은 것일 수 있다. 도전성 분리 라이너(177)는 게이트 전극에 포함된 물질을 포함할 수 있다.
코어 분리 패턴(170)은 서로 대향되는 제1 측벽(170_s1) 및 제2 측벽(170_s2)를 포함할 수 있다. 분리 측벽 패턴(175)은 코어 분리 패턴의 제1 측벽(170_s1) 및 코어 분리 패턴의 제2 측벽(170_s2) 중 적어도 하나 상에 배치될 수 있다.
도 7 및 도 8에서, 분리 측벽 패턴(175)은 코어 분리 패턴의 제1 측벽(170_s1) 및 코어 분리 패턴의 제2 측벽(170_s2) 상에 배치될 수 있다. 한편, 도 9에서, 분리 측벽 패턴(175)은 코어 분리 패턴의 제1 측벽(170_s1) 상에 배치될 수 있다. 하지만, 분리 측벽 패턴(175)은 코어 분리 패턴의 제2 측벽(170_s2) 상에 배치되지 않는다.
도 7 내지 도 9에서, 코어 분리 패턴의 제1 측벽(170_s1) 상의 분리 측벽 패턴(175)은 L자 형상의 고유전율 라이너(176)를 포함할 수 있다. 예를 들어, 고유전율 라이너(176)는 제2 활성 패턴(AP2)이 연장된 방향인 제1 방향(D1)으로 연장된 바닥부(176L)와, 기판(100)의 두께 방향인 제3 방향(D3)으로 연장된 수직 연장부(176v)를 포함할 수 있다.
고유전율 라이너의 바닥부(176L)은 제1 방향(D1)으로 이격된 제1 단부와 제2 단부를 포함할 수 있다. 고유전율 라이너의 수직 연장부(176V)는 고유전율 라이너의 바닥부(176L)의 제1 단부로부터 제3 방향(D3)을 향해 연장될 수 있다. 고유전율 라이너의 바닥부(176L)의 제1 단부는 코어 분리 패턴(170)의 측벽을 향할 수 있다. 고유전율 라이너의 바닥부(176L)는 제2 활성 패턴(AP2)과 도전성 분리 라이너(177) 사이에 개재될 수 있다.
도 7에서, L자 형상을 갖는 고유전율 라이너(176)는 코어 분리 패턴의 제1 측벽(170_s1) 및 코어 분리 패턴의 제2 측벽(170_s2) 상에 배치될 수 있다.
도 8에서, L자 형상을 갖는 고유전율 라이너(176)는 코어 분리 패턴의 제1 측벽(170_s1) 상에 배치될 수 있다. 한편, L자 형상을 갖는 고유전율 라이너(176)는 코어 분리 패턴의 제2 측벽(170_s2) 상에 배치되지 않는다.
도 5에서, 코어 분리 패턴(170) 및 게이트 분리 구조체(GCS) 사이에, 게이트 분리 구조체(GCS)의 측벽을 따라 연장된 고유전율 라이너(176)가 배치될 수 있다.
분리 측벽 패턴(175)은 게이트 전극(120) 및 게이트 절연막(130)을 식각하고 남은 것이므로, 분리 측벽 패턴(175)은 코어 분리 패턴(170)의 측벽의 일부 상에 배치될 수 있다. 분리 측벽 패턴(175)의 상면은 코어 분리 패턴의 상면(170us)보다 낮다.
제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 각각 도 7 내지 도 9 중에서 선택된 하나와 같은 형상을 가질 수 있다. 즉, 제1_1 연장 분리 구조체(DB1)의 모양은 제1_2 연장 분리 구조체(DB2)의 모양과 동일할 수도 있고, 다를 수도 있다.
코어 분리 패턴(170)은 게이트 캡핑 패턴(145)을 관통하여 형성되므로, 코어 분리 패턴(170)의 측벽 상에, 커팅된 게이트 캡핑 패턴(145_c)이 배치될 수 있다. 또한, 코어 분리 패턴의 제1 측벽(170_s1) 및 코어 분리 패턴의 제2 측벽(170_s2) 상에, 게이트 스페이서(140)가 배치될 수 있다.
제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 제2 방향(D2)으로 이격될 수 있다. 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 각각 게이트 분리 구조체(GCS) 상에 배치될 수 있다.
제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 각각 제1 방향(D1)으로 형성된 게이트 분리 구조체(GCS)의 일부 상에 배치될 수 있다. 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 복수의 게이트 분리 패턴(GCP) 중 일부 상에 배치될 수 있다.
제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 각각 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있다. 도 4에서, 복수의 게이트 분리 패턴(GCP)은 제1 방향(D1)으로 연장된 제2_1 연장 분리 구조체(CDB1)의 바닥면으로부터 기판(100)을 향해 돌출될 수 있다. 제2_1 연장 분리 구조체(CDB1) 및 필드 절연막(105) 사이에 제1 층간 절연막(191)이 개재된다.
몇몇 실시예들에 따른 반도체 장치에서, 제2_1 연장 분리 구조체(CDB1)의 제2 방향(D2)으로의 폭은 게이트 분리 구조체(GCS)의 제2 방향(D2)으로의 폭보다 작을 수 있다. 제2_1 연장 분리 구조체(CDB1)의 상면은 게이트 분리 구조체(GCS)의 상면 및 게이트 구조체의 상면(145us)과 동일 평면에 놓일 수 있다. 제2_1 연장 분리 구조체(CDB1)의 상면은 제1_1 연장 분리 구조체(DB1)의 상면과 동일 평면에 놓일 수 있다.
제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)와 달리, 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 분리 측벽 패턴(175)을 포함하지 않는다. 몇몇 실시예들에 따른 반도체 장치에서, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)의 막구조는 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)의 막구조와 다르다.
한편, 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 코어 분리 패턴(170)과 동시에 형성되므로, 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 각각 코어 분리 패턴(170)과 동일한 막구조를 가질 수 있다. 제2_1 연장 분리 구조체(CDB1)와, 제2_2 연장 분리 구조체(CDB2)와, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)에 포함된 코어 분리 패턴(170)은 폐 루프 형상을 가질 수 있다.
여기서, 코어 분리 패턴(170)이 단일막일 경우, 코어 분리 패턴(170)은 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)과 동일한 물질로 형성될 수 있다. 코어 분리 패턴(170)이 다중막일 경우, 코어 분리 패턴(170)에 포함된 적층막의 순서는 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)에 포함된 적층막의 순서와 동일할 수 있다.
코어 분리 패턴(170) 및 게이트 분리 구조체(GCS)가 단일막으로 형성되고, 코어 분리 패턴(170) 및 게이트 분리 구조체(GCS)가 동일한 물질로 형성될 경우, 제2_1 연장 분리 구조체(CDB1) 및 게이트 분리 구조체(GCS) 사이의 경계는 구분되지 않을 수도 있다.
제1_1 연장 분리 구조체(DB1)과, 제1_2 연장 분리 구조체(DB2) 사이에 하나의 제2 게이트 구조체(GS2)가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
소오스/드레인 컨택(160)은 에피택셜 패턴(150, 250, 350) 상에 배치될 수 있다. 도시되지 않았지만, 소오스/드레인 컨택(160) 및 에피택셜 패턴(150, 250, 350) 사이에, 금속 실리사이드막이 배치될 수 있다.
도 2에서, 소오스/드레인 컨택(160)의 상면은 서로 다를 수 있다. BEOL(Back-End-Of-Line)의 배선 구조체(195)와 연결되는 지점에서 소오스/드레인 컨택(160)의 상면은, 배선 구조체(195)와 연결되지 않는 지점에서 소오스/드레인 컨택(160)의 상면보다 높다.
제1 층간 절연막(191)은 필드 절연막(105) 상에 배치될 수 있다. 제1 층간 절연막(191)은 게이트 구조체(GS1 ~ GS3)의 측벽을 감쌀 수 있다. 제1 층간 절연막(191)의 상면은 게이트 구조체의 상면(145us)과 동일 평면에 놓일 수 있다.
제2 층간 절연막(192)은 제1 층간 절연막(191) 상에 배치될 수 있다. 제1 층간 절연막(191) 및 제2 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
배선 구조체(195)는 제2 층간 절연막(192) 내에 배치될 수 있다. 배선 구조체(195)는 비아(196)과, 라인 배선(197)을 포함할 수 있다. 비아(196) 및 라인 배선(197)은 도전성 물질을 포함할 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 고유전율 라이너(176)는 코어 분리 패턴(170) 및 게이트 분리 구조체(GCS) 사이에 배치되지 않는다.
코어 분리 패턴(170)을 형성하는 식각 공정 중, 게이트 분리 구조체(GCS)의 측벽을 따라 연장된 게이트 절연막(도 6의 130)이 모두 제거될 수 있다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)은 에어갭(AG_SEAM)을 포함할 수 있다.
예를 들어, 코어 분리 패턴(170)은 에어갭(AG_SEAM)을 포함할 수 있다. 에어갭(AG_SEAM)은 코어 분리 패턴(170)에 의해 둘러싸일 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 분리 측벽 패턴(175)은 고유전율 라이너(176)만 포함할 수 있다.
코어 분리 패턴(170)을 형성하는 공정 중, 게이트 전극(도 2의 120)이 모두 제거될 수 있다.
코어 분리 패턴(170)은 하부(170a)와, 폭 확장부(170b)와, 상부(170c)를 포함할 수 있다. 코어 분리 패턴의 폭 확장부(170b)는 코어 분리 패턴의 하부(170a) 상에 배치될 수 있다. 코어 분리 패턴의 상부(170c)는 코어 분리 패턴의 폭 확장부(170b) 상에 배치될 수 있다.
코어 분리 패턴의 폭 확장부(170b)의 하면은 고유전율 라이너(176)와 접촉할 수 있다. 코어 분리 패턴의 폭 확장부(170b)의 상면은 커팅된 게이트 캡핑 패턴(145_c)와 접촉할 수 있다.
코어 분리 패턴의 폭 확장부(170b)의 일부는 L자 형상을 갖는 고유전율 라이너의 바닥부(도 7의 176L)에 걸쳐 있을 수 있다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 코어 분리 패턴(170)만을 포함할 수 있다.
코어 분리 패턴(170)을 형성하는 공정 중, 게이트 전극(도 2의 120) 및 게이트 절연막(도 2의 130)이 모두 제거될 수 있다.
코어 분리 패턴(170)은 하부(170a)와, 폭 확장부(170b)와, 상부(170c)를 포함할 수 있다. 코어 분리 패턴의 폭 확장부(170b)는 코어 분리 패턴의 하부(170a) 상에 배치될 수 있다. 코어 분리 패턴의 상부(170c)는 코어 분리 패턴의 폭 확장부(170b) 상에 배치될 수 있다.
코어 분리 패턴의 폭 확장부(170b) 및 코어 분리 패턴의 상부(170c)의 영역 경계에서, 코어 분리 패턴의 폭 확장부(170b)의 제1 방향(D1)으로 폭은 코어 분리 패턴의 상부(170c)의 제1 방향(D1)으로 폭보다 크다. 제2 활성 패턴(AP2)의 상면을 기준으로, 코어 분리 패턴의 폭 확장부(170b) 및 코어 분리 패턴의 상부(170c)의 영역 경계는 게이트 전극(120)의 상면과 동일한 높이일 수 있다. 코어 분리 패턴의 폭 확장부(170b)의 상면은 커팅된 게이트 캡핑 패턴(145_c)와 접촉할 수 있다.
제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 코어 분리 패턴(170)만을 포함하므로, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)의 막구조는 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)의 막구조와 동일할 수 있다.
다만, 코어 분리 패턴(170)이 에어갭(도 11의 AG_SEAM)을 포함할 경우, 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 에어갭을 포함하지 않을 수 있다.
도 14 내지 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14 내지 도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 코어 분리 패턴(170)은 코어 분리 라이너(171)과, 코어 필링 패턴(172)을 포함할 수 있다.
코어 분리 라이너(171)은 기판(100) 상에 형성될 수 있다. 코어 분리 라이너(171)은 필링 분리 트렌치(171R)를 정의할 수 있다.
코어 분리 라이너(171)는 게이트 캡핑 패턴의 상면(145u)까지 연장될 수 있다. 코어 분리 라이너(171)의 최상면은 게이트 캡핑 패턴의 상면(145u)과 동일 평면에 놓일 수 있다.
코어 필링 패턴(172)은 코어 분리 라이너(171) 상에 배치될 수 있다. 코어 필링 패턴(172)는 필링 분리 트렌치(171R)를 채울 수 있다. 코어 필링 패턴(172)의 상면은 게이트 캡핑 패턴의 상면(145us)과 동일 평면에 놓일 수 있다.
제1_1 연장 분리 구조체(DB1), 제1_2 연장 분리 구조체(DB2), 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 코어 분리 패턴(170)을 포함한다. 따라서, 제1_1 연장 분리 구조체(DB1), 제1_2 연장 분리 구조체(DB2), 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)는 코어 분리 라이너(171)과, 코어 필링 패턴(172)를 포함할 수 있다.
소자 분리 구조체(DCS)는 폐 루프(closed-loop) 형상을 가지므로, 코어 필링 패턴(172)도 폐 루프 형상을 가질 수 있다.
코어 분리 라이너(171)과, 코어 필링 패턴(172)은 서로 다른 물질을 포함한다.
코어 분리 패턴(170)는 이중막 구조인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 코어 분리 라이너(171)은 다중막 구조를 가질 수 있음은 물론이다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 몇몇 실시예들에 따른 반도체 장치에서, 제2_1 연장 분리 구조체(CDB1)의 바닥면 및 제2_2 연장 분리 구조체(CDB2)의 바닥면은 요철을 가질 수 있다.
예를 들어, 제2_1 연장 분리 구조체(CDB1)의 상면은 게이트 분리 구조체(GCS)의 상면 및 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
반면, 필드 절연막(105)의 상면을 기준으로, 게이트 분리 패턴(GCP)과 중첩되는 부분의 제2_1 연장 분리 구조체(CDB1)의 바닥면의 높이는, 제1 층간 절연막(191)과 중첩되는 부분의 제2_1 연장 분리 구조체(CDB1)의 바닥면의 높이는 다를 수 있다.
제2_1 연장 분리 구조체(CDB1)를 형성하기 위한 식각 공정 중, 게이트 분리 패턴(GCP) 및 제1 층간 절연막(191) 사이의 식각 속도가 상이할 수 있다. 이로 인해, 제2_1 연장 분리 구조체(CDB1)의 바닥면은 요철을 가질 수 있다.
도시된 것과 달리, 필드 절연막(105)의 상면을 기준으로, 게이트 분리 패턴(GCP)과 중첩되는 부분의 제2_1 연장 분리 구조체(CDB1)의 바닥면의 높이는, 제1 층간 절연막(191)과 중첩되는 부분의 제2_1 연장 분리 구조체(CDB1)의 바닥면의 높이보다 낮을 수 있다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 분리 구조체(GCS)는 제1 방향(도 1의 D1)으로 길게 연장된 라인 형상을 가질 수 있다.
게이트 분리 구조체(GCS)를 형성하는 식각 공정에서, 게이트에 해당되는 부분과, 제1 층간 절연막(도 4의 191)에 해당되는 부분을 모두 식각하여, 제1 방향(D1)으로 연장되는 라인 형태의 트렌치가 형성될 수 있다. 라인 형태의 트렌치에 절연 물질을 채워 줌으로써, 라인 형상을 갖는 게이트 분리 구조체(GCS)가 형성될 수 있다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 절연막(130)은 게이트 분리 구조체(GCS)의 측벽을 따라 연장되지 않는다.
게이트 전극(120)의 단변과, 게이트 분리 구조체(GCS)의 측벽 사이에, 게이트 절연막(130)이 배치되지 않는다.
이와 같은 경우, 도 10과 같이, 제1_1 연장 분리 구조체(DB1)과 게이트 분리 구조체(GCS) 사이에, 고유전율 라이너(도 5의 176)는 게이트 분리 구조체(GCS)의 측벽을 따라 연장되지 않는다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2_1 연장 분리 구조체(CDB1)의 제2 방향(D2)으로의 폭은 게이트 분리 구조체(GCS)의 제2 방향(D2)으로의 폭보다 크거나 같을 수 있다.
도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 배선 구조체(195)는 비아를 포함하지 않고, 라인 형태의 라인 배선만을 포함할 수 있다.
이로 인해, 배선 구조체(195)는 게이트 캡핑 패턴(145)과 접촉할 수 있다.
도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4) 사이에, 기판(100)으로부터 돌출된 돌출 패턴(DPF)를 더 포함할 수 있다.
돌출 패턴(DPF)의 높이는 제1 활성 패턴(AP1)의 높이 및 제4 활성 패턴(AP4)의 높이보다 작다. 돌출 패턴(DPF)의 높이는 게이트 전극(120과 중첩되는 부분의 필드 절연막(105)의 높이보다 작다. 돌출 패턴(DPF)는 예를 들어, 제1 방향(도 1의 D1)으로 연장될 수 있지만, 이에 제한되는 것은 아니다.
돌출 패턴(DPF)은 게이트 분리 구조체(GCS)의 하부에도 배치될 수 있다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 24 및 도 25는 도 23의 A - A 및 E - E를 따라 절단한 단면도일 수 있다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 23 내지 도 25를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 내지 제3 활성 패턴(AP1 ~ AP3)은 제1 내지 제3 하부 패턴(BP1 ~ BP3)과, 제1 내지 제3 시트 패턴(UP1 ~ UP3)을 포함할 수 있다.
도시되지 않았지만, 제4 내지 제6 활성 패턴(AP4 ~ AP6)도 각각 하부 패턴과 시트 패턴을 포함할 수 있다.
제1 내지 제3 하부 패턴(BP1 ~ BP3)은 제1 방향(D1)을 따라 일렬로 배치될 수 있다. 제2 하부 패턴(BP2)은 제1 하부 패턴(BP1) 및 제3 하부 패턴(BP3)과 제1 방향(D1)으로 이격될 수 있다.
제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)과, 제2 하부 패턴(BP2) 및 제3 하부 패턴(BP3)은 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)에 의해 분리될 수 있다.
제1 시트 패턴(UP1)은 제1 하부 패턴(BP1) 상에, 제1 하부 패턴(BP1)과 이격되어 배치될 수 있다. 제1 시트 패턴(UP1)은 복수의 시트 패턴을 포함할 수 있다. 제1 시트 패턴(UP1)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제2 및 제3 시트 패턴(UP2 ~ UP3)에 관한 설명은 제1 시트 패턴(UP1)에 관한 설명과 유사할 수 있다.
각각의 제1 내지 제3 시트 패턴(UP1 ~ UP3)은 제1 내지 제3 에피택셜 패턴(150, 250, 350)과 연결될 수 있다. 각각의 제1 내지 제3 시트 패턴(UP1 ~ UP3)은 트랜지스터의 채널 영역으로 사용되는 채널 패턴일 수 있다. 예를 들어, 각각의 제1 내지 제3 시트 패턴(UP1 ~ UP3)는 나노 시트 또는 나노 와이어일 수 있다.
제4 내지 제6 활성 패턴(AP4 ~ AP6)에 관한 설명은 제1 내지 제3 활성 패턴(AP1 ~ AP3)에 관한 설명과 실질적으로 동일하다.
제2 방향(D2)으로 인접하는 게이트 분리 구조체(GCS) 사이에, 제2 방향(D2)으로 배열된 시트 패턴은 2개(예를 들어, 제1 활성 패턴(AP1)의 시트 패턴 및 제4 활성 패턴(AP4)의 시트 패턴)인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 내지 제3 게이트 구조체(GS1 ~ GS3)는 제1 내지 제6 활성 패턴(AP1 ~ AP6)의 하부 패턴 상에 배치될 수 있다. 제1 내지 제3 게이트 구조체(GS1 ~ GS3)의 게이트 절연막(130) 및 게이트 전극(120)은 제1 내지 제3 나노 시트 패턴(UP1 ~ UP3)를 감쌀 수 있다. 도시되지 않았지만, 제1 내지 제3 게이트 구조체(GS1 ~ GS3)의 게이트 절연막(130) 및 게이트 전극(120)은 제4 내지 제6 활성 패턴(AP4 ~ AP6)의 시트 패턴과 감쌀 수 있다.
도 23 및 도 24에서, 제3 방향(D3)으로 인접하는 시트 패턴(UP1 ~ UP3) 사이의 게이트 절연막(130)은 제1 내지 제3 에피택셜 패턴(150, 250, 350)과 접촉하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제3 방향(D3)으로 인접하는 시트 패턴(UP1 ~ UP3) 사이에서, 이너 스페이서는 게이트 절연막(130)과 제1 내지 제3 에피택셜 패턴(150, 250, 350) 사이에 배치될 수 있다.
코어 절연 패턴의 제1 측벽(170_s1) 및 코어 절연 패턴의 제2 측벽(170_s2) 상에, 커팅된 시트 패턴(UP_R)이 배치될 수 있다. 커팅된 시트 패턴(UP_R)은 소자 분리 구조체(DCS)를 형성하기 위한 식각 공정에서 시트 패턴(UP1 ~ UP3)의 일부가 제거되고 남은 패턴일 수 있다.
제3 방향(D3)으로 인접한 커팅된 시트 패턴(UP_R) 사이에, 게이트 전극(120) 및 게이트 절연막(130)의 일부가 개재될 수 있다.
도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 27은 도 26의 A - A를 따라 절단한 단면도일 수 있다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 26 및 도 27을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2) 사이에, 게이트 구조체(도 1의 GS2)가 배치되지 않는다.
제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5) 상에, 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)과 교차하는 게이트 전극은 배치되지 않는다.
제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2) 사이의 제2 활성 패턴(AP2) 상에, 단지 하나의 제2 에피택셜 패턴(250)이 배치될 수 있다. 마찬가지로, 제5 활성 패턴(AP5) 상에도, 하나의 에피택셜 패턴이 배치될 수 있다.
도 28은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 29는 도 28의 A - A를 따라 절단한 단면도일 수 있다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 28 및 도 29를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1_1 연장 분리 구조체(DB1)는 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2) 사이에 배치되고, 제1_2 연장 분리 구조체(DB2)는 제2 게이트 구조체(GS2) 및 제3 게이트 구조체(GS3) 사이에 배치될 수 있다.
제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 에피택셜 패턴을 절단하여 배치될 수 있다. 활성 패턴 상에 배치된 게이트 구조체 및 에피택셜 패턴 중, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)에 최인접하는 것은 에피택셜 패턴이 아니라 게이트 구조체일 수 있다.
제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)의 양측에, 식각되고 남은 커팅된 에피택셜 패턴(EPI_R)이 배치될 수 있다.
제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 게이트 구조체의 일부를 제거한 위치에 형성되지 않으므로, 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)는 각각 코어 분리 패턴(170)만을 포함할 수 있다.
도 30은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 30의 A - A를 따라 절단한 단면도는 도 2와 동일할 수 있다.
도 30을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 소자 분리 구조체(DCS)는 제1 방향(D1)으로 연장된 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2)를 포함하지 않는다.
소자 분리 구조체(DCS)는 제2 방향(D2)으로 연장되고, 제1 방향(D1)으로 이격된 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2)를 포함한다.
소자 분리 구조체(DCS)는 폐 루프 형상을 갖지 않는다.
도 31은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 참고적으로, 도 31은 제2 방향(D2)으로 연장된 게이트 분리 구조체(GCS)와, 게이트 분리 구조체(GCS) 사이의 게이트 패턴(GS)과, 소자 분리 구조체(DCS)만을 도시하고, 도 1과 같은 활성 패턴(AP1 ~ AP6)을 도시하지 않았다.
또한, 도 31의 게이트 패턴(GS)은 도 1의 게이트 구조체(GS1 ~ GS3)에 대응될 수 있다.
도 31을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 소자 분리 구조체(DCS)는 제2 방향(D2)으로 연장되는 제3_1 연장 분리 구조체(DB3_1), 제3_2 연장 분리 구조체(DB3_2) 및 제3_3 연장 분리 구조체(DB3_3)을 포함할 수 있다. 소자 분리 구조체(DCS)는 제1 방향(D1)으로 연장되는 제4_1 연장 분리 구조체(CDB3), 제4_2 연장 분리 구조체(CDB4) 및 제4_3 연장 분리 구조체(CDB5)를 포함할 수 있다.
제3_1 연장 분리 구조체(DB3_1), 제3_2 연장 분리 구조체(DB3_2) 및 제3_3 연장 분리 구조체(DB3_3)는 제4_1 연장 분리 구조체(CDB3), 제4_2 연장 분리 구조체(CDB4) 및 제4_3 연장 분리 구조체(CDB5)와 연결될 수 있다.
제3_1 연장 분리 구조체(DB3_1), 제3_2 연장 분리 구조체(DB3_2) 및 제3_3 연장 분리 구조체(DB3_3)는 각각 제2 방향(D2)으로 길게 연장된 게이트 패턴(GS)과 나란할 수 있다.
제4_1 연장 분리 구조체(CDB3), 제4_2 연장 분리 구조체(CDB4) 및 제4_3 연장 분리 구조체(CDB5)는 제1 방향(D1)으로 연장된 게이트 분리 구조체(GCS) 상에, 게이트 분리 구조체(GCS)와 제3 방향(D3)으로 중첩될 수 있다.
제3_1 연장 분리 구조체(DB3_1), 제3_2 연장 분리 구조체(DB3_2) 및 제3_3 연장 분리 구조체(DB3_3)는 도 1의 제1_1 연장 분리 구조체(DB1) 및 제1_2 연장 분리 구조체(DB2) 중 하나에 대응될 수 있다.
제4_1 연장 분리 구조체(CDB3), 제4_2 연장 분리 구조체(CDB4) 및 제4_3 연장 분리 구조체(CDB5)는 도 1의 제2_1 연장 분리 구조체(CDB1) 및 제2_2 연장 분리 구조체(CDB2) 중 하나에 대응될 수 있다.
소자 분리 구조체(DCS)는 제2 방향(D2)으로 배열될 3개 이상의 게이트 분리 구조체(GCS) 사이에 배치될 수 있다.
소자 분리 구조체(DCS)의 폐 루프 형상은 제조하고자 하는 반도체 장치의 레이아웃에 따라 다양하게 변화시킬 수 있다.
도 32 내지 도 36은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 32는 반도체 장치 제조 방법을 설명하기 위한 레이아웃도이다. 도 33 내지 도 36은 도 32의 A - A를 따라 절단한 중간단계 단면도들이다.
도 32 및 도 33을 참고하면, 제1 방향(D1)으로 형성된 게이트 분리 구조체(GCS) 사이에, 제1 프리(pre) 활성 패턴(PAP1) 및 제2 프리 활성 패턴(PAP2)와, 프리 게이트 구조체(PGS)가 배치될 수 있다.
제1 프리 활성 패턴(PAP1) 및 제2 프리 활성 패턴(PAP2)는 제1 방향(D1)으로 길게 연장될 수 있다. 제1 프리 활성 패턴(PAP1) 및 제2 프리 활성 패턴(PAP2)는 서로 간에 제2 방향(D2)으로 이격될 수 있다.
프리 게이트 구조체(PGS)는 제2 방향(D2)을 길게 연장될 수 있다. 프리 게이트 구조체(PGS)는 서로 간에 제1 방향(D1)으로 이격될 수 있다. 프리 게이트 구조체(PGS)는 게이트 전극(120)과, 게이트 절연막(130)과, 게이트 스페이서(140)와, 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 방향(D1)으로 인접한 프리 게이트 구조체(PGS) 사이에, 소오스/드레인 에피(EPI)가 배치될 수 있다. 소오스/드레인 에피(EPI)는 제1 프리 활성 패턴(PAP1) 상에 배치될 수 있다. 도시되지 않았지만, 소오스/드레인 에피(EPI)는 제2 프리 활성 패턴(PAP2) 상에 배치될 수 있다.
소오스/드레인 에피(EPI)를 덮는 제1 층간 절연막(191)이 형성된다. 제1 층간 절연막(191)의 상면은 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
제1 층간 절연막(191) 및 프리 게이트 구조체(PGS) 상에, 몰드 층간 절연막(193)이 형성될 수 있다.
몰드 층간 절연막(193) 상에, 다각형의 모양을 갖는 마스크 패턴(MASK)이 형성될 수 있다.
이어서, 마스크 패턴(MASK)의 측벽을 따라, 대체(replacement) 패턴(RP_PAT)이 형성될 수 있다. 대체 패턴(RP_PAT)은 제1 방향(D1)으로 연장되는 부분과, 제2 방향(D2)으로 연장되는 부분이 연결된 폐 루프 형상일 수 있다.
대체 패턴(RP_PAT) 중, 제1 방향(D1)으로 연장되는 부분은 게이트 분리 구조체(GCS)와 제3 방향(D3)으로 중첩되는 위치에 배치될 수 있다. 대체 패턴(RP_PAT) 중, 제2 방향(D2)으로 연장되는 부분은 프리 게이트 구조체(PGS)와 제3 방향(D3)으로 중첩되는 위치에 배치될 수 있다.
도 34를 참고하면, 몰드 층간 절연막(193) 상에, 대체 패턴(RP_PAT)을 감싸는 필링 마스크 패턴(F_MASK)가 형성될 수 있다.
필링 마스크 패턴(F_MASK)은 대체 패턴(RP_PAT)의 측벽을 감싸지만, 대체 패턴(RP_PAT)의 상면은 덮지 않는다.
필링 마스크 패턴(F_MASK) 및 마스크 패턴(MASK)는 대체 패턴(RP_PAT)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
도 35를 참고하면, 대체 패턴(RP_PAT)을 제거하여, 필링 마스크 패턴(F_MASK) 및 마스크 패턴(MASK) 사이에 소자 분리 개구부(DB_OP)가 형성될 수 있다.
소자 분리 개구부(DB_OP)에 의해, 몰드 층간 절연막(193)이 노출될 수 있다.
도 36을 참고하면, 필링 마스크 패턴(F_MASK) 및 마스크 패턴(MASK)를 식각 마스크로 이용하여, 소자 분리 개구부(DB_OP)와 중첩되는 부분의 몰드 층간 절연막(193), 게이트 캡핑 패턴(145), 게이트 전극(120), 게이트 절연막(130) 및 제1 프리 활성 패턴(PAP1)이 제거될 수 있다.
이를 통해, 제2 방향(도 32의 D2)으로 연장된 소자 분리 트렌치(DB_H)가 형성될 수 있다.
도시되지 않았지만, 게이트 분리 구조체(도 32의 GCS) 내에도, 소자 분리 트렌치(DB_H)가 형성될 수 있다.
좀 더 구체적으로, 필링 마스크 패턴(F_MASK) 및 마스크 패턴(MASK)를 식각 마스크로 이용하여, 게이트 전극(120)이 노출될 때까지 몰드 층간 절연막(193), 게이트 캡핑 패턴(145) 및 게이트 분리 구조체(GCS)를 제거할 수 있다.
게이트 전극(120)이 노출된 후, 제1 프리 활성 패턴(PAP1)이 노출되도록, 게이트 전극(120) 및 게이트 절연막(130)이 순차적으로 식각될 수 있다. 게이트 전극(120) 및 게이트 절연막(130)이 식각되는 동안, 게이트 분리 구조체(GCS)는 식각되지 않을 수 있다.
이어서, 노출된 제1 프리 활성 패턴(PAP1)을 제거하여, 제1 방향(D1)으로 인접하는 제1 내지 제3 활성 패턴(AP1 ~ AP3)이 형성될 수 있다.
이어서, 필링 마스크 패턴(F_MASK) 및 마스크 패턴(MASK)는 제거될 수 있다. 또한, 소자 분리 트렌치(DB_H)를 채우는 코어 분리 패턴(도 2의 170)이 형성될 수 있다.
상술한 것과 같은 방법을 이용하여 활성 패턴을 분리함으로써, 다운 스케일링(down-scaling)된 반도체 장치에서 안정적으로 활성 패턴을 분리할 수 있다. 좀 더 구체적으로, 소자 분리 트렌치(DB_H)가 형성되는 위치는 대체 패턴(RP_PAT)이 형성되는 위치에 대응된다. 대체 패턴(RP_PAT)의 폭이 변할 경우, 이에 대응되는 소자 분리 트렌치(DB_H)의 제1 방향(D1)으로의 폭도 변하게 된다. 따라서, 상술한 방법을 통해, 게이트 피치 등이 감소하더라도, 안정적으로 활성 패턴이 분리될 수 있다.
상술한 것과 달리, 소자 분리 개구부(DB_OP)를 형성하기 전에, 게이트 분리 구조체(GCS)와 제3 방향(D3)으로 중첩된 대체 패턴(RP_PAT)(도 32의 제1 방향(D1)으로 연장된 부분)이 제거될 수 있다.
이어서, 대체 패턴(RP_PAT)의 제1 방향(D1)으로 연장되는 부분을 제거한 위치에 마스크 물질을 채울 수 있다. 이와 같은 공정 후 소자 분리 개구부(DB_OP)를 형성할 경우, 도 30과 같은 소자 분리 구조체(DCS)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
DCS: 소자 분리 구조체 GCS: 게이트 분리 구조체
AP1, AP2, AP3, AP4, AP5, AP6: 활성 패턴
GS1, GS2, GS3: 게이트 구조체

Claims (20)

  1. 제1 방향으로 각각 연장된 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 상에 배치되고, 상기 제2 활성 패턴에 최인접하는 제1 에피택셜 패턴;
    상기 제2 활성 패턴 상에 배치되고, 상기 제1 활성 패턴에 최인접하는 제2 에피택셜 패턴;
    상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴 사이에서 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 분리하고, 코어 분리 패턴과 상기 코어 분리 패턴의 측벽 상의 분리 측벽 패턴을 포함하는 소자 분리 구조체; 및
    상기 제1 활성 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체를 포함하고,
    상기 게이트 구조체의 상면은 상기 코어 분리 패턴의 상면과 동일 평면에 놓이고,
    상기 분리 측벽 패턴은 고유전율 라이너를 포함하고,
    상기 고유전율 라이너는 금속을 포함하는 고유전율 유전막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 고유전율 라이너는 L자 형상을 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 고유전율 라이너는 상기 제1 방향으로 연장되는 바닥부와, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되는 수직 연장부를 포함하고,
    상기 고유전율 라이너의 바닥부는 제1 단부 및 제2 단부를 포함하고,
    상기 고유전율 라이너의 수직 연장부는 상기 고유전율 라이너의 바닥부의 제1 단부로부터 상기 제3 방향으로 연장되고,
    상기 고유전율 라이너의 바닥부의 제2 단부는 상기 코어 분리 패턴의 측벽을 향하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 분리 측벽 패턴은 상기 코어 분리 패턴과 상기 고유전율 라이너 사이에 배치되는 도전성 분리 라이너를 더 포함하고,
    상기 게이트 구조체는 게이트 전극을 포함하고,
    상기 도전성 분리 라이너는 상기 게이트 전극에 포함된 물질을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 코어 분리 패턴은 서로 대향되는 제1 측벽 및 제2 측벽을 포함하고,
    상기 분리 측벽 패턴은 상기 코어 분리 패턴의 제1 측벽 및 상기 코어 분리 패턴의 제2 측벽 상에 배치된 반도체 장치.
  6. 제1 항에 있어서,
    상기 분리 측벽 패턴의 상면은 상기 코어 분리 패턴의 상면보다 낮은 반도체 장치.
  7. 제1 항에 있어서,
    상기 코어 분리 패턴은 코어 분리 라이너와, 상기 코어 분리 라이너 상에 상기 코어 분리 라이너에 의해 정의된 필링 분리 트렌치를 채우는 코어 필링 패턴을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 활성 패턴 및 상기 제2 활성 패턴은 각각 핀형 패턴인 반도체 장치.
  9. 제1 방향으로 연장되는 제1_1 연장 분리 구조체 및 제1_2 연장 분리 구조체와, 상기 제1 방향과 다른 제2 방향으로 연장되는 제2_1 연장 분리 구조체 및 제2_2 연장 분리 구조체를 포함하고, 폐 루프(closed-loop) 형상을 갖는 소자 분리 구조체;
    상기 제1_1 연장 분리 구조체에 의해 분리되고, 상기 제2 방향으로 각각 연장되는 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 상에, 상기 제1 방향으로 연장되고, 게이트 전극을 포함하는 제1 게이트 구조체; 및
    상기 제2 방향을 따라 형성되고, 상기 게이트 전극의 단변과 마주보는 게이트 분리 구조체를 포함하고,
    상기 제2_1 연장 분리 구조체는 상기 게이트 분리 구조체의 일부 상에 배치되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1_1 연장 분리 구조체 및 상기 제1_2 연장 분리 구조체는 각각 코어 분리 패턴과 상기 코어 분리 패턴의 측벽 상의 분리 측벽 패턴을 포함하고,
    상기 분리 측벽 패턴은 고유전율 라이너를 포함하고,
    상기 고유전율 라이너는 금속을 포함하는 고유전율 유전막을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 분리 측벽 패턴은 상기 코어 분리 패턴과 상기 고유전율 라이너 사이에 배치되는 도전성 분리 라이너를 더 포함하고,
    상기 도전성 분리 라이너는 상기 게이트 전극에 포함된 물질을 포함하는 반도체 장치.
  12. 제10 항에 있어서,
    상기 제1 게이트 구조체는 상기 게이트 전극의 측벽 및 바닥면을 따라 연장되는 게이트 절연막을 포함하고,
    상기 고유전율 라이너는 상기 게이트 절연막에 포함된 물질을 포함하는 반도체 장치.
  13. 제10 항에 있어서,
    제2_1 연장 분리 구조체 및 제2_2 연장 분리 구조체는 상기 고유전율 라이너를 포함하지 않는 반도체 장치.
  14. 제9 항에 있어서,
    상기 제2_1 연장 분리 구조체는 코어 분리 라이너와, 상기 코어 분리 라이너 상에 상기 코어 분리 라이너에 의해 정의된 필링 분리 트렌치를 채우는 코어 필링 패턴을 포함하는 반도체 장치.
  15. 제1 방향으로 각각 연장된 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 상의 제1 에피택셜 패턴;
    상기 제2 활성 패턴 상의 제2 에피택셜 패턴;
    상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴 사이에서, 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 분리하는 제1 소자 분리 구조체;
    상기 제1 활성 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조체;
    상기 제1 소자 분리 구조체와 접촉하는 게이트 분리 구조체;
    상기 게이트 분리 구조체 상에 배치되고, 상기 제1 소자 분리 구조체와 직접 연결된 제2 소자 분리 구조체를 포함하고,
    상기 제2 소자 분리 구조체의 상면은 상기 게이트 구조체의 상면 및 상기 제1 소자 분리 구조체의 상면과 동일 평면에 놓이는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 소자 분리 구조체는 상기 제2 소자 분리 구조체와 동일한 막 구조를 갖는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 소자 분리 구조체는 상기 제1 활성 패턴의 상면 상에 정의된 폭 확장부와, 상기 제1 소자 분리 구조체의 폭 확장부 상에 배치되는 상부를 포함하고,
    상기 제1 소자 분리 구조체의 폭 확장부 및 상기 제1 소자 분리 구조체의 상부의 영역 경계에서, 상기 제1 소자 분리 구조체의 폭 확장부의 폭은 상기 제1 소자 분리 구조체의 상부의 폭보다 큰 반도체 장치.
  18. 제15 항에 있어서,
    상기 제1 소자 분리 구조체는 코어 분리 패턴과 상기 코어 분리 패턴의 측벽 상의 분리 측벽 패턴을 포함하고,
    상기 분리 측벽 패턴은 고유전율 라이너를 포함하고,
    상기 고유전율 라이너는 금속을 포함하는 고유전율 유전막을 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 코어 분리 패턴은 상기 제2 소자 분리 구조체와 동일한 막 구조를 갖는 반도체 장치.
  20. 제15 항에 있어서,
    상기 제1 활성 패턴 및 상기 제2 활성 패턴은 각각 나노 시트를 포함하는 반도체 장치.
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