CN113937102A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN113937102A
CN113937102A CN202110766070.8A CN202110766070A CN113937102A CN 113937102 A CN113937102 A CN 113937102A CN 202110766070 A CN202110766070 A CN 202110766070A CN 113937102 A CN113937102 A CN 113937102A
Authority
CN
China
Prior art keywords
pattern
separation
gate
semiconductor device
core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110766070.8A
Other languages
English (en)
Inventor
朴晟植
金相辰
吴泰焕
李炫姃
张成珍
郑圭珉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN113937102A publication Critical patent/CN113937102A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体器件包括：第一和第二有源图案，在第一方向上延伸；第一外延图案，在第一有源图案上并邻近第二有源图案；第二外延图案，在第二有源图案上并邻近第一有源图案；元件分隔结构，在第一和第二外延图案之间分隔第一和第二有源图案，并包括芯分隔图案和在芯分隔图案的侧壁上的分隔侧壁图案；以及栅极结构，在第一有源图案上在与第一方向交叉的第二方向上延伸。栅极结构的上表面在与芯分隔图案的上表面相同的平面上。分隔侧壁图案包括高介电常数衬垫，该高介电常数衬垫包括包含金属的高介电常数电介质膜。

Description

半导体器件
技术领域
本发明构思的示例性实施方式涉及包括元件分隔结构的半导体器件。
背景技术
用于增大半导体器件的密度的缩放技术之一是使用多栅极晶体管，在多栅极晶体管中，具有鳍形状或纳米线形状的多沟道有源图案(或硅体)形成在衬底上并且栅极形成在多沟道有源图案的表面上。
因为多栅极晶体管利用三维沟道，所以容易执行缩放。此外，即使不增加多栅极晶体管的栅极长度，也可以提高电流控制能力。此外，可以有效地抑制沟道区的电位受漏极电压影响的SCE(短沟道效应)。
发明内容
根据本发明构思的示例性实施方式，一种半导体器件包括：第一有源图案和第二有源图案，各自在第一方向上延伸；第一外延图案，放置在第一有源图案上并邻近第二有源图案设置；第二外延图案，放置在第二有源图案上并邻近第一有源图案设置；元件分隔结构，在第一外延图案和第二外延图案之间分隔第一有源图案和第二有源图案，其中元件分隔结构包括芯分隔图案和在芯分隔图案的侧壁上的分隔侧壁图案；以及栅极结构，在第一有源图案上在与第一方向交叉的第二方向上延伸。栅极结构的上表面放置在与芯分隔图案的上表面相同的平面上，分隔侧壁图案包括高介电常数衬垫，该高介电常数衬垫包括包含金属的高介电常数电介质膜。
根据本发明构思的示例性实施方式，一种半导体器件包括：元件分隔结构，包括在第一方向上延伸的第一延伸分隔结构和第二延伸分隔结构以及在不同于第一方向的第二方向上延伸的第三延伸分隔结构和第四延伸分隔结构，其中元件分隔结构具有闭环形状；第一有源图案和第二有源图案，被第一延伸分隔结构分隔并且各自在第二方向上延伸；第一栅极结构，在第一方向上延伸，包括栅电极，并设置在第一有源图案上；以及栅极分隔结构，沿第二方向形成并面对栅电极的第一侧。第三延伸分隔结构放置在栅极分隔结构的一部分上。
根据本发明构思的示例性实施方式，一种半导体器件包括：第一有源图案和第二有源图案，各自在第一方向上延伸；第一外延图案，在第一有源图案上；第二外延图案，在第二有源图案上；第一元件分隔结构，在第一外延图案和第二外延图案之间分隔第一有源图案和第二有源图案；栅极结构，在第一有源图案上在与第一方向交叉的第二方向上延伸；栅极分隔结构，与第一元件分隔结构接触；以及第二元件分隔结构，放置在栅极分隔结构上并直接连接到第一元件分隔结构。第二元件分隔结构的上表面放置在与栅极结构的上表面和第一元件分隔结构的上表面相同的平面上。
根据本发明构思的示例性实施方式，一种制造半导体器件的方法包括：形成被层间绝缘膜分隔的多个预栅极结构，其中所述多个预栅极结构在第一方向上间隔开并在与第一方向交叉的第二方向上延伸；在所述多个预栅极结构的一部分上形成掩模图案；沿着掩模图案的侧壁形成替换图案，其中替换图案具有在第一方向和第二方向上延伸的闭环形状；形成围绕替换图案的填充掩模图案；去除替换图案以形成元件分隔沟槽；以及形成填充元件分隔沟槽的芯分隔图案。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的以上及其他方面和特征将变得更加明显。
图1是用于说明根据本发明构思的示例性实施方式的半导体器件的示例性布局图。
图2至图6是根据本发明构思的示例性实施方式的沿着图1的线A-A、B-B、C-C、D-D和E-E截取的截面图。
图7至图9是根据本发明构思的示例性实施方式的其中图2的区域P被放大的示例性视图。
图10是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图11是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图12是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图13是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图14至图16是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图17是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图18是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图19是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图20是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图21是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图22是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图23是用于说明根据本发明构思的示例性实施方式的半导体器件的布局图。
图24和图25是根据本发明构思的示例性实施方式的沿着图23的线A-A和E-E截取的截面图。
图26是用于说明根据本发明构思的示例性实施方式的半导体器件的布局图。
图27是根据本发明构思的示例性实施方式的沿着图26的线A-A截取的截面图。
图28是用于说明根据本发明构思的示例性实施方式的半导体器件的布局图。
图29是根据本发明构思的示例性实施方式的沿着图28的线A-A截取的截面图。
图30是用于说明根据本发明构思的示例性实施方式的半导体器件的布局图。
图31是用于说明根据本发明构思的示例性实施方式的半导体器件的布局图。
图32至图36是用于说明根据本发明构思的示例性实施方式的制造半导体器件的方法的中间阶段图。
具体实施方式
本发明构思的示例性实施方式提供其中元件的集成度得到提高并且可靠性和性能得到改善的半导体器件。
本发明构思的示例性实施方式还提供制造其中元件的集成度得到提高并且可靠性和性能得到改善的半导体器件的方法。
在下文中将参照附图更全面地描述本发明构思的示例性实施方式。贯穿本申请，相似的附图标记可以指代相似的元件。
尽管根据本发明构思的示例性实施方式的半导体器件的附图示出了包括鳍型图案化的沟道区的鳍型晶体管(FinFET)以及包括纳米线或纳米片的晶体管，但本发明构思不限于此。本发明构思可以应用于基于二维材料的晶体管(基于2D材料的FET)及其异质结构。
另外，根据本发明构思的示例性实施方式的半导体器件可以包括隧穿FET或三维(3D)晶体管。根据本发明构思的示例性实施方式的半导体器件还可以包括双极结型晶体管、横向扩散金属氧化物半导体(LDMOS)等。
图1至图9是用于说明根据本发明构思的示例性实施方式的半导体器件的图。
图1是用于说明根据本发明构思的示例性实施方式的半导体器件的示例性布局图。图2至图6是根据本发明构思的示例性实施方式的沿着图1的线A-A、B-B、C-C、D-D和E-E截取的截面图。图7至图9是根据本发明构思的示例性实施方式的其中图2的区域P被放大的示例性视图。
为了便于说明，图1中没有示出层间绝缘膜191和192、源极/漏极接触160以及布线结构195。
参照图1至图9，根据本发明构思的示例性实施方式的半导体器件可以包括第一至第六有源图案AP1至AP6、第一至第三栅极结构GS1至GS3、栅极分隔结构GCS和元件分隔结构DCS。
衬底100可以是体硅或SOI(绝缘体上硅)。替代地，衬底100可以是硅衬底，或者可以包括但不限于其他材料，诸如硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。
第一至第六有源图案AP1至AP6可以各自从衬底100突出。第一至第六有源图案AP1至AP6中的每个可以在衬底100上沿第一方向D1延伸。例如，第一至第六有源图案AP1至AP6中的每个可以包括在第一方向D1上延伸的长边和在第二方向D2上延伸的短边。这里，第一方向D1可以与第二方向D2和第三方向D3交叉。另外，第二方向D2可以与第三方向D3交叉。
第一至第三有源图案AP1至AP3可以沿第一方向D1被放置成一行。第二有源图案AP2可以在第一方向D1上与第一有源图案AP1和第三有源图案AP3间隔开。
第一有源图案AP1和第二有源图案AP2可以被下面将描述的元件分隔结构DCS分隔，第二有源图案AP2和第三有源图案AP3可以被元件分隔结构DCS分隔。
第四至第六有源图案AP4至AP6可以沿第一方向D1被放置成一行。第五有源图案AP5可以在第一方向D1上与第四有源图案AP4和第六有源图案AP6间隔开。
第四有源图案AP4和第五有源图案AP5可以被下面将描述的元件分隔结构DCS分隔，第五有源图案AP5和第六有源图案AP6可以被元件分隔结构DCS分隔。
第四有源图案AP4可以在第二方向D2上与第一有源图案AP1间隔开。第五有源图案AP5可以在第二方向D2上与第二有源图案AP2间隔开。第六有源图案AP6可以在第二方向D2上与第三有源图案AP3间隔开。
第一至第三有源图案AP1至AP3可以放置在由深沟槽DT限定的有源区中。第四至第六有源图案AP4至AP6可以放置在由深沟槽DT限定的有源区中。深沟槽DT可以形成在第一至第三有源图案AP1至AP3和第四至第六有源图案AP4至AP6之间。在根据本发明构思的示例性实施方式的半导体器件中，深沟槽DT可以将其中放置第一至第三有源图案AP1至AP3的有源区与其中放置第四至第六有源图案AP4至AP6的有源区区分开。
第一至第六有源图案AP1至AP6可以放置在下面将描述的栅极分隔结构GCS之间。
第一至第六有源图案AP1至AP6可以是多沟道有源图案。在根据本发明构思的示例性实施方式的半导体器件中，第一至第六有源图案AP1至AP6中的每个可以是例如鳍型图案。第一至第六有源图案AP1至AP6中的每个可以用作晶体管的沟道图案。尽管示出了第一至第六有源图案AP1至AP6的每种中的两个，但这仅是为了便于说明，并且其数量不限于此。第一至第六有源图案AP1至AP6的每种可以是一个或更多个。
第一至第六有源图案AP1至AP6中的每个可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。第一至第六有源图案AP1至AP6中的每个可以包括例如作为元素半导体材料的硅或锗。另外，第一至第六有源图案AP1至AP6中的每个可以包括化合物半导体，并且可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以是例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种的二元化合物或三元化合物或通过组合IV族元素而获得的化合物。
III-V族化合物半导体可以是例如通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种组合而获得的二元化合物、三元化合物和四元化合物之一。
作为示例，第一至第六有源图案AP1至AP6可以包括相同的材料。作为另一示例，第一至第三有源图案AP1至AP3可以包括与第四至第六有源图案AP4至AP6不同的材料。
场绝缘膜105可以形成在衬底100上。场绝缘膜105可以填充深沟槽DT。
场绝缘膜105可以形成在第一至第六有源图案AP1至AP6的侧壁的一部分上。第一至第六有源图案AP1至AP6中的每个可以从场绝缘膜105的上表面向上突出。场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合。
第一至第三栅极结构GS1至GS3中的每个可以放置在场绝缘膜105上。第一至第三栅极结构GS1至GS3中的每个可以在第二方向D2上延伸。第二栅极结构GS2可以在第一方向D1上与第一栅极结构GS1和第三栅极结构GS3间隔开。
第一栅极结构GS1可以放置在第一有源图案AP1和第四有源图案AP4上。第一栅极结构GS1可以与第一有源图案AP1和第四有源图案AP4交叉。第二栅极结构GS2可以放置在第二有源图案AP2和第五有源图案AP5上。
第二栅极结构GS2可以与第二有源图案AP2和第五有源图案AP5交叉。第三栅极结构GS3可以放置在第三有源图案AP3和第六有源图案AP6上。第三栅极结构GS3可以与第三有源图案AP3和第六有源图案AP6交叉。
第一至第三栅极结构GS1至GS3中的每个可以包括栅电极120、栅极绝缘膜130、栅极间隔物140和栅极覆盖图案145。
栅电极120可以形成在第一至第六有源图案AP1至AP6上。栅电极120可以与第一至第六有源图案AP1至AP6交叉。栅电极120可以围绕突出超过场绝缘膜105的上表面的第一至第六有源图案AP1至AP6。栅电极120可以包括在第二方向D2上延伸的长边和在第一方向D1上延伸的短边。
栅电极120可以包括例如以下至少一种：钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)和其组合。
栅极间隔物140可以放置在栅电极120的侧壁上。栅极间隔物140可以在第二方向D2上延伸。栅极间隔物140可以包括例如以下至少一种：硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅氧碳化物(SiOC)和其组合。
栅极绝缘膜130可以沿着栅电极120的侧壁和底表面延伸。栅极绝缘膜130可以放置在栅电极120和第一至第六有源图案AP1至AP6之间、以及在栅电极120和场绝缘膜105之间。栅极绝缘膜130可以放置在栅电极120和栅极间隔物140之间。
栅极绝缘膜130可以包括硅氧化物、硅氮氧化物、硅氮化物或具有比硅氧化物高的介电常数的高介电常数材料。高介电常数材料可以包括例如以下一种或更多种：硼氮化物、铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐。
栅极覆盖图案145可以放置在栅电极120的上表面和栅极间隔物140的上表面上。栅极覆盖图案145可以包括例如以下至少一种：硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)和其组合。
与所示情况不同，栅极覆盖图案145可以放置在栅极间隔物140之间。在这种情况下，栅极覆盖图案145的上表面可以放置在与栅极间隔物140的上表面相同的平面上。
第一外延图案150可以放置在第一有源图案AP1上。第二外延图案250可以放置在第二有源图案AP2上。第三外延图案350可以放置在第三有源图案AP3上。
第一外延图案150可以被包括在使用第一有源图案AP1作为沟道区的晶体管的源极/漏极中。第二外延图案250可以被包括在使用第二有源图案AP2作为沟道区的晶体管的源极/漏极中。第三外延图案350可以被包括在使用第三有源图案AP3作为沟道区的晶体管的源极/漏极中。
根据本发明构思的示例性实施方式，蚀刻停止膜可以进一步形成在第一至第三外延图案150、250和350上。
根据本发明构思的示例性实施方式，外延图案可以放置在第四至第六有源图案AP4至AP6上。
栅极分隔结构GCS可以沿第一方向D1形成。栅极分隔结构GCS可以分隔第一至第三栅极结构GS1至GS3中的每个。例如，栅极分隔结构GCS分隔栅极结构GS1至GS3中包括的栅电极120。例如，栅极分隔结构GCS可以放置在填充深沟槽DT的场绝缘膜105上。
第一至第三栅极结构GS1至GS3中的每个可以放置于在第二方向D2上彼此间隔开的栅极分隔结构GCS之间。栅极分隔结构GCS可以面对栅电极120的在第一方向D1上延伸的短边。栅电极120的短边可以被称为第一边。
在根据本发明构思的示例性实施方式的半导体器件中，栅极分隔结构GCS可以包括在第一方向D1上布置并且彼此间隔开的多个栅极分隔图案GCP，如图4所示。栅极分隔图案GCP的一部分可以放置于在第二方向D2上面对栅电极120的位置处。另外，其余的栅极分隔图案GCP可以放置在元件分隔结构DCS的在第二方向D2上面对下面将描述的第一延伸分隔结构DB1和第一延伸分隔结构DB2的位置处。第一层间绝缘膜191可以放置于在第一方向D1上彼此间隔开的栅极分隔图案GCP之间。
在第二方向D2上延伸的栅极间隔物140可以放置在每个栅极分隔图案GCP的侧壁上。放置在栅电极120的侧壁上的栅极间隔物140可以在第二方向D2上延伸，并且可以放置在栅极分隔图案GCP的侧壁上。另外，放置在第一延伸分隔结构DB1和第一延伸分隔结构DB2的侧壁上的栅极间隔物140可以在第二方向D2上延伸，并且可以放置在栅极分隔图案GCP的侧壁上。替代地，与所示情况不同，栅极间隔物140可以不放置在每个栅极分隔图案GCP的侧壁上。
栅极分隔结构GCS的上表面可以放置在与栅极覆盖图案145的上表面145us相同的平面上。换言之，栅极分隔图案GCP的上表面可以放置在与栅极覆盖图案145的上表面145us相同的平面上。
栅极分隔图案GCP的底表面可以比栅极间隔物140的底表面更靠近衬底100。换言之，栅极分隔图案GCP的底表面可以低于场绝缘膜105的上表面。替代地，与所示情况不同，栅极分隔图案GCP的底表面可以位于与栅极间隔物140的底表面相同的水平处。
在根据本发明构思的示例性实施方式的半导体器件中，栅极绝缘膜130可以放置在栅电极120和栅极分隔结构GCS之间。栅极绝缘膜130可以沿着栅极分隔结构GCS的侧壁延伸。栅电极120和栅极分隔结构GCS可以被栅极绝缘膜130分隔。
栅极分隔图案GCP可以包括例如以下至少一种：硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅氧碳化物(SiOC)、铝氧化物(AlO)和其组合。尽管每个栅极分隔图案GCP被示出为单一膜，但是本发明构思不限于此。
元件分隔结构DCS可以包括在第二方向D2上延伸的第一延伸分隔结构DB1和第一延伸分隔结构DB2以及在第一方向D1上延伸的第二延伸分隔结构CDB1和第二延伸分隔结构CDB2。例如，第一延伸分隔结构DB1和第一延伸分隔结构DB2可以连接到第二延伸分隔结构CDB1和第二延伸分隔结构CDB2。作为参考，第一延伸分隔结构DB1、第一延伸分隔结构DB2、第二延伸分隔结构CDB1和第二延伸分隔结构CDB2可以分别被称为第一、第二、第三和第四延伸分隔结构。
在根据本发明构思的示例性实施方式的半导体器件中，元件分隔结构DCS可以具有闭环形状。
在根据本发明构思的示例性实施方式的半导体器件中，第一延伸分隔结构DB1和第一延伸分隔结构DB2可以直接连接到第二延伸分隔结构CDB1。另外，第一延伸分隔结构DB1和第一延伸分隔结构DB2可以直接连接到第二延伸分隔结构CDB2。
第一延伸分隔结构DB1和第一延伸分隔结构DB2可以在第一方向D1上彼此间隔开。第一延伸分隔结构DB1和第一延伸分隔结构DB2可以在第一方向D1上与栅极结构GS1、GS2和GS3间隔开。
第一延伸分隔结构DB1可以分隔第一有源图案AP1和第二有源图案AP2。第一延伸分隔结构DB1可以放置在第一外延图案150和第二外延图案250之间。第一延伸分隔结构DB1可以放置在最靠近(例如，邻近)第二有源图案AP2的第一外延图案150和最靠近(例如，邻近)第一有源图案AP1的第二外延图案250之间。
第一延伸分隔结构DB1可以与栅极分隔结构GCS接触。第一延伸分隔结构DB1的短边可以与栅极分隔结构GCS接触。例如，第一延伸分隔结构DB1可以与栅极分隔图案GCP的面向第二方向D2的一侧接触。
根据本发明构思的示例性实施方式，第一延伸分隔结构DB1可以分隔第四有源图案AP4和第五有源图案AP5。
第一延伸分隔结构DB2可以分隔第二有源图案AP2和第三有源图案AP3。第一延伸分隔结构DB2可以放置在第二外延图案250和第三外延图案350之间。第一延伸分隔结构DB2可以放置在最靠近第三有源图案AP3的第二外延图案250和最靠近第二有源图案AP2的第三外延图案350之间。
第一延伸分隔结构DB2可以与栅极分隔结构GCS接触。第一延伸分隔结构DB2的短边可以与栅极分隔结构GCS接触。例如，第一延伸分隔结构DB2可以与栅极分隔图案GCP的面向第二方向D2的一侧接触。
根据本发明构思的示例性实施方式，第一延伸分隔结构DB2可以分隔第四有源图案AP4和第五有源图案AP5。
第一延伸分隔结构DB1和第一延伸分隔结构DB2可以各自包括芯分隔图案170和分隔侧壁图案175。分隔侧壁图案175可以放置在芯分隔图案170的侧壁上。
芯分隔图案170可以在第二方向D2上延伸。第一延伸分隔结构DB1的芯分隔图案170可以分隔第一有源图案AP1和第二有源图案AP2。另外，第一延伸分隔结构DB2的芯分隔图案170可以分隔第二有源图案AP2和第三有源图案AP3。类似地，芯分隔图案170可以分隔第四至第六有源图案AP4至AP6。
在图2和图5中，尽管从第二有源图案AP2的上表面到芯分隔图案170的最下部的深度被示出为与第一至第三有源图案AP1至AP3的高度相同，但本发明构思不限于此。与所示情况不同，作为示例，从第二有源图案AP2的上表面到芯分隔图案170的最下部的深度可以小于第一至第三有源图案AP1至AP3的高度。作为另一示例，从第二有源图案AP2的上表面到芯分隔图案170的最下部的深度可以大于第一至第三有源图案AP1至AP3的高度。
芯分隔图案170的底表面可以由场绝缘膜105、衬底100和剩余有源图案RF限定。剩余有源图案RF可以是在用于形成芯分隔图案170的蚀刻工艺中去除有源图案部分之后留下的部分。替代地，与所示情况不同，可以没有剩余有源图案RF。
在用于形成芯分隔图案170的蚀刻工艺期间，场绝缘膜105的一部分被去除，并且场绝缘膜105的面对芯分隔图案170的底表面的上表面可以降低。例如，场绝缘膜105的面对芯分隔图案170的底表面的上表面可以低于场绝缘膜105的面对栅电极120的底表面的上表面。
芯分隔图案170的上表面170us可以放置在与栅极结构GS1至GS3的上表面相同的平面上。栅极结构GS1至GS3的上表面可以是栅极覆盖图案145的上表面145us。换言之，芯分隔图案的上表面170us可以放置在与栅极覆盖图案145的上表面145us相同的平面上。
芯分隔图案170可以包括例如以下至少一种：硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅氧碳化物(SiOC)、铝氧化物(AlO)和其组合。
分隔侧壁图案175可以包括高介电常数衬垫176和导电分隔衬垫177。
导电分隔衬垫177可以放置在高介电常数衬垫176和芯分隔图案170之间。
高介电常数衬垫176可以包括包含金属的高介电常数电介质膜。考虑到制造工艺，因为高介电常数衬垫176在栅极绝缘膜130被蚀刻之后保留，所以高介电常数衬垫176可以包括栅极绝缘膜130中包括的材料。
考虑到制造工艺，导电分隔衬垫177在栅电极120被蚀刻之后可以保留。导电分隔衬垫177可以包括栅电极120中包括的材料。
芯分隔图案170可以包括彼此相反的第一侧壁170_s1和第二侧壁170_s2。分隔侧壁图案175可以放置在第一侧壁170_s1和第二侧壁170_s2中的至少一个上。
在图7和图8中，分隔侧壁图案175可以放置在芯分隔图案170的第一侧壁170_s1和芯分隔图案170的第二侧壁170_s2上。对比之下，在图9中，分隔侧壁图案175可以放置在芯分隔图案170的第一侧壁170_s1上，但是不放置在芯分隔图案170的第二侧壁170_s2上。
在图7至图9中，芯分隔图案170的第一侧壁170_s1上的分隔侧壁图案175可以包括L形的高介电常数衬垫176。例如，高介电常数衬垫176可以包括在作为第二有源图案AP2的延伸方向的第一方向D1上延伸的底部176L以及在作为衬底100的厚度方向的第三方向D3上延伸的垂直延伸部176V。
高介电常数衬垫176的底部176L可以包括在第一方向D1上彼此相反的第一端和第二端。高介电常数衬垫176的垂直延伸部176V可以从高介电常数衬垫176的底部176L的第一端在第三方向D3上延伸。高介电常数衬垫176的底部176L的第二端可以面对芯分隔图案170的侧壁。高介电常数衬垫176的底部176L可以插设在第二有源图案AP2和导电分隔衬垫177之间。
在图7中，L形的高介电常数衬垫176可以放置在芯分隔图案170的第一侧壁170_s1和芯分隔图案170的第二侧壁170_s2上。
在图8中，L形的高介电常数衬垫176可以放置在芯分隔图案170的第一侧壁170_s1上。另一方面，线形的高介电常数衬垫176而非L形的高介电常数衬垫176放置在芯分隔图案170的第二侧壁170_s2上。
在图5中，沿着栅极分隔结构GCS的侧壁延伸的高介电常数衬垫176可以放置在芯分隔图案170和栅极分隔结构GCS之间。
因为分隔侧壁图案175在蚀刻栅电极120和栅极绝缘膜130之后保留，所以分隔侧壁图案175可以放置在芯分隔图案170的侧壁的一部分上。分隔侧壁图案175的上表面低于芯分隔图案170的上表面170us。
第一延伸分隔结构DB1和第一延伸分隔结构DB2中的每个可以具有选自图7至图9的形状。换言之，第一延伸分隔结构DB1的形状可以与第一延伸分隔结构DB2的形状相同或不同。
因为芯分隔图案170形成为穿透栅极覆盖图案145，所以切割栅极覆盖图案145_c可以放置在芯分隔图案170的侧壁上，如图2所示。另外，栅极间隔物140可以放置在芯分隔图案170的第一侧壁170_s1和芯分隔图案170的第二侧壁170_s2上。
第二延伸分隔结构CDB1和第二延伸分隔结构CDB2可以在第二方向D2上彼此间隔开。第二延伸分隔结构CDB1和第二延伸分隔结构CDB2可以放置在栅极分隔结构GCS上。
第二延伸分隔结构CDB1和第二延伸分隔结构CDB2可以放置于在第一方向D1上形成的栅极分隔结构GCS的一部分上。第二延伸分隔结构CDB1和第二延伸分隔结构CDB2可以放置在多个栅极分隔图案GCP中的一些上。
第二延伸分隔结构CDB1和第二延伸分隔结构CDB2可以各自具有在第一方向D1上延伸的线形。在图4中，多个栅极分隔图案GCP可以从在第一方向D1上延伸的第二延伸分隔结构CDB1的底表面朝衬底100突出。第一层间绝缘膜191插设在第二延伸分隔结构CDB1和场绝缘膜105之间。
在根据本发明构思的示例性实施方式的半导体器件中，第二延伸分隔结构CDB1在第二方向D2上的宽度可以小于栅极分隔结构GCS在第二方向D2上的宽度。第二延伸分隔结构CDB1的上表面可以放置在与栅极分隔结构GCS的上表面和栅极覆盖图案145的上表面145us相同的平面上。第二延伸分隔结构CDB1的上表面可以放置在与第一延伸分隔结构DB1的上表面相同的平面上。
与第一延伸分隔结构DB1和第一延伸分隔结构DB2不同，第二延伸分隔结构CDB1和第二延伸分隔结构CDB2不包括分隔侧壁图案175。在根据本发明构思的示例性实施方式的半导体器件中，第一延伸分隔结构DB1和第一延伸分隔结构DB2的膜结构不同于第二延伸分隔结构CDB1和第二延伸分隔结构CDB2的膜结构。
另一方面，因为第二延伸分隔结构CDB1和第二延伸分隔结构CDB2与芯分隔图案170基本上同时形成，所以第二延伸分隔结构CDB1和第二延伸分隔结构CDB2中的每个可以具有与芯分隔图案170基本相同的膜结构。第二延伸分隔结构CDB1、第二延伸分隔结构CDB2、第一延伸分隔结构DB1和第一延伸分隔结构DB2中包括的芯分隔图案170可以具有闭环形状。
这里，当芯分隔图案170是单一膜时，芯分隔图案170可以由与第二延伸分隔结构CDB1和第二延伸分隔结构CDB2相同的材料形成。当芯分隔图案170是多层膜时，芯分隔图案170中包括的堆叠膜的顺序可以与第二延伸分隔结构CDB1和第二延伸分隔结构CDB2中包括的堆叠膜的顺序相同。
当芯分隔图案170和栅极分隔结构GCS由单一膜形成并且芯分隔图案170和栅极分隔结构GCS由相同材料形成时，第二延伸分隔结构CDB1和栅极分隔结构GCS之间的边界可以分辨不出。
尽管单个第二栅极结构GS2被示出为放置在第一延伸分隔结构DB1和第一延伸分隔结构DB2之间，但这仅是为了便于说明，本发明构思不限于此。
源极/漏极接触160可以放置在外延图案150、250和350上。根据本发明构思的示例性实施方式，金属硅化物膜可以放置在源极/漏极接触160与外延图案150、250和350之间。
在图2中，源极/漏极接触160的上表面可以彼此不同。连接到BEOL(后道工序)的布线结构195的源极/漏极接触160的上表面高于不连接到布线结构195的源极/漏极接触160的上表面。
第一层间绝缘膜191可以放置在场绝缘膜105上。第一层间绝缘膜191可以围绕栅极结构GS1至GS3的侧壁。第一层间绝缘膜191的上表面可以放置在与栅极覆盖图案145的上表面145us相同的平面上。
第二层间绝缘膜192可以放置在第一层间绝缘膜191上。第一层间绝缘膜191和第二层间绝缘膜192中的每个可以包括例如但不限于硅氧化物、硅氮化物、硅氮氧化物、FOX(可流动氧化物)、TOSZ(东燃硅氮烷)、USG(无掺杂的硅玻璃)、BSG(硼硅玻璃)、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)、PETEOS(等离子体增强正硅酸四乙酯)、FSG(氟化物硅酸盐玻璃)、CDO(掺碳的硅氧化物)、干凝胶、气凝胶、非晶氟化碳、OSG(有机硅酸盐玻璃)、聚对二甲苯、BCB(双苯并环丁烯)、SiLK、聚酰亚胺、多孔聚合材料或其组合。
布线结构195可以放置在第二层间绝缘膜192中。布线结构195可以包括通路196和线路布线197。通路196和线路布线197可以包括导电材料。
图10是用于说明根据本发明构思的示例性实施方式的半导体器件的图。图11是用于说明根据本发明构思的示例性实施方式的半导体器件的图。为了便于说明，将主要描述与参照图1至图9说明的元件不同的元件。
参照图10，在根据本发明构思的示例性实施方式的半导体器件中，芯分隔图案170和栅极分隔结构GCS之间没有放置高介电常数衬垫176。
在形成芯分隔图案170的蚀刻工艺期间，可以完全去除沿着栅极分隔结构GCS的侧壁延伸的栅极绝缘膜(图6的130)。
参照图11，在根据本发明构思的示例性实施方式的半导体器件中，第一延伸分隔结构DB1和第一延伸分隔结构DB2可以包括气隙AG_SEAM。
例如，芯分隔图案170可以包括气隙AG_SEAM。气隙AG_SEAM可以被芯分隔图案170围绕。
图12是用于说明根据本发明构思的示例性实施方式的半导体器件的图。图13是用于说明根据本发明构思的示例性实施方式的半导体器件的图。为了便于说明，将主要描述与参照图1至图9说明的元件不同的元件。
参照图12，在根据本发明构思的示例性实施方式的半导体器件中，分隔侧壁图案175可以仅包括高介电常数衬垫176。
在形成芯分隔图案170的工艺期间，可以完全去除栅电极(图2的120)。
芯分隔图案170可以包括下部170a、宽度扩展部170b和上部170c。宽度扩展部170b可以设置在有源图案(例如，第一有源图案AP1)的上表面上。芯分隔图案170的宽度扩展部170b可以放置在芯分隔图案170的下部170a上。芯分隔图案170的上部170c可以放置在芯分隔图案170的宽度扩展部170b上。
芯分隔图案170的宽度扩展部170b的下表面可以与高介电常数衬垫176接触。芯分隔图案的宽度扩展部170b的上表面可以与切割栅极覆盖图案145_c接触。
芯分隔图案170的宽度扩展部170b的一部分可以在具有L形的高介电常数衬垫176的底部(图7的176L)之上延伸。
参照图13，在根据本发明构思的示例性实施方式的半导体器件中，第一延伸分隔结构DB1和第一延伸分隔结构DB2可以仅包括芯分隔图案170。
在形成芯分隔图案170的工艺期间，可以去除栅电极(图2的120)和栅极绝缘膜(图2的130)两者。
芯分隔图案170可以包括下部170a、宽度扩展部170b和上部170c。芯分隔图案170的宽度扩展部170b可以放置在芯分隔图案170的下部170a上。芯分隔图案170的上部170c可以放置在芯分隔图案170的宽度扩展部170b上。
在宽度扩展部170b和上部170c之间的区域边界处，宽度扩展部170b在第一方向D1上的宽度大于上部170c在第一方向D1上的宽度。基于(例如，相对于)第二有源图案AP2的上表面，宽度扩展部170b和上部170c之间的区域边界可以具有与栅电极120的上表面基本相同的高度。宽度扩展部170b的上表面可以与切割栅极覆盖图案145_c接触。
因为第一延伸分隔结构DB1和第一延伸分隔结构DB2仅包括芯分隔图案170，所以第一延伸分隔结构DB1和第一延伸分隔结构DB2的膜结构可以与第二延伸分隔结构CDB1和第二延伸分隔结构CDB2的膜结构基本相同。
然而，当芯分隔图案170包括气隙(例如，图11的AG_SEAM)时，第二延伸分隔结构CDB1和第二延伸分隔结构CDB2可以不包括气隙。
图14至图16是用于说明根据本发明构思的示例性实施方式的半导体器件的图。为了便于说明，将主要描述与参照图1至图9说明的元件不同的元件。
参照图14至图16，在根据本发明构思的示例性实施方式的半导体器件中，芯分隔图案170可以包括芯分隔衬垫171和芯填充图案172。
芯分隔衬垫171可以形成在衬底100上。芯分隔衬垫171可以限定填充分隔沟槽171R。
芯分隔衬垫171可以延伸至栅极覆盖图案145的上表面145u。芯分隔衬垫171的最上表面可以放置在与栅极覆盖图案145的上表面145u相同的平面上。
芯填充图案172可以放置在芯分隔衬垫171上。芯填充图案172可以填充填充分隔沟槽171R。芯填充图案172的上表面可以放置在与栅极覆盖图案145的上表面145us相同的平面上。
第一延伸分隔结构DB1、第一延伸分隔结构DB2、第二延伸分隔结构CDB1和第二延伸分隔结构CDB2包括芯分隔图案170。因此，第一延伸分隔结构DB1、第一延伸分隔结构DB2、第二延伸分隔结构CDB1和第二延伸分隔结构CDB2可以包括芯分隔衬垫171和芯填充图案172。
因为元件分隔结构DCS具有闭环形状，所以芯填充图案172也可以具有闭环形状。
芯分隔衬垫171和芯填充图案172可以包括彼此不同的材料。
尽管芯分隔图案170被示出为具有双层膜结构，但这仅是为了便于说明，本发明构思不限于此。换言之，芯分隔衬垫171可以具有多层膜结构。
图17是用于说明根据本发明构思的示例性实施方式的半导体器件的图。图18是用于说明根据本发明构思的示例性实施方式的半导体器件的图。图19是用于说明根据本发明构思的示例性实施方式的半导体器件的图。图20是用于说明根据本发明构思的示例性实施方式的半导体器件的图。图21是用于说明根据本发明构思的示例性实施方式的半导体器件的图。图22是用于说明根据本发明构思的示例性实施方式的半导体器件的图。为了便于说明，将主要描述与参照图1至图9说明的元件不同的元件。
参照图17，在根据本发明构思的示例性实施方式的半导体器件中，第二延伸分隔结构CDB1的底表面和第二延伸分隔结构CDB2的底表面可以具有不平整度。
例如，第二延伸分隔结构CDB1的上表面可以放置在与栅极分隔结构GCS的上表面和第一层间绝缘膜191的上表面相同的平面上。
另一方面，基于场绝缘膜105的上表面，第二延伸分隔结构CDB1的与栅极分隔图案GCP重叠的部分的底表面的高度可以不同于第二延伸分隔结构CDB1的与第一层间绝缘膜191重叠的部分的底表面的高度。
在用于形成第二延伸分隔结构CDB1的蚀刻工艺期间，栅极分隔图案GCP和第一层间绝缘膜191之间的蚀刻速率可以不同。结果，第二延伸分隔结构CDB1的底表面可以具有不平整度。
替代地，与所示情况不同，基于场绝缘膜105的上表面，第二延伸分隔结构CDB1的与栅极分隔图案GCP重叠的部分的底表面的高度可以低于第二延伸分隔结构CDB1的与第一层间绝缘膜191重叠的部分的底表面的高度。
参照图18，在根据本发明构思的示例性实施方式的半导体器件中，栅极分隔结构GCS可以具有在第一方向(图1的D1)上伸长的线形。
在形成栅极分隔结构GCS的蚀刻工艺中，通过蚀刻对应于栅极的部分和对应于第一层间绝缘膜(图4的191)的部分两者，可以形成在第一方向D1上延伸的线形沟槽。线形沟槽可以填充有绝缘材料以形成具有线形的栅极分隔结构GCS。
参照图19，在根据本发明构思的示例性实施方式的半导体器件中，栅极绝缘膜130可以不沿着栅极分隔结构GCS的侧壁延伸。
栅电极120的短边和栅极分隔结构GCS的侧壁之间没有放置栅极绝缘膜130。
在这种情况下，如图10所示，高介电常数衬垫(图5的176)不在第一延伸分隔结构DB1和栅极分隔结构GCS之间沿着栅极分隔结构GCS的侧壁延伸。
参照图20，在根据本发明构思的示例性实施方式的半导体器件中，第二延伸分隔结构CDB1在第二方向D2上的宽度可以大于或等于栅极分隔结构GCS在第二方向D2上的宽度。
参照图21，在根据本发明构思的示例性实施方式的半导体器件中，布线结构195不包括通路，而是可以仅包括线形的线路布线。
这允许布线结构195与栅极覆盖图案145接触。
参照图22，根据本发明构思的示例性实施方式的半导体器件可以包括在第一有源图案AP1和第四有源图案AP4之间从衬底100突出的突起图案DPF。
突起图案DPF的高度小于第一有源图案AP1的高度和第四有源图案AP4的高度。突起图案DPF的高度小于与栅电极120重叠的部分的场绝缘膜105的高度。突起图案DPF可以例如在第一方向(图1的D1)上延伸，但不限于此。
突起图案DPF也可以放置在栅极分隔结构GCS下方。
图23是用于说明根据本发明构思的示例性实施方式的半导体器件的布局图。图24和图25是根据本发明构思的示例性实施方式的沿着图23的线A-A和E-E截取的截面图。为了便于说明，将主要描述与参照图1至图9说明的元件不同的元件。
参照图23至图25，在根据本发明构思的示例性实施方式的半导体器件中，第一至第三有源图案AP1至AP3可以分别包括第一至第三下部图案BP1至BP3以及第一至第三片状图案UP1至UP3。
根据本发明构思的示例性实施方式，第四至第六有源图案AP4至AP6中的每个也可以包括下部图案和片状图案。例如，第四有源图案AP4可以包括第四下部图案BP4和第四片状图案UP4，如图25所示。
第一至第三下部图案BP1至BP3可以沿第一方向D1被放置成一行。第二下部图案BP2可以在第一方向D1上与第一下部图案BP1和第三下部图案BP3间隔开。
第一下部图案BP1和第二下部图案BP2以及第二下部图案BP2和第三下部图案BP3可以分别被第一延伸分隔结构DB1和第一延伸分隔结构DB2分隔。
第一片状图案UP1可以在第一下部图案BP1上放置为与第一下部图案BP1间隔开。第一片状图案UP1可以包括多个片状图案。尽管第一片状图案UP1的数量被示出为三个，但这只是为了便于说明，其数量不限于此。第二和第三片状图案UP2和UP3可以类似于第一片状图案UP1。
第一至第三片状图案UP1至UP3可以分别连接到第一至第三外延图案150、250和350。第一至第三片状图案UP1至UP3中的每个可以是用作晶体管的沟道区的沟道图案。例如，第一至第三片状图案UP1至UP3中的每个可以是纳米片或纳米线。
第四至第六有源图案AP4至AP6的描述与第一至第三有源图案AP1至AP3的描述基本相同，因此被省略。
尽管在第二方向D2上布置的两种片状图案(例如，第一有源图案AP1的片状图案和第四有源图案AP4的片状图案)被示出为位于在第二方向D2上彼此相邻的栅极分隔结构GCS之间，但这仅是为了便于说明，其数量不限于此。
第一至第三栅极结构GS1至GS3可以放置在第一至第六有源图案AP1至AP6的下部图案上。第一至第三栅极结构GS1至GS3的栅极绝缘膜130和栅电极120可以围绕第一至第三片状图案UP1至UP3。根据本发明构思的示例性实施方式，第一至第三栅极结构GS1至GS3的栅极绝缘膜130和栅电极120可以围绕第四至第六有源图案AP4至AP6的片状图案。
在图23和图24中，尽管位于在第三方向D3上彼此相邻的片状图案UP1至UP3之间的栅极绝缘膜130被示出为与第一至第三外延图案150、250和350接触，但本发明构思不限于此。与所示情况不同，内间隔物可以放置于栅极绝缘膜130与第一至第三外延图案150、250和350之间和/或放置于在第三方向D3上彼此相邻的片状图案UP1至UP3之间。
切割片状图案UP_R可以放置在芯分隔图案170的第一侧壁170_s1和芯分隔图案170的第二侧壁170_s2上。切割片状图案UP_R可以是在用于形成元件分隔结构DCS的蚀刻工艺中去除片状图案UP1至UP3的一些之后留下的图案。
栅电极120和栅极绝缘膜130的一部分可以插设于在第三方向D3上彼此相邻的切割片状图案UP_R之间。
图26是用于说明根据本发明构思的示例性实施方式的半导体器件的布局图。图27是根据本发明构思的示例性实施方式的沿着图26的线A-A截取的截面图。为了便于说明，将主要描述与参照图1至图9说明的元件不同的元件。
参照图26和图27，在根据本发明构思的示例性实施方式的半导体器件中，第一延伸分隔结构DB1和第一延伸分隔结构DB2之间没有放置栅极结构(例如，图1的第二栅极结构GS2)。
第二有源图案AP2和第五有源图案AP5上没有放置与第二有源图案AP2和第五有源图案AP5交叉的栅电极。
在第一延伸分隔结构DB1和第一延伸分隔结构DB2之间在第二有源图案AP2上可以只放置一个第二外延图案250。类似地，在第五有源图案AP5上也可以只放置一个外延图案。
图28是用于说明根据本发明构思的示例性实施方式的半导体器件的布局图。图29是根据本发明构思的示例性实施方式的沿着图28的线A-A截取的截面图。为了便于说明，将主要描述与参照图1至图9说明的元件不同的元件。
参照图28和图29，在根据本发明构思的示例性实施方式的半导体器件中，第一延伸分隔结构DB1可以放置在第一栅极结构GS1和第二栅极结构GS2之间，第一延伸分隔结构DB2可以放置在第二栅极结构GS2和第三栅极结构GS3之间。
第一延伸分隔结构DB1和第一延伸分隔结构DB2可以通过切割外延图案来放置。在放置在有源图案上的栅极结构和外延图案当中，栅极结构而不是外延图案可以最靠近第一延伸分隔结构DB1和第一延伸分隔结构DB2。
蚀刻后留下的切割外延图案EPI_R可以放置在第一延伸分隔结构DB1和第一延伸分隔结构DB2的两侧。
因为第一延伸分隔结构DB1和第一延伸分隔结构DB2不形成在其中栅极结构的一部分被去除的位置处，所以第一延伸分隔结构DB1和第一延伸分隔结构DB2中的每个可以仅包括芯分隔图案170。
图30是用于说明根据本发明构思的示例性实施方式的半导体器件的布局图。为了便于说明，将主要描述与参照图1至图9说明的元件不同的元件。
作为参考，沿着图30的线A-A截取的截面图可以与图2的截面图相同。
参照图30，在根据本发明构思的示例性实施方式的半导体器件中，元件分隔结构DCS不包括在第一方向D1上延伸的第二延伸分隔结构CDB1和第二延伸分隔结构CDB2。
元件分隔结构DCS包括在第二方向D2上延伸并在第一方向D1上彼此间隔开的第一延伸分隔结构DB1和第一延伸分隔结构DB2。
换言之，在该示例中，元件分隔结构DCS不具有闭环形状。
图31是用于说明根据本发明构思的示例性实施方式的半导体器件的布局图。作为参考，图31仅示出在第一方向D1上延伸的栅极分隔结构GCS、在栅极分隔结构GCS之间的栅极图案GS、以及元件分隔结构DCS，没有示出如图1中的有源图案AP1至AP6。
此外，图31的栅极图案GS可以对应于图1的栅极结构GS1至GS3。
参照图31，在根据本发明构思的示例性实施方式的半导体器件中，元件分隔结构DCS可以包括在第二方向D2上延伸的第三延伸分隔结构DB3_1、第三延伸分隔结构DB3_2和第三延伸分隔结构DB3_3。元件分隔结构DCS还可以包括在第一方向D1上延伸的第四延伸分隔结构CDB3、第四延伸分隔结构CDB4和第四延伸分隔结构CDB5。
第三延伸分隔结构DB3_1、第三延伸分隔结构DB3_2和第三延伸分隔结构DB3_3可以连接到第四延伸分隔结构CDB3、第四延伸分隔结构CDB4和第四延伸分隔结构CDB5。
第三延伸分隔结构DB3_1、第三延伸分隔结构DB3_2和第三延伸分隔结构DB3_3可以与在第二方向D2上延伸的栅极图案GS对准。
第四延伸分隔结构CDB3、第四延伸分隔结构CDB4和第四延伸分隔结构CDB5可以在沿第一方向D1延伸的栅极分隔结构GCS上在第三方向D3上与栅极分隔结构GCS重叠。
第三延伸分隔结构DB3_1、第三延伸分隔结构DB3_2和第三延伸分隔结构DB3_3可以对应于图1的第一延伸分隔结构DB1和第一延伸分隔结构DB2中的一个。
第四延伸分隔结构CDB3、第四延伸分隔结构CDB4和第四延伸分隔结构CDB5可以对应于图1的第二延伸分隔结构CDB1和第二延伸分隔结构CDB2中的一个。
元件分隔结构DCS可以放置于在第二方向D2上布置的三个或更多个栅极分隔结构GCS之间。
元件分隔结构DCS的闭环形状可以取决于将要制造的半导体器件的布局而各种各样地改变。
图32至图36是用于说明根据本发明构思的示例性实施方式的制造半导体器件的方法的中间阶段图。作为参考，图32是用于说明制造半导体器件的方法的布局图。图33至图36是沿着图32的线A-A截取的中间阶段截面图。
参照图32和图33，可以在沿第一方向D1形成的栅极分隔结构GCS之间放置第一预有源图案PAP1、第二预有源图案PAP2和预栅极结构PGS。
第一预有源图案PAP1和第二预有源图案PAP2可以在第一方向D1上延伸。第一预有源图案PAP1和第二预有源图案PAP2可以在第二方向D2上彼此间隔开。
预栅极结构PGS可以在第二方向D2上延伸。预栅极结构PGS可以在第一方向D1上彼此间隔开。预栅极结构PGS可以包括栅电极120、栅极绝缘膜130、栅极间隔物140和栅极覆盖图案145。
可以在沿第一方向D1彼此相邻的预栅极结构PGS之间放置源极/漏极外延EPI。源极/漏极外延EPI可以放置在第一预有源图案PAP1上。根据本发明构思的示例性实施方式，源极/漏极外延EPI可以放置在第二预有源图案PAP2上。
形成覆盖源极/漏极外延EPI的第一层间绝缘膜191。第一层间绝缘膜191的上表面可以放置在与栅极覆盖图案145的上表面相同的平面上。预栅极结构PGS可以包括被第一层间绝缘膜191分隔的多个预栅极结构。
可以在第一层间绝缘膜191和预栅极结构PGS上形成模具层间绝缘膜193。
可以在模具层间绝缘膜193上形成具有多边形形状的掩模图案MASK。掩模图案MASK可以形成在预栅极结构PGS的一部分上(例如，与预栅极结构PGS的一部分重叠)。换言之，模具层间绝缘膜193设置在掩模图案MASK和预栅极结构PGS的所述部分之间。
接下来，可以沿着掩模图案MASK的侧壁形成替换图案PR_PAT。替换图案PR_PAT可以具有其中在第一方向D1上延伸的部分和在第二方向D2上延伸的部分被连接的闭环形状。
替换图案PR_PAT的在第一方向D1上延伸的部分可以放置于在第三方向D3上与栅极分隔结构GCS重叠的位置处。替换图案PR_PAT的在第二方向D2上延伸的部分可以放置于在第三方向D3上与预栅极结构PGS重叠的位置处。
参照图34，可以在模具层间绝缘膜193上形成围绕替换图案PR_PAT的填充掩模图案F_MASK。
填充掩模图案F_MASK覆盖替换图案PR_PAT的侧壁，但不覆盖替换图案PR_PAT的上表面。
填充掩模图案F_MASK和掩模图案MASK可以包括对于替换图案PR_PAT具有蚀刻选择性的材料。
参照图35，通过去除替换图案PR_PAT，可以在填充掩模图案F_MASK和掩模图案MASK之间形成元件分隔开口DB_OP。
模具层间绝缘膜193可以被元件分隔开口DB_OP暴露。
参照图36，通过利用填充掩模图案F_MASK和掩模图案MASK作为蚀刻掩模，可以去除模具层间绝缘膜193、栅极覆盖图案145、栅电极120、栅极绝缘膜130和第一预有源图案PAP1的与元件分隔开口DB_OP重叠的部分。
可以相应地形成在第二方向(图32的D2)上延伸的元件分隔沟槽DB_H。
根据本发明构思的示例性实施方式，元件分隔沟槽DB_H也可以形成在栅极分隔结构(图32的GCS)中。
例如，通过利用填充掩模图案F_MASK和掩模图案MASK作为蚀刻掩模，可以部分地去除模具层间绝缘膜193、栅极覆盖图案145和栅极分隔结构GCS直到暴露栅电极120。
在暴露栅电极120之后，可以依次蚀刻栅电极120和栅极绝缘膜130，使得第一预有源图案PAP1被暴露。在蚀刻栅电极120和栅极绝缘膜130时，可以不蚀刻栅极分隔结构GCS。
接下来，通过去除暴露的第一预有源图案PAP1，可以形成在第一方向D1上彼此相邻的第一至第三有源图案AP1至AP3。
接下来，可以去除填充掩模图案F_MASK和掩模图案MASK。另外，可以形成填充元件分隔沟槽DB_H的芯分隔图案(图2的170)。
通过使用上述方法分隔有源图案，可以在按比例缩小的半导体器件中稳定地分隔有源图案。例如，形成元件分隔沟槽DB_H的位置对应于形成替换图案PR_PAT的位置。当替换图案PR_PAT在第一方向D1上的宽度改变时，元件分隔沟槽DB_H在第一方向D1上的与其对应的宽度也改变。因此，即使栅极节距等减小，也可以通过前述方法稳定地分隔有源图案。
替代地，与前述情况不同，在形成元件分隔开口DB_OP之前，可以去除在第三方向D3上与栅极分隔结构GCS重叠的替换图案PR_PAT(图32的在第一方向D1上延伸的部分)。
接下来，可以在替换图案PR_PAT的在第一方向D1上延伸的部分被去除的位置处填充掩模材料。当在这样的工艺之后形成元件分隔开口DB_OP时，可以形成如图30所示的元件分隔结构DCS。
虽然已经参照本发明构思的示例性实施方式示出和描述了本发明构思，但是对于本领域普通技术人员将明显的是，在不背离由所附权利要求阐明的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种修改。
本申请要求2020年7月13日在韩国知识产权局提交的第10-2020-0085972号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
第一有源图案和第二有源图案，各自在第一方向上延伸；
第一外延图案，放置在所述第一有源图案上并邻近所述第二有源图案设置；
第二外延图案，放置在所述第二有源图案上并邻近所述第一有源图案设置；
元件分隔结构，在所述第一外延图案和所述第二外延图案之间分隔所述第一有源图案和所述第二有源图案，其中所述元件分隔结构包括芯分隔图案和在所述芯分隔图案的侧壁上的分隔侧壁图案；以及
栅极结构，在与所述第一方向交叉的第二方向上延伸并设置在所述第一有源图案上，
其中所述栅极结构的上表面放置在与所述芯分隔图案的上表面相同的平面上，
所述分隔侧壁图案包括高介电常数衬垫，以及
所述高介电常数衬垫包括包含金属的高介电常数电介质膜。
2.根据权利要求1所述的半导体器件，其中所述高介电常数衬垫具有L形。
3.根据权利要求2所述的半导体器件，其中所述高介电常数衬垫包括在所述第一方向上延伸的底部以及在与所述第一方向和所述第二方向交叉的第三方向上延伸的垂直延伸部，
所述高介电常数衬垫的所述底部具有第一端和第二端，
所述高介电常数衬垫的所述垂直延伸部从所述高介电常数衬垫的所述底部的所述第一端在所述第三方向上延伸，以及
所述高介电常数衬垫的所述底部的所述第二端面对所述芯分隔图案的所述侧壁。
4.根据权利要求1所述的半导体器件，其中所述分隔侧壁图案进一步包括放置在所述芯分隔图案和所述高介电常数衬垫之间的导电分隔衬垫，
所述栅极结构包括栅电极，以及
所述导电分隔衬垫包括所述栅电极中包括的材料。
5.根据权利要求1所述的半导体器件，其中所述芯分隔图案包括彼此相反的第一侧壁和第二侧壁，以及
所述分隔侧壁图案放置在所述芯分隔图案的所述第一侧壁和所述芯分隔图案的所述第二侧壁上。
6.根据权利要求1所述的半导体器件，其中所述分隔侧壁图案的上表面低于所述芯分隔图案的上表面。
7.根据权利要求1所述的半导体器件，其中所述芯分隔图案包括芯分隔衬垫和芯填充图案，所述芯填充图案放置在所述芯分隔衬垫上并填充由所述芯分隔衬垫限定的填充分隔沟槽。
8.根据权利要求1所述的半导体器件，其中所述第一有源图案和所述第二有源图案中的每个是鳍型图案。
9.一种半导体器件，包括：
元件分隔结构，包括在第一方向上延伸的第一延伸分隔结构和第二延伸分隔结构以及在不同于所述第一方向的第二方向上延伸的第三延伸分隔结构和第四延伸分隔结构，其中所述元件分隔结构具有闭环形状；
第一有源图案和第二有源图案，被所述第一延伸分隔结构分隔并且各自在所述第二方向上延伸；
第一栅极结构，在所述第一方向上延伸，包括栅电极，并设置在所述第一有源图案上；以及
栅极分隔结构，沿所述第二方向形成并面对所述栅电极的第一侧，
其中所述第三延伸分隔结构放置在所述栅极分隔结构的一部分上。
10.根据权利要求9所述的半导体器件，其中所述第一延伸分隔结构和所述第二延伸分隔结构各自包括芯分隔图案和在所述芯分隔图案的侧壁上的分隔侧壁图案，
所述分隔侧壁图案包括高介电常数衬垫，以及
所述高介电常数衬垫包括包含金属的高介电常数电介质膜。
11.根据权利要求10所述的半导体器件，其中所述分隔侧壁图案进一步包括放置在所述芯分隔图案和所述高介电常数衬垫之间的导电分隔衬垫，以及
所述导电分隔衬垫包括所述栅电极中包括的材料。
12.根据权利要求10所述的半导体器件，其中所述第一栅极结构包括沿着所述栅电极的侧壁和底表面延伸的栅极绝缘膜，以及
所述高介电常数衬垫包括所述栅极绝缘膜中包括的材料。
13.根据权利要求10所述的半导体器件，其中所述第三延伸分隔结构和所述第四延伸分隔结构不包括所述高介电常数衬垫。
14.根据权利要求9所述的半导体器件，其中所述第三延伸分隔结构包括芯分隔衬垫和芯填充图案，所述芯填充图案放置在所述芯分隔衬垫上并填充由所述芯分隔衬垫限定的填充分隔沟槽。
15.一种半导体器件，包括：
第一有源图案和第二有源图案，各自在第一方向上延伸；
第一外延图案，在所述第一有源图案上；
第二外延图案，在所述第二有源图案上；
第一元件分隔结构，在所述第一外延图案和所述第二外延图案之间分隔所述第一有源图案和所述第二有源图案；
栅极结构，在所述第一有源图案上在与所述第一方向交叉的第二方向上延伸；
栅极分隔结构，与所述第一元件分隔结构接触；以及
第二元件分隔结构，放置在所述栅极分隔结构上并直接连接到所述第一元件分隔结构，
其中所述第二元件分隔结构的上表面放置在与所述栅极结构的上表面和所述第一元件分隔结构的上表面相同的平面上。
16.根据权利要求15所述的半导体器件，其中所述第一元件分隔结构具有与所述第二元件分隔结构基本相同的膜结构。
17.根据权利要求16所述的半导体器件，其中所述第一元件分隔结构包括设置在所述第一有源图案的上表面上的宽度扩展部和放置在所述第一元件分隔结构的所述宽度扩展部上的上部，
在所述第一元件分隔结构的所述宽度扩展部和所述第一元件分隔结构的所述上部之间的区域边界处，所述第一元件分隔结构的所述宽度扩展部的宽度大于所述第一元件分隔结构的所述上部的宽度。
18.根据权利要求15所述的半导体器件，其中所述第一元件分隔结构包括芯分隔图案和在所述芯分隔图案的侧壁上的分隔侧壁图案，
所述分隔侧壁图案包括高介电常数衬垫，以及
所述高介电常数衬垫包括包含金属的高介电常数电介质膜。
19.根据权利要求18所述的半导体器件，其中所述芯分隔图案具有与所述第二元件分隔结构基本相同的膜结构。
20.根据权利要求15所述的半导体器件，其中所述第一有源图案和所述第二有源图案各自包括纳米片。
CN202110766070.8A 2020-07-13 2021-07-07 半导体器件 Pending CN113937102A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200085972A KR20220007986A (ko) 2020-07-13 2020-07-13 반도체 장치
KR10-2020-0085972 2020-07-13

Publications (1)

Publication Number Publication Date
CN113937102A true CN113937102A (zh) 2022-01-14

Family

ID=79173870

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110766070.8A Pending CN113937102A (zh) 2020-07-13 2021-07-07 半导体器件

Country Status (4)

Country Link
US (2) US11552167B2 (zh)
KR (1) KR20220007986A (zh)
CN (1) CN113937102A (zh)
TW (1) TW202203074A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220007986A (ko) * 2020-07-13 2022-01-20 삼성전자주식회사 반도체 장치
US20220320280A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with inactive fin and method
US12087775B2 (en) * 2021-07-08 2024-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistor devices and methods of forming same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100994715B1 (ko) 2008-12-31 2010-11-17 주식회사 하이닉스반도체 4중 패터닝을 이용한 반도체 소자의 미세 패턴 형성방법
KR101732936B1 (ko) 2011-02-14 2017-05-08 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US9093378B2 (en) 2013-03-15 2015-07-28 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device using SADP process
US9972702B2 (en) 2014-05-22 2018-05-15 Taiwan Semiconductor Manufacturing Company Method for non-resist nanolithography
US9793273B2 (en) * 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
US9412616B1 (en) 2015-11-16 2016-08-09 Globalfoundries Inc. Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US9831272B2 (en) * 2016-03-31 2017-11-28 Qualcomm Incorporated Metal oxide semiconductor cell device architecture with mixed diffusion break isolation trenches
US10403548B2 (en) 2017-11-14 2019-09-03 Globalfoundries Inc. Forming single diffusion break and end isolation region after metal gate replacement, and related structure
US10090382B1 (en) 2017-11-14 2018-10-02 Globalfoundries Inc. Integrated circuit structure including single diffusion break and end isolation region, and methods of forming same
KR20220007986A (ko) 2020-07-13 2022-01-20 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US11552167B2 (en) 2023-01-10
TW202203074A (zh) 2022-01-16
KR20220007986A (ko) 2022-01-20
US20220013630A1 (en) 2022-01-13
US12046631B2 (en) 2024-07-23
US20230116475A1 (en) 2023-04-13

Similar Documents

Publication Publication Date Title
US11398425B2 (en) Semiconductor devices with insulated source/drain jumper structures
CN113937102A (zh) 半导体器件
US11195910B2 (en) Semiconductor device
US11929366B2 (en) Semiconductor device
KR20210137276A (ko) 반도체 소자
US11769813B2 (en) Semiconductor devices
US20240072140A1 (en) Semiconductor device and method of fabricating the same
KR20220053879A (ko) 반도체 장치
CN114122137A (zh) 半导体器件
KR20220034337A (ko) 반도체 장치
US10916534B2 (en) Semiconductor device
KR20230154530A (ko) 반도체 장치
EP4261893A1 (en) Semiconductor devices
KR20210039060A (ko) 반도체 장치 및 이의 제조 방법
US11569237B2 (en) Semiconductor device
US20240162120A1 (en) Semiconductor device
EP4443486A1 (en) Semiconductor device
US20240120393A1 (en) Semiconductor device
EP4421858A1 (en) Semiconductor devices
KR20220091805A (ko) 반도체 장치 및 그 제조 방법
KR20220162980A (ko) 반도체 장치 및 이의 제조 방법
KR20240088076A (ko) 반도체 장치
KR20240043950A (ko) 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination