KR102495797B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

일 실시예는, 반도체 디바이스의 금속 게이트 구조체의 절단 금속 게이트 영역 내에 개구부를 형성하는 단계, 상기 개구부 내에 제1 유전체층을 컨포멀하게(conformally) 퇴적하는 단계, 상기 제1 유전체층 위에 실리콘층을 컨포멀하게 퇴적하는 단계, 제1 실리콘 산화물층을 형성하기 위해 상기 실리콘층에 산화 프로세스를 수행하는 단계, 상기 개구부를 제2 실리콘 산화물층으로 충전하는 단계, 절단 금속 게이트 플러그를 형성하기 위해 상기 제2 실리콘 산화물층 및 상기 제1 유전체층에 화학 기계적 폴리싱을 수행하는 단계 - 상기 화학 기계적 폴리싱은 상기 반도체 디바이스의 금속 게이트 구조체를 노출시킴 - , 상기 금속 게이트 구조체의 제1 부분에 제1 접촉부 및 상기 금속 게이트 구조체의 제2 부분에 제2 접촉부를 형성하는 단계 - 상기 금속 게이트 구조체의 제1 부분 및 제2 부분은 상기 절단 금속 게이트 플러그에 의해 분리됨 - 를 포함하는 방법을 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스는, 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비 등과 같은 다양한 전자 응용예에 사용된다. 일반적으로, 반도체 디바이스는, 반도체 기판 위에 절연체층 또는 유전체층, 전도층 및 반도체 물질층을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 물질층을 패터닝하여 반도체 기판 상에 회로 컴포넌트 및 엘리먼트를 형성함으로써 제조된다.
반도체 산업은, 최소 피처부 크기의 지속적인 감소로, 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선하였고, 이는 더 많은 컴포넌트가 소정의 영역에 통합될 수 있도록 하였다. 그러나 최소 피처부 크기가 줄어들수록, 해결해야 할 추가적인 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 내지 5c는, 일부 실시예들에 따른 핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET)의 제조에 있어서 중간 단계들을 도시한다.
도 6a 내지 16c는, 일부 실시예들에 따라 절단 금속 게이트(cut metal gate)를 갖는 FinFET들의 제조에 있어서 중간 단계들을 도시한다.
도 17a 내지 19c는, 일부 다른 실시예들에 따라 절단 금속 게이트를 갖는 FinFET들의 제조에 있어서 중간 단계들을 도시한다.
도 20은, 일부 실시예들에 따라 절단 금속 게이트를 갖는 FinFET들의 제조에 있어서 추가적인 단계들을 따르는 반도체 디바이스를 도시한다.
도 21a 내지 22c는, 일부 다른 실시예들에 따라 절단 금속 게이트를 갖는 FinFET들의 제조에 있어서 중간 단계들을 도시한다.
아래의 개시는 본 개시의 다양한 피처부를 구현하기 위한 많은 다양한 실시예들 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처부 위의 또는 그 상의 제1 피처부의 형성은, 제1 및 제2 피처부가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피처부가 제1 및 제2 피처부들 사이에 형성되어 제1 및 제2 피처부가 직접 접촉부하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예들 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처부와 다른 요소(들) 또는 피처부(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
본 개시는, 반도체 디바이스 및 그 제조 방법에 관한 것이다. 특정 실시예는 절단 금속 게이트(Cut Metal Gate, CMG)를 갖는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET)를 포함하는 반도체 디바이스 및 그 반도체 디바이스를 제조하는 방법에 관한 것이다. 본 명세서에 개시된 실시예들은 웨이퍼 내에 복수의 FinFET들을 형성하는 것을 목적으로 한다.
본 명세서에서 논의된 실시예들은, 특정 맥락, 즉, 디바이스의 임계 전압을 저하시키지 않으면서 디바이스에 대한 저항성-용량성 지연을 개선하는, CMG 트렌치에 형성된 CMG 격리 구조체에 대하여 논의될 수 있다. 일부 실시예들에서, CMG 격리 구조체는 실리콘 질화물층, 실리콘층 및 실리콘 산화물층을 갖는 다층을 포함한다. 일부 실시예들에서, 실리콘 질화물층은 후속 프로세싱 동안 게이트 스택들의 물질들이 CMG 트렌치들로 확산되는 것을 방지하는 배리어층의 역할을 한다. 일부 실시예들에서, 실리콘층은 아래에 놓인 배리어층 및 게이트 스택들의 산화에 대한 배리어의 역할을 한다. 실리콘층이 산화로부터 아래에 놓인 층들을 보호하기 때문에, 실리콘 산화물층이 실리콘층 상에 형성될 수 있으며, 이는 CMG 격리 구조체의 유전 상수를 감소시킨다. 또한, 아래에 놓인 층들(예를 들어, 게이트 스택들)을 산화로부터 보호함으로써, CMG 접근 방식을 활용하면서 디바이스들의 임계 전압들을 유지할 수 있다.
도 1a 내지 5c는, 일부 실시예들에 따른 FinFET들의 제조에 있어서 중간 단계들을 도시한다. 도 1a, 2a, 3a, 4a 및 5a는 3-차원 도면들이다. 도 1b, 2b, 3b, 4b 및 5b는 FinFET들의 세로 축(예를 들어 FinFET들의 소스/드레인 영역들 사이의 전류 흐름 방향에 수직임)을 따라 표시된 단면도들이고, 단일 FinFET에 대해 표시된다. 도 1c, 2c, 3c, 4c 및 5c는 FinFET들의 가로 축(예를 들어 FinFET들의 소스/드레인 영역들 사이의 전류 흐름 방향과 평행함)을 따라 표시된 단면도들이며, 단일 FinFET에 대해 표시된다. 도 2d는, FinFET들의 소스/드레인 영역들을 통해 FinFET들의 세로 축을 따라 표시된 단면도이다.
본 명세서에서 논의된 일부 실시예들은 게이트-라스트 프로세스를 사용하여 형성된 FinFET들의 맥락에서 논의된다. 다른 실시예들에서, 게이트-우선 프로세스가 사용될 수 있다. 또한, 일부 실시예들은 평면 FET와 같은 평면 디바이스에서 사용되는 양태들을 고려한다.
도 1a 내지 1c에서, 기판(50)이 제공된다. 기판(50)은, 벌크 반도체, 반도체-온-절연체(Semiconductor-On-Insulator, SOI) 기판, 변형(strained) SOI 기판, 절연체 기판 상의 실리콘 게르마늄 등과 같은 반도체 기판일 수 있으며, 이는 (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 미도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. N-형 디바이스(예를 들어, n-형 FinFET과 같은 NMOS 트랜지스터)들을 형성하거나 p-형 디바이스(예를 들어, p-형 FinFET과 같은 PMOS 트랜지스터)들을 형성하기 위한 기판(50)의 일 영역이 도시되어 있다. 기판(50)은 다수의, 물리적으로 분리된 영역을 포함할 수 있으며, 여기서 임의의 개수의 디바이스 피처부(예를 들어, 다른 활성 디바이스, 도핑된 영역, 격리 구조체 등)이 형성될 수 있다.
또한, 핀들(52)이 기판(50)으로부터 연장되어 형성된다. 핀들(52)은 반도체 스트립들이다. 도시된 실시예에서, 핀들(52)은 기판(50)의 물질과는 상이한, 에피택셜방식으로(epitaxially) 성장된 반도체 물질이다. 핀들(52)은, 실리콘, 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하도록 사용 가능한 물질들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만 이에 한정되는 것은 아니다. 도시된 실시예에서, 핀들(52)은, 기판(50) 상에 반도체 물질의 층을 에피택셜방식으로 성장시킨 다음, 반도체 물질에서 트렌치들(54)을 에칭함으로써 형성되는 바, 핀들(52)은 제거되지 않은 채 남아있는 반도체 물질의 부분들로부터 형성된다. 에칭은 반응성 이온 에칭(Reactive Ion Etch, RIE), 중성 빔 에칭(Neutral Beam Etch, NBE) 등 또는 이의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 다른 실시예들에서, 핀들(52)은 기판(50)과 동일한 물질이고, 기판(50)에서 트렌치들을 에칭함으로써 형성된다. 이하에서 논의되는 바와 같이, 핀들(52)은 FinFET들의 채널 영역들을 형성하는 데 사용된다. 두 개의 핀들(52)만이 도시되어 있지만, 임의의 개수의 핀들(52)이 형성될 수 있다는 것을 이해해야 한다.
핀들(52)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(52)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는 하나 이상의 포토 리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 프로세스는 포토 리소그래피와 자기-정렬(self-aligned) 프로세스를 결합하여, 단일, 직접 포토 리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토 리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은, 자기-정렬 프로세스를 사용하여, 패터닝된 희생층과 나란히 형성된다. 다음으로, 희생층이 제거되고, 남아있는 스페이서들이 핀들을 패터닝하는 데 사용될 수 있다.
당업자가 인식하는 바와 같이, 핀들(52)을 형성하도록 위에서 설명된 프로세스 및 물질은 단지 예시적인 프로세스일 뿐이며, 유일한 실시예를 의미하지는 않는다. 오히려, 핀들(52)이 형성될 수 있는 임의의 적절한 프로세스가 활용될 수 있고 임의의 개수의 마스킹 및 제거 단계를 포함하는 임의의 적절한 프로세스가 사용될 수 있다. 이들 핀들(52)은, 형성되면, 후술하는 바와 같이 복수의 FinFET 트랜지스터의 채널 영역들 및 소스/드레인(Source/Drain, S/D) 영역들을 형성하도록 사용될 수 있다.
핀들(52)은 기판(50)의 표면에서 폭(W1)으로 형성된다. 일부 실시예들에서, 폭(W1)은 약 6 nm 내지 약 600 nm의 범위이다. 추가적으로, 핀들(52)은 거리(D1)만큼 서로로부터 이격된다. 이러한 방식으로 핀들(52)을 이격시킴으로써, 핀들(52)은, 공통 게이트를 공유하기에 충분히 가까우면서도, 각각 분리된 채널 영역을 형성할 수 있다. 이하에서 더 논의되는 바와 같이, FinFET들의 게이트에 대한, 후속하여 형성되는 접촉부들의 접촉 저항(Rc)을 줄이는 데 도움이 되는 방식으로 거리(D1)가 선택된다. 일부 실시예들에서, 거리(D1)는 약 22 nm 내지 약 800 nm의 범위와 같이 크다. 일부 실시예들에서, 거리(D1)는 약 22 nm 내지 약 200 nm의 범위와 같이 작다.
또한, 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역들(56)이 핀들(52) 사이에 형성된다. STI 영역들(56)은, 유전체 물질로 트렌치들(54)을 충전하고, STI 영역들(56)을 형성하도록 트렌치들(54)의 유전체 물질을 리세싱함으로써 형성될 수 있다. 유전체 물질은 산화물 물질, 고-밀도 플라즈마(High-Density Plasma, HDP) 산화물 등일 수 있다. 유전체 물질은, 트렌치들(54)의 선택적인 세정 및 라이닝 후에, 화학적 기상 증착(Chemical Vapor Deposition, CVD) 방법, 고밀도 플라즈마 CVD 방법, 또는 당업계에 공지된 다른 적절한 형성 방법을 사용하여 형성될 수 있다.
트렌치들(54)은, 유전체 물질로 트렌치들(54) 및 기판(50)을 과-충전한 다음, 화학 기계적 폴리싱(Chemical Mechanical Polishing, CMP), 에칭, 이들의 조합 등과 같은 적절한 프로세스를 통해 트렌치들(54) 및 핀들(52) 외부의 과잉의 물질을 제거함으로써 충전될 수 있다. 일 실시예에서, 제거 프로세스는, 핀들(52)의 상면들이 노출되도록, 핀들(52) 위에 놓인 유전체 물질을 제거한다.
유전체 물질로 트렌치들(54)이 충전되고 나서, 유전체 물질이 핀들(52)의 상면들로부터 리세싱될 수 있다. 리세싱은, 핀들(52)의 상면들에 인접한 핀들(52)의 측벽들의 적어도 일부를 노출시키도록 수행될 수 있다. 핀들(52)의 상면들을 HF와 같은 에천트에 디핑(dipping)하는 습식 에칭을 사용하여 유전체 물질을 리세싱할 수 있지만, 다른 에천트, 예컨대 H2 등, 및 다른 방법, 예컨대 반응성 이온 에칭, NH3/NF3와 같은 에천트들을 사용한 건식 에칭, 화학적 산화물 제거 또는 건식 화학 세정 등도 사용될 수 있다. 핀들(52)의 노출된 부분들이 제1 높이(H1)를 갖도록 유전체 물질이 리세싱된다. 일부 실시예들에서, 제1 높이(H1)는 약 40 Å 내지 약 100 Å의 범위이다. 추가적으로, 리세싱은 핀들(52) 위에 위치하는 임의의 남은 유전체 물질도 제거하여, 추가 프로세싱을 위해 핀들(52)을 노출시킬 수 있다.
전술한 단계들은 유전체 물질을 충전하고 리세싱하는 데 사용되는 전체 프로세스 흐름의 일부일 수 있다. 예를 들어, 트렌치들을 형성하고 유전체 물질로 충전하도록 라이닝 단계, 세정 단계, 어닐링 단계, 갭 충전 단계, 이들의 조합 등이 활용될 수도 있다. 모든 잠재적인 프로세스 단계도 본 실시예의 범위 내에 포함되도록 전적으로 의도된다.
도 2a 내지 2c에서, 더미 게이트 유전체들(58) 및 더미 게이트 전극들(60)이 각각의 핀들(52) 위에 형성된다. 일부 실시예들에서, 열 산화, 화학적 기상 증착, 스퍼터링 또는 유전체층을 형성하도록 당 업계에 공지되고 사용되는 다른 임의의 방법에 의해 더미 게이트 유전체층이 형성된다. 게이트 유전체 형성 기술에 따라, 핀들(52)의 상단 상의 더미 게이트 유전체층 두께는 핀들(52)의 측벽들 상의 더미 게이트 유전체층 두께와 상이할 수 있다.
더미 게이트 유전체층은 약 3 Å 내지 약 100 Å, 예컨대 약 10 Å의 두께를 갖는 실리콘 이산화물 또는 실리콘 산질화물과 같은 물질을 포함할 수 있다. 더미 게이트 유전체층은, 약 0.5 Å 내지 약 100 Å, 예컨대 약 10 Å 이하의 등가(equivalent) 산화물 두께를 갖는 고유전율(high permittivity, 하이-k) 물질(예를 들어, 약 5를 초과하는 비유전율(relative permittivity)을 가짐), 예컨대 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2) 하프늄 산질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합 등으로 형성될 수 있다. 추가적으로, 실리콘 이산화물, 실리콘 산질화물 및/또는 하이-k 물질들의 임의의 조합도 더미 게이트 유전체층에 사용될 수 있다.
다음으로, 더미 게이트 전극층이 더미 게이트 유전체층 상에 형성된다. 더미 게이트 전극층은, 예를 들어 W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등을 포함하는 다결정-실리콘(폴리실리콘), 예를 들어 더미 폴리실리콘(dummy polysilicon, DPO), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 규화물, 금속 산화물, 금속 등과 같은 전도성 물질로 형성될 수 있다. 더미 게이트 전극층은 물리적 기상 증착(Physical Vapor Deposition, PVD), CVD, 스퍼터링 퇴적 등과 같은 퇴적 프로세스에 의해 퇴적될 수 있다. 더미 게이트 전극층의 두께는 약 5 Å 내지 약 200 Å일 수 있다. 더미 게이트 전극층의 상면은 비-평면(non-planar) 상면을 가질 수 있으며, 더미 게이트 전극층을 패터닝하거나 게이트 에칭 프로세스를 수행하기 전에 평탄화될 수 있다. 이 시점에서, 이온들이 더미 게이트 전극층으로 도입되거나 도입되지 않을 수 있다. 이온들은 예를 들어 이온 주입 기술에 의해 도입될 수 있다.
다음으로, 더미 게이트 전극층 및 더미 게이트 유전체층이, 예를 들어 허용 가능한 포토 리소그래피 및 에칭 프로세스에 의해 패터닝되고, 더미 게이트 유전체층 및 더미 게이트 전극층의 남아있는 부분들이 더미 게이트 유전체들(58) 및 더미 게이트 전극들(60)(집합적으로 "더미 게이트들")을 각각 형성한다. 더미 게이트들은 더미 게이트 유전체층 아래의 핀들(52)의 각 측 상에 위치한 다중 채널 영역들을 규정한다. 더미 게이트들은, 예를 들어 임의의 적합한 퇴적 및 포토 리소그래피 기술을 사용하여 더미 게이트 전극층 상에 게이트 마스크를 퇴적 및 패터닝함으로써 형성될 수 있다. 게이트 마스크는, 실리콘 산화물, 실리콘 산질화물, SiCON, SiC, SiOC 및/또는 실리콘 질화물과 같은(이에 한정되지는 않음) 임의의 적절한 마스킹 및 희생 물질들을 포함할 수 있으며 약 5 Å 내지 약 200 Å의 두께로 퇴적될 수 있다. 더미 게이트 전극층 및 더미 게이트 유전체층은 건식 에칭 프로세스를 사용하여 에칭되어 패터닝된 더미 게이트들을 형성할 수 있다.
또한, 게이트 스페이서들(62)이, 각각의 핀들(52) 위에서, 더미 게이트 전극들(60)의 서로 반대측에 있는 측부들 상에 형성된다. 일부 실시예들에서, 게이트 스페이서들(62)은, 예를 들어, 이전에 형성된 구조체 상에 스페이서층을 블랭킷 퇴적함으로써 형성된다. 스페이서층은 SiCON, SiN, 산질화물, SiC, SiON, SiOC, 산화물 등을 포함할 수 있으며, CVD, 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD), 스퍼터링 및 기타 적절한 방법과 같이 이러한 층을 형성하는 임의의 적절한 방법에 의해 형성될 수 있다. 스페이서층은 STI 영역들(56) 내의 유전체 물질과 동일한 물질 또는 상이한 에칭 특성을 갖는 상이한 물질을 포함할 수 있다. 다음으로, 스페이서층의 수평 부분들을 제거하도록 예컨대 하나 이상의 에칭에 의해 스페이서층이 패터닝되고, 스페이서층의 남아있는 수직 부분들은 게이트 스페이서들(62)을 형성한다.
일부 실시예들에서, 게이트 스페이서들(62)이 형성되면, 하드 마스크들로서 더미 게이트들 및 게이트 스페이서들(62)을 사용하는 반응성 이온 에칭(RIE)을 사용하여 또는 임의의 다른 적절한 제거 프로세스를 사용하여 더미 게이트들 및 게이트 스페이서들(62)에 의해 보호되지 않는 핀들(52)의 부분들이 제거될 수 있다. 제거 프로세스는 핀들(52)이 STI 영역들(56)의 표면과 평면이 되거나 또는 그 아래에 위치할 때까지 계속될 수 있다.
에피택셜 소스/드레인 영역들(64)이 핀들(52)에 형성되어, 각각의 더미 게이트 전극(60)은 에피택셜 소스/드레인 영역들(64)의 각각의 인접한 쌍 사이에 측방향으로 배치된다. 에피택셜 소스/드레인 영역들(64)이 생성되는 FinFET들의 채널 영역들이 될 부분에 스트레스를 가함으로써 성능을 개선시킨다. 에피택셜 소스/드레인 영역들(64)이, 생성되는 FinFET들의 후속적으로 형성되는 게이트들을 단락시키지 않도록, 게이트 스페이서들(62)은 적절한 측방향 거리만큼 더미 게이트 전극들(60)으로부터 에피택셜 소스/드레인 영역들(64)을 분리한다. 에피택셜 소스/드레인 영역들(64)은 핀들(52)의 리세스들을 에칭함으로써 형성된다. 다음으로, 영역의 에피택셜 소스/드레인 영역들(64)이 리세스들에서 에피택셜방식으로 성장된다. 에피택셜 소스/드레인 영역들(64)은, n-형 또는 p-형 FinFET들에 적절한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, n-형 FinFET들이 형성될 때, 에피택셜 소스/드레인 영역들(64)은 핀들(52)의 채널 영역에 인장 변형을 가하는 물질들, 예컨대 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 마찬가지로, p-형 FinFET들이 형성될 때, 에피택셜 소스/드레인 영역들(64)은 핀들(52)의 채널 영역에 압축 변형을 가하는 물질들, 예컨대 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역들(64)은 핀들(52)의 각각의 표면들로부터 상승된 표면을 가질 수 있고 패싯들을 가질 수 있다.
핀들(52)이 실리콘을 포함하고 FinFET이 p-형 디바이스인 실시예에서, 소스/드레인 영역들(64)은, 채널 영역들과 다른 격자 상수를 갖는 실리콘, 실리콘 게르마늄, 실리콘 인과 같은 물질로 재성장될 수 있다. 에피택셜 성장 프로세스는, 실란, 디클로로 실란, 게르만(germane) 등과 같은 전구체들을 사용할 수 있으며, 약 5분 내지 약 120분, 예컨대 약 30분 동안 계속될 수 있다. 다른 실시예들에서, 소스/드레인 영역들(64)은 GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP, 이들의 조합 등과 같은 물질들을 포함할 수 있다.
일부 실시예들에서, 소스/드레인 영역들(64)이 형성되면, 핀들(52) 내의 도펀트들을 보완하도록 적절한 도펀트들을 주입함으로써 소스/드레인 영역들(64)에 도펀트들이 주입될 수 있다. 예를 들어, PMOS 디바이스를 형성하도록 붕소, 갈륨, 인듐 등과 같은 p-형 도펀트들이 주입될 수 있다. 대안적으로, NMOS 디바이스를 형성하도록, 인, 비소, 안티몬 등과 같은 n-형 도펀트들이 주입될 수 있다. 이러한 도펀트들은, 마스크로서 더미 게이트들 및 게이트 스페이서들(62)을 사용하여 주입될 수 있다. 그러나, 임의의 다른 적절한 프로세스, 단계 등을 사용하여 도펀트들을 주입할 수 있다. 예를 들어, 특정 목적에 적합한 특정 형상 또는 특성을 갖는 소스/드레인 영역들을 형성하도록 스페이서들 및 라이너들의 다양한 조합을 사용하여 복수의 주입 프로세스가 수행될 수 있다. 도펀트들을 주입하는데 이들 프로세스 중 임의의 것이 사용될 수 있으며, 상기 설명은 본 실시예를 위에 제시된 단계들로 한정하는 것을 의미하지 않는다.
에피택셜 소스/드레인 영역들(64)을 형성하도록 사용된 에피택셜 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들(64)의 상부 표면들은 핀들(52)의 측벽들을 넘어 외측으로 측방향으로 확장되는 패싯들을 갖는다. 도 2a 내지 2c에 도시된 실시예에서, 인접한 에피택셜 소스/드레인 영역들(64)은 에피택셜 프로세스가 완료된 후에 분리된 채 남아있다. 도 2d에 도시된 것과 같은 다른 실시예들에서, 이러한 패싯들은 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역들(64)이 병합되도록 한다.
도 3a 내지 3c에서, 층간 유전체(Inter-Layer Dielectric, ILD)(66)(예를 들어, ILD0층)이 기판(50) 위에 퇴적된다. ILD(66)는 유전체 물질로 형성될 수 있으며, CVD, PECVD 또는 유동성 CVD(Flowable CVD, FCVD)와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 물질들은 실리콘 산화물(SiO2), 포스포-실리케이트 유리(Phospho-Silicate Glass, PSG), 보로-실리케이트 유리(Boro-Silicate Glass, BSG), 붕소-도핑된 포스포-실리케이트 유리(Boron-Doped Phospho-Silicate Glass, BPSG), 미도핑된 실리케이트 유리(Undoped Silicate Glass, USG) 등을 포함할 수 있다. 허용되는 프로세스에 의해 형성된 다른 절연 물질들도 사용될 수 있다.
일부 실시예들에서, 접촉 에칭 정지층이 ILD(66)와 에피택셜 소스/드레인 영역들(64), 게이트 스페이서들(62) 및 더미 게이트 전극들(60) 사이에 배치된다. 접촉 에칭 정지층은, ILD(66)의 물질과 다른 에칭 속도를 가지는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 물질을 포함할 수 있고, 예를 들어 CVD, 원자 층 증착(Atomic Layer Deposition, ALD) 프로세스, PECVD, 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD) 등 중 하나 이상을 사용하여 퇴적 챔버 내에 퇴적될 수 있다. 그러나, 임의의 적절한 물질 및 임의의 적절한 프로세스도 접촉 에칭 정지층을 퇴적하는 데 사용될 수 있다.
일부 실시예들에서, ILD(66)는, 형성되면, 예를 들어 제1 어닐링 프로세스를 사용하여 어닐링될 수 있다. 일 실시예에서, 제1 어닐링 프로세스는, 기판(50) 및 ILD(66)가, 비활성 분위기에서, 예를 들어 노(furnace)에서 가열되는 열 어닐링일 수 있다. 제1 어닐링 프로세스는 약 200℃ 내지 약 1000℃, 예컨대 약 500℃의 온도에서 수행될 수 있으며, 약 60초 내지 약 360분, 예컨대 약 240분의 시간 동안 계속될 수 있다.
일부 실시예들에서, ILD(66)의 상면이 더미 게이트 전극들(60) 및 게이트 스페이서들(62)의 상면들과 높이가 같게 하도록 CMP와 같은 평탄화 프로세스가 수행된다.
도 4a 내지 4c에서, 리세스들(68)이 형성되도록, 더미 게이트 전극들(60) 및 더미 게이트 유전체들(58)이 하나 이상의 에칭 단계(들), 예를 들어 습식 에칭 프로세스에서 제거된다. 각각의 리세스(68)는 각각의 핀들(52)의 채널 영역을 노출시킨다. 각각의 채널 영역은 에피택셜 소스/드레인 영역들(64)의 이웃하는 쌍 사이에 측방향으로 배치된다. 제거하는 동안, 더미 게이트 전극들(60)이 에칭될 때, 더미 게이트 유전체들(58)이 에칭 정지층으로 사용될 수 있다. 다음으로, 더미 게이트 전극들(60)이 제거된 후에 더미 게이트 유전체들(58)이 선택적으로 제거될 수 있다.
도 5a 내지 5c에서, 게이트 유전체들(70) 및 게이트 전극들(72)이 대체 게이트들을 위해 형성된다. 대체 게이트들은, 예를 들어, 게이트 유전체, 하나 이상의 전도성 배리어층들, 하나 이상의 일함수(work function)층 및 전도성 충전 물질을 포함할 수 있다. 게이트 유전체들(70)이 리세스들(68)에, 예컨대 핀들(52)의 상면들 및 측벽들 상에 그리고 게이트 스페이서들(62)의 측벽들 상에 컨포멀하게(conformally) 퇴적된다. 게이트 유전체들(70)은, 또한, ILD(66)의 상면들 상에 형성될 수 있다. 일부 실시예들에 따르면, 게이트 유전체들(70)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다.
일부 실시예들에서, 게이트 유전체들(70)은 하이-k 유전체 물질을 포함하고, 이러한 실시예들에서 게이트 유전체들(70)은 약 7.0을 초과하는 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 일부 실시예들에 따르면, 하이-k 게이트 유전체는 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3 등과 같은 물질들을 포함할 수 있고, 원자 층 증착과 같은 퇴적 프로세스를 사용하여 형성되는 단일층 또는 복합층일 수 있다. 그러나, 하이-k 게이트 유전체를 형성하도록 임의의 적절한 물질들 및 임의의 적절한 프로세스들이 사용될 수 있다.
게이트 유전체들(70)의 형성 방법은 분자-빔 퇴적(Molecular-Beam Deposition, MBD), 원자 층 증착, PECVD 등을 포함할 수 있다. 더미 게이트 유전체들(58)의 부분들이 리세스들(68)에 남아있는 실시예들에서, 게이트 유전체들(70)은 더미 게이트 유전체들(58)(예를 들어, SiO2)의 물질을 포함한다.
게이트 전극들(72)이 게이트 유전체들(70) 위에 각각 퇴적되고, 리세스들(68)의 남아있는 부분들을 충전한다. 게이트 전극들(72)은 TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합, 또는 이들의 다층과 같은 금속-함유 물질을 포함할 수 있다. 게이트 전극들(72)은 원자 층 증착(ALD)과 같은 퇴적 프로세스에 의해 형성될 수 있다. 게이트 전극들(72)은 임의의 개수의 라이너층, 일함수 조정층 및 충전 물질을 포함할 수 있다.
일부 실시예들에 따르면, 하나 이상의 확산 배리어층 및 하나 이상의 일함수 조정층이 복수의 적층된 층으로서 형성될 수 있다. 예를 들어, 배리어층들은 실리콘으로 도핑(또는 미도핑)될 수 있는 티타늄 질화물(TiN)층으로 형성될 수 있다. 일함수 조정층은, p-형 FinFET의 경우, Ti, Al, TiAl, TiAlN, Ta, TaN, TiAlC, TaAlCSi, TaAlC, TiSiN 등을 포함하는 적층된 층으로서 각각의 게이트 전극(72)과 함께 형성될 수 있다. 각각의 게이트 전극(72)과 함께 형성되는 n-형 FinFET의 경우, 일함수 조정층은 TiN, TaN, TiAl, W, Ta, Ni, Pt 등을 포함하는 적층된 층으로서 각각의 게이트 전극들(72)과 함께 형성될 수 있다. 이들 실시예에서 일함수 조정층(들)이 퇴적된 후에, 배리어층(예를 들어, 다른 TiN층)이 형성될 수 있다.
일부 실시예들에 따르면, 전도성 충전 물질은 텅스텐, 코발트, 구리, 루테늄, 알루미늄 등과 같은 물질로 형성될 수 있다. 전도성 충전 물질은 게이트 유전체, 하나 이상의 전도성 배리어층, 및 하나 이상의 일함수 조정층 위에 퇴적되어 각각의 게이트 전극(72)의 각각의 스페이서들(62) 사이의 남아있는 공간들이 충전되거나 과-충전된다.
게이트 전극들(72)이 충전(또는 과-충전)된 후에, CMP와 같은 평탄화 프로세스가 수행되어 게이트 유전체들(70) 및 게이트 전극들(72)의 물질의 과잉 부분들을 제거할 수 있고, 이 과잉 부분들은 ILD(66)의 상면 위에 위치한다. 따라서 게이트 전극들(72)의 물질 및 게이트 유전체들(70)의 남아있는 부분들은 생성되는 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(72) 및 게이트 유전체들(70)은 집합적으로 게이트 스택들(74)로 지칭될 수 있다. 게이트 스택들(74)은 핀들(52)의 채널 영역의 측벽들을 따라 연장된다.
일부 실시예들에서, ILD(66)가 평탄화되고 게이트 스택들(74) 및 게이트 스페이서들(62)의 평면 표면들이 노출되면, ILD(66)는, 예를 들어, 제2 어닐링 프로세스로 다시 어닐링될 수 있다. 일 실시예에서, 제2 어닐링 프로세스는 기판(50) 및 ILD(66)가, 비활성 분위기에서, 예를 들어 노에서 가열되는 열 어닐링일 수 있다. 제2 어닐링 프로세스는 약 200℃ 내지 약 1000℃, 예컨대 약 500℃의 온도에서 수행될 수 있으며, 약 60초 내지 약 360분, 예컨대 약 240분의 시간 동안 계속될 수 있다.
게이트 스택들(74)은, 형성된 후에, 폭(W2)을 갖는다. 일부 실시예들에서, 폭(W2)은 약 6 nm 내지 약 300 nm의 범위이다. 이하에서 더 논의되는 바와 같이, 핀들(52)(도 1a 참조) 사이의 거리(D1)는 형성되는 게이트 스택들(74)의 폭(W2)에 따라 선택된다.
도 5a는 이후 도면들에서 사용되는 기준 단면들을 더 도시한다. 단면(A-A')은 핀들(52) 사이에 위치하고, 핀들(52)의 세로 축에 평행하다. 단면(B-B')은 단면(A-A')에 수직이고 게이트 스택(74)의 세로 축을 따르며, 예를 들어, FinFET들의 에피택셜 소스/드레인 영역들(64) 사이의 전류 흐름에 수직인 방향이다. 단면(C-C')은 단면(B-B')과 평행하며, FinFET들의 에피택셜 소스/드레인 영역들(64)을 관통하여 연장된다. 후속 도면들은 명확성을 위해 이러한 기준 단면들을 참조한다.
도 6a 내지 도 19c 및 도 21a 내지 도 22c는 각각의 도면과 연관된 중간 단계들을 사용하여 형성된 중간 구조체를 통해 취해진 단면도들을 나타낸다. 도 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 21a 및 22a("'A' 단면도들")은, 게이트 스택들(74)의 다른 개수를 제외하고, 라인(A-A')을 따라 취해진다. 도 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 18b, 19b, 21b 및 22b("'B' 단면도들")은, 핀들(52)의 다른 개수를 제외하고, 도 5a의 라인(B-B')을 따라 취한 도면들이다. 도 6c, 7c, 8c, 9c, 10c, 11c, 12c, 13c, 14c, 15c, 16c, 17c, 18c, 19c, 21c 및 22c("'C' 단면도들")은, 핀들(52)의 다른 개수를 제외하고, 도 5a의 라인(C-C')을 따라 취한 도면이다. 도 5a에 표시된 단면들(A-A', B-B', C-C')은 예시적인 FinFET 구조체 상에 표시되며, 도 6a 내지 도 19c 및 도 21a 내지 도 22c의 단면도들은 서로에 대해 상대적으로 다르게 배열된다. 이러한 단면도들의 이러한 상대적 배열이 도 6a 내지 도 19c 및 도 21a 내지 도 22c에 표시된다.
또한, "A"단면도들은 "B" 및 "C" 단면도들과 관련하여 도시된 라인(A-A')을 통해 취해져서, 형성되는 FinFET들의 핀들과 평행한 방향으로 일련의 게이트 구조체들을 보여준다. "B"단면도들은 "A" 및 "C" 단면도들과 관련하여 도시된 라인(B-B')을 통해 취해져서, 형성되는 FinFET들의 핀들에 수직인 방향으로, 각각의 중간 구조체들의 절단 금속 게이트(CMG)의 영역에서 일련의 게이트 구조체들의 게이트 구조체를 보여준다. "C"단면도들은 "A" 및 "B" 단면도들과 관련하여 도시된 라인(C-C')을 통해 취해져서, 형성되는 FinFET들의 핀들에 수직인 방향으로 각각의 중간 구조체의 CMG와 연관된 ILD0/EPI 인터페이스 영역을 보여준다.
도 6a 내지 도 16c는, 일부 실시예들에 따라 절단 금속 게이트를 갖는 FinFET들의 제조에 있어서 중간 단계들을 도시한다. 도 6a 내지 도 6c는, 도 5a 내지 도 5c의 중간 구조체와 유사하고 FinFET들의 제조 프로세스에서 동일한 단계에 있는 중간 구조체를 도시한다. 도 6a에서, 네 개의 게이트 스택(74)이 기판(50) 상에 도시되고, 도 6b 및 6c에서, 두 쌍의 핀들(52)이 상응하는 도면들에 도시되어 있다. 네 개의 게이트 스택들(74)이 기판(50)의 동일한 영역에 도시되어 있지만, 당업자는 이러한 게이트 스택들(74)이 서로로부터 물리적으로 분리될 수 있고 임의의 개수의 디바이스 피처부들(예를 들어, 다른 활성 디바이스, 도핑된 영역, 격리 구조체 등)이 게이트 스택들(74) 사이에 배치될 수 있음을 이해할 것이다. 예를 들어, 도 6a 내지 도 16c에서 최우측 게이트(74)는 기판(50)의 입력/출력 영역에 위치할 수 있는 반면, 도 6a 내지 도 16c에서 세 개의 최좌측 게이트 스택들(74)은 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM)영역과 같은 기판의 메모리 영역에 위치할 수 있다. 일부 실시예들에서, 게이트 스택들(74)은 상이한 채널 길이들을 가질 수 있다. 예를 들어, 도 6a 내지 도 16c에 도시된 바와 같이, 최우측 게이트 스택(74)은 다른 도시된 게이트 스택들(74)보다 넓고, 최우측 게이트 스택(74)은 다른 도시된 게이트 스택들(74)보다 더 긴 채널 길이를 가질 수 있다.
도 7a 내지 도 7c는 도 6a 내지 도 6c에 도시된 중간 구조체의 게이트 스택들(74) 중 하나 이상을 통해 "절단 금속 게이트"(CMG)를 형성하는 일부 초기 단계들을 도시한다. 게이트 스택들(74)이 평탄화되면, 게이트 스택들(74) 및 ILD(66)의 평탄화된 표면 위에 일련의 하드 마스크층들이 형성될 수 있다.
일부 실시예들에서, 일련의 마스킹층들 중 제1층은 에칭 정지층(80)일 수 있다. 에칭 정지층(80)은, ALD, PECVD, CVD 등과 같은 퇴적 방법을 사용하여, Si, TiN, SiN, SiO2, 이들의 조합 등과 같은 물질을 퇴적함으로써 게이트 스택들(74) 및 ILD(66)의 평탄화된 표면들 위에 형성될 수 있다. 그러나, 임의의 적절한 물질 및 임의의 적절한 방법도 에칭 정지층(80)을 형성하는 데 사용될 수 있다.
하드 마스크층(82)이, 일련의 마스킹층들의 제2층으로서, 에칭 정지층(80) 위에 퇴적될 수 있다. 하드 마스크층(82)은, SiN, SiO2, 이들의 조합 등과 같은 제2 하드 마스크 물질로, 에칭 정지층(80) 위에 형성된다. 하드 마스크층(82)을 형성하는 데 사용되는 제2 하드 마스크 물질은 에칭 정지층(80)을 형성하는 데 사용되는 제1 하드 마스크 물질과 상이하다. 따라서, 에칭 정지층(80)은, 후속하여 하드 마스크층(82)을 패터닝하는 단계에서 에칭 정지물로서의 역할을 할 수 있다. 일부 실시예들에 따르면, 하드 마스크층(82)은 ALD, PECVD, CVD 등과 같은 퇴적 방법을 사용하여 에칭 정지층(80) 위에 위치할 수 있다. 그러나, 임의의 적절한 물질 및 형성 프로세스도 제1 일련의 하드 마스킹층에서 하드 마스크층(82)을 위해 사용될 수 있다.
도 8a 내지 8c는 하드 마스크층(82) 위에 퇴적된 포토 레지스트층(86)을 관통하여 개구부들(84)을 형성하기 위한 퇴적 및 패터닝 프로세스를 도시한다. 실시예들에 따르면, 포토 레지스트층(86)은, 일련의 마스킹층들 중 제3층으로서, 하드 마스크층(82) 위에 퇴적될 수 있다. 포토 레지스트층(86)은 임의의 적절한 퇴적 프로세스를 사용하여 퇴적될 수 있고, 임의의 적절한 두께로 형성될 수 있으며, 임의의 적절한 포토 리소그래피 방법을 사용하여 패터닝되어 하나 이상의 게이트 스택들(74) 위에 놓인 영역들에서 포토 레지스트층(86)을 관통하여 개구부들(84)을 형성하고 제1 일련의 마스킹층들의 하드 마스크층(82)의 표면들을 노출시킬 수 있다.
도 9a 내지 도 9c는, 하드 마스크층(82)을 관통하여 개구부들(88)의 패턴을 형성하도록, 제1 에천트를 사용하여 도 8a 내지 도 8c의 포토 레지스트층(86)의 패턴을 하드 마스크층(82)으로 전사하는 단계를 도시한다. 일부 실시예들에서, 제1 에천트는 에칭 정지층(80)을 형성하는 데 사용되는 하드 마스크 물질보다 하드 마스크층(82)을 형성하는 데 사용되는 하드 마스크 물질에 대해 더 큰 에칭 선택성을 갖는 반응 가스들을 사용할 수 있다. 따라서, 에칭 정지층(80)은 에칭 정지층으로서의 역할을 하고, 하나 이상의 게이트 스택들(74) 위에 놓인 에칭 정지층(80)의 영역들이 개구부들(88)을 통해 노출된다. 일부 실시예들에서, 에칭 프로세스는, 예를 들어 CF4, CH2F2, CHF3 등과 같은 탄소-및-불소-함유 가스들을 사용하여 수행될 수 있다. 그러나, 임의의 적절한 가스가 제1 에천트에 사용될 수 있다.
일부 실시예들에 따르면, 개구부들(88)은, 도 9a에서 약 5 nm 내지 약 500 nm, 예컨대 약 100 nm의 하나 이상의 폭들(W88X)로 형성될 수 있고, 도 9b 및 9c에서, 약 5 nm 내지 약 50 nm, 예컨대 약 30 nm의 하나 이상의 폭들(W88Y)로 형성될 수 있다. 그러나, 임의의 적절한 폭이 개구부들(88)에 사용될 수 있다. 개구부들(88)이 형성되면, 남아있는 포토 레지스트층(86)이 제거된다. 남아있는 포토 레지스트층(86)은 포토 레지스트층을 제거하도록 당업계에 공지된 임의의 적절한 프로세스를 사용하여 제거될 수 있다.
도 10a 내지 도 10c는 블랭킷 마스크층(92)으로서 제2 하드 마스크 물질을 재-퇴적하여 좁은 개구부들(90)을 형성하도록 개구부들(88)을 좁히는 단계를 도시한다. 블랭킷 마스크층(92)이 에칭 정지층(80)의 노출된 표면들을 라이닝하고, 하드 마스크층(82)의 노출된 표면들을 라이닝하고, 하드 마스크층(82)을 통한 개구부들(88)의 측벽들을 라이닝하도록, 블랭킷 마스크층(92)은, 예를 들어, CVD 또는 ALD와 같은 컨포멀 퇴적 프로세스를 통해 형성될 수 있다. 일부 실시예들에 따르면, 블랭킷 마스크층(92)은 하드 마스크층(82)을 형성하는 데 사용되는 동일한 하드 마스크 물질(예를 들어, 실리콘 질화물)로 형성될 수 있다. 실시예들에서, 블랭킷 마스크층(92)은 약 10 Å 내지 약 100 Å, 예컨대 약 50 Å의 매우 균일한 두께로 형성된다. 이와 같이, 좁은 개구부들(90)은, 도 10a에서, 약 5 nm 내지 약 500 nm, 예컨대 약 100 nm의 하나 이상의 폭(W90X)으로 형성될 수 있고, 도 10b 및 10c에서 약 5 nm 내지 약 50 nm, 예컨대 약 30 nm의 하나 이상의 폭(W90Y)으로 형성될 수 있다. 그러나, 좁은 개구부들(90)에 대해 임의의 적절한 폭이 사용될 수 있다.
도 11a 내지 도 11c는 좁은 개구부들(90)의 하단부들을 라이닝하는 블랭킷 마스크층(92)의 부분들을 제거하도록 수행되는 이방성 에칭 프로세스를 도시한다. 에칭 정지층(80)은 이방성 에칭 프로세스 동안 에칭 정지층으로서의 역할을 한다. 이와 같이, 하나 이상의 게이트 스택(74) 위에 놓인 에칭 정지층(80)의 영역들의 적어도 일부가 좁은 개구부들(90)을 통해 재-노출된다. 이방성 에칭에서, 좁은 개구부들(90)의 하단부들을 라이닝하는 블랭킷 마스크층(92)의 수평 부분들은 제거되는 반면, 좁은 개구부들(90)의 측벽들 상의 남아있는 수직 부분들은 그대로 남아있다. 이와 같이, 좁은 개구부들(90)의 측벽들 상의 수직 부분들은, 도 10a 내지 도 10c에 도시된 바와 같이 폭(W90X, W90Y)에 상응하고, 도 6a 내지 도 6c에 도시된 절단 라인들(A-A', B-B', C-C')에 상응하는 치수들을 갖는 완전한 링들을 형성한다. 일부 실시예들에서, 이방성 에칭 프로세스는, 예를 들어 CF4, CH2F2, CHF3 등과 같은 탄소-및-불소-함유 가스들을 사용하여 좁은 개구부들(90)의 하단부들을 라이닝하는 블랭킷 마스크층(92)을 제거하도록 수행될 수 있다. 그러나, 이방성 에칭 프로세스를 위해 임의의 적절한 가스가 사용될 수 있다.
도 12a 내지 도 12c는, CMG 트렌치들(94)을 형성하기 위해, 에칭 정지층(80)의 영역들의 노출된 부분들을 제거하고, 게이트 스택들(74)의 하나 이상의 타겟 부분들(게이트 스택들(74)의 절단 금속 게이트 영역이라 지칭될 수 있음), 연관된 게이트 스페이서들(62) 및 ILD(66)의 부분들을 제거하도록 수행되는 CMG 에칭 프로세스를 도시한다. 이 CMG 에칭 프로세스는, 게이트 스택들(74)의 하나 이상의 타겟 부분들을 제1 금속 게이트 섹션들(74a) 및 제2 금속 게이트 섹션들(74b)으로 분리하여, 도 12b에 도시된 바와 같이 제2 섹션들로부터 제1 섹션들을 효과적으로 "절단"한다. 또한, CMG 에칭 프로세스는, 소스/드레인 영역들의 ILD(66)의 하나 이상의 타겟 부분들을 제1 ILD 섹션들(66a) 및 제2 ILD 섹션들(66b)으로 분리하여, 도 12c에 도시된 바와 같이 제2 섹션들로부터 제1 섹션들을 효과적으로 "절단"한다. 일부 실시예들에 따르면, CMG 에칭 프로세스는, 염소-함유 또는 불소-함유 가스들, 예컨대 Cl2, NF3, SiCl4, BCl3, O2, N2, H2, Ar, 이들의 조합 등을 사용하는 건식 에칭을 포함한다. 그러나, 임의의 적절한 건식 에칭 가스가 CMG 에칭 프로세스에 사용될 수 있다.
일부 실시예들에서, CMG 트렌치들(94)은, CMG 트렌치들(94)의 제1 부분에서 제1 깊이(P1)로 형성되고 CMG 트렌치들(94)의 제2 부분에서 제2 깊이(P2)로 형성된다. CMG 트렌치들(94)의 제1 부분들은, 게이트 스택들(74)의 타겟 부분들의 물질들을 제거하고, 게이트 스페이서들(62)의 타겟 부분들의 물질들을 제거하고, 게이트 스택들(74)의 타겟 부분들 및 게이트 스페이서들(62)의 타겟 부분들 아래에 놓인 ILD(66)의 부분들의 물질들을 제거함으로써 형성된다. 따라서, CMG 트렌치들(94)의 제1 부분들은, ILD(66)에서 게이트 스택들(74)의 타겟 게이트들의 폭들에 상응하고 게이트 스페이서들(62)의 두께들에 상응하는 제1 폭(W94X1)으로 형성된다.
CMG 트렌치들(94)의 제2 부분들은, 하드 마스크층(82)을 통한 개구부들(88)의 수직 측벽들을 따라 형성된 블랭킷 마스크층(92)의 물질들을 제거하고, 하드 마스크층(82)을 통한 개구부들(88)의 수직 측벽들을 따라 형성된 블랭킷 마스크층(92) 아래에 놓인 ILD(66)의 부분들의 물질들을 제거함으로써 형성된다. 따라서, CMG 트렌치들(94)의 제2 부분들은 하드 마스크층(82)에서 개구부들의 폭들(W88X)에 상응하는 제2 폭(W94X2)으로 형성된다.
CMG 트렌치들(94) 근처 또는 중앙에서 절단 라인(B-B')을 따라 취해진 도 12b는, 타겟 게이트 스택들(74)이 제1 섹션들(74a) 및 제2 섹션들(74b)로 완전히 분리(즉, "절단")되는 제1 깊이(P1)까지 CMG 트렌치들(94)이 형성되는 것을 도시한다. CMG 트렌치들(94)의 소스/드레인 영역들(64) 근처 또는 그 영역에서 절단 라인(C-C')을 따라 취해진 도 12c는, 인접한 디바이스들의 핀들(52)의 일부를 분리하는 격리 영역들(56) 위에 ILD(66)의 일부가 남아있는 제2 깊이(P2)까지 CMG 트렌치들(94)이 형성되는 것을 도시한다.
도 12a 내지 12c에 더 도시된 바와 같이, CMG 에칭 프로세스 동안, 하드 마스크층(82)의 물질들, 에칭 정지층(80)의 물질들, 타겟 게이트 스택들(74)의 물질들, 게이트 스페이서들(62)의 물질들, ILD(66)의 물질들, 및 CMG 에칭 프로세스 동안의 반응 가스들 사이의 반응의 부산물로서 잔류 부산물 물질(96)(예를 들어, 폴리머)이 형성될 수 있다. 예를 들어, 도 12a 내지 12c에 도시된 바와 같이, 잔류 부산물 물질(96)이 하드 마스크층(82) 위에 그리고 CMG 트렌치들(94)의 측벽들을 따라 형성될 수 있다.
도 13a 내지 13c는 잔류 부산물 물질(96)의 제거를 도시한다. CMG 트렌치들(94)이 형성되면, 임의의 잔류 부산물 물질(96)을 제거하도록 폴리머 제거 프로세스가 수행된다. 예를 들어, 폴리머 물질을 제거하도록 HF/NH3 가스를 사용한 비-플라즈마 레시피를 사용할 수 있다. HF/NH3 가스를 사용하는 비-플라즈마 레시피는 금속에 대한 선택성이 낮고, 잔류 부산물 물질(96)을 제거하는 동안 압력과 온도를 조정하여 SiN에 대해 다른 선택성을 갖도록 조정될 수 있다.
CMG 잔류 부산물 물질(96)이 제거되면, 추가 프로세싱을 위해 CMG 트렌치들(94)의 깨끗한 표면을 보장하도록 습식 세정이 수행될 수 있다. 일부 실시예들에 따르면, SC-1 또는 SC-2 세정 용액과 같은 용액이 습식 세정 프로세스에 사용될 수 있다. 그러나, H2SO4와 H2O2의 혼합물(SPM으로 알려짐) 또는 불화 수소(HF) 용액과 같은 다른 용액도 사용할 수 있다. 그러나, 임의의 적절한 용액 또는 임의의 적절한 프로세스도 습식 세정 프로세스에 사용될 수 있으며, 실시예들의 범위 내에 포함되도록 전적으로 의도된다.
일부 실시예들에 따르면, CMG 잔류 부산물 물질(96)의 제거 후에, CMG 트렌치들(94)은 약 50 nm 내지 약 300 nm의 제1 깊이(P1)로 형성될 수 있고, 약 5 nm 내지 약 500 nm, 예컨대 약 100 nm의 제1 폭(W94X1)으로 형성될 수 있다. 또한, CMG 트렌치들(94)은 약 48 nm 내지 약 298 nm, 예컨대 약 198 nm의 제2 깊이(P2)로 형성될 수 있고, 약 1 nm 내지 약 10 nm, 예컨대 약 4 nm의 제2 폭(W94X2)으로 형성될 수 있다. 그러나, CMG 트렌치들(94)의 제1 깊이(P1) 및 제2 깊이(P2)에 대해 임의의 적절한 깊이가 사용될 수 있고, CMG 트렌치들(94)의 제1 폭(W94X1) 및 제2 폭(W94X2)에 대해 임의의 적절한 폭이 사용될 수 있다.
또한, CMG 트렌치들(94)은, 예를 들어, 도 13b 및 13c의 단면들 및 이들 동일한 단면들의 후속 도면들에서 볼 때, U자, V자 또는 사각형 형상을 가질 수 있다. 도 13a 내지 도 13c의 실시예들에서, CMG 트렌치들(94)이 사각형 형상을 갖지만, 다른 형상들이 가능하고 실시예들의 범위 내에 포함되도록 전적으로 의도된다(예를 들어, 도 21a 내지 도 22c 참조).
도 14a 내지 도 14c는, 도 13a 내지 도 13c의 구조체 위에 배리어층(100)의 퇴적을 도시한다. 배리어층(100)은 후속 프로세싱 동안 CMG 트렌치들(94)의 물질들이 게이트 스택들(74)로 확산되는 것을 방지하는 것을 도울 수 있다. 일부 실시예들에서, 배리어층(100)은 실리콘 질화물 등을 포함할 수 있다. 배리어층(100)은, 예를 들어, 약 6.5 내지 약 8 범위의 유전 상수를 가질 수 있다. 배리어층(100)은 ALD와 같은 퇴적 프로세스를 사용하여 컨포멀하게 퇴적될 수 있다. 배리어층(100)은 CMG 트렌치들(94)의 각 측 상에 약 1 nm 내지 약 15 nm, 예컨대 약 5 nm의 두께로 퇴적될 수 있다.
일 실시예에서, 배리어층(100)은 플라즈마 강화 원자 층 증착(Plasma Enhanced Atomic Layer Deposition, PEALD) 프로세스에 의해 퇴적된 실리콘 질화물층이다. 본 실시예에서, PEALD 프로세스는 약 300℃ 내지 약 600℃ 범위의 온도에서 수행될 수 있다. 또한, 본 실시예에서 실리콘 질화물층을 형성하는 PEALD 프로세스는 전구체들 디이오도실란(diiodosilane, SiH2I2) 및 NH3을 포함할 수 있다.
도 14a 내지 도 14c는 배리어층(100) 위에 컨포멀하게 퇴적된 산소 차단층(oxygen blocking layer)(102)을 더 도시한다. 일 실시예에서, 산소 차단층(102)은 비정질 실리콘 물질층 등으로 형성될 수 있다. 산소 차단층(102)이 실리콘층(102)인 예에서, 실리콘층(102)은, CMG 트렌치들(94)의 각 측 상에 약 2 Å 내지 약 10 Å, 예컨대 약 5 Å 범위의 두께로 퇴적될 수 있다. 도 14a 내지 도 14c의 실시예들에서, 실리콘층(102)은 약 5 Å 미만의 두께로 퇴적된다. 실리콘층(102)은 CVD와 같은 퇴적 프로세스를 사용하여 컨포멀하게 퇴적될 수 있다. 실리콘층(102)은 아래에 놓인 배리어층(100) 및 게이트 스택들(74)의 산화에 대한 배리어의 역할을 한다. 일부 실시예들에서, 산소 차단층(102)은, 로우-k 값들을 갖고 배리어층(100) 및 게이트 스택들(74)의 산화에 대한 배리어로서의 역할을 할 다른 적절한 물질들로 형성될 수 있다.
일 실시예에서, 실리콘층(102)은, 분당 약 0.3 내지 약 0.5 표준 리터(standard liters per minute, slm)의 디실란 유동 및 약 0 내지 1 slm의 N2 캐리어 유동으로, 약 350 내지 약 450℃ 범위의 온도 및 약 1 내지 약 3 torr의 압력에서, 노에서 CVD에 의해 퇴적된다.
다른 실시예에서, 실리콘층(102)은, 약 0.2 내지 약 10분, 예컨대 약 1분 동안, 전구체 디이오도실란(SiH2I2)을 사용하여, 약 200 내지 약 2000 slm, 예컨대 약 800 slm의 N2 유동으로, 약 600 내지 약 800와트의 무선 주파수에서, 약 300℃ 내지 약 600℃ 범위의 온도 및 약 10 내지 약 20 torr의 압력에서, 단일 웨이퍼 챔버에서 PEALD에 의해 퇴적된다.
또 다른 실시예에서, 실리콘층(102)은, 약 0.2 내지 약 10분 범위의 시간, 예컨대 약 1분 동안, 전구체 N-(디에틸아미노실릴)-N-에틸에탄아민(C8H22N2Si)을 사용하여, 약 0.5 내지 약 10 slm 범위, 예컨대 약 2 slm의 Ar 유동으로, 약 15 내지 약 100와트의 무선 주파수에서, 약 200℃ 내지 약 500℃ 범위의 온도 및 약 2 내지 약 5 torr의 압력에서, 노에서 PEALD에 의해 퇴적된다.
실리콘층(102)의 퇴적 후에, 실리콘층(102)의 적어도 일부를 실리콘 산화물층으로 변환하도록 산화 프로세스가 수행된다. 일 실시예에서, 산화 프로세스는 인-시투 O2 퍼지(purge) 산화 방법을 포함한다. 일 실시예에서, 산화 프로세스는, 약 2분 내지 약 30분 범위의 시간 동안, 약 0.2 내지 약 10 slm의 O2 유동으로, 약 350℃ 내지 약 450℃ 범위의 온도 및 약 1 내지 약 3 torr의 압력에서, 노에서 인-시투 O2 침지(soak)하는 단계를 포함한다. 실리콘층(102)이 약 5 Å 미만의 두께를 갖도록 형성되는 실시예에서, 산화 프로세스는 실리콘층(102)을 실리콘 산화물층으로 완전히 변환시킨다.
다른 실시예에서, 산화 프로세스는, 진공 상태를 벗어나서 주변 대기에 실리콘층(102)을 노출시킴으로써 수행되는 한편, 디바이스는 이하의 도 15a 내지 도 15c와 관련하여 설명되는 다음 단계의 프로세싱을 위해 대기한다.
일부 실시예들에서, 산화 프로세스 후에, 임의의 남아있는 실리콘층(102)과 새로 형성된 실리콘 산화물층의 결합된 두께는 CMG 트렌치들(94)의 각 측 상에서 약 0.4 nm 내지 약 1.5 nm의 두께를 가질 수 있다.
도 15a 내지 도 15c에서, 충전 물질(104)이 도 14a 내지 도 14c의 산화된 구조체 위에 퇴적된다. CMG 트렌치들(94)이 충전 물질(104)로 충전될 수 있다. 도 15a 내지 도 15c 및 후속 도면에서, 산화된 실리콘층은, 물질 조성이 동일할 수 있으므로, 충전 물질(104)의 일부인 것으로 도시된다. 충전 물질(104)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물 및/또는 실리콘 산탄질화물과 같은 유전체 물질일 수 있으며, 여기서 탄소는 중량 기준으로 화합물의 약 1 % 내지 10 %이고/이거나 질소는 중량 기준으로 화합물의 약 50 % 미만이고, 화학식[(Si)(1-y)Ny, (SiO)(1-x)Cx, and/or (SiO)(1-x-y)CxNy, 여기서 x = 0.01-0.1 및 y < 0.5임]으로 표현될 수 있다. 충전 물질(104)은 PEALD, PECVD, ALD, CVD 등과 같은 퇴적 프로세스를 사용하여 퇴적될 수 있다. 일 실시예에서, 충전 물질(104)은 약 3.5 내지 약 5의 유전 상수를 갖는 실리콘 산화물이다. 일 실시예에서, 충전 물질(104)은 하드 마스크층(82)의 상면 위의 레벨까지 CMG 트렌치들(94)을 과충전하도록 퇴적될 수 있다.
일 실시예에서, 충전 물질은 전구체들 N-(디에틸아미노실릴)-N-에틸에탄아민(C8H22N2Si) 및 O2를 사용하여 PEALD에 의해 퇴적된다.
일 실시예에서, 배리어층(100)의 퇴적, 실리콘층(102)의 퇴적 및 실리콘층(102)의 산화 각각은 단일 챔버에서 수행될 수 있다. 다른 실시예들에서, 배리어층(100)의 퇴적은 별도의 챔버에서 퇴적된다.
일 실시예에서, 실리콘층(102)의 퇴적, 실리콘층(102)의 산화 및 충전 물질(104)의 퇴적 각각은 단일 챔버에서 수행될 수 있다. 본 실시예에서, 배리어층(100)의 퇴적은 별도의 챔버에서 수행된다.
일 실시예에서, 약 5 Å 미만의 두께로 실리콘층(102)을 퇴적하고, 실리콘층(102)을 산화하고, 실리콘 산화물의 충전 물질(104)을 퇴적한 다음, 모든 또는 실질적으로 모든 실리콘층(102)이 산화된다. 따라서, 이 특정 실시예에서, 산화된 실리콘층(102) 및 충전 물질(104)은 둘 다 실리콘 산화물이고 CMG 트렌치들(94)에서 배리어층(100) 위에 위치한다.
도 16a 내지 도 16c는 충전 물질(104)의 과잉 물질을 제거하도록, 예를 들어 화학 기계적 평탄화(Chemical Mechanical Planarization, CMP) 프로세스를 사용하여 수행될 수 있는 충전 물질(104)의 평탄화 단계를 도시한다. CMP 평탄화 프로세스는 에칭 정지층(80)이 완전히 제거될 때까지 계속될 수 있고, 충전 물질(104), 게이트 스택들(74) 및 각각의 게이트 스페이서들(62)의 상면들이 ILD(66)의 평면 표면 내에 노출될 때까지 계속될 수 있다. 따라서, CMG 플러그들(106)이, ILD(66) 내에 배치된 배리어층(100), 실리콘층(102)(존재하는 경우) 및 충전 물질(104)의 남아있는 물질로부터 형성된다. 일부 실시예들에서, 게이트 스택들(74)의 높이들 및 CMG의 플러그들(106)의 높이들은, 감소되면, 약 50 nm 내지 약 120 nm, 예컨대 약 100 nm의 전반적인 제1 높이(H1)로 감소될 수 있다. 그러나, 임의의 적절한 높이가 게이트 스택들(74) 및 CMG 플러그들(106)에 사용될 수 있다.
도 17a 내지 도 19c는 일부 다른 실시예들에 따라 절단 금속 게이트를 갖는 FinFET들의 제조에 있어서 중간 단계들을 도시한다. 도 17a 내지 도 19c의 실시예들은, 본 실시예에서 산소 차단층(202)의 일부가 최종 구조체에서 산화되지 않은 채 남아있다는 점을 제외하고는, 도 1 내지 도 16c에 도시된 실시예와 유사하다. 본 실시예에서, 산화 프로세스가 산소 차단층(202) 전체를 산화시키지 않도록, 산소 차단층(202)은 이전 실시예의 산소 차단층(102)보다 더 두껍게 형성될 수 있다. 예를 들어, 이전 실시예들과 유사하게, 산소 차단층(202)은 실리콘층(202)일 수 있다. 이전에 설명된 실시예들에 대한 것과 유사한 본 실시예에 관한 세부 사항은 여기서 반복하지 않을 것이다.
도 17a 내지 도 17c는 위의 도 14a 내지 도 14c에 설명된 것과 유사한 프로세싱의 중간 단계들을 도시하며, 이 프로세싱의 중간 단계의 형성에 대한 설명은 여기에서 반복하지 않는다. 도 17a 내지 17c에 도시된 바와 같이, 도 13a 내지 13c의 잔류 부산물 물질(96)의 제거 후에, 배리어층(200)이 도 13a 내지 13c의 구조체 위에 퇴적된다. 배리어층(200)을 형성하는 데 사용되는 물질 및 프로세스는 전술한 배리어층(100)과 유사할 수 있으며, 이에 대한 설명은 여기서 반복하지 않는다.
도 17a 내지 도 17c는 배리어층(200) 위에 컨포멀하게 퇴적된 실리콘층(202)을 더 도시한다. 실리콘층(202)은, CMG 트렌치들의 각 측 상에 약 5 Å 내지 약 10 Å 범위의 두께로 퇴적될 수 있다. 도 17a 내지 도 17c의 실시예에서, 실리콘층(202)은 약 5 Å 이상의 두께로 퇴적된다. 실리콘층(202)을 형성하는 데 사용되는 물질 및 프로세스는 위에서 설명된 실리콘층(102)과 유사할 수 있으며, 이에 대한 설명은 여기서 반복하지 않는다.
실리콘층(202)의 퇴적 후에, 실리콘층(202)의 일부를 실리콘 산화물층으로 변환시키는 산화 프로세스가 수행되는 한편, 실리콘층(202)의 일부는 남아있다. 산화 프로세스는, 도 14a 내지 도 14c를 참조하여 위에서 설명된 산화 프로세스와 유사할 수 있으며, 이에 대한 설명은 여기서 반복하지 않는다. 본 실시예에서 실리콘층(202)이 더 두껍게 형성되기 때문에, 산화 프로세스는 실리콘층(202) 전체를 실리콘 산화물층으로 변환시키지 않고, 실리콘층(202)의 일부가 남아있다.
도 18a 내지 도 18c에서, 충전 물질(204)이 도 17a 내지 도 17c의 산화된 구조체 위에 퇴적된다. 충전 물질(204)을 형성하는 데 사용되는 물질 및 프로세스는 위에서 설명된 충전 물질(104)과 유사할 수 있으며, 이에 대한 설명은 여기서 반복하지 않는다.
도 19a 내지 도 19c에서, 충전 물질(204)의 과잉 물질을 제거하도록, 충전 물질(204)이 예를 들어 CMP 평탄화 프로세스를 사용하여 평탄화된다. CMP 평탄화 프로세스는 에칭 정지층(80)이 완전히 제거될 때까지 계속될 수 있고, 충전 물질(204), 게이트 스택들(74) 및 각각의 게이트 스페이서들(62)의 상면들이 ILD(66)의 평면 표면 내에 노출될 때까지 계속될 수 있다. 따라서, CMG 플러그들(206)이, ILD(66) 내에 배치된 배리어층(200), 실리콘층(202) 및 충전 물질(204)의 남아있는 물질로부터 형성된다. 일부 실시예들에서, 게이트 스택들(74)의 높이들과 CMG 플러그들(206)의 높이들은, 감소되면, 약 50 nm 내지 약 120 nm, 예컨대 약 100 nm의 전반적인 높이(H2)로 감소될 수 잇다. 그러나, 게이트 스택들(74) 및 CMG 플러그들(206)에 대해 임의의 적절한 높이가 사용될 수 있다.
도 20은 절단 금속 게이트를 갖는 FinFET들의 제조에 있어서 추가적인 단계들을 따르는 반도체 디바이스를 도시한다.
절단 금속 게이트들의 형성 후에, 예를 들어, 도 16a 내지 도 16c 또는 도 19a 내지 도 19c의 다음 단계에서, 도 20에 도시된 바와 같이, ILD(76)가 ILD(66) 위에 퇴적된다. 일부 실시예들에서, ILD(76)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예들에서, ILD(76)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
또한, 게이트 접촉부들(78) 및 소스/드레인 접촉부들(미도시)이 ILD(76) 및 ILD(66)를 통해 형성된다. 소스/드레인 접촉부들을 위한 개구부들이 ILD(66) 및 ILD(76)를 통해 형성되고, 게이트 접촉부들(78)이 ILD(76)(및 선택적으로, 형성되는 경우, 게이트 마스크)를 통해 형성된다. 게이트 접촉부들(78)(또는 소스/드레인 접촉부)은 라이너(예컨대 확산 배리어층, 접착층 등) 및 전도성 물질을 포함할 수 있다. 개구부들은 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 라이너와 전도성 물질이 개구부들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 전도성 물질은 CVD와 같은 퇴적 프로세스에 의해 형성될 수 있다.
ILD(76)의 표면으로부터 과잉 물질을 제거하도록, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남아있는 라이너 및 전도성 물질은 개구부들에서 소스/드레인 접촉부들 및 게이트 접촉부들(78)을 형성한다. 에피택셜 소스/드레인 영역들(64)과 소스/드레인 접촉부들 사이의 계면에서 규화물을 형성하도록, 어닐링 프로세스가 수행될 수 있다. 소스/드레인 접촉부들이 에피택셜 소스/드레인 영역들(64)에 물리적 및 전기적으로 커플링되고, 게이트 접촉부들(78)이 게이트 전극들(72)에 물리적 및 전기적으로 커플링된다. 소스/드레인 접촉부들과 게이트 접촉부들(78)은 서로 다른 프로세스들에서 형성되거나, 동일한 프로세스에서 형성될 수 있다.
도 21a 내지 도 22c는, 일부 다른 실시예들에 따라 절단 금속 게이트를 갖는 FinFET들의 제조에 있어서 중간 단계들을 도시한다. 도 21a 내지 도 22c의 실시예들은, 본 실시예에서 CMG 트렌치들이 U자 형상으로 형성된다는 점을 제외하고는, 도 1a 내지 도 16c 및 도 17a 내지 도 19c에 도시된 실시예들과 유사하다. 또한, 본 실시예에서, 트렌치들은 격리 영역들(56)을 관통하여 그리고 부분적으로 기판(50)으로 연장되도록 더 깊게 형성될 수 있다. 이전에 설명된 실시예들에 대한 것과 유사한 본 실시예에 관한 세부 사항은 여기서 반복하지 않을 것이다.
도 21a 내지 21c는 상기 도 13a 내지 13c에 설명된 것과 유사한 프로세싱의 중간 단계들을 도시하고, 이 프로세싱의 중간 단계를 형성하는 것에 대한 설명은 여기서 반복하지 않는다. 도 21a 내지 도 21c에서, 에칭 정지층(80)의 영역들의 노출된 부분들을 제거하고, 게이트 스택들(74), 연관된 게이트 스페이서들(62) 및 ILD(66)의 부분들의 하나 이상의 타겟 부분들을 제거하여 CMG 트렌치들(300)을 형성하도록 절단 금속 게이트(CMG) 에칭 프로세스가 수행된다. CMG 트렌치들(300)을 형성하는 데 사용되는 물질 및 프로세스는 위에서 설명된 CMG 트렌치들(94)과 유사할 수 있으며, 이에 대한 설명은 여기서 반복하지 않는다. 본 실시예에서, CMG 트렌치들(300)을 형성하기 위한 에칭 시간은, CMG 트렌치들(300)이 더 깊이 형성되도록 이전 실시예들에 비해 증가될 수 있다.
도 21a 내지 도 22c에 도시된 바와 같이, 도 13a 내지 도 13c의 잔류 부산물 물질(96)의 제거 후에, CMG 트렌치들(300)은 CMG 트렌치들(300)의 제1 부분에서 깊이(P3)까지 형성되고, CMG 트렌치들(300)의 제2 부분에서 깊이(P4)까지 형성된다. CMG 트렌치들(300)의 제1 부분들은, 게이트 스택들(74)의 타겟 부분들의 물질들을 제거하고, 게이트 스페이서들(62)의 타겟 부분들의 물질들을 제거하고, 게이트 스택들(74)의 타겟 부분들 및 게이트 스페이서들(62)의 타겟 부분들 아래에 놓인 ILD(66)의 부분들의 물질들을 제거함으로써 형성된다. 따라서, CMG 트렌치들(300)의 제1 부분들은, ILD(66)에서, 게이트 스택들(74)의 타겟 게이트들의 폭들 및 게이트 스페이서들(62)의 두께들에 상응하는 제1 폭(W300X1)으로 형성된다.
CMG 트렌치들(300)의 제2 부분들은, 하드 마스크층(82)을 통한 개구부들(88)의 수직 측벽들을 따라 형성된 블랭킷 마스크층(92)의 물질들을 제거하고, 하드 마스크층(82)을 통한 개구부들(88)의 수직 측벽들을 따라 형성된 블랭킷 마스크층(92) 아래에 놓인 ILD(66)의 부분들의 물질들을 제거함으로써 형성된다. 따라서, CMG 트렌치들(300)의 제2 부분들은, 하드 마스크층(82)에서 개구부들의 폭들(W88X)(예를 들어, 도 9a 내지 도 9c 참조)에 상응하는 제2 폭(W300X2)으로 형성된다.
일부 실시예들에 따르면, CMG 잔류 부산물 물질(96)의 제거 후에, CMG 트렌치들(300)은 약 150 nm 내지 약 350 nm의 제1 깊이(P3)로 형성될 수 있고, 약 5 nm 내지 약 25 nm, 예컨대 약 10 nm의 제1 폭(W300X1)으로 형성될 수 있다. 또한, CMG 트렌치들(300)은 약 130 nm 내지 약 330 nm, 예컨대 약 250 nm의 제2 깊이(P4)로 형성될 수 있고, 약 2 nm 내지 약 20 nm, 예컨대 약 7 nm의 제2 폭(W300X2)으로 형성될 수도 있다. 그러나, CMG 트렌치들(300)의 제1 깊이(P3) 및 제2 깊이(P4)에 대해 임의의 적절한 깊이가 사용될 수 있고, CMG 트렌치들(94)의 제1 폭(W300X1) 및 제2 폭(W300X2)에 대해 임의의 적절한 폭이 사용될 수 있다.
또한, CMG 트렌치들(300)은, 예를 들어, 도 21b 및 21c의 단면 및 이들 동일한 단면의 후속 도면들에서 볼 때 U자, V자 또는 사각형 형상을 가질 수 있다. 도 21a 내지 도 21c의 실시예들에서, CMG 트렌치들(300)은 U자 형상을 갖지만, 다른 형상이 가능하고 실시예들의 범위 내에 포함되도록 전적으로 의도된다.
도 22a 내지 도 22c는, 도 21a 내지 도 21c의 구조체에 수행되는 후속 프로세싱을 도시한다. 도 21a 내지 도 21c와 도 22a 내지 도 22c 사이의 후속 프로세싱은, 도 14a 내지 도 14c 및 도 16a 내지 도 16c 또는 도 17a 내지 도 17c 및 도 19a 내지 도 19c에서 상기 도시되고 설명된 프로세스와 유사하며, 이에 대한 설명은 여기서 반복하지 않는다.
도 22a 내지 도 22c는, CMG 트렌치들(300)에 형성된 배리어층(302) 및 배리어층(302) 상에 형성된 충전 물질(304)을 도시한다. 본 실시예에서는 산소 차단층(예를 들어, 실리콘층(102 또는 202))이 남아있는 것으로 도시되지 않지만, 산소 차단층이 배리어층(302)과 충전 물질(304) 사이에 위치하는 것이 가능하며, 본 실시예의 범위 내에 포함되도록 전적으로 의도된다. 본 실시예에서, CMG 트렌치들(300)이 기판(50)을 노출시키기 때문에, 배리어층(302)은 트렌치들(300)에서 기판(50)과 물리적으로 접촉한다. 배리어층(302)은 배리어층(100)과 유사할 수 있고, 충전 물질(304)은 충전 물질(104)과 유사할 수 있다. 배리어층(102)을 형성하고 충전 물질(104)를 충전하는 데 사용되는 물질 및 프로세스는 위에서 설명되었으며, 이에 대한 설명은 여기서 반복하지 않는다.
또한, 도 22a 내지 도 22c는 CMG 플러그들(306)을 더 도시한다. CMG 플러그들(306)을 형성하는 데 사용되는 물질 및 프로세스는 위에서 설명된 CMG 플러그들(106)과 유사할 수 있으며, 이에 대한 설명은 여기서 반복하지 않는다. 본 실시예에서, 게이트 스택들(74)의 높이들 및 CMG의 플러그들(306)의 높이들은, 감소되면, 약 50 nm 내지 약 150 nm의 전반적인 제3 높이(H3)로 감소될 수 있다. 그러나, 임의의 적절한 높이가 게이트 스택들(74) 및 CMG 플러그들(306)에 사용될 수 있다.
실시예들은 이점을 얻을 수 있다. 실시예들은, 디바이스의 임계 전압을 저하시키지 않고 디바이스에 대한 저항성-용량성 지연을 개선하는, CMG 트렌치에 형성된 절단 금속 게이트(CMG) 격리 구조체를 포함한다. 일부 실시예들에서, CMG 격리 구조체는 실리콘 질화물층, 실리콘층 및 실리콘 산화물층을 갖는 다층을 포함한다. 일부 실시예들에서, 실리콘 질화물층은, 후속 프로세싱 동안 게이트 스택들의 물질들이 CMG 트렌치들로 확산되는 것을 방지하는 배리어층의 역할을 한다. 일부 실시예들에서, 실리콘층은 아래에 놓인 배리어층 및 게이트 스택들의 산화에 대한 배리어의 역할을 한다. 실리콘층이 산화로부터 아래에 놓인 층들을 보호하기 때문에, 실리콘 산화물층이 실리콘층 상에 형성될 수 있으며, 이는 CMG 격리 구조체의 유전 상수를 감소시킨다. 또한, 산화로부터 아래에 놓인 층들(예를 들어, 게이트 스택들)을 보호함으로써, CMG 접근 방식을 활용하면서 디바이스의 임계 전압을 유지할 수 있다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예들의 피처부를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예들의 동일한 장점을 달성하기 위한 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
반도체 디바이스의 금속 게이트 구조체의 절단 금속 게이트 영역 내에 개구부를 형성하는 단계;
상기 개구부 내에 제1 유전체층을 컨포멀하게(conformally) 퇴적하는 단계;
상기 제1 유전체층 위에 실리콘층을 컨포멀하게 퇴적하는 단계;
제1 실리콘 산화물층을 형성하기 위해 상기 실리콘층에 산화 프로세스를 수행하는 단계;
상기 개구부를 제2 실리콘 산화물층으로 충전하는 단계; 및
절단 금속 게이트 플러그를 형성하기 위해 상기 제2 실리콘 산화물층 및 상기 제1 유전체층에 화학 기계적 폴리싱을 수행하는 단계 - 상기 화학 기계적 폴리싱은 상기 반도체 디바이스의 금속 게이트 구조체를 노출시킴 -
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 유전체층은 실리콘 질화물을 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 실리콘층에 산화 프로세스를 수행하는 단계는, 상기 실리콘층 전체를 상기 제1 실리콘 산화물층으로 변환시키는 것인, 방법.
실시예 4. 실시예 3에 있어서, 상기 제2 실리콘 산화물층은 상기 제1 실리콘 산화물층 바로 위에 형성되는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 실리콘층에 산화 프로세스를 수행하는 단계는, 상기 실리콘층의 일부만을 상기 제1 실리콘 산화물층으로 변환시키고, 상기 실리콘층의 일부는 변환되지 않은 채 남아있는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 남아있는 실리콘층은, 상기 제1 유전체층을 상기 제1 실리콘 산화물층으로부터 분리하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
기판 위에 제1 반도체 핀을 형성하는 단계;
상기 제1 반도체 핀의 하부를 둘러싸는 격리 영역을 형성하는 단계;
상기 제1 반도체 핀의 상면 및 측벽들 위에 그리고 상기 격리 영역의 상면을 따라 더미 게이트 구조체를 형성하는 단계;
상기 제1 반도체 핀 상에 소스/드레인 영역들을 형성하는 단계;
상기 더미 게이트 구조체, 상기 소스/드레인 영역들, 및 상기 격리 영역 위에 층간 유전체층을 형성하는 단계; 및
상기 더미 게이트 구조체를 상기 금속 게이트 구조체로 대체하는 단계 - 상기 금속 게이트 구조체의 절단 금속 게이트 영역 내의 개구부는 상기 층간 유전체층을 관통하여 연장됨 -
를 더 포함하는, 방법.
실시예 8. 실시예 7에 있어서, 상기 금속 게이트 구조체의 절단 금속 게이트 영역 내의 개구부는 상기 격리 영역을 관통하여 상기 기판 내로 연장되는 것인, 방법.
실시예 9. 실시예 1에 있어서, 상기 실리콘층에 산화 프로세스를 수행하는 단계는, 플라즈마 강화 원자 층 증착 프로세스(plasma enhanced atomic layer deposition process)를 포함하는 것인, 방법.
실시예 10. 방법에 있어서,
기판 위에 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계 - 상기 제2 반도체 핀은 상기 제1 반도체 핀에 인접함 - ;
상기 제1 반도체 핀 및 상기 제2 반도체 핀의 하부들을 둘러싸는 격리 영역을 형성하는 단계;
상기 제1 반도체 핀 및 상기 제2 반도체 핀의 상면들 및 측벽들 위에 그리고 상기 격리 영역의 상면을 따라 더미 게이트 구조체를 형성하는 단계;
상기 더미 게이트 구조체를 활성 게이트 구조체로 대체하는 단계;
상기 활성 게이트 구조체를 관통하여 제1 개구부를 에칭하는 단계로서, 상기 제1 개구부는 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 있고, 상기 활성 게이트 구조체를 관통하여 제1 개구부를 에칭하는 단계는,
상기 활성 게이트 구조체 위에 제1 마스크층을 형성하는 단계;
상기 활성 게이트 구조체 위의 상기 제1 마스크층을 관통하여 제2 개구부를 형성하기 위해 상기 제1 마스크층을 패터닝하는 단계;
상기 패터닝된 제1 마스크층 위에 제2 마스크층을 컨포멀하게 형성하는 단계 - 상기 제2 마스크층은 상기 제1 마스크층을 관통하는 상기 제2 개구부의 측벽들 및 하단부 상에 있음 - ;
상기 제2 개구부의 하단부로부터 상기 제2 마스크층을 제거하는 단계;
상기 제1 마스크층 및 상기 제2 마스크층을 마스크로서 사용하여 상기 제1 개구부의 제1 부분을 에칭하는 단계 - 상기 제1 개구부의 제1 부분은 제1 깊이를 가짐 - ;
상기 제1 마스크층을 마스크로서 사용하여 상기 제1 개구부의 제2 부분을 에칭하는 단계 - 상기 제1 개구부의 제2 부분은 제2 깊이를 갖고, 상기 제2 깊이는 상기 제1 깊이보다 작음 - 를 포함하는 것인, 상기 활성 게이트 구조체를 관통하여 제1 개구부를 에칭하는 단계;
상기 제1 개구부 내에 그리고 상기 활성 게이트 구조체 위에 배리어층을 형성하는 단계;
상기 제1 개구부 내의 배리어층 위에 그리고 상기 활성 게이트 구조체 위에 산소 차단층(oxygen blocking layer)을 형성하는 단계;
상기 산소 차단층에 산화 프로세스를 수행하는 단계 - 상기 산화 프로세스는 제1 산화물층을 형성함 - ; 및
상기 제1 개구부를 충전하기 위해 상기 제1 산화물층 위에 유전체층을 형성하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서, 상기 유전체층은 실리콘 산화물층인 것인, 방법.
실시예 12. 실시예 10에 있어서,
상기 제1 반도체 핀 및 상기 제2 반도체 핀 상에 에피택셜 소스/드레인 영역들을 성장시키는 단계 - 상기 에피택셜 소스/드레인 영역들은 상기 더미 게이트 구조체의 서로 반대측에 있는 측부들 상에 있음 - ; 및
상기 더미 게이트 구조체, 상기 에피택셜 소스/드레인 영역들, 및 상기 격리 영역 위에 층간 유전체층을 형성하는 단계 - 상기 활성 게이트 구조체 내의 개구부는 상기 층간 유전체층을 관통하여 연장됨 -
를 더 포함하는, 방법.
실시예 13. 실시예 12에 있어서, 상기 활성 게이트 구조체 내의 개구부는 상기 격리 영역을 관통하여 상기 기판 내로 연장되는 것인, 방법.
실시예 14. 실시예 10에 있어서, 상기 산소 차단층에 산화 프로세스를 수행하는 단계는,
O2 침지 프로세스(soak process)를 수행하는 단계를 더 포함하는 것인, 방법.
실시예 15. 실시예 10에 있어서, 상기 산소 차단층은 실리콘층이고, 상기 배리어층 위에 산소 차단층을 형성하는 단계는,
디이오도실란(diiodosilane(SiH2I2))을 포함하는 플라즈마 강화 원자 층 증착 프로세스를 수행하는 단계를 더 포함하는 것인, 방법.
실시예 16. 실시예 10에 있어서, 상기 산소 차단층은 실리콘층이고, 상기 배리어층 위에 산소 차단층을 형성하는 단계는,
N-(디에틸아미노실릴(diethylaminosilyl))-N-에틸에탄아민(ethylethanamine)(C8H22N2Si)을 포함하는 플라즈마 강화 원자 층 증착 프로세스를 수행하는 단계를 더 포함하는 것인, 방법.
실시예 17. 실시예 10에 있어서, 상기 산소 차단층에 산화 프로세스를 수행하는 단계는, 상기 산소 차단층 전체를 상기 제1 산화물층으로 변환시키는 것인, 방법.
실시예 18. 반도체 디바이스에 있어서,
기판으로부터 연장되는 반도체 핀;
상기 반도체 핀의 하부를 둘러싸는 격리 영역;
상기 반도체 핀 및 상기 격리 영역 상의 금속 게이트 구조체 - 상기 금속 게이트 구조체는 층간 유전체층 내에 배치됨 - ; 및
상기 금속 게이트 구조체 내에 배치된 격리 구조체로서, 상기 격리 구조체는 상기 금속 게이트 구조체를 두 개의 개별 부분들로 분리하고, 상기 격리 구조체는,
상기 금속 게이트 구조체의 두 개의 개별 부분들의 측벽들을 따라 연장되는 컨포멀 실리콘 질화물층;
상기 컨포멀 실리콘 질화물층 상의 컨포멀 실리콘층; 및
상기 컨포멀 실리콘층 상의 실리콘 산화물층을 포함하는 것인, 상기 격리 구조체
를 포함하는, 반도체 디바이스.
실시예 19. 실시예 18에 있어서, 상기 격리 구조체는, 상기 격리 영역을 관통하여 그리고 상기 기판 내로 부분적으로 연장되고, 상기 격리 구조체의 컨포멀 실리콘 질화물층은 상기 기판과 접촉하는 것인, 반도체 디바이스.
실시예 20. 실시예 18에 있어서, 상기 컨포멀 실리콘 질화물층은, 상기 금속 게이트 구조체의 두 개의 개별 부분들 중 하나의 측벽으로부터 상기 금속 게이트 구조체의 두 개의 개별 부분들 중 다른 하나까지 상기 격리 영역의 상면을 따라 연장되는 것인, 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 디바이스의 금속 게이트 구조체의 절단 금속 게이트 영역 내에 개구부를 형성하는 단계;
    상기 개구부 내에 제1 유전체층을 컨포멀하게(conformally) 퇴적하는 단계;
    상기 제1 유전체층 위에 실리콘층을 컨포멀하게 퇴적하는 단계;
    제1 실리콘 산화물층을 형성하기 위해 상기 실리콘층에 산화 프로세스를 수행하는 단계 - 상기 제1 실리콘 산화물층은 상기 개구부의 측벽들 및 하단부 상에 있음 -;
    상기 개구부를 제2 실리콘 산화물층으로 충전하는 단계; 및
    절단 금속 게이트 플러그(cut metal gate plug)를 형성하기 위해 상기 제2 실리콘 산화물층 및 상기 제1 유전체층에 화학 기계적 폴리싱을 수행하는 단계 - 상기 화학 기계적 폴리싱은 상기 반도체 디바이스의 금속 게이트 구조체를 노출시킴 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 유전체층은 실리콘 질화물을 포함하는 것인, 방법.
  3. 제1항에 있어서, 상기 실리콘층에 산화 프로세스를 수행하는 단계는, 상기 실리콘층 전체를 상기 제1 실리콘 산화물층으로 변환시키는 것인, 방법.
  4. 제3항에 있어서, 상기 제2 실리콘 산화물층은 상기 제1 실리콘 산화물층 바로 위에 형성되는 것인, 방법.
  5. 제1항에 있어서, 상기 실리콘층에 산화 프로세스를 수행하는 단계는, 상기 실리콘층의 일부만을 상기 제1 실리콘 산화물층으로 변환시키고, 상기 실리콘층의 일부는 변환되지 않은 채 남아있는 것인, 방법.
  6. 제5항에 있어서, 상기 남아있는 실리콘층은, 상기 제1 유전체층을 상기 제1 실리콘 산화물층으로부터 분리하는 것인, 방법.
  7. 제1항에 있어서,
    기판 위에 제1 반도체 핀을 형성하는 단계;
    상기 제1 반도체 핀의 하부를 둘러싸는 격리 영역을 형성하는 단계;
    상기 제1 반도체 핀의 상면 및 측벽들 위에 그리고 상기 격리 영역의 상면을 따라 더미 게이트 구조체를 형성하는 단계;
    상기 제1 반도체 핀 상에 소스/드레인 영역들을 형성하는 단계;
    상기 더미 게이트 구조체, 상기 소스/드레인 영역들, 및 상기 격리 영역 위에 층간 유전체층을 형성하는 단계; 및
    상기 더미 게이트 구조체를 상기 금속 게이트 구조체로 대체하는 단계 - 상기 금속 게이트 구조체의 절단 금속 게이트 영역 내의 개구부는 상기 층간 유전체층을 관통하여 연장됨 -
    를 더 포함하는, 방법.
  8. 제1항에 있어서, 상기 실리콘층에 산화 프로세스를 수행하는 단계는, 플라즈마 강화 원자 층 증착 프로세스(plasma enhanced atomic layer deposition process)를 포함하는 것인, 방법.
  9. 방법에 있어서,
    기판 위에 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계 - 상기 제2 반도체 핀은 상기 제1 반도체 핀에 인접함 - ;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀의 하부들을 둘러싸는 격리 영역을 형성하는 단계;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀의 상면들 및 측벽들 위에 그리고 상기 격리 영역의 상면을 따라 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체를 활성 게이트 구조체로 대체하는 단계;
    상기 활성 게이트 구조체를 관통하여 제1 개구부를 에칭하는 단계로서, 상기 제1 개구부는 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 있고, 상기 활성 게이트 구조체를 관통하여 제1 개구부를 에칭하는 단계는,
    상기 활성 게이트 구조체 위에 제1 마스크층을 형성하는 단계;
    상기 활성 게이트 구조체 위의 상기 제1 마스크층을 관통하여 제2 개구부를 형성하기 위해 상기 제1 마스크층을 패터닝하는 단계;
    상기 패터닝된 제1 마스크층 위에 제2 마스크층을 컨포멀하게 형성하는 단계 - 상기 제2 마스크층은 상기 제1 마스크층을 관통하는 상기 제2 개구부의 측벽들 및 하단부 상에 있음 - ;
    상기 제2 개구부의 하단부로부터 상기 제2 마스크층을 제거하는 단계;
    상기 제1 마스크층 및 상기 제2 마스크층을 마스크로서 사용하여 상기 제1 개구부의 제1 부분을 에칭하는 단계 - 상기 제1 개구부의 제1 부분은 제1 깊이를 가짐 - ;
    상기 제1 마스크층을 마스크로서 사용하여 상기 제1 개구부의 제2 부분을 에칭하는 단계 - 상기 제1 개구부의 제2 부분은 제2 깊이를 갖고, 상기 제2 깊이는 상기 제1 깊이보다 작음 - 를 포함하는 것인, 상기 활성 게이트 구조체를 관통하여 제1 개구부를 에칭하는 단계;
    상기 제1 개구부 내에 그리고 상기 활성 게이트 구조체 위에 배리어층을 형성하는 단계;
    상기 제1 개구부 내의 배리어층 위에 그리고 상기 활성 게이트 구조체 위에 산소 차단층(oxygen blocking layer)을 형성하는 단계;
    상기 산소 차단층에 산화 프로세스를 수행하는 단계 - 상기 산화 프로세스는 제1 산화물층을 형성함 - ; 및
    상기 제1 개구부를 충전하기 위해 상기 제1 산화물층 위에 유전체층을 형성하는 단계
    를 포함하는, 방법.
  10. 반도체 디바이스에 있어서,
    기판으로부터 연장되는 반도체 핀;
    상기 반도체 핀의 하부를 둘러싸는 격리 영역;
    상기 반도체 핀 및 상기 격리 영역 상의 금속 게이트 구조체 - 상기 금속 게이트 구조체는 층간 유전체층 내에 배치됨 - ; 및
    상기 금속 게이트 구조체 내에 배치된 격리 구조체로서, 상기 격리 구조체는 상기 금속 게이트 구조체를 두 개의 개별 부분들로 분리하고, 상기 격리 구조체는,
    상기 금속 게이트 구조체의 두 개의 개별 부분들의 측벽들을 따라 연장되는 컨포멀 실리콘 질화물층;
    상기 컨포멀 실리콘 질화물층 상의 컨포멀 실리콘층; 및
    상기 컨포멀 실리콘층 상의 실리콘 산화물층을 포함하는 것인, 상기 격리 구조체
    를 포함하는, 반도체 디바이스.
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