JP2022016371A - 半導体装置及び方法 - Google Patents

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雅嵐 張
ya lan Zhang
亭綱 陳
Ting Gang Chen
泰鈞 ▲黄▼
Tai-Chun Huang
志安 徐
Zhi An Xu
永誠 盧
Yung-Cheng Lu
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Abstract

【課題】最小フィーチャサイズを縮小することができる半導体装置及び方法を提供する。
【解決手段】方法は、半導体装置のメタルゲート構造のカットメタルゲート領域に開口部を形成する工程と、開口部に第１の誘電層をコンフォーマルに堆積する工程と、第１の誘電層上にシリコン層をコンフォーマルに堆積する工程と、シリコン層上で酸化プロセスをして第１の酸化ケイ素層を形成する工程と、開口部に第２のシリコン酸化物層を充填する工程と、第２のシリコン酸化物層及び第１の誘電層に対して、半導体装置のメタルゲート構造を露出させる化学機械研磨を行ってカットメタルゲートプラグを形成する工程と、カットメタルゲートプラグにより分離されるメタルゲート構造の第１の部分に第１のコンタクトを形成し、メタルゲート構造の第２の部分に第２のコンタクトを形成する工程と、を含む。
【選択図】なし

Description

半導体装置は、パーソナルコンピュータ、携帯電話、デジタルカメラ、及びその他の電子機器などの様々な電子アプリケーションで使用される。半導体装置は、一般的に、絶縁層または誘電層、導電層、および材料の半導体層を半導体基板上に順次堆積し、リソグラフィを使用して様々な材料層をパターニングして、その上に回路コンポーネントと要素を形成することによって製造される。
半導体業界は、最小フィーチャサイズを継続的に削減することにより、様々な電子部品（例えば、トランジスタ、ダイオード、抵抗、コンデンサなど）の集積密度を向上させ続け、これにより、特定の領域に多くのコンポーネントを統合できる。ただし、最小フィーチャサイズが縮小されると、対処する必要のある追加の問題が発生する。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における追加の段階に続く半導体装置を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。 いくつかの他の実施形態による、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。
以下の開示は、本発明の異なる特徴を実施するための多くの異なる実施形態または例を提供する。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定されるものではない。例えば、以下の説明における第二特徴での第一特徴の形成は、第一及び第二特徴が直接接触して形成される実施形態を含み得て、また第一特徴と第二特徴とが直接接触していなくてもよいように、第一特徴と第二特徴との間に追加の特徴が形成され得る実施形態を含み得る。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、簡略さと明瞭性を目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図に示されているように、ある要素または特徴と別の要素または特徴との関係を説明しやすくするために、「下方」、「下」、「下部」、「上」、「上部」などのような空間的に相対的な用語を本明細書で使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。該装置は、他の方向に向けてもよく（９０度又は他の方向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
本開示は、半導体装置およびその製造方法に関する。特定の実施形態は、カットメタルゲート（ＣＭＧ）を備えたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）と、半導体装置を製造する方法とを含む半導体装置に関する。本明細書に開示される実施形態は、ウェーハ内の複数のＦｉｎＦＥＴの形成に関する。
本明細書で説明する実施形態は、特定の状況、すなわち、装置の閾値電圧を低下させることなく、装置の抵抗容量性遅延を改善するＣＭＧトレンチ内に形成されるカットメタルゲート（ＣＭＧ）分離構造で説明することができる。いくつかの実施形態では、ＣＭＧ分離構造は、窒化ケイ素層、シリコン層、および酸化ケイ素層を備えた複数の層を含む。いくつかの実施形態では、窒化ケイ素層は、後続の処理中にゲートスタックの材料がＣＭＧトレンチに拡散するのを防ぐためのバリア層として機能する。いくつかの実施形態では、シリコン層は、下にあるバリア層およびゲートスタックの酸化に対するバリアとして機能する。シリコン層は下にある層を酸化から保護するため、シリコン層上に酸化ケイ素層を形成することができ、これにより、ＣＭＧ分離構造の誘電率が低下する。さらに、下にある層（例えば、ゲートスタック）を酸化から保護することにより、ＣＭＧアプローチを利用しながら、装置の閾値電圧を維持することができる。
図１Ａ～図５Ｃは、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階を示す。図１Ａ、図２Ａ、図３Ａ、図４Ａ及び図５Ａは、立体図である。図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ及び図５Ｂは、ＦｉｎＦＥＴの長手方向軸に沿って、例えば、ＦｉｎＦＥＴのソース／ドレイン領域間の電流の流れの方向に垂直に示される断面図であり、単一のＦｉｎＦＥＴについて示す。図１Ｃ、図２Ｃ、図３Ｃ、図４Ｃ及び図５Ｃは、ＦｉｎＦＥＴの緯度軸に沿って示される断面図であり、たとえば、ＦｉｎＦＥＴのソース／ドレイン領域間の電流の流れの方向に平行であり、単一のＦｉｎＦＥＴについて示す。図２Ｄは、ＦｉｎＦＥＴのソース／ドレイン領域を通るＦｉｎＦＥＴの長手方向軸に沿って示される断面図である。
ここで説明するいくつかの実施形態は、ゲートラストプロセスを使用して形成されたＦｉｎＦＥＴのコンテキストで説明される。他の実施形態では、ゲートファーストプロセスを使用してもよい。また、いくつかの実施形態は、平面ＦＥＴなどの平面装置で使用される態様を熟慮する。
図１Ａ～図１Ｃにおいては、基板５０が設けられる。基板５０は、バルク半導体、半導体オン絶縁体（ＳＯＩ）基板、歪みＳＯＩ基板、絶縁体基板上のシリコンゲルマニウムなどのような半導体基板であってもよく、これらは、（例えば、ｐ型またはｎ型ドーパントで）ドープされていても、ドープされていなくてもよい。基板５０は、シリコンウェーハなどのウェーハであり得る。多層または勾配基板などの他の基板も使用され得る。（ＮＭＯＳトランジスタ、たとえばｎ型ＦｉｎＦＥＴなど）ｎ型装置を形成するため、または、（ｐ型ＦｉｎＦＥＴなどのＰＭＯＳトランジスタなど）ｐ型装置を形成するための基板５０の１つの領域が示される。基板５０は、任意の数の装置特徴（例えば、他のアクティブ装置、ドープされた領域、分離構造など）が形成され得る、複数の物理的に分離された領域を含み得る。
さらに、フィン５２は、基板５０から延びるように形成される。フィン５２は、半導体ストリップである。示される実施形態では、フィン５２は、基板５０の材料とは異なる、エピタキシャル成長した半導体材料である。フィン５２は、シリコン、シリコンゲルマニウム（ＳｉｘＧｅ１－ｘ、ｘは０から１の範囲にすることができる）、炭化ケイ素、純粋または実質的に純粋なゲルマニウム、ＩＩＩ－Ｖ化合物半導体、ＩＩ－ＶＩ化合物半導体などで形成され得る。例えば、ＩＩＩ－Ｖ化合物半導体を形成するために利用可能な材料には、ＩｎＡｓ、ＡｌＡｓ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＧａＳｂ、ＡｌＳｂ、ＡｌＰ、ＧａＰなどが含まれるが、これらに限定されない。示される実施形態では、フィン５２は、基板５０上に半導体材料の層をエピタキシャル成長させ、次に半導体材料にトレンチ５４をエッチングすることによって形成され、フィン５２は、除去されないままの半導体材料の部分から形成される。エッチングは、反応性イオンエッチング（ＲＩＥ）、中性粒子ビームエッチング（ＮＢＥ）など、またはそれらの組み合わせなどの任意の許容可能なエッチングプロセスであり得る。エッチングは異方性であってもよい。他の実施形態では、フィン５２は、基板５０と同じ材料であり、基板５０にトレンチをエッチングすることによって形成される。以下で説明するように、フィン５２は、ＦｉｎＦＥＴのチャネル領域を形成するために使用される。２つのフィン５２のみが示されるが、任意の数のフィン５２を形成してもよいことを理解すべきである。
フィン５２は、任意の適切な方法によってパターニングされ得る。例えば、フィン５２は、ダブルパターニングまたはマルチパターニングプロセスを含む、１つまたは複数のフォトリソグラフィプロセスを使用してパターニングされ得る。一般に、ダブルパターニングまたはマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、たとえば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを作成することを可能にする。例えば、一実施形態では、犠牲層が基板上に形成され、フォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整合プロセスを使用して、パターニングされた犠牲層に沿って形成される。次に、犠牲層が除去され、残りのスペーサーを使用してフィンをパターニングすることができる。
当業者が認識するように、フィン５２を形成するための上記プロセスおよび材料は、単なる例示的なプロセスであり、唯一の実施形態であることを意味するものではない。むしろ、フィン５２を形成することができる任意の適切なプロセスを利用することができ、任意の数のマスキングおよび除去ステップを含む任意の適切なプロセスを使用することができる。形成されると、これらのフィン５２は、以下で論じられるように、複数のＦｉｎＦＥＴトランジスタのチャネル領域およびソース／ドレイン（Ｓ／Ｄ）領域を形成するために使用され得る。
フィン５２は、基板５０の表面に幅Ｗ１で形成され得る。いくつかの実施形態では、幅Ｗ１は、約６ｎｍから約６００ｎｍの範囲にある。さらに、フィン５２は、距離Ｄ１だけ互いに離隔している。このような方法でフィン５２の間隔を空けることにより、フィン５２はそれぞれ、共通のゲートを共有するのに十分に接近している間に、別個のチャネル領域を形成することができる。以下でさらに説明するように、距離Ｄ１は、ＦｉｎＦＥＴのゲートへのその後に形成される接点の接触抵抗（Ｒｃ）を低減するのを助けるように選択される。いくつかの実施形態では、距離Ｄ１は、約２２ｎｍから約８００ｎｍの範囲などで大きい。いくつかの実施形態では、距離Ｄ１は、約２２ｎｍから約２００ｎｍの範囲などで、小さい。
さらに、フィン５２の間にシャロートレンチアイソレーション（ＳＴＩ）領域５６が形成される。ＳＴＩ領域５６は、トレンチ５４に誘電材料を充填し、トレンチ５４内に誘電材料を凹ませてＳＴＩ領域５６を形成することによって形成することができる。誘電材料は、酸化物材料、高密度プラズマ（ＨＤＰ）酸化物などであり得る。誘電材料は、トレンチ５４の任意の洗浄およびライニングの後に、化学蒸着（ＣＶＤ）法、高密度プラズマＣＶＤ法、または当技術分野で知られている他の適切な形成方法を使用して形成され得る。
トレンチ５４および基板５０を誘電材料で過剰充填し、次に、化学機械研磨（ＣＭＰ）、エッチング、それらの組み合わせなどの適切なプロセスを通じて、トレンチ５４およびフィン５２の外側の余分な材料を除去することにより、トレンチ５４を充填することができる。一実施形態では、除去プロセスは、フィン５２の上にある誘電材料を除去し、その結果、フィン５２の上面が露出する。
トレンチ５４が誘電材料で満たされると、誘電材料は、フィン５２の上面から凹まされてもよい。凹みは、フィン５２の上面に隣接するフィン５２の側壁の少なくとも一部を露出させるために実行され得る。誘電材料は、Ｈ２などの他のエッチャント、および反応性イオンエッチングなどの他の方法、ＮＨ３／ＮＦ３などのエッチャントを使用したドライエッチング、化学酸化物除去、または化学洗浄が使用されても、フィン５２の上面をＨＦなどのエッチャントに浸漬することにより、ウェットエッチングを使用して凹ませることができる。誘電材料は、フィン５２の露出部分が第１の高さＨ１を有するように、凹んでいる。いくつかの実施形態では、第１の高さＨ１は、約４０Åから約１００Åの範囲にある。さらに、凹みはまた、フィン５２上に位置する残りの誘電材料を除去し、さらなる処理のためにフィン５２を露出させることができる。
上記ステップは、誘電材料を充填および凹ませるために使用されるプロセスフロー全体の一部にすぎない場合がある。例えば、ライニングステップ、洗浄ステップ、アニーリングステップ、ギャップ充填ステップ、これらの組み合わせなどを利用して、トレンチを形成し、誘電材料で充填することもできる。潜在的なプロセスステップのすべては、本実施形態の範囲内に含まれることを完全に意図している。
図２Ａ～図２Ｃにおいて、ダミーゲート誘電体５８およびダミーゲート電極６０が、フィン５２のそれぞれの上に形成される。いくつかの実施形態では、ダミーゲート誘電体層は、熱酸化、化学蒸着、スパッタリング、または誘電層を形成するための当技術分野で知られ使用されている他の任意の方法によって形成される。ゲート誘電体形成の技術に応じて、フィン５２の上部のダミーゲート誘電層の厚さは、フィン５２の側壁のダミーゲート誘電体層の厚さとは異なる場合がある。
ダミーゲート誘電層は、約３Åから約１００Åの間、例えば約１０Åの厚さを有する二酸化ケイ素または酸窒化ケイ素などの材料を含み得る。ダミーゲート誘電層は、酸化ランタン（Ｌａ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、ハフニウム酸窒化物（ＨｆＯＮ）、酸化ジルコニウム（ＺｒＯ２）、またはそれらの組み合わせなどの高誘電率（高ｋ）材料（例えば、約５よりも大きい比誘電率を有する）から形成することができ、等価酸化物の厚さは、約０．５Åから約１００Åの間、例えば、約１０Å以下である。さらに、二酸化ケイ素、酸窒化ケイ素、および／または高ｋ材料の任意の組み合わせも、ダミーゲート誘電層に使用することができる。
次に、ダミーゲート電極層がダミーゲート誘電層上に形成される。ダミーゲート電極層は、多結晶シリコン（ポリシリコン）、例えば、ダミーポリシリコン（ＤＰＯ）、多結晶シリコンゲルマニウム（ポリＳｉＧｅ）、金属窒化物、金属ケイ化物、金属酸化物、例えば、Ｗ、Ａｌ、Ｃｕ、ＡｌＣｕ、Ｗ、Ｔｉ、ＴｉＡｌＮ、ＴａＣ、ＴａＣＮ、ＴａＳｉＮ、Ｍｎ、Ｚｒ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｎｉ、これらの組み合わせなどを含む金属などの導電性材料から形成することができる。ダミーゲート電極層は、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、スパッタ堆積などの堆積プロセスによって形成することができる。ダミーゲート電極層の厚さは、約５Åから約２００Åの間であり得る。ダミーゲート電極層の上面は、非平面の上面を有し得、ダミーゲート電極層のパターニングまたはゲートエッチングプロセスを実行する前に平坦化され得る。この時点で、イオンがダミーゲート電極層に導入される場合と導入されない場合がある。イオンは、例えば、イオン注入技術によって導入され得る。
次に、ダミーゲート電極層およびダミーゲート誘電体層は、許容可能なフォトリソグラフィおよびエッチングプロセスなどによってパターニングされ、ダミーゲート誘電層およびダミーゲート電極層の残りの部分がそれぞれ、ダミーゲート誘電体５８およびダミーゲート電極６０（「ダミーゲート」と総称する）を形成する。ダミーゲートは、ダミーゲート誘電層の下のフィン５２の両側に配置された複数のチャネル領域を定義する。ダミーゲートは、例えば、任意の適切な堆積およびフォトリソグラフィ技術を使用して、ダミーゲート電極層上にゲートマスクを堆積およびパターニングすることによって形成され得る。ゲートマスクは、酸化ケイ素、酸窒化ケイ素、ＳｉＣＯＮ、ＳｉＣ、ＳｉＯＣ、および／または窒化ケイ素など（ただしこれらに限定されない）の任意の適切なマスキングおよび犠牲材料を組み込むことができ、約５Åから約２００Åの厚さに堆積することができる。ダミーゲート電極層およびダミーゲート誘電層は、パターニングされたダミーゲートを形成するために、ドライエッチングプロセスを使用してエッチングされ得る。
さらに、ゲートスペーサー６２は、フィン５２のそれぞれの上で、ダミーゲート電極６０の反対側に形成される。いくつかの実施形態では、ゲートスペーサー６２は、例えば、以前に形成された構造上にスペーサー層をブランケット堆積することによって形成される。スペーサー層は、ＳｉＣＯＮ、ＳｉＮ、酸窒化物、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣ、酸化物などを含み得、化学蒸着（ＣＶＤ）、プラズマ増強化学蒸着（ＰＥＣＶＤ）、スパッタ、および他の任意の適切な方法など、そのような層を形成するための任意の適切な方法によって形成され得る。スペーサー層は、異なるエッチング特性を有する異なる材料、またはＳＴＩ領域５６内の誘電材料と同じ材料を含み得る。次に、スペーサー層は、スペーサー層の水平部分を除去するための１つまたは複数のエッチングなどによってパターニングされ、スペーサー層の残りの垂直部分は、ゲートスペーサー６２を形成する。
いくつかの実施形態では、ゲートスペーサー６２が形成されると、ダミーゲートおよびゲートスペーサー６２によって保護されていないフィン５２の部分の除去は、ダミーゲートおよびゲートスペーサー６２をハードマスクとして使用する反応性イオンエッチング（ＲＩＥ）を使用して、または他の適切な除去プロセスを使用することによって除去され得る。除去プロセスは、フィン５２がＳＴＩ領域５６の表面と平面であるか、または表面の下にあるまで継続することができる。
エピタキシャルソース／ドレイン領域６４は、フィン５２内に形成され、その結果、各ダミーゲート電極６０は、エピタキシャルソース／ドレイン領域６４のそれぞれの隣接する対の間に横方向に配置される。エピタキシャルソース／ドレイン領域６４は、結果として生じるＦｉｎＦＥＴのチャネル領域となるものに応力を加え、それによって性能を改善する。ゲートスペーサー６２は、エピタキシャルソース／ドレイン領域６４をダミーゲート電極６０から適切な横方向距離だけ分離し、その結果、エピタキシャルソース／ドレイン領域６４は、結果として生じるＦｉｎＦＥＴのその後に形成されたゲートを短絡させない。エピタキシャルソース／ドレイン領域６４は、フィン５２の凹みをエッチングすることによって形成される。次に、その領域内のエピタキシャルソース／ドレイン領域６４が、凹み内にエピタキシャル成長する。エピタキシャルソース／ドレイン領域６４は、ｎ型またはｐ型ＦｉｎＦＥＴに適切なものなど、任意の許容可能な材料を含み得る。例えば、ｎ型ＦｉｎＦＥＴが形成される場合、エピタキシャルソース／ドレイン領域６４は、シリコン、ＳｉＣ、ＳｉＣＰ、ＳｉＰなどの、フィン５２のチャネル領域に引張歪みを及ぼす材料を含み得る。同様に、ｐ型ＦｉｎＦＥＴが形成される場合、エピタキシャルソース／ドレイン領域６４は、ＳｉＧｅ、ＳｉＧｅＢ、Ｇｅ、ＧｅＳｎなどの、フィン５２のチャネル領域に圧縮歪みを及ぼす材料を含み得る。エピタキシャルソース／ドレイン領域６４は、フィン５２のそれぞれの表面から隆起した表面を有し得、ファセットを有し得る。
フィン５２がシリコンを含み、かつＦｉｎＦＥＴがｐ型装置である実施形態では、ソース／ドレイン領域６４は、チャネル領域とは異なる格子定数を有するシリコン、シリコンゲルマニウム、シリコンリンなどの材料で再成長させることができる。エピタキシャル成長プロセスは、シラン、ジクロロシラン、ゲルマンなどの前駆体を使用することができ、約５分から約１２０分、例えば約３０分の間継続することができる。他の実施形態では、ソース／ドレイン領域６４は、ＧａＡｓ、ＧａＰ、ＧａＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓＰ、ＡｌＧａＮ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、および／またはＧａＩｎＡｓＰ、それらの組み合わせなどの材料を含み得る。
いくつかの実施形態では、ソース／ドレイン領域６４が形成されると、フィン５２内のドーパントを補完するために適切なドーパントを注入することによって、ドーパントをソース／ドレイン領域６４に注入することができる。例えば、ホウ素、ガリウム、インジウムなどのｐ型ドーパントを注入して、ＰＭＯＳ装置を形成することができる。または、リン、ヒ素、アンチモンなどのｎ型ドーパントを注入して、ＮＭＳ装置を形成することができる。これらのドーパントは、ダミーゲートおよびゲートスペーサー６２をマスクとして使用して注入することができる。しかしながら、他の任意の適切なプロセス、ステップなどを使用して、ドーパントを注入することができる。例えば、スペーサーおよびライナーの様々な組み合わせを使用して複数の注入プロセスを実行して、特定の目的に適した特定の形状または特性を有するソース／ドレイン領域を形成することができる。これらのプロセスのいずれかを使用してドーパントを注入することができ、上記説明は、本実施形態を上記に提示されたステップに限定することを意味するものではない。
エピタキシャルソース／ドレイン領域６４を形成するために使用されるエピタキシープロセスの結果として、エピタキシャルソース／ドレイン領域６４の上面は、フィン５２の側壁を越えて横方向に外向きに拡張するファセットを有する。図２Ａ～図２Ｃに示される実施形態では、隣接するエピタキシャルソース／ドレイン領域６４は、エピタキシープロセスが完了した後も分離されたままである。他の実施形態では、図２Ｄに示すように、これらのファセットは、同一のＦｉｎＦＥＴの隣接するエピタキシャルソース／ドレイン領域６４をマージさせる。
図３Ａ～図３Ｃでは、層間誘電体（ＩＬＤ）６６（例えば、ＩＬＤ０層）が基板５０上に堆積される。ＩＬＤ６６は、誘電材料で形成することができ、ＣＶＤ、ＰＥＣＶＤ、または流動性ＣＶＤ（ＦＣＶＤ）などの任意の適切な方法によって堆積され得る。誘電材料には、酸化ケイ素（ＳｉＯ２）、リンケイ酸ガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ホウ素ドープリンケイ酸ガラス（ＢＰＳＧ）、非ドープケイ酸ガラス（ＵＳＧ）などが含まれ得る。任意の許容可能なプロセスによって形成された他の断熱材を使用することができる。
いくつかの実施形態では、コンタクトエッチング停止層は、ＩＬＤ６６とエピタキシャルソース／ドレイン領域６４、ゲートスペーサー６２、およびダミーゲート電極６０との間に配置される。コンタクトエッチング停止層は、ＩＬＤ６６の材料とは異なるエッチング速度を有する、窒化ケイ素、酸化ケイ素、酸窒化ケイ素などの誘電材料を含み得、そして、例えば、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）プロセス、プラズマ増強化学蒸着（ＰＥＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）などのうちの１つまたは複数を使用して、堆積チャンバ内に堆積され得る。しかしながら、任意の適切な材料および任意の適切なプロセスを利用して、コンタクトエッチング停止層を堆積させることができる。
いくつかの実施形態では、一旦形成されると、ＩＬＤ６６は、例えば、第１のアニーリングプロセスを使用してアニーリングされ得る。一実施形態では、第１のアニーリングプロセスは、基板５０およびＩＬＤ６６が、例えば、炉内で、不活性雰囲気中で加熱される熱アニーリングであり得る。第１のアニールプロセスは、約２００℃から約１０００℃の間の温度、例えば、約５００℃で行われ、そして、プロセスは、約６０秒から約３６０分の間の時間、例えば、約２４０分間継続され得る。
いくつかの実施形態では、ＣＭＰなどの平坦化プロセスを実行して、ＩＬＤ６６の上面をダミーゲート電極６０およびゲートスペーサー６２の上面と水平にする。
図４Ａ～図４Ｃでは、ダミーゲート電極６０およびダミーゲート誘電体５８は、１つまたは複数のエッチングステップ、例えば、ウェットエッチングプロセスで除去され、その結果、凹み６８が形成される。各凹み６８は、それぞれのフィン５２のチャネル領域を露出させる。各チャネル領域は、エピタキシャルソース／ドレイン領域６４の隣接する対の間に横方向に配置される。除去中、ダミーゲート誘電体５８は、ダミーゲート電極６０がエッチングされるときのエッチング停止層として使用され得る。次に、ダミーゲート誘電体５８は、ダミーゲート電極６０の除去後に任意選択で除去され得る。
図５Ａ～図５Ｃでは、ゲート誘電体７０およびゲート電極７２が、交換ゲート用に形成されている。交換ゲートは、例えば、ゲート誘電体、１つまたは複数の導電性バリア層、１つまたは複数の仕事関数層、および導電性充填材料を含み得る。ゲート誘電体７０は、フィン５２の上面および側壁、ならびにゲートスペーサー６２の側壁などの凹み６８にコンフォーマルに堆積される。ゲート誘電体７０はまた、ＩＬＤ６６の上面に形成され得る。いくつかの実施形態によれば、ゲート誘電体７０は、酸化ケイ素、窒化ケイ素、またはそれらの多層を含む。
いくつかの実施形態では、ゲート誘電体７０は、高ｋ誘電材料を含み、これらの実施形態では、ゲート誘電体７０は、約７．０よりも大きいｋ値を有し得、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｍｇ、Ｂａ、Ｔｉ、Ｐｂ、およびそれらの組み合わせの金属酸化物またはケイ酸を含み得る。いくつかの実施形態によれば、高ｋゲート誘電体には、ＨｆＯ２、ＺｒＯ２、ＨｆＺｒＯｘ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＺｒＳｉＯｘ、ＨｆＺｒＳｉＯｘ、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＮ、ＺｒＡｌＯｘ、Ｌａ２Ｏ３、ＴｉＯ２、Ｙｂ２Ｏ３などの材料が含まれ、原子層堆積などの堆積プロセスを使用して形成される単層または複合層であり得る。ただし、任意の適切な材料および任意の適切なプロセスを使用して、高ｋゲート誘電体を形成することができる。
ゲート誘電体７０の形成方法は、分子ビーム蒸着（ＭＢＤ）、原子層堆積、ＰＥＣＶＤなどを含み得る。ダミーゲート誘電体５８の一部が凹み６８内に残る実施形態では、ゲート誘電体７０は、ダミーゲート誘電体５８の材料（例えば、ＳｉＯ２）を含む。
ゲート電極７２は、それぞれ、ゲート誘電体７０上に堆積され、凹み６８の残りの部分を充填する。ゲート電極７２は、ＴｉＮ、ＴｉＯ、ＴａＮ、ＴａＣ、Ｃｏ、Ｒｕ、Ａｌ、Ｗ、それらの組み合わせ、またはそれらの多層などの金属含有材料を含み得る。ゲート電極７２は、原子層堆積（ＡＬＤ）などの堆積プロセスによって形成され得る。ゲート電極７２は、任意の数のライナー層、仕事関数チューニング層、および充填材料を含み得る。
いくつかの実施形態によれば、１つまたは複数の拡散バリア層および１つまたは複数の仕事関数チューニング層は、複数の堆積層として形成され得る。例えば、バリア層は、シリコンでドープされる（またはドープされない）可能性がある窒化チタン（ＴｉＮ）の層として形成され得る。Ｐ型ＦｉｎＦＥＴの場合、仕事関数チューニング層は、各ゲート電極７２を用いて、Ｔｉ、Ａｌ、ＴｉＡｌ、ＴｉＡｌＮ、Ｔａ、ＴａＮ、ＴｉＡｌＣ、ＴａＡｌＣＳｉ、ＴａＡｌＣ、ＴｉＳｉＮなどを含む積層層として形成され得る。各ゲート電極７２で形成されたｎ型ＦｉｎＦＥＴの場合、仕事関数チューニング層は、各ゲート電極７２を用いて、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｗ、Ｔａ、Ｎｉ、Ｐｔなどを含む積層層として形成され得る。これらの実施形態における仕事関数チューニング層の堆積後、バリア層（例えば、別のＴｉＮ層）が形成され得る。
いくつかの実施形態によれば、導電性充填材料は、タングステン、コバルト、銅、ルテニウム、アルミニウムなどの材料で形成され得る。導電性充填材料は、ゲート誘電体、１つまたは複数の導電性バリア層、および１つまたは複数の仕事関数チューニング層の上に堆積され、それにより、それぞれのゲート電極７２のそれぞれのスペーサー６２の間の残りのスペースが充填されるか、または過剰充填される。
ゲート電極７２の充填（または過剰充填）後、ＣＭＰなどの平坦化プロセスを実行して、ゲート誘電体７０の余分な部分およびゲート電極７２の材料を除去することができ、これらの余分な部分は、ＩＬＤ６６の上面上にある。したがって、ゲート電極７２およびゲート誘電体７０の材料の残りの部分は、結果として得られるＦｉｎＦＥＴの交換ゲートを形成する。ゲート電極７２およびゲート誘電体７０は、まとめてゲートスタック７４と呼ばれ得る。ゲートスタック７４は、フィン５２のチャネル領域の側壁に沿って延びる。
いくつかの実施形態では、ＩＬＤ６６が平坦化され、ゲートスタック７４およびゲートスペーサー６２の平面が露出すると、ＩＬＤ６６は、例えば、第２のアニーリングプロセスを使用して再びアニーリングされ得る。一実施形態では、第２のアニーリングプロセスは、基板５０およびＩＬＤ６６が、例えば、炉内で、不活性雰囲気中で加熱される熱アニーリングであり得る。前記第２のアニールプロセスは、約２００℃～約１０００℃、例えば約５００℃の温度で実行することができ、また約６０秒間～約３６０分間、例えば、約２４０分間継続して実行することができる。
形成後、前記ゲートスタック７４は幅Ｗ２を有する。いくつかの実施形態では、前記幅Ｗ２は、約６ｎｍ～約３００ｎｍの範囲内である。以下でさらに説明するように、前記フィン５２間の前記距離Ｄ１（図１Ａを参照）は、形成される前記ゲートスタック７４の前記幅Ｗ２に応じて選択される。
図５Ａでは、後の図面で用いられる基準断面がさらに示される。断面Ａ－Ａ’は、フィン５２の間にあり、かつ前記フィン５２の長手方向軸に平行する。断面Ｂ－Ｂ’は、断面Ａ－Ａ’に垂直であり、ゲートスタック７４の長手方向軸に沿って、かつ例えば、前記ＦｉｎＦＥＴの前記エピタキシャルソース／ドレイン領域６４間の電流の流れに垂直な方向に沿う。断面Ｃ－Ｃ’は、断面Ｂ－Ｂ’に平行し、かつ前記ＦｉｎＦＥＴの前記エピタキシャルソース／ドレイン領域６４を貫通する。以降の図面では、明確化するために、これらの基準断面を参照する。
図６Ａ‐図１９Ｃ及び図２１Ａ‐図２２Ｃは、各図面に関連する中間ステップを用いて形成された中間構造体を通る断面図である。図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、図２１Ａ、図２２Ａ（「前記「Ａ」断面図」）は、ゲートスタック７４の数が異なる点を除き、図５Ａの線Ａ－Ａ’に沿った断面図である。図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、図２１Ｂ、図２２Ｂ（「前記「Ｂ」断面図」）は、フィン５２の数が異なる点を除き、図５Ａの線Ｂ－Ｂ’に沿った断面図である。図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１８Ｃ、図１９Ｃ、図２１Ｃ、図２２Ｃ（「前記「Ｃ」断面図」）は、フィン５２の数が異なる点を除き、図５Ａの線Ｃ－Ｃ’に沿った断面図である。なお、図５Ａに示すＡ－Ａ’断面、Ｂ－Ｂ’断面、Ｃ－Ｃ’断面は、ＦｉｎＦＥＴ構造の実施例に示され、図６Ａ－図１９Ｃ及び図２１Ａ－図２２Ｃの断面図は、互いに異なって配置される。これらの断面図の相対的な配置を図６Ａ－図１９Ｃ、図２１Ａ－図２２Ｃに示す。
また、「Ａ」断面図は、「Ｂ」断面図及び「Ｃ」断面図と関連付けて示した線Ａ－Ａ’に沿った断面図であり、形成されるＦｉｎＦＥＴのフィンに平行する方向における一連のゲート構造を示す。また、「Ｂ」断面図は、「Ａ」断面図及び「Ｃ」断面図と関連付けて示した線Ｂ－Ｂ’に沿った断面図であり、形成されるＦｉｎＦＥＴのフィンに垂直な方向における各中間構造体のカットメタルゲート（ＣＭＧ）の領域における一連のゲート構造のゲート構造を示す。また、「Ｃ」断面図は、「Ａ」断面図及び「Ｂ」断面図と関連付けて示した線Ｃ－Ｃ’に沿った断面図であり、形成されるＦｉｎＦＥＴのフィンに垂直な方向における各中間構造体のカットメタルゲート（ＣＭＧ）と関連付けられたＩＬＤ０／ＥＰＩ界面の領域を示す。
図６Ａ－図１６Ｃは、いくつかの実施形態に係る、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。図６Ａ－図６Ｃは、図５Ａ－図５Ｃの中間構造体と同様の、ＦｉｎＦＥＴの製造プロセスと同じステップでの中間構造体を示す。図６Ａでは、基板５０上に４つのゲートスタック７４が示され、図６Ｂ及び図６Ｃでは、対応する図面に２対のフィン５２が示される。なお、４つのゲートスタック７４は、基板５０の同一領域に示されるが、当業者であれば、これらのゲートスタック７４は物理的に分離されてもよく、また任意の数のデバイス特性（例えば、他のアクティブデバイス、ドープ領域、分離構造等）をゲートスタック７４の間に配置してもよいことを理解することができる。例えば、図６Ａ－図１６Ｃの最も右側に位置しているゲート７４が基板５０の入出力領域にあってもよく、一方、図６Ａ－図１６Ｃの最も左側に位置している３つのゲートスタック７４が基板のメモリ領域、例えばスタティックランダムアクセスメモリ（ＳＲＡＭ）領域にあってもよい。いくつかの実施形態では、ゲートスタック７４のチャネル長は異なる。例えば、図６Ａ－図１６Ｃに示すように、最も右側に位置しているゲートスタック７４は、示された他のゲートスタック７４よりも幅が広いため、最も右側に位置しているゲートスタック７４は、示された他のゲートスタック７４よりも長いチャネル長を有する。
図７Ａ－図７Ｃは、図６Ａ－図６Ｃに示す中間構造体の一つ以上のゲートスタック７４により「カットメタルゲート」（ＣＭＧ）を形成する際のいくつかの初期ステップを示す。ゲートスタック７４が平坦化された後、ゲートスタック７４の平坦化された表面及びＩＬＤ ６６上に、一連のハードマスク層が形成される。
いくつかの実施形態では、一連のマスキング層のうちの第１の層は、エッチストップ層８０であってもよい。エッチストップ層８０は、原子層堆積法（ＡＬＤ）、プラズマ化学気相堆積法（ＰＥＣＶＤ）、化学気相堆積法（ＣＶＤ）等の堆積法を用いて、Ｓｉ、ＴｉＮ、ＳｉＮ、ＳｉＯ２、又はこれらの組み合わせ等の材料を堆積させることにより、ゲートスタック７４の平坦化された表面及びＩＬＤ ６６上に形成することができる。しかしながら、エッチストップ層８０を形成するには、任意の材料及び方法を用いることができる。
エッチストップ層８０上には、一連のマスキング層の第２の層として、ハードマスク層８２が堆積されてもよい。ハードマスク層８２は、エッチストップ層８０上に、ＳｉＮ、ＳｉＯ２又はこれらの組み合わせ等の第２のハードマスク材料により形成される。ハードマスク層８２を形成するための第２のハードマスク材料は、エッチストップ層８０を形成するための第１のハードマスク材料とは異なる。このように、エッチストップ層８０は、後続のハードマスク層８２のパターン化のエッチストップとして機能することができる。いくつかの実施形態では、ハードマスク層８２は、例えば、原子層堆積法（ＡＬＤ）、プラズマ化学気相堆積法（ＰＥＣＶＤ）、化学気相堆積法（ＣＶＤ）等の堆積法を用いて、エッチストップ層８０上に配置することができる。ただし、第１の一連のハードマスク層におけるハードマスク層８２には、任意の適切な材料及び形成プロセスを用いることができる。
図８Ａ－図８Ｃは、ハードマスク層８２上に堆積されたフォトレジスト層８６により開口部８４を形成する堆積パターニングプロセスを示す。本実施形態では、フォトレジスト層８６は、ハードマスク層８２上に、一連のマスキング層の第３の層として堆積される。フォトレジスト層８６は、任意の適切な堆積プロセスを用いて堆積され、任意の適切な厚さに形成され、任意の適切なフォトリソグラフィー法を用いてパターニングされることにより、フォトレジスト層８６に開口部８４が形成され、一つ以上のゲートスタック７４上の第１の一連のマスク層のハードマスク層８２の表面が露出する。
図９Ａ－図９Ｃは、図８Ａ－図８Ｃのフォトレジスト層８６のパターンを第１のエッチャントを用いてハードマスク層８２に転写し、ハードマスク層８２に開口部８８のパターンを形成することを示す。いくつかの実施形態では、第１のエッチャントは、エッチストップ層８０を形成するハードマスク材料よりも、ハードマスク層８２を形成するハードマスク材料に対するエッチング選択比が高い反応ガスを用いることができる。このように、エッチストップ層８０はエッチストップ層として機能し、一つ以上のゲートスタック７４上のエッチストップ層８０が開口部８８から露出する。いくつかの実施形態では、エッチングプロセスは、例えば、ＣＦ４、ＣＨ２Ｆ２、ＣＨＦ３等の炭素及びフッ素含有ガスを用いて行われる。ただし、第１のエッチャントには、任意の適切なガスを用いることができる。
いくつかの実施形態では、図９Ａの開口部８８は、約５ｎｍ～約５００ｎｍ、例えば約１００ｎｍの一つ以上の幅Ｗ８８Ｘで形成され、図９Ｂ及び図９Ｃの開口部８８は、約５ｎｍ～約５０ｎｍ、例えば約３０ｎｍの一つ以上の幅Ｗ８８Ｙで形成される。ただし、開口部８８には、任意の適切な幅を用いることができる。開口部８８が形成されると、残りのフォトレジスト層８６が除去される。残りのフォトレジスト層８６は、公知の任意の適切なフォトレジスト層除去プロセスを用いて除去することができる。
図１０Ａ－図１０Ｃは、第２のハードマスク材料をブランケットマスク層９２として再堆積することにより、開口部８８を狭くして幅狭開口部９０を形成することを示す。ブランケットマスク層９２は、例えば、化学気相堆積法（ＣＶＤ）や原子層堆積法（ＡＬＤ）等のコンフォーマル堆積プロセスにより、エッチストッパ層８０の露出面、ハードマスク層８２の露出面、開口部８８の側壁を縁取るように、ハードマスク層８２により形成することができる。いくつかの実施形態では、ブランケットマスク層９２は、ハードマスク層８２を形成するハードマスク材料と同じもの（例えば窒化ケイ素）で形成することができる。本実施形態では、ブランケットマスク層９２の厚さは、約１０Å～約１００Å、例えば約５０Åの非常に均一な厚さで形成される。このように、図１０Ａの幅狭開口部９０は、約５ｎｍ～約５００ｎｍ、例えば約１００ｎｍの一つ以上の幅Ｗ９０Ｘで形成され、図１０Ｂ及び図１０Ｃの幅狭開口部９０は、約５ｎｍ～約５０ｎｍ、例えば約３０ｎｍの一つ以上の幅Ｗ９０Ｙで形成される。ただし、幅狭開口部９０には、任意の適切な幅を用いることができる。
図１１Ａ－図１１Ｃは、幅狭開口部９０の底部を縁取るブランケットマスク層９２の部分を除去するための異方性エッチングプロセスを示す。エッチストップ層８０は、異方性エッチングプロセスの際のエッチストップ層として機能する。このように、エッチストップ層８０のうち一つ以上のゲートスタック７４上に位置する領域の少なくとも一部が、幅狭開口部９０により再露出する。異方性エッチングでは、幅狭開口部９０の底部を縁取るブランケットマスク層９２の水平部分が除去されることに対し、幅狭開口部９０の側壁に位置する垂直部分がそのまま残る。このように、幅狭開口部９０の側壁に位置する垂直部分は、図１０Ａ－図１０Ｃに示すような幅Ｗ９０Ｘ及びＷ９０Ｙに対応する寸法、図６Ａ－図６Ｃに示すようなカット線Ａ－Ａ’、カット線Ｂ－Ｂ’、カット線Ｃ－Ｃ’に対応する寸法を有するフルリングを形成する。いくつかの実施形態では、異方性エッチングプロセスは、例えばＣＦ４、ＣＨ２Ｆ２、ＣＨ３等の炭素及びフッ素含有ガスを用いて、幅狭開口部９０の底部を縁取るブランケットマスク層９２を除去するように行われる。ただし、異方性エッチングプロセスには、任意の適切なガスを用いることができる。
図１２Ａ－図１２Ｃは、エッチストップ層８０の領域の露出部分を除去し、ゲートスタック７４の一つ以上の対象箇所（ゲートスタック７４のカットメタルゲート領域という場合がある）、ゲートスペーサー６２及びＩＬＤ６６の一部を除去して、ＣＭＧトレンチ９４を形成するためのＣＭＧエッチングプロセスを示す。このＣＭＧエッチングプロセスにより、図１２Ｂに示すように、ゲートスタック７４の一つ以上の対象箇所が第１のメタルゲート部７４ａと第２のメタルゲート部７４ｂとに分離され、第１の部分と第２の部分とが効果的に「カット」される。このＣＭＧエッチングプロセスにより、図１２Ｃに示すように、ソース／ドレイン領域のＩＬＤ ６６の一つ以上の対象箇所が第１のＩＬＤ部６６ａと第２のＩＬＤ部６６ｂとに分離され、第１の部分と第２の部分とが効果的に「カット」される。いくつかの実施形態では、ＣＭＧエッチングプロセスは、Ｃｌ２、ＮＦ３、ＳｉＣｌ４、ＢＣｌ３、Ｏ２、Ｎ２、Ｈ２、Ａｒ、又はこれらの組み合わせ等の塩素含有ガス又はフッ素含有ガスを用いたドライエッチングを含む。ただし、ＣＭＧエッチングプロセスには、任意の適切なドライエッチングガスを用いることができる。
いくつかの実施形態では、ＣＭＧトレンチ９４は、第１の部分において第１の深さＰ１で形成され、第２の部分において第２の深さＰ２で形成される。ＣＭＧトレンチ９４の第１の部分は、ゲートスタック７４の対象箇所の材料を除去し、ゲートスペーサー６２の対象箇所の材料を除去し、かつＩＬＤ ６６のうちゲートスタック７４の対象箇所及びゲートスペーサー６２の対象箇所の下方の部分の材料を除去することにより形成される。このようにして、ＣＭＧトレンチ９４の第１の部分は、ゲートスタック７４の対象ゲートの幅に対応し、ＩＬＤ ６６のゲートスペーサー６２の厚さに対応する第１の幅Ｗ９４Ｘ１で形成される。
ＣＭＧトレンチ９４の第２の部分は、ハードマスク層８２により開口部８８の縦側壁に沿って形成されるブランケットマスク層９２の材料を除去し、かつＩＬＤ ６６のうちハードマスク層８２により開口部８８の縦側壁に沿って形成されるブランケットマスク層９２の下方の部分の材料を除去することにより形成される。このように、ＣＭＧトレンチ９４の第２の部分は、ハードマスク層８２の開口部Ｗ８８Ｘの幅に対応する第２の幅Ｗ９４Ｘ２で形成される。
ＣＭＧトレンチ９４の中央付近のカット線Ｂ－Ｂ’に沿った図１２Ｂは、対象ゲートスタック７４が第１の部分７４ ａと第２の部分７４ ｂとに完全に分離（すなわち「カット」）される第１の深さＰ１までＣＭＧトレンチ９４が形成されることを示す。ＣＭＧトレンチ９４のソース／ドレイン領域６４の近傍のカット線Ｃ－Ｃ’に沿った図１２Ｃは、隣接する素子のフィン５２の一部を分離する分離領域５６上にＩＬＤ ６６の一部が残る第２の深さＰ２までＣＭＧトレンチ９４が形成されることを示す。
また、図１２Ａ－図１２Ｃに示すように、ＣＭＧエッチングプロセスにおいて、ハードマスク層８２の材料、エッチストップ層８０の材料、対象ゲートスタック７４の材料、ゲートスペーサー６２の材料、ＩＬＤ ６６の材料と、ＣＭＧエッチングプロセスにおける反応ガスとの反応の副生成物として、残留副生成物材料９６（例えば、ポリマー）が形成される。例えば、図１２Ａ－図１２Ｃに示すように、残留副生成物材料９６は、ハードマスク層８２上で、ＣＭＧトレンチ９４の側壁に沿って形成することができる。
図１３Ａ－図１３Ｃは、残留副生成物材料９６の除去を示す。ＣＭＧトレンチ９４が形成されると、残りのポリマー副生成物９６を除去するためのポリマー除去プロセスが行われる。例えば、ＨＦ／ＮＨ３ガスを用いた非プラズマレシピを用いてポリマー材料を除去することができる。ＨＦ／ＮＨ３ガスを用いた非プラズママレシピは、金属に対する選択性が低く、ポリマー副生成物９６を除去する際の圧力や温度を調整することにより、ＳｉＮに対する選択性が異なるように調整することができる。
ＣＭＧポリマー副生成物９６が除去されると、湿式洗浄を行って、後続処理のためにＣＭＧトレンチ９４の表面を清浄に保持する。いくつかの実施形態では、湿式洗浄処理には、ＳＣ－１、ＳＣ－２等の洗浄液を用いることができる。Ｈ２ＳＯ４とＨ２Ｏ２との混合液（ＳＰＭとして公知）又はフッ化水素（ＨＦ）の溶液など、他の溶液を用いてもよい。ただし、任意の適切な溶液又は任意の適切なプロセスは、湿式洗浄処理に用いることができ、本実施形態の範囲内に含まれることを意図している。
いくつかの実施形態では、ＣＭＧポリマー副生成物９６を除去した後に、ＣＭＧトレンチ９４は、約５０ｎｍ～約３００ｎｍの第１の深さＰ１で、約５ｎｍ～約５００ｎｍの第１の幅Ｗ９４Ｘ１、例えば約１００ｎｍで形成することができる。また、ＣＭＧトレンチ９４は、約４８ｎｍ～約２９８ｎｍ、例えば約１９８ｎｍの第２の深さＰ２で形成され、かつ約１ｎｍ～約１０ｎｍ、例えば約４ｎｍの第２の幅Ｗ９４Ｘ２で形成することができる。しかしながら、ＣＭＧトレンチ９４の第１の深さＰ１及び第２の深さＰ２、並びに、ＣＭＧトレンチ９４の第１の幅Ｗ９４Ｘ１及び第２の幅Ｗ９４Ｘ２には、任意の適切な深さ及び幅を用いることができる。
また、ＣＭＧトレンチ９４は、図１３Ｂ及び図１３Ｃの断面、並びにこれらの同じ断面の後続図を見ると、例えば、Ｕ字形、Ｖ字形又はロ字形であってもよい。図１３Ａ－図１３Ｃの実施形態では、ＣＭＧトレンチ９４は、他の形状が可能であるが口字形であり、本実施形態の範囲内に含まれることを意図している（例えば、図２１Ａ－図２２Ｃ参照）。
図１４Ａ－図１４Ｃは、図１３Ａ－図１３Ｃの構造におけるバリア層１００の堆積を示す。バリア層１００は、後続の処理において、ＣＭＧトレンチ９４の材料がゲートスタック７４に拡散することを防止することができる。いくつかの実施形態では、バリア層１００は、窒化ケイ素等を含んでもよい。バリア層１００は、例えば、約６．５～約８の誘電率を有することができる。バリア層１００は、ＡＬＤ等の堆積プロセスを用いてコンフォーマルに堆積することができる。バリア層１００は、ＣＭＧトレンチ９４の両側に約１ｎｍ～約１５ｎｍ、例えば約５ｎｍの厚さで堆積することができる。
一実施形態では、バリア層１００は、プラズマ強化原子層堆積（ＰＥＡＬＤ）プロセスにより堆積された窒化ケイ素層である。本実施形態では、ＰＥＡＬＤプロセスは、３００℃～約６００℃の範囲内の温度で行うことができる。また、本実施形態では、窒化シリコン層を形成する第１工程は、ジヨードシラン（ＳｉＨ２Ｉ２）及びＮＨ３の前駆体を含んでもよい。
また、図１４Ａ－図１４Ｃは、バリア層１００上にコンフォーマルに堆積された酸素遮断層１０２をさらに示す。一実施形態では、酸素遮断層１０２は、アモルファスシリコン材料層等として形成することができる。酸素遮断層１０２がシリコン層１０２である場合、シリコン層１０２は、ＣＭＧトレンチ９４の両側に約２Å～約１０Å、例えば約５Åの厚さで堆積することができる。図１４Ａ－図１４Ｃの実施形態では、シリコン層１０２は、約５Å未満の厚さで堆積されている。シリコン層１０２は、ＣＶＤ等の堆積プロセスを用いてコンフォーマルに堆積することができる。シリコン層１０２は、下部バリア層１００及びゲートスタック７４の酸化に対するバリアとして機能する。いくつかの実施形態では、酸素遮断層１０２は、低ｋ値を有し、下部バリア層１００及びゲートスタック７４の酸化に対するバリアとして機能する他の材料で形成することができる。
一実施形態では、シリコン層１０２は、ＣＶＤ法により炉内で、約３５０℃～約４５０℃の温度、約１～約３ ｔｏｒｒの圧力、約０．３～約０．５標準リットル／分間（ｓｌｍ）のジシラン流量、約０～１ ｓｌｍのＮ２キャリアフローで堆積される。
他の実施形態では、シリコン層１０２は、ＰＥＡＬＤ法により、１つのウェハ室内で、約３００℃～約６００℃の温度、約１０～約２０ ｔｏｒｒの圧力で、約２００～約２０００ ｓｌｍ、例えば、８００ ｓｌｍの前駆体であるジヨードシラン（ＳｉＨ２Ｉ２）及びＮ２フローを用いて、約６００～約８００Ｗの無線周波数で、約０．２～約１０分間、例えば、約１分間堆積される。
他の実施形態では、シリコン層１０２は、ＰＥＡＬＤ法により炉内で、約２００℃～５００℃の温度、約２～約５ ｔｏｒｒの圧力、約０．５～約１０ ｓｌｍ、例えば約２ ｓｌｍの前駆体Ｎ－（ジエチルアミノシリル）－Ｎ－エチルエタンアミン（Ｃ８Ｈ２２Ｎ２Ｓｉ）及びＡｒフローを用いて、約１５～１００Ｗの無線周波数で、約０．２～約１０分間、例えば１分間堆積される。
シリコン層１０２を堆積した後に、シリコン層１０２の少なくとも一部を酸化シリコン層に変換する酸化プロセスを行う。一実施形態では、前記酸化プロセスは、現場酸素パージ酸化法を含む。一実施形態では、酸化プロセスは、炉内に現場酸素ソーキングを含み、約３５０℃～４５０℃の温度、約１～約３ ｔｏｒｒの圧力で、約０．２～約１０ ｓｌｍの流量の酸素を用いて、約２分間～約３０分間行われる。一実施形態では、シリコン層１０２の厚さが５Å未満に形成される場合に、酸化プロセスによってシリコン層１０２が完全に酸化シリコン層に変換される。
他の実施形態では、酸化プロセスは、以下の図１５Ａ－図１５Ｃに対して説明する処理の次の段階の待機中に、真空を破壊してシリコン層１０２を周囲雰囲気に露出させることにより行われる。
いくつかの実施形態では、酸化プロセスを行った後に、残りのシリコン層１０２と新たに形成される酸化ケイ素層とを合わせた厚さは、ＣＭＧトレンチ９４の両側において、約０．４ｎｍ－約１．５ｎｍである。
図１５Ａ－図１５Ｃでは、図１４Ａ－図１４Ｃの酸化構造上に充填材１０４が堆積される。ＣＭＧトレンチ９４は、充填材１０４で充填されてもよい。なお、図１５Ａ－図１５Ｃ以降では、酸化シリコン層は、同じ原料組成物としての充填材１０４の一部として示される。充填材１０４は、酸化ケイ素、窒化ケイ素、酸化炭化ケイ素、及び／又は窒化炭化酸化ケイ素等の誘電材料であり、ここで炭素が化合物の約１重量％～約１０重量％であり、及び／又は窒素が化合物の約５０重量％未満であり、かつ式（Ｓｉ）（１－ｙ）Ｎｙ、（ＳｉＯ）（１－ｘ）Ｃｘ、及び／又は（ＳｉＯ）（１－ｘ－ｙ）ＣｘＮｙで表され、ここでｘ＝０．０１－０．１、ｙ＜０．５。充填材１０４は、ＰＥＡＬＤ法、ＰＥＣＶＤ法、ＡＬＤ法、ＣＶＤ法等の堆積プロセスを用いて堆積することができる。一実施形態では、充填材１０４は、約３．５～約５の誘電率を有する酸化ケイ素である。一実施形態では、充填材１０４は、ＣＭＧトレンチ９４をハードマスク層８２の上面よりも上方になるまで過充填するように堆積することができる。
一実施形態では、充填材は、前駆体であるＮ－（ジエチルアミノシリル）－Ｎ－エチルエタンアミン（Ｃ８Ｈ２２Ｎ２Ｓｉ）及びＯ２を用いたＰＥＡＬＤ法により堆積される。
一実施形態では、バリア層１００の堆積、シリコン層１０２の堆積、及びシリコン層１０２の酸化は、それぞれ１つのチャンバー内で行うことができる。他の実施形態では、バリア層１００の堆積は、別体チャンバー内で行われる。
一実施形態では、シリコン層１０２の堆積、シリコン層１０２の酸化、及び充填材１０４の堆積は、それぞれ１つのチャンバー内で行うことができる。本実施形態では、バリア層１００の堆積は、別体チャンバー内で行われる。
一実施形態では、約５Å未満の厚さでのシリコン層１０２の堆積、シリコン層１０２の酸化、酸化ケイ素の充填材１０４の堆積を行った後、全て又は実質的に全てのシリコン層１０２を酸化させる。このため、この具体的な実施形態では、酸化シリコン層１０２及び充填材１０４は、いずれも酸化ケイ素であり、かつＣＭＧトレンチ９４内においてバリア層１００上に位置する。
図１６Ａ－図１６Ｃは、充填材１０４の余分な材料を除去するために、例えば化学機械研磨（ＣＭＰ）平坦化プロセスを用いて充填材１０４の平坦化を行うことを示す。ＣＭＰ平坦化プロセスは、エッチストップ層８０が完全に除去されるまで継続してもよく、充填材１０４、ゲートスタック７４及び各ゲートスペーサー６２の上面がＩＬＤ ６６の平面内に露出するまで継続してもよい。このように、ＣＭＧプラグ１０６は、ＩＬＤ ６６内に配置されたバリア層１００、シリコン層１０２（存在する場合）、及び充填材１０４の残りの材料により形成される。いくつかの実施形態では、一旦低減されると、ゲートスタック７４の高さ及びＣＭＧプラグ１０６の高さは、約５０ｎｍ～約１２０ｎｍ、例えば約１００ｎｍの全体の第１の高さＨ１まで低減することができる。ただし、ゲートスタック７４及びＣＭＧプラグ１０６の高さには、任意の適切な高さを用いることができる。
図１７Ａ－図１９Ｃは、いくつかの他の実施形態に係る、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示す。図１７Ａ－図１９Ｃの実施形態は、最終的な構造において酸素遮断層２０２の一部が酸化されずに残っている点を除き、図１－図１６Ｃに示す実施形態と同様である。本実施形態では、酸素遮断層２０２の全体が酸化プロセスにより酸化されないように、酸素遮断層２０２を上記実施形態の酸素遮断層１０２よりも厚く形成することができる。上記実施形態と同様に、一例として、酸素遮断層２０２は、シリコン層２０２であってもよい。なお、上述した実施形態の詳細と同様の内容について、本実施形態では説明を省略する。
図１７Ａ－図１７Ｃは、上記図１４Ａ－図１４Ｃで説明した処理と同様の処理の中間段階を示しており、この処理の中間段階の形成については説明を省略する。図１７Ａ－図１７Ｃに示すように、図１３Ａ－１３Ｃの残存副生成物材料９６を除去した後、図１３Ａ－図１３Ｃの構造上にバリア層２００を堆積する。バリア層２００を形成するための材料及びプロセスは、上述したバリア層１００と同様とすることができるので、ここでは説明を省略する。
図１７Ａ－図１７Ｃはさらに、バリア層２００上にコンフォーマルに堆積されるシリコン層２０２を示している。シリコン層２０２は、ＣＭＧトレンチ９４の両側に、５Å程度～１０Å程度の厚さで堆積することができる。図１７Ａ－図１７Ｃの実施形態では、シリコン層２０２を５Å程度以上の厚さで堆積しているが、シリコン層２０２を形成するための材料及びプロセスは、上述したシリコン層１０２と同様とすることができるので、ここでは説明を省略する。
シリコン層２０２の堆積後、シリコン層２０２の一部を残したまま、シリコン層２０２の一部を酸化ケイ素層に変換させる酸化プロセスを行う。酸化プロセスは、図１４Ａ－図１４Ｃを参照して説明した酸化プロセスと同様とすることができるので、ここでは説明を省略する。本実施形態では、シリコン層２０２が厚く形成されているため、酸化プロセスによってシリコン層２０２全体が酸化ケイ素層に変換されず、シリコン層２０２の一部が残る。
図１８Ａ－図１８Ｃでは、図１７Ａ－図１７Ｃの酸化構造上に充填材２０４が堆積される。充填材２０４を形成するための材料及びプロセスは、上述した充填材１０４と同様とすることができるので、ここでは説明を省略する。
図１９Ａ－図１９Ｃにおいて、例えばＣＭＰ平坦化プロセスを用いて充填材２０４を平坦化し、余分な充填材２０４を除去する。ＣＭＰ平坦化プロセスは、エッチストップ層８０が完全に除去されるまで継続してもよいし、充填材２０４、ゲートスタック７４及び各ゲートスペーサー６２の上面がＩＬＤ ６６の平面内に露出するまで継続してもよい。このようにして、ＩＬＤ ６６内に配置されるバリア層２００、シリコン層２０２及び充填材２０４の残りの材料により、ＣＭＧプラグ２０６が形成される。いくつかの実施形態では、一旦低減されると、ゲートスタック７４の高さ及びＣＭＧプラグ２０６の高さは、５０ｎｍ－１２０ｎｍ程度、例えば１００ｎｍ程度の全体の高さＨ２に低減されてもよい。ただし、ゲートスタック７４及びＣＭＧプラグ２０６の高さには、任意の適切な高さを用いることができる。
図２０は、カットメタルゲートを有するＦｉｎＦＥＴの製造における追加段階に続く半導体装置を示している。
カットメタルゲートを形成した後、例えば、図２０に示すように、図１６Ａ－図１６Ｃ又は図１９Ａ－図１９Ｃの後段において、ＩＬＤ ６６上にＩＬＤ ７６を堆積する。いくつかの実施形態では、ＩＬＤ ７６は、流動性ＣＶＤ法により形成される流動性フィルムである。いくつかの実施形態では、ＩＬＤ ７６は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ等の誘電材料で形成され、ＣＶＤ、ＰＥＣＶＤ等の任意の適切な方法で堆積することができる。
また、ＩＬＤ ７６及びＩＬＤ ６６を介して、ゲートコンタクト７８及びソース／ドレインコンタクト（図示せず）が形成される。ＩＬＤ ６６及びＩＬＤ ７６を介して、ソース／ドレインコンタクト用の開口部が形成され、ＩＬＤ ７６（及び必要に応じてゲートマスク、形成される場合）を介して、ゲートコンタクト７８用の開口部が形成される。ゲートコンタクト７８（又はソース／ドレインコンタクト）は、ライナー（拡散防止層、接着層等）と導電性材料とを含んでもよい。開口部は、許容されるフォトリソグラフィ技術およびエッチング技術を用いて形成することができる。開口部内には、ライナー及び導電性材料が形成される。ライナーは、チタン、窒化チタン、タンタル、窒化タンタル等を含んでもよい。導電性材料としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等が挙げられる。導電性材料は、ＣＶＤ等の堆積プロセスにより形成することができる。
ＩＬＤ ７６の表面から余分な材料を除去するために、ＣＭＰ等の平坦化プロセスを行ってもよい。残りのライナー及び導電性材料は、開口部内にソース／ドレインコンタクト及びゲートコンタクト７８を形成する。アニール処理を行い、エピタキシャルソース／ドレイン領域６４とソース／ドレインコンタクトとの界面にシリサイドを形成してもよい。ソース／ドレインコンタクトは、エピタキシャルソース／ドレイン領域６４に物理的かつ電気的に連結され、ゲートコンタクト７８は、ゲート電極７２に物理的かつ電気的に連結される。ソース／ドレインコンタクトとゲートコンタクト７８は、異なる工程で形成されてもよいし、同一の工程で形成されてもよい。
図２１Ａ－図２２Ｃは、いくつかの他の実施形態に係る、カットメタルゲートを有するＦｉｎＦＥＴの製造における中間段階を示している。図２１Ａ－図２２Ｃの実施形態は、本実施形態では、ＣＭＧトレンチがＵ字形に形成されている点以外に、図１Ａ－図１６Ｃ及び図１７Ａ－図１９Ｃの実施形態と同様である。また、本実施形態では、トレンチは、分離領域５６を貫通して基板５０に部分的に延びるように深く形成されてもよい。上述した実施形態と同様の本実施形態に関する詳細については説明を省略する。
図２１Ａ－図２１Ｃは、上記図１３Ａ－図１３Ｃで説明した処理と同様の処理の中間段階を示しており、この処理の中間段階の形成については説明を省略する。図２１Ａ－図２１Ｃでは、ＣＭＧトレンチ３００を形成するために、エッチストップ層８０の領域の露出部分を除去し、ゲートスタック７４、関連するゲートスペーサー６２及びＩＬＤ ６６の一つ以上の対象箇所を除去して、カットメタルゲート（ＣＭＧ）エッチングプロセスを行う。ＣＭＧトレンチ３００を形成するための材料及びプロセスは、上述したＣＭＧトレンチ９４と同様とすることができるので、ここでは説明を省略する。本実施形態では、先の実施形態よりも、ＣＭＧトレンチ３００を形成する際のエッチング時間を長くして、ＣＭＧトレンチ３００の深さを深く形成することができる。
図２１Ａ－図２２Ｃに示すように、図１３Ａ－図１３Ｃの残存副生成物材料９６を除去した後、ＣＭＧトレンチ３００は、第１の部分において深さＰ３まで形成され、かつ第２の部分において深さＰ４まで形成される。ＣＭＧトレンチ３００の第１の部分は、ゲートスタック７４の対象箇所の材料を除去し、ゲートスペーサ６２の対象箇所の材料を除去し、かつＩＬＤ ６６のうちゲートスタック７４の対象箇所及びゲートスペーサー６２の対象部分の下方の部分の材料を除去することにより形成される。このようにして、ＣＭＧトレンチ３００の第１の部分は、ゲートスタック７４の対象ゲートの幅に対応し、ＩＬＤ ６６のゲートスペーサー６２の厚さに対応する第１の幅Ｗ３００Ｘ１で形成される。
ＣＭＧトレンチ３００の第２の部分は、ハードマスク層８２を介して開口部８８の縦側壁に沿って形成されるブランケットマスク層９２の材料を除去し、かつＩＬＤ ６６のうちハードマスク層８２を介して開口部８８の縦側壁に沿って形成されるブランケットマスク層９２の下方の部分の材料を除去することにより形成される。このようにして、ＣＭＧトレンチ３００の第２の部分は、ハードマスク層８２の開口部部Ｗ８８Ｘの幅に対応する第２の幅Ｗ３００Ｘ２で形成される（例えば、図９Ａ－図９Ｃを参照）。
いくつかの実施形態では、ＣＭＧポリマー副生成物９６を除去した後に、ＣＭＧトレンチ３００は第１の深さＰ３が１５０ｎｍ－３５０ｎｍ程度、第１の幅Ｗ３００Ｘ１が５ｎｍ－２５ｎｍ程度、例えば１０ｎｍ程度に形成されてもよい。ＣＭＧトレンチ３００はさらに、第２の深さＰ４が１３０ｎｍ以上３３０ｎｍ以下、例えば２５０ｎｍ程度、第２の幅Ｗ３００Ｘ２が２ｎｍ以上２０ｎｍ以下、例えば７ｎｍ程度に形成されてもよい。しかしながら、ＣＭＧトレンチ３００の第１の深さＰ３及び第２の深さＰ４、並びに、ＣＭＧトレンチ９４の第１の幅Ｗ３００Ｘ１及び第２の幅Ｗ３００Ｘ２には、任意の適切な深さ及び任意の適切な幅を用いることができる。
また、ＣＭＧトレンチ３００は、図２１Ｂ及び図２１Ｃの断面図、並びにこれらの同じ断面図の後続図で見ると、例えば、Ｕ字形、Ｖ字形又はロ字形であってもよい。図２１Ａ－図２１Ｃの実施形態では、ＣＭＧトレンチ３００の形状はＵ字形であるが、他の形状であってもよく、実施形態の範囲内に含まれることを十分に意図している。
図２２Ａ－図２２Ｃは、図２１Ａ－図２１Ｃの構造体に対する後続処理を示している。図２１Ａ－図２１Ｃ及び図２２Ａ－図２２Ｃの後続処理は、図１４Ａ－図１４Ｃ及び図１６Ａ－図１６Ｃ又は図１７Ａ－図１７Ｃ及び図１９Ａ－図１９Ｃに示した上述した処理と同様であるため、ここでは説明を省略する。
図２２Ａ－図２２Ｃは、ＣＭＧトレンチ３００内に形成されるバリア層３０２と、バリア層３０２上に形成される充填材３０４とを示している。本実施形態では、酸素遮断層（例えば、シリコン層１０２又は２０２）が残ることを図示していないが、バリア層３０２と充填材３０４との間の酸素遮断層は可能であり、本実施形態の範囲内に含まれることを十分に意図している。本実施形態では、ＣＭＧトレンチ３００が基板５０に露出しているため、バリア層３０２はトレンチ３００内で物理的に５０に接している。バリア層３０２はバリア層１００と同様であり、充填材３０４は充填材１０４と同様であってもよい。バリア層１０２及び充填材料１０４を形成するための材料及びプロセスは、上述した通りであるので、ここでは説明を省略する。
また、図２２Ａ－図２２Ｃは、さらに、ＣＭＧプラグ３０６を示している。ＣＭＧプラグ３０６を形成するための材料及びプロセスは、上述したＣＭＧプラグ１０６と同様とすることができるので、ここでは説明を省略する。本実施形態では、一旦低減されると、ゲートスタック７４の高さ及びＣＭＧプラグ３０６の高さは、５０ｎｍ－１５０ｎｍ程度の全体の第１の高さＨ３に低減されてもよい。ただし、ゲートスタック７４及びＣＭＧプラグ３０６の高さには、任意の適切な高さを用いることができる。
実施形態によれば、効果が得られる。実施形態は、装置の閾値電圧を低下させることなく、装置の抵抗容量遅延を改善するＣＭＧトレンチ内に形成されるカットメタルゲート（ＣＭＧ）分離構造を含む。いくつかの実施形態では、前記ＣＭＧ分離構造は、窒化ケイ素層、シリコン層及び酸化ケイ素層を含む複数の層を含む。いくつかの実施形態では、窒化ケイ素層は、後続の処理中にゲートスタックの材料がＣＭＧトレンチに拡散するのを防ぐためのバリア層として機能する。いくつかの実施形態では、シリコン層は、下にあるバリア層およびゲートスタックの酸化に対するバリアとして機能する。シリコン層は下にある層を酸化から保護するため、シリコン層上に酸化ケイ素層を形成することができ、これにより、ＣＭＧ分離構造の誘電率が低下する。さらに、下にある層（例えば、ゲートスタック）を酸化から保護することにより、ＣＭＧアプローチを利用しながら、装置の閾値電圧を維持することができる。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく、本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。

Claims (20)

  1. 半導体装置のメタルゲート構造のカットメタルゲート領域に開口部を形成する工程と、
    前記開口部内に第１の誘電層をコンフォーマルに堆積する工程と、
    前記第１の誘電層上にシリコン層をコンフォーマルに堆積する工程と、
    前記シリコン層に対して酸化プロセスをして第１の酸化ケイ素層を形成する工程と、
    前記開口部を第２の酸化ケイ素層で充填する工程と、
    前記第２の酸化ケイ素層及び前記第１の誘電層に対して、前記半導体装置の前記メタルゲート構造を露出させる化学機械研磨を行って、カットメタルゲートプラグを形成する工程と、
    を備える方法。
  2. 前記第１の誘電層は、窒化ケイ素を含む請求項１に記載の方法。
  3. 前記シリコン層に対して酸化プロセスをする工程は、前記シリコン層の全体を前記第１の酸化ケイ素層に変換する、請求項１に記載の方法。
  4. 前記第２の酸化ケイ素層は、前記第１の酸化ケイ素層上に直接形成される、請求項３に記載の方法。
  5. 前記シリコン層に対して酸化プロセスをする工程は、前記シリコン層の一部のみを前記第１の酸化ケイ素層に変換し、前記シリコン層の一部は変換されないままである、請求項１に記載の方法。
  6. 残りのシリコン層は、前記第１の誘電層と前記第１の酸化ケイ素層とを分離する、請求項５に記載の方法。
  7. 基板上に第１の半導体フィンを形成する工程と、
    前記第１の半導体フィンの下部を囲む分離領域を形成する工程と、
    前記第１の半導体フィンの上面及び側壁上に、前記分離領域の上面に沿って、ダミーゲート構造を形成する工程と、
    前記第１の半導体フィン上にソース／ドレイン領域を形成する工程と、
    前記ダミーゲート構造、前記ソース／ドレイン領域及び前記分離領域上に層間誘電層を形成する工程と、
    前記ダミーゲート構造を前記メタルゲート構造に置き換える工程と、をさらに備え、前記メタルゲート構造の前記カットメタルゲート領域の開口部が前記層間誘電層を貫通する、請求項１に記載の方法。
  8. 前記メタルゲート構造の前記カットメタルゲート領域の前記開口部は、前記分離領域を貫通して前記基板内に延びる、請求項７に記載の方法。
  9. 前記シリコン層に対して酸化プロセスをする工程は、プラズマ増強原子層堆積プロセスを備える、請求項１に記載の方法。
  10. 基板上に、第１の半導体フィンと、前記第１の半導体フィンに隣接する第２の半導体フィンとを形成する工程と、
    前記第１の半導体フィン及び前記第２の半導体フィンの下部を囲む分離領域を形成する工程と、
    前記第１の半導体フィン及び前記第２の半導体フィンの上面及び側壁上に、前記分離領域の上面に沿って、ダミーゲート構造を形成する工程と、
    前記ダミーゲート構造をアクティブゲート構造に置き換える工程と、
    前記アクティブゲート構造を貫通して、前記第１半導体フィンと前記第２半導体フィンとの間の第１開口をエッチングする工程であって、
    前記アクティブゲート構造上に第１のマスク層を形成する工程と、
    前記第１のマスク層をパターニングして、前記アクティブゲート構造上に前記第１のマスク層を貫通する第２の開口部を形成する工程と、
    前記パターニングされる第１のマスク層上に、前記第１のマスク層を貫通して前記第２の開口部の側壁及び底部に位置する第２のマスク層をコンフォーマルに形成する工程と、
    前記第２のマスク層を前記第２の開口部の底部から除去する工程と、
    前記第１の及び第２のマスク層をマスクとして、第１の深さを有する、前記第１の開口部の第１の部分をエッチングする工程と、
    前記第１のマスク層をマスクとして、前記第１の深さよりも浅い第２の深さを有する、前記開口部の第２の部分をエッチングする工程と、を備える工程と、
    前記第１の開口部内及び前記アクティブゲート構造上に、バリア層を形成する工程と、
    前記第１の開口部内及び前記アクティブゲート構造上の前記バリア層上に、酸素遮断層を形成する工程と、
    前記酸素遮断層に対して酸化プロセスをして第１の酸化物層を形成する工程と、
    前記第１の酸化物層上に誘電層を形成して前記第１の開口部を充填する工程と、を備える、方法。
  11. 前記誘電層は、酸化ケイ素層である、請求項１０に記載の方法。
  12. 前記第１の半導体フィン及び前記第２の半導体フィン上に、前記ダミーゲート構造の両側に位置するエピタキシャルソース／ドレイン領域を成長させる工程と、
    前記ダミーゲート構造、前記エピタキシャルソース／ドレイン領域及び前記分離領域上に、層間誘電層を形成する工程と、をさらに備え、前記アクティブゲート構造の前記開口部が層間誘電層を貫通する、請求項１０に記載の方法。
  13. 前記アクティブゲート構造の前記開口部は、前記分離領域を貫通して前記基板に達する、請求項１２に記載の方法。
  14. 前記酸素遮断層に対して酸化プロセスをする工程は、
    Ｏ２ソーク処理を行う工程をさらに備える、請求項１０に記載の方法。
  15. 前記酸素遮断層は、シリコン層であり、前記バリア層上に前記酸素遮断層を形成する工程は、
    ジヨードシラン（ＳｉＨ２Ｉ２）を含むプラズマ増強原子層堆積プロセスを行う工程をさらに備える、請求項１０に記載の方法。
  16. 前記酸素遮断層は、シリコン層であり、前記バリア層上に前記酸素遮断層を形成する工程は、
    Ｎ－（ジエチルアミノシリル）－Ｎ－エチルエタンアミン（Ｃ８Ｈ２２Ｎ２Ｓｉ）を含むプラズマ増強原子層堆積プロセスを行う工程をさらに備える、請求項１０に記載の方法。
  17. 前記酸素遮断層に対して酸化プロセスをすることは、前記酸素遮断層の全体を前記第１の酸化物層に変換する、請求項１０に記載の方法。
  18. 基板から延びる半導体フィンと、
    前記半導体フィンの下部を囲む分離領域と、
    前記半導体フィン上及び前記分離領域上に設けられ、層間誘電層中に配置されるメタルゲート構造と、
    前記メタルゲート構造内に配置され、前記メタルゲート構造を２つの異なる部分に分離する分離構造と、を備え、前記分離構造は、
    前記メタルゲート構造の２つの異なる部分の側壁に沿って延びるコンフォーマル窒化ケイ素層と、
    前記コンフォーマル窒化ケイ素層上のコンフォーマルシリコン層と、
    前記コンフォーマルシリコン層上の酸化ケイ素層と、を備える、半導体装置。
  19. 前記分離構造は、前記分離領域を貫通して前記基板内に部分的に延び、前記分離構造の前記コンフォーマル窒化ケイ素層は、前記基板に接している、請求項１８に記載の半導体装置。
  20. 前記コンフォーマル窒化ケイ素層は、前記メタルゲート構造の前記２つの異なる部分の一方の側壁から前記メタルゲート構造の他方の前記異なる部分まで、前記分離領域の上面に沿って延びる、請求項１８に記載の半導体装置。
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