TW202240890A - 半導體裝置及其形成方法 - Google Patents

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陳文彥
王立廷
劉書豪
陳亮吟
張惠政
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Abstract

在一個實施例中，一種裝置包括：在基板的通道區上的閘極結構；在閘極結構上的閘極遮罩，閘極遮罩包括第一介電材料及雜質，閘極遮罩中的雜質濃度在自閘極遮罩的上部區延伸至閘極遮罩的下部區的方向上降低；在閘極遮罩及閘極結構的側壁上的閘極間隔物，閘極間隔物包括第一介電材料及雜質，閘極間隔物中的雜質濃度在自閘極間隔物的上部區延伸至閘極間隔物的下部區的方向上降低；及鄰接閘極間隔區及通道區的源極/汲極區。

Description

電晶體源極/汲極觸點及形成方法
無
半導體裝置用於各種電子應用，諸如舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常係藉由在半導體基板上方順序沉積材料的絕緣或介電層、導電層及半導體層，及使用微影術圖案化各種材料層以在其上形成電路組件及元件來製造的。
半導體行業藉由最小特徵尺寸的不斷減小來不斷提高各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度，從而允許更多組件整合至給定面積。然而，隨著最小特徵尺寸的減小，出現了需要解決的其他問題。
無
以下揭示內容提供用於實施本揭露的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複系出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個組件或特徵與另一(多個)組件或(多個)特徵的關係的描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述符可類似地加以相應解釋。
根據各種實施例，執行植入製程以調整閘極遮罩及層間介電質的上部區。接著在自對準接觸(self-aligned contact，SAC)蝕刻製程中形成穿過層間介電質的源極/汲極觸點的接觸開口。閘極遮罩的經調整的上部區對層間介電質的蝕刻具有高蝕刻選擇性，使得在蝕刻製程期間閘極遮罩的損耗降低。降低這種損耗可減少裝置中的洩露，從而提高裝置性能。
第1圖係根據一些實施例的鰭式場效電晶體(FinFET)的實例。第1圖係三維視圖，為了說明清楚省略了FinFET的一些特徵。FinFET包括自基板50（例如，半導體基板）延伸的鰭片52，其中鰭片52充當FinFET的通道區58。隔離區，諸如淺溝槽隔離(shallow trench isolation，STI)區56，佈置在相鄰鰭片52之間，鰭片52可突出於相鄰STI區56之上及之間。儘管STI 56被描述/圖示為與基板50分開，如本文所用，術語「基板」可指單獨的半導體基板或半導體基板與隔離區的組合。另外，儘管鰭片52的底部部分被圖示為具有基板50的單一連續材料，但鰭片52的底部部分及/或基板50可包括單一材料或複數種材料。在這種情況下，鰭片52指自相鄰STI 56之間延伸的部分。
閘極介電質112沿著鰭片52的側壁及其頂表面上方。閘電極114在閘極介電質112上方。磊晶源極/汲極區88相對於閘極介電質112及閘電極114佈置在鰭片52的相對側。磊晶源極/汲極區88可在各個鰭片之間共享。舉例而言，相鄰磊晶源極/汲極區88可經電連接，諸如經由用磊晶生長聚結磊晶源極/汲極區88，或經由將磊晶源極/汲極區88與相同源極/汲極觸點耦合。
第1圖進一步圖示了後面諸圖中使用的參考橫截面。橫截面A-A'沿鰭片52的縱軸且在例如FinFET的磊晶源極/汲極區88之間的電流流動的方向上。橫截面B-B'垂直於橫截面A-A'且沿著閘電極114的縱軸。橫截面C-C'平行於橫截面B-B'且延伸穿過FinFET的磊晶源極/汲極區88。為清楚起見，後續諸圖參考了這些參考橫截面。
本文討論的一些實施例在使用後閘極製程形成FinFET的上下文中討論。在其它實施例中，可使用先閘極製程。此外，一些實施例考慮在諸如平面FET的平面裝置中使用的態樣。
第2圖至第20C圖係根據一些實施例的製造FinFET的中間階段的視圖。第2圖、第3圖及第4圖係三維視圖，示出了與第1圖相似的三維視圖。第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖及第20A圖圖示沿著類似於第1圖中的參考截面A-A'的橫截面的橫截面圖。第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖及第20B圖圖示沿著類似於第1圖中的參考橫截面B-B'的橫截面的橫截面圖。第5C圖、第6C圖、第7C圖、第8C圖、第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖及第20C圖圖示沿著類似於第1圖中的參考橫截面C-C'的橫截面的橫截面圖。
在第2圖中，提供了基板50。基板50可係半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者，其可經摻雜（例如，用p型或n型雜質）或無摻雜。基板50可係晶圓，諸如矽晶圓。通常，SOI基板係在絕緣體層上形成的半導體材料層。絕緣體層可係例如埋入式氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣體層設定在基板上，通常係矽或玻璃基板。亦可使用其它基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵、及/或磷砷化銦鎵；其組合；或類似者。
基板50具有n型區50N及p型區50P。n型區50N可用於形成n型裝置，諸如NMOS電晶體，例如，n型FinFET，且p型區50P可用於形成p型裝置，諸如PMOS電晶體，例如，p型FinFET。n型區50N可與p型區50P實體地分開（未單獨圖示），且可在n型區50N與p型區50P之間佈置任意數目的裝置特徵（例如，其它主動裝置、摻雜區、隔離結構等）。儘管圖示了一個n型區50N及一個p型區50P，但可提供任意數目的n型區50N及p型區50P。
在基板50中形成鰭片52。鰭片52係半導體條帶。可藉由在基板50中蝕刻溝槽在基板50中形成鰭片52。蝕刻可係任何可接受的蝕刻製程，諸如活性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者或其組合。蝕刻製程可能係各向異性的。
鰭片52可藉由任何適合的方法經圖案化。舉例而言，可使用一或多個光學微影術製程（包括雙重圖案化或多重圖案化製程）來圖案化鰭片52。通常，雙重圖案化或多重圖案化製程將光學微影術及自對準製程相結合，允許待產生的圖案具有例如比使用單一、直接光學微影術製程獲得的節距更小的節距。舉例而言，在一個實施例中，犧牲層形成在基板上方且使用光學微影術製程經圖案化。使用自對準製程沿著經圖案化犧牲層形成間隔物。接著移除犧牲層，且剩餘的間隔物可接著用作遮罩以圖案化鰭片52。在一些實施例中，遮罩（或其它層）可保留在鰭片52上。
STI區56形成在基板50上方及相鄰鰭片52之間。STI區56佈置在鰭片52的下部部分周圍，使得鰭片52的上部部分突出於相鄰STI區56之間。換言之，鰭片52的上部部分在STI區56的頂表面之上延伸。STI區56分開相鄰裝置的特徵。
STI區56可藉由任何適合的方法形成。舉例而言，絕緣材料可形成在基板50上方及相鄰鰭片52之間。絕緣材料可係諸如氧化矽的氧化物、諸如氮化矽的氮化物、類似者或其組合，其可藉由化學氣相沉積(chemical vapor deposition，CVD)製程形成，諸如高密度電漿CVD (high density plasma CVD，HDP-CVD)、可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)、類似者或其組合。可使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，絕緣材料係藉由FCVD形成的氧化矽。一旦形成絕緣材料，就可執行退火製程。儘管STI區56各者被圖示為單層，但一些實施例可利用多個層。舉例而言，在一些實施例中，可首先沿著基板50及鰭片52的表面形成襯裡（未單獨圖示）。此後，可在襯裡上方形成諸如先前描述的這些的絕緣材料。在一個實施例中，形成絕緣材料使得多餘的絕緣材料覆蓋鰭片52。接著對絕緣材料應用移除製程以移除鰭片52上方的多餘的絕緣材料。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似者。在遮罩保留在鰭片52上的實施例中，平坦化製程可曝光遮罩或移除遮罩。在平坦化製程之後，絕緣材料及遮罩（若存在）或鰭片52的頂表面係共面的（在製程變化範圍內）。據此，遮罩（若存在）或鰭片52的頂表面經由絕緣材料曝光。在所圖示的實施例中，鰭片52上不保留遮罩。接著絕緣材料經凹陷以形成STI區56。凹陷絕緣材料使得鰭片52的上部部分突出於絕緣材料的相鄰部分之間。此外，STI區56的頂表面可具有如所圖示的平面、凸面、凹面（諸如凹陷）或其組合。STI區56的頂表面可藉由適當的蝕刻形成平的、凸的及/或凹的。可使用諸如對絕緣材料的材料具有選擇性（例如，以比蝕刻鰭片52的材料更快的速率選擇性地蝕刻STI區56的絕緣材料）的任何可接受的蝕刻製程來凹陷絕緣材料。舉例而言，可使用稀氫氟(dilute hydrofluoric，dHF)酸來執行氧化物移除。
前面描述的製程係如何形成鰭片52及STI區56的僅一個實例。在一些實施例中，可使用遮罩及磊晶生長製程來形成鰭片52。舉例而言，介電層可形成在基板50的頂表面上方，且溝槽可經蝕刻穿過介電層以曝光下伏基板50。磊晶結構可在溝槽中磊晶生長，且介電層可經凹陷使得磊晶結構突出於介電層以形成鰭片52。在磊晶結構經磊晶生長的一些實施例中，磊晶生長的材料可在生長期間經原位摻雜，這可避免先前及/或後續植入，雖然原位摻雜及植入摻雜可一起使用。
此外，在n型區50N中磊晶生長不同於p型區50P中的材料的材料可係有利的。在各種實施例中，鰭片52的上部部分可由矽鍺（Si xGe 1-x，其中x可在0至1的範圍內）、碳化矽、純或基本純鍺、III-V化合物半導體、II-VI化合物半導體或類似者形成。舉例而言，用於形成III-V化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化鎵銦、砷化鋁銦、銻化鎵、銻化鋁、磷化鋁、磷化鎵及類似者。
此外，可在鰭片52及/或基板50中形成適當的井（未單獨圖示）。這些井可具有與後續待在n型區50N及p型區50P中的各者中形成的源極/汲極區的導電類型相反的導電類型。在一些實施例中，在n型區50N中形成p型井，且在p型區50P中形成n型井。在一些實施例中，在n型區50N及p型區50P兩者中形成p型井或n型井。
在具有不同井類型的實施例中，可使用諸如光阻劑的遮罩（未單獨圖示）來達成用於n型區50N及p型區50P的不同植入步驟。舉例而言，可在n型區50N中的鰭片52及STI區56上方形成光阻劑。光阻劑經圖案化以曝光p型區50P。光阻劑可藉由使用旋裝技術(spin-on technique)形成，且可使用可接受的光學微影術技術來圖案化。一旦光阻劑經圖案化，則在p型區50P中執行n型雜質植入，且光阻劑可充當遮罩以基本防止n型雜質被植入n型區50N中。n型雜質可係植入區中的磷、砷、銻或類似者，達到10 13cm -3至10 14cm -3範圍內的濃度。在植入之後，諸如藉由任何可接受的灰化製程來移除光阻劑。
在p型區50P的植入之後或之前，在p型區50P中的鰭片52及STI區56上方形成諸如光阻劑的遮罩（未單獨圖示）。光阻劑經圖案化以曝光n型區50N。光阻劑可藉由使用旋裝技術形成，且可使用可接受的光學微影術技術來圖案化。一旦光阻劑經圖案化，可在n型區50N中執行p型雜質植入，且光阻劑可充當遮罩以基本防止p型雜質被植入p型區50P中。p型雜質可係植入區中的硼、氟化硼、銦或類似者，達到10 13cm -3至10 14cm -3範圍內的濃度。在植入之後，諸如藉由任何可接受的灰化製程來移除光阻劑。
在n型區50N及p型區50P的植入之後，可執行退火以修復植入損傷且活化植入的p型及/或n型雜質。在磊晶結構為鰭片52磊晶生長的一些實施例中，在生長期間生長的材料可經原位摻雜，這可避免植入，儘管原位摻雜及植入摻雜可一起使用。
在第3圖中，虛設介電層62形成在鰭片52上。虛設介電層62可由介電材料（諸如氧化矽、氮化矽、其組合或類似者）形成，其可根據可接受的技術經沉積或熱生長。虛設閘極層64形成在虛設介電層62上方，且遮罩層66形成在虛設閘極層64上方。虛設閘極層64可沉積在虛設介電層62上方且接著諸如藉由CMP經平坦化。遮罩層66可沉積在虛設閘極層64上方。虛設閘極層64可由導電或非導電材料（諸如非晶矽、多晶矽（聚合矽）、多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物或類似者）形成，其可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD或類似者沉積。虛設閘極層64可由對絕緣材料（例如，STI區56及/或虛設介電層62）的蝕刻具有高蝕刻選擇性的材料（多種）形成。遮罩層66可由諸如氮化矽、氧氮化矽或類似者的介電材料形成。在這個實例中，跨n型區50N及p型區50P形成單個虛設閘極層64及單個遮罩層66。在所圖示實施例中，虛設介電層62覆蓋鰭片52及STI區56，使得虛設介電層62在STI區56上方及虛設閘極層64與STI區56之間延伸。在另一實施例中，虛設介電層62僅覆蓋鰭片52。
在第4圖中，使用可接受的光學微影術及蝕刻技術圖案化遮罩層66以形成遮罩76。接著藉由任何可接受的蝕刻技術將遮罩76的圖案轉移至虛設閘極層64以形成虛設閘極74。遮罩76的圖案可藉由任何可接受的蝕刻技術可選地進一步轉移至虛設介電層62，以形成虛設介電質72。虛設閘極74覆蓋鰭片52的各自的通道區58。遮罩76的圖案可用於實體地分開相鄰虛設閘極74。虛設閘極74亦可具有基本垂直（在製程變化範圍內）於鰭片52的縱向方向的縱向方向。遮罩76可在虛設閘極74的圖案化期間經移除，或可在後續處理期間經移除。
第5A圖至第20C圖圖示製造實施例裝置的各種額外步驟。第5A圖至第20C圖圖示n型區50N及p型區50P中任一者的特徵。舉例而言，所圖示的結構可適用於n型區50N及p型區50P兩者。n型區50N及p型區50P的結構中的差別（若有）在各個圖所附的文本中描述。
在第5A圖至第5C圖中，閘極間隔物82形成在鰭片52上方、遮罩76（若存在）、虛設閘極74及虛設介電質72的經曝光側壁上。閘極間隔物82可藉由共形沉積一或多個介電材料（多種）及後續蝕刻介電材料（多種）而形成。可接受的介電材料可包括氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽或類似者，其可藉由共形沉積製程形成，諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、原子層沉積(atomic layer deposition，ALD)、電漿增強原子層沉積(plasma-enhanced atomic layer deposition，PEALD)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。可執行任何可接受的蝕刻製程（諸如乾式蝕刻、濕式蝕刻、類似者或其組合）以圖案化介電材料（多種）。蝕刻可係各向異性的。當經蝕刻時，介電材料（多種）在虛設閘極74的側壁上留下部分（從而形成閘極間隔物82，參見第5A圖）。如隨後將更詳細地描述的，在一些實施例中，調整用於形成閘極間隔物82的蝕刻，使得當蝕刻時，介電材料（多種）亦具有留在鰭片52的側壁上的部分（從而形成鰭片間隔物84，參見第5C圖）。在蝕刻之後，鰭片間隔物84（若存在）及閘極間隔物82可具有直側壁（如所圖示）或圓形側壁（未單獨圖示）。
此外，可執行植入以形成輕摻雜源極/汲極(lightly doped source/drain，LDD)區（未單獨圖示）。在具有不同裝置類型的實施例中，類似於用於先前描述的井的植入，可在n型區50N上方形成諸如光阻劑的遮罩（未單獨圖示），同時曝光p型區50P，且適當類型（例如，p型）的雜質可植入曝光於p型區50P中的鰭片52中。接著可移除遮罩。隨後，可在曝光n型區50N的同時在p型區50P上方形成諸如光阻劑的遮罩（未單獨圖示），且可將適當類型的雜質（例如，n型）植入曝光於n型區50N中的鰭片52中。接著可移除遮罩。n型雜質可係先前描述的任何n型雜質，且p型雜質可係先前描述的任何p型雜質。在植入期間，通道區58保持由虛設閘極74覆蓋，使得通道區58保持基本無雜質植入以形成LDD區。LDD區可具有在10 15cm -3至10 19cm -3範圍內的雜質濃度。退火可用於修復植入損傷及活化植入的雜質。
注意，先前的揭示內容通常描述形成間隔物及LDD區的製程。可使用其他製程及順序。舉例而言，可利用較少或額外的間隔物、可利用不同順序的步驟、可形成及移除額外的間隔物及/或類似者。此外，可使用不同的結構及步驟來形成n型裝置及p型裝置。
在第6A圖至第6C圖中，源極/汲極凹槽86形成在鰭片52中。在所圖示實施例中，源極/汲極凹槽86延伸至鰭片52中。源極/汲極凹槽86亦可延伸至基板50中。在各種實施例中，源極/汲極凹槽86可延伸至基板50的頂表面而不蝕刻基板50；鰭片52可經蝕刻使得源極/汲極凹槽86的底表面佈置在STI區56的頂表面之下；或類似者。源極/汲極凹槽86可藉由使用各向異性蝕刻製程（諸如RIE、NBE或類似者）蝕刻鰭片52來形成。在用於形成源極/汲極凹槽86的蝕刻製程期間，閘極間隔物82及虛設閘極74共同遮蔽鰭片52的部分。在源極/汲極凹槽86達至所需深度之後，可使用定時蝕刻製程以停止源極/汲極凹槽86的蝕刻。在一些實施例中，鰭片間隔物84亦經凹陷直至它們達至所需高度。控制鰭片間隔物84的高度允許控制隨後生長的源極/汲極區的尺寸。
在第7A圖至第7C圖中，磊晶源極/汲極區88形成在源極/汲極凹槽86中。據此磊晶源極/汲極區88被佈置在鰭片52中，使得各個虛設閘極74（及相應通道區58）在磊晶源極/汲極區88的各自的相鄰對之間。磊晶源極/汲極區88據此鄰接通道區58及閘極間隔物82。在一些實施例中，閘極間隔物82用於藉由適當的側向距離將磊晶源極/汲極區88自虛設閘極74分開，使得磊晶源極/汲極區88不與所得FinFET的後續形成的閘極短路。磊晶源極/汲極區88的材料可經選擇，以在各自的通道區58中施加應力，從而提高效能。
n型區50N中的磊晶源極/汲極區88可藉由遮蔽p型區50P而形成。接著，n型區50N中的磊晶源極/汲極區88在n型區50N中的源極/汲極凹槽86中磊晶生長。磊晶源極/汲極區88可包括適合於n型裝置的任何可接受的材料。舉例而言，若鰭片52係矽，則n型區50N中的磊晶源極/汲極區88可包括在通道區58上施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜碳化矽、磷化矽或類似者。n型區50N中的磊晶源極/汲極區88可稱為「n型源極/汲極區」。n型區50N中的磊晶源極/汲極區88可具有自鰭片52的各自的表面升起的表面，且可具有刻面(facet)。
p型區50P中的磊晶源極/汲極區88可藉由遮蔽n型區50N形成。接著，p型區50P中的磊晶源極/汲極區88在p型區50P中的源極/汲極凹槽86中磊晶生長。磊晶源極/汲極區88可包括適合於p型裝置的任何可接受的材料。舉例而言，若鰭片52係矽，p型區50P中的磊晶源極/汲極區88可包括在通道區58上施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫或類似者。p型區50P中的磊晶源極/汲極區88可稱為「p型源極/汲極區」。p型區50P中的磊晶源極/汲極區88可具有自鰭片52的各自的表面升起的表面，且可具有刻面。
磊晶源極/汲極區88及/或鰭片52可植入雜質，以形成源極/汲極區，類似於先前描述的形成LDD區的製程，然後進行退火。源極/汲極區可具有在10 19cm -3至10 21cm -3範圍內的雜質濃度。用於源極/汲極區的n型及/或p型雜質可係先前描述的任何雜質。在一些實施例中，磊晶源極/汲極區88可在生長期間經原位摻雜。
作為用於形成磊晶源極/汲極區88的磊晶製程的結果，磊晶源極/汲極區的上表面具有刻面，刻面超出鰭片52的側壁而側向向外擴展。在一些實施例中，這些刻面使得相鄰磊晶源極/汲極區88合併，如第7C圖所圖示。在一些實施例中，相鄰磊晶源極/汲極區88在磊晶製程完成之後保持分開。在所圖式實施例中，形成鰭片間隔物84以覆蓋在STI區56之上延伸的鰭片52的側壁的一部分，從而阻擋了磊晶生長。在另一實施例中，用於形成閘極間隔物82的間隔物蝕刻經調整以不形成鰭片間隔物84，從而允許磊晶源極/汲極區88延伸至STI區56的表面。
磊晶源極/汲極區88可包括一或多個半導體材料層。舉例而言，磊晶源極/汲極區88可各包括襯裡層88A、主層88B及結束層88C（或更一般地，第一半導體材料層、第二半導體材料層及第三半導體材料層）。任何數目的半導體材料層可用於磊晶源極/汲極區88。襯裡層88A、主層88B及結束層88C可由不同的半導體材料形成，及/或可摻雜至不同的雜質濃度。在一些實施例中，主層88B具有比結束層88C更高的雜質濃度，且結束層88C具有比襯裡層88A更高的雜質濃度。在磊晶源極/汲極區88包括三個半導體材料層的實施例中，襯裡層88A可在源極/汲極凹槽86中生長，主層88B可在襯裡層88A上生長，且結束層88C可在主層88B上生長。形成具有比主層88B更低的雜質濃度的襯裡層88A可增大源極/汲極凹槽86中的附著力，且形成具有比主層88B更低的雜質濃度的結束層88C可減少後續處理期間摻雜劑自主層88B向外擴散。
在第8A圖至第8C圖中，第一層間介電質(inter-layer dielectric，ILD) 94沉積在磊晶源極/汲極區88、閘極間隔物82及遮罩76（若存在）或虛設閘極74上方。第一ILD 94可由介電材料形成，其可藉由任何適合的方法沉積，諸如CVD、電漿增強CVD (PECVD)、FCVD或類似者。可接受的介電材料可包括磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、無摻雜矽玻璃(undoped silicate glass，USG)或類似者。可使用藉由任何可接受的製程形成的其他絕緣材料。
在一些實施例中，在第一ILD 94與磊晶源極/汲極區88、閘極間隔物82及遮罩76（若存在）或虛設閘極74之間形成接觸蝕刻停止層(contact etch stop layer，CESL) 92。CESL 92可由對第一ILD 94的蝕刻具有高蝕刻選擇性的介電材料形成。可接受的介電材料可包括氮化矽、碳氮化矽、氧氮化矽、碳氮氧化矽或類似者，其可藉由共形沉積製程（諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)或類似者）形成。
在第9A圖至第9C圖中，執行移除製程以使第一ILD 94的頂表面與遮罩76（若存在）或虛設閘極74的頂表面齊平。在一些實施例中，可利用諸如化學機械研磨(CMP)、回蝕製程、其組合或類似者的平坦化製程。平坦化製程亦可移除虛設閘極74上的遮罩76，及沿著遮罩76的側壁的閘極間隔物82的部分。在平坦化製程之後，第一ILD 94、CESL 92、閘極間隔物82、及遮罩76（若存在）或虛設閘極74的頂表面共面（在製程變化範圍內）。據此，遮罩76（若存在）或虛設閘極74的頂表面經由第一ILD 94曝光。在所圖示實施例中，遮罩76保留，且平坦化製程將第一ILD 94的頂表面與遮罩76的頂表面齊平。
在第10A圖至第10C圖中，在蝕刻製程中移除遮罩76（若存在）及虛設閘極74，從而形成凹槽96。凹槽96中的虛設介電質72的部分亦可經移除。在一些實施例中，僅移除虛設閘極74，且虛設介電質72保留並藉由凹槽96曝光。在一些實施例中，虛設介電質72自晶片的第一區（例如，核心邏輯區）中的凹槽96移除且保留在晶片的第二區（例如，輸入/輸出區）中的凹槽96中。在一些實施例中，藉由各向異性乾式蝕刻製程移除虛設閘極74。舉例而言，蝕刻製程可包括使用活性氣體（多種）的乾式蝕刻製程，以比蝕刻第一ILD 94或閘極間隔物82更快的速率選擇性地蝕刻虛設閘極74。在移除期間，當蝕刻虛設閘極74時，虛設介電質72可用作蝕刻停止層。在移除虛設閘極74之後，可接著可選地移除虛設介電質72。各個凹槽96曝光及/或上覆各自的鰭片52的通道區58。
在第11A圖至第11C圖中，閘極介電層102形成在凹槽96中。閘電極層104形成在閘極介電層102上。閘極介電層102及閘電極層104係用於替換閘極的層，且各沿著通道區58的側壁及其頂表面上方延伸。
閘極介電層102佈置在鰭片52的側壁及/或頂表面上以及閘極間隔物82的側壁上。閘極介電層102亦可形成在第一ILD 94及閘極間隔物82的頂表面上。閘極介電層102可包括氧化物（諸如氧化矽或金屬氧化物）、矽酸鹽（諸如金屬矽酸鹽）、其組合、其多層或類似者。閘極介電層102可包括高k介電材料（例如，具有大於7.0的k值的介電材料），諸如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽及其組合。閘極介電層102的形成方法可包括分子束沉積(molecular-beam deposition，MBD)、ALD、PECVD及類似者。在虛設介電質72的部分保留在凹槽96中的實施例中，閘極介電層102包括虛設介電質72的材料（例如，氧化矽）。儘管圖示了單層閘極介電層102，但閘極介電層102可包括任何數目的介面層及任何數目的主層。舉例而言，閘極介電層102可包括介面層及上覆高k介電層。
閘電極層104可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鎢、鈷、釕、鋁、其組合、其多層或類似者。在一些實施例中，閘電極層104包括富含鉭及鎢的氮化鉭。儘管圖示了單層閘電極層104，但閘電極層104可包括任何數目的功函數調諧層、任何數目的阻障層、任何數目的黏合層及填充材料。
n型區50N及p型區50P中的閘極介電層102的形成可同時發生，使得各個區中的閘極介電層102由相同的材料（多種）形成，且閘電極層104的形成可同時發生，使得各個區中的閘電極層104由相同的材料（多種）形成。在一些實施例中，各個區中的閘極介電層102可藉由不同的製程形成，使得閘極介電層102可係不同的材料及/或具有不同數目的層；及/或各個區中的閘電極層104可藉由不同的製程形成，使得閘電極層104可係不同的材料及/或具有不同數目的層。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝光適當的區。
在第12A圖至第12C圖中，執行移除製程，以移除閘極介電層102及閘電極層104的材料的多餘部分，這些材料的多餘部分在第一ILD 94、CESL 92及閘極間隔物82的頂表面上方，從而形成閘極介電質112及閘電極114。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(CMP)、回蝕製程、其組合或類似者。當進行平坦化時，閘極介電層102具有留在凹槽96中的部分（從而形成閘極介電質112）。當進行平坦化時，閘電極層104具有留在凹槽96中的部分（從而形成閘電極114）。在平坦化製程之後，閘極間隔物82、CESL 92、第一ILD 94、閘極介電質112及閘電極114的頂表面係共面的（在製程變化範圍內）。閘極介電質112及閘電極114形成所得FinFET的替換閘極。閘極介電質112及閘電極114的各個相應對可統稱為「閘極結構」。閘極結構各沿著鰭片52的通道區58的頂表面、側壁及底表面延伸。
第13A圖至第13C圖中，閘極遮罩116形成在閘極結構（包括閘極介電質112及閘電極114）上方。在一些實施例中，閘極遮罩116亦可形成在閘極間隔物82（隨後將對第21圖更詳細地描述）上方。閘極遮罩116由一或多個介電材料（多種）形成，介電材料對第一ILD 94的蝕刻具有高蝕刻選擇性。可接受的介電材料可包括氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽或類似者，這些可藉由共形沉積製程（諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、電漿增強原子層沉積(PELD)或類似者）形成。可使用藉由任何可接受製程形成的其他絕緣材料。隨後形成閘極觸點以穿透閘極遮罩116而接觸閘電極114的頂表面。
作為形成閘極遮罩116的實例，閘極結構（包括閘極介電質112及閘電極114）可使用任何可接受的蝕刻製程來凹陷。在一些實施例中，閘極間隔物82亦經凹陷。當閘極間隔物82經凹陷時，它們可凹陷與閘極結構相同的量，或可凹陷不同的量。接著介電材料（多種）共形地沉積在凹槽中。執行移除製程以移除介電材料（多種）的多餘部分，這些多餘部分在第一ILD 94的頂表面上方，從而形成閘極遮罩116。在一些實施例中，可利用諸如化學機械研磨(CMP)、回蝕製程、其組合或類似者的平坦化製程。當經平坦化時，介電材料（多種）具有留在凹槽中的部分（從而形成閘極遮罩116）。在平坦化製程之後，閘極間隔物82、CESL 92、第一ILD 94及閘極遮罩116的頂表面共面（在製程變化範圍內）。
在第14A圖至第14C圖中，在閘極間隔物82、CESL 92、及閘極遮罩116的上部區120U中植入雜質，以修改這些上部區120U的蝕刻速率。雜質亦可植入第一ILD 94的上部區120U中。雜質可係硼、磷、砷、鍺、碳、矽、氬、氙或類似者。在閘極間隔物82、CESL 92、及閘極遮罩116各由氮化物（例如，氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽等）形成的實施例中，雜質可係硼或磷，且植入可係藉由植入製程118。因此，閘極間隔物82、CESL 92及閘極遮罩116可各包含相同的介電材料及雜質。
各種特徵的上部區120U係富雜質的。舉例而言，閘極間隔物82、CESL 92及閘極遮罩116的上部區120U可各包括具有比閘極間隔物82、CESL 92及閘極遮罩116的下部區120L更高的硼或磷濃度（以原子百分比計）的氮化物。如隨後將更詳細地描述的，將在第一ILD 94中蝕刻接觸開口以曝光磊晶源極/汲極區88。閘極間隔物82、CESL 92及閘極遮罩116的經調整（例如，富雜質的）上部區120U具有對第一ILD 94的蝕刻的高蝕刻選擇性，從而有助於在第一ILD 94中的接觸開口的蝕刻期間降低閘極間隔物82、CESL 92及閘極遮罩116的損耗。
與上部區120U相比，閘極間隔物82、CESL 92第一ILD 94及閘極遮罩116的下部區120L在雜質植入期間/之後保持未調整或較少調整。在一些實施例中，下部區120L保留其初始組成，使得下部區120L的最終組成與下部區120L的初始組成相同。因此，下部區120L可基本不含雜質。在一些實施例中，下部區120L經調整，但與上部區120U相比經較少調整，使得下部區120L的最終組成比上部區120U的最終組成更接近它們的初始組成。因此，下部區120L可包含雜質。如隨後將更詳細地描述的，上部區120U中植入雜質的平均濃度可比下部區120L中植入雜質的平均濃度大幾個數量級。舉例而言，上部區120U中的雜質濃度可係下部區120L中雜質濃度的10 3至10 4倍。上部區120U與下部區120L之間平均雜質濃度的變化可係突然的或可係平緩的。更一般地，各種特徵中雜質濃度形成梯度，其中濃度在自各種特徵的上部區120U延伸至下部區120L的方向上降低。
如上所述，閘極間隔物82、CESL 92及閘極遮罩116可各由氮化物（例如，氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽等）形成，且第一ILD 94可由氧化物（例如，氧化矽）形成。相比植入氮化物，植入製程118可將更多雜質植入氧化物，使得第一ILD 94的上部區120U具有比閘極間隔物82、CESL 92及閘極遮罩116的上部區120U更大的深度及雜質濃度。舉例而言，第一ILD 94的上部區120U可具有0 nm至6 nm範圍內的深度D 1（參見第14C圖），且可具有10 18cm -3至10 22cm -3範圍內的雜質濃度，而閘極遮罩116的上部區120U可具有0 nm至4 nm範圍內的深度D 2（參見第14B圖），且可具有在10 15cm -3至10 16cm -3範圍內的雜質濃度。在不降低裝置性能的情況下，將閘極遮罩116的上部區120U植入成這個範圍內的雜質濃度對第一ILD 94的蝕刻提供了足夠的蝕刻選擇性。在不降低裝置性能的情況下，將閘極遮罩116的上部區120U植入成這個範圍之外的雜質濃度可能無法對第一ILD 94的蝕刻提供足夠的蝕刻選擇性。
在一些實施例中，植入製程118包括熱植入製程。具體地，可藉由將基板50置放在植入機平台上、且在控制植入機平台的溫度的同時將雜質衝擊至閘極間隔物82、CESL 92、第一ILD 94及閘極遮罩116中來執行熱植入製程。可在高能量下植入雜質，諸如植入能量在0.5千電子伏至10千電子伏範圍內。植入機平台可控制成-100℃至500℃範圍內的溫度。用熱植入製程植入雜質有助於在植入製程118期間減少閘極間隔物82、CESL 92及閘極遮罩116的表面氧化，從而進一步提高它們對第一ILD 94的蝕刻選擇性。用這些範圍內的參數執行熱植入製程允許在避免植入損傷的同時，將閘極間隔物82、CESL 92及閘極遮罩116的上部區120U植入成期望的雜質濃度（先前描述的）。用這些範圍之外的參數執行熱植入製程可能不允許在避免植入損傷的同時，閘極間隔物82、CESL 92、及閘極遮罩116的上部區120U被植入成期望的雜質濃度。
在一些實施例中，植入製程118進一步包括熱植入製程之後的退火製程。退火製程可係熔融雷射退火(melting laser annealing，MLA)、動態表面退火(dynamic surface annealing，DSA)或類似者。在一些實施例中，退火製程係在800℃至1000℃範圍內的溫度下執行且持續時間在1 µs至10 µs範圍內的熔融雷射退火。在一些實施例中，退火製程係在850℃至900℃範圍內的溫度下執行且持續時間在0.1 ms至1 ms範圍內的動態表面退火。執行退火製程修復植入損傷且活化植入雜質。具體地，退火製程促進雜質（例如，硼或磷）與氮化物（例如，閘極間隔物82、CESL 92及閘極遮罩116）的鍵結。增加閘極間隔物82、CESL 92及閘極遮罩116中雜質的鍵結有助於提高它們對第一ILD 94的蝕刻選擇性。
第24圖係自植入製程118獲得的實驗資料圖。植入雜質的濃度被繪製為距第一ILD 94的頂表面的深度的函數。如圖所示，上部區120U中的雜質濃度比下部區120L中的雜質濃度大幾個數量級。
在第15A圖至第15C圖中，介電層122可選地形成在閘極間隔物82、CESL 92、第一ILD 94及閘極遮罩116上方。介電層122可稱為墊層。介電層122可由諸如氧化矽、氧化鋁或類似者的氧化物形成，其可藉由CVD、ALD或類似者沉積。
遮罩124形成在介電層122（若存在）上、以及閘極間隔物82、CESL 92、第一ILD 94及閘極遮罩116上方。遮罩124可藉由在介電層122上沉積一或多個遮蔽層（多層）且用槽開口126圖案化遮蔽層（多層）來形成。遮蔽層（多層）可各由包括金屬（例如，氮化鈦、鈦、氮化鉭、鉭、摻雜金屬的碳化物（例如，碳化鎢）或類似者）及/或類金屬（例如，氮化矽、氮化硼、碳化矽或類似者）的材料形成，其可藉由諸如CVD、ALD或類似者的沉積製程形成。在一些實施例中，遮蔽層（多層）包括下遮蔽層及上遮蔽層，其中下遮蔽層由金屬形成，且上遮蔽層由氧化物形成，諸如正矽酸乙酯(tetraethylorthosilicate，TEOS)氧化物、無氮抗反射塗膜(nitrogen-free anti-reflective coating，NFARC)或類似者。遮蔽層（多層）可使用可接受的光學微影術技術用槽開口126進行圖案化以形成遮罩124。槽開口126係平行於鰭片52的縱向方向運行的條帶，與CESL 92、第一ILD 94及閘極遮罩116重疊。具體地，槽開口126在多個閘極結構（包括閘極介電質112及閘電極114）及多個磊晶源極/汲極區88上方延伸。
在第16A圖至第16C圖中，使用遮罩124作為蝕刻遮罩且使用CESL 92作為蝕刻停止層來蝕刻第一ILD 94以形成用於源極/汲極觸點的接觸開口128。蝕刻可係任何可接受的蝕刻製程，諸如對第一ILD 94的材料具有選擇性的蝕刻製程（例如，以比蝕刻閘極間隔物82、CESL 92及閘極遮罩116的材料（多種）更快的速率選擇性地蝕刻第一ILD 94的材料）。蝕刻製程可係各向異性的。因此，槽開口126延伸穿過介電層122（若存在），且未被遮罩124覆蓋的第一ILD 94的部分（例如，藉由槽開口126曝光）經蝕刻以形成接觸開口128。接著接觸開口128藉由任何可接受的蝕刻製程延伸穿過CESL 92以曝光磊晶源極/汲極區88。在蝕刻製程之後，可諸如藉由任何可接受的灰化製程移除遮罩124。在蝕刻期間閘極遮罩116覆蓋閘極結構（包括閘極介電質112及閘電極114），從而在蝕刻接觸開口128期間保護閘極結構。
用於形成接觸開口128的蝕刻製程係自對準接觸(SAC)蝕刻製程，其中在蝕刻接觸開口128期間，閘極間隔物82、CESL 92及閘極遮罩116曝光於蝕刻劑。取決於用於形成接觸開口128的蝕刻製程的選擇性，閘極間隔物82、CESL 92及/或閘極遮罩116發生一些損失，使得閘極間隔物82、CESL 92及/或閘極遮罩116的側壁及頂表面在蝕刻之後係圓的。然而，如上所述，閘極間隔物82、CESL 92及閘極遮罩116的上部區120U包括藉由植入製程118植入的雜質（參見第14A圖至第14C圖）。在閘極間隔層82、CESL 92及閘極遮罩116各由氮化物（例如，氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽等）形成的實施例中，雜質可係硼或磷，且植入可係藉由植入製程118。含有雜質的閘極間隔物82、CESL 92及閘極遮罩116的上部區120U對第一ILD 94的蝕刻具有高蝕刻選擇性。因此，在用於形成接觸開口128的蝕刻製程中，閘極間隔物82、CESL 92及閘極遮罩116的損耗可減少。儘管可發生閘極間隔物82、CESL 92及/或閘極遮罩116的一些圓化，但圓化量小。在一些實施例中，閘極間隔物82、CESL 92及閘極遮罩116共同具有將CESL 92的直側壁連接至閘極遮罩116的頂表面的圓形側壁，且圓形側壁具有5 nm至15 nm範圍內的弧長。在蝕刻接觸開口128期間減少閘極間隔物82、CESL 92及閘極遮罩116的損耗有助於減少後續形成的源極/汲極觸點與閘電極114之間的洩露。因此可改善裝置性能。
在一些實施例中，第一ILD 94藉由使用基於氟碳化合物(fluorocarbon，C xF y)的蝕刻劑的乾式蝕刻來蝕刻。在一個實例中，閘極間隔層82、CESL 92及閘極遮罩116可各由氮化物（例如，氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽等）形成，第一ILD 94可由氧化物（例如，氧化矽）形成，雜質係硼，且第一ILD 94在產生電漿的同時用C 4F 6蝕刻。在電漿產生過程中，根據反應式(1)，氟自C 4F 6中脫離，形成C 4F 5*自由基及F*自由基。F*自由基攻擊閘極間隔層82、CESL 92及閘極遮罩116的材料（多種）中的Si-N鍵及Si-B鍵兩者，以斷開這些鍵，使得F*自由基分別根據反應式(2)及反應式(3)與開放的N-原子及B-原子鍵結。F*自由基亦與開放的矽原子鍵結。這些反應的產物可例如用真空抽空。F*自由基與硼的反應比與氮的反應快。在閘極間隔物82、CESL 92及閘極遮罩116的材料（多種）中包含硼加快了F*自由基的消耗，使得較少的F*自由基可與C 4F 5*自由基再結合。C 4F 5*自由基在閘極間隔物82、CESL 92及閘極遮罩116的表面上反應以根據反應式(4)在這些表面上形成聚合物副產物（例如，(C 4F 5) 6）。因此聚合物副產物係SAC蝕刻製程的副產物。由反應式(1)~(4)描述的形成聚合物副產物的反應的實例如第25圖中所圖示。聚合物副產物對蝕刻基本係惰性的，且在接觸開口128的蝕刻期間在閘極間隔物82、CESL 92及閘極遮罩116的表面上方充當保護層。包括閘極間隔物82、CESL 92及閘極遮罩116的材料（多種）中的雜質在SAC蝕刻期間促進聚合物副產物的形成，從而產生更厚的保護層。舉例而言，保護層的厚度可達200 Å，諸如在0 Å至200 Å範圍內的厚度。形成更厚的保護層提供更多的蝕刻保護，從而減少在蝕刻接觸開口128期間閘極間隔物82、CESL 92及/或閘極遮罩116的損失。
Figure 02_image001
(1)
Figure 02_image003
(2)
Figure 02_image005
(3)
Figure 02_image007
(4)
在第17A圖至第17C圖中，接觸間隔物132形成在接觸開口128中。接觸間隔物132可藉由在接觸開口128中共形地沉積一或多個介電材料（多種）且隨後蝕刻介電材料（多種）而形成。可接受的介電材料可包括氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽或類似者，其可由共形沉積製程形成，諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。可執行任何可接受的蝕刻製程，諸如乾式蝕刻、濕式蝕刻、類似者或其組合，以圖案化介電材料（多種）。蝕刻可係各向異性的。當蝕刻時，介電材料（多種）具有留在CESL 92的側壁上的部分（從而形成接觸間隔物132）。在蝕刻之後，介電材料（多種）的一些多餘部分可保留在閘極遮罩116的頂表面上方。
用於源極/汲極觸點的導電層134（多層）形成在接觸開口128中。舉例而言，導電層134（多層）可藉由在接觸開口128中形成諸如擴散阻障層、附著層或類似者的襯裡（未單獨圖示）及導電材料來形成。襯裡可包括鈦、氮化鈦、鉭、氮化鉭、或類似者。導電材料可係金屬，諸如鈷、鎢、銅、銅合金、銀、金、鋁、鎳或類似者，其可藉由諸如PVD、ALD、CVD、或類似者的沉積製程形成。導電層134（多層）形成在接觸間隔物132及介電層122的側壁及/或頂表面上。
在第18A圖至第18C圖中，執行移除製程以移除導電層134（多層）及接觸間隔物132的多餘部分，這些多餘部分在閘極遮罩116的頂表面上方。移除製程亦可移除介電層122。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(CMP)、回蝕製程、其組合或類似者。接觸開口128中的剩餘導電層134（多層）在接觸開口128中形成源極/汲極觸點136。源極/汲極觸點136延伸穿過第一ILD 94及CESL 92以接觸磊晶源極/汲極區88。在平坦化製程之後，源極/汲極觸點136、接觸間隔物132、閘極遮罩116、第一ILD 94及閘極間隔物82的頂表面共面（在製程變化範圍內）。
取決於移除製程的選擇性，為移除導電層134（多層）及接觸間隔物132的多餘部分而執行的移除製程亦可移除閘極間隔物82、第一ILD 94及閘極遮罩116的一些部分。具體地，閘極遮罩116的一些損失可能發生，使得閘極遮罩116及閘極間隔物82具有減小的高度。在所圖示的實施例中，接觸間隔物132沿著閘極間隔物82、CESL 92及閘極遮罩116的剩餘部分的圓形側壁延伸且實體接觸這些側壁。在另一實施例（隨後將對第22圖至第23圖更詳細地描述）中，減小閘極遮罩116及閘極間隔物82的高度，直至閘極遮罩116及CESL 92的頂表面共面（在製程變化範圍內），使得接觸間隔物132藉由CESL 92與閘極遮罩116的側壁實體地分開。
在一些實施例中，閘極間隔物82、CESL 92、第一ILD 94及閘極遮罩116的上部區120U的部分在移除製程之後保留。舉例而言，移除製程可減薄但不移除各種特徵的上部區120U。儘管閘極間隔物82、CESL 92、第一ILD 94及閘極遮罩116含有藉由植入製程118植入的雜質（參見第14A圖至第14C圖），但雜質濃度可足夠低，使得裝置性能不降低。此外，如前所述，閘極間隔物82、CESL 92、第一ILD 94及閘極遮罩116中雜質的存在有助於藉由減少蝕刻接觸開口128時的損耗來提高裝置性能（參見第16A圖至第16C圖），從而減少源極/汲極觸點136與閘電極114之間的洩露。在另一實施例（隨後將對第22圖至第23圖更詳細地描述）中，減小閘極間隔物82、CESL 92、第一ILD 94及閘極遮罩116的高度，直至閘極間隔物82、CESL 92、第一ILD 94及閘極遮罩116的上部區120U經移除。
在移除製程之後，當上部區120U的部分保留時，源極/汲極觸點136延伸穿過各種特徵的上部區120U及下部區120L。源極/汲極觸點136在下部區120L的至少一部分中具有直側壁。源極/汲極觸點136在上部區120U中具有圓形側壁（且亦可在下部區120L的一部分中具有圓形側壁）。接觸間隔物132沿著源極/汲極觸點136的圓形側壁且沿著閘極間隔物82、CESL 92及閘極遮罩116的剩餘部分的圓形側壁延伸。
在第19A圖至第19C圖中，第二ILD 144沉積在第一ILD 94、閘極遮罩116、源極/汲極觸點136及接觸間隔物132上方。在一些實施例中，第二ILD 144係藉由可流動CVD方法形成的可流動膜。在一些實施例中，第二ILD 144由諸如PSG、BSG、BPSG、USG或類似者的介電材料形成，其可藉由諸如CVD、PECVD或類似者的任何適合的方法沉積。
在一些實施例中，在第二ILD 144與第一ILD 94、閘極遮罩116、源極/汲極觸點136及接觸間隔物132之間形成蝕刻停止層(etch stop layer，ESL)142。ESL 142可包括介電材料，諸如，氮化矽、氧化矽、氧氮化矽或類似者，具有對第二ILD 144的蝕刻的高蝕刻選擇性。
在第20A圖至第20C圖中，源極/汲極觸點146及閘極觸點148分別形成為接觸源極/汲極觸點136及閘電極114。源極/汲極觸點146實體耦合及電耦合至源極/汲極觸點136。閘極觸點148實體耦合及電耦合至閘電極114。
作為形成源極/汲極觸點146及閘極觸點148的實例，用於源極/汲極觸點146的開口穿過第二ILD 144及ESL 142形成，且用於閘極觸點148的開口穿過第二ILD 144、ESL 142及閘極遮罩116形成。可使用可接受的光學微影術及蝕刻技術來形成開口。在開口中形成諸如擴散阻障層、附著層或類似者的襯裡（未單獨圖示）及導電材料。襯裡可包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可係鈷、鎢、銅、銅合金、銀、金、鋁、鎳或類似者。可執行諸如CMP的平坦化製程以自第二ILD 144的頂表面移除多餘的材料。剩餘的襯裡及導電材料在開口中形成源極/汲極觸點146及閘極觸點148。源極/汲極觸點146及閘極觸點148可在不同的製程中形成，或可在相同的製程中形成。儘管示出為形成在相同的橫截面中，但應理解，源極/汲極觸點146及閘極觸點148中的各者可形成在不同的橫截面中，這可避免觸點短路。
第21圖係根據一些其他實施例的FinFET的視圖。第21圖的實施例類似於第20A圖的實施例，除了閘極遮罩116亦形成在閘極間隔物82上方。這個實施例可藉由在沉積閘極遮罩116的介電材料（多種）之前凹陷閘極間隔物82來形成。因此，閘極遮罩116覆蓋閘極間隔物82。在一些實施例中，沒有雜質由於被閘極遮罩116覆蓋而被植入閘極間隔物82中。
第22圖至第23圖係根據一些其他實施例的FinFET的視圖。第22圖及第23圖的實施例分別類似於第20A圖及第21圖的實施例，除了接觸間隔物132藉由CESL 92與閘極遮罩116的側壁實體地分開之外。此外，閘極間隔物82、CESL 92、第一ILD 94及閘極遮罩116的上部區120U經移除。這些實施例可藉由執行對第18A圖至第18C圖所描述的移除製程來形成，直至閘極遮罩116及CESL 92的頂表面共面（在製程變化範圍內）且直至移除上部區120U為止。
實施例可達成優點。執行植入製程118將閘極間隔物82（當適用時）及閘極遮罩116的上部區120U調整為富雜質的。因此，閘極間隔物82及閘極遮罩116的上部區120U可具有對第一ILD 94的蝕刻的高蝕刻選擇性。因此，在用於形成接觸開口128的自對準接觸(SAC)蝕刻製程期間，閘極間隔物82及閘極遮罩116的損耗可降低。降低此類損耗可減少源極/汲極觸點136與閘電極114之間的洩露，從而提高裝置性能。
所揭示的FinFET實施例亦可應用於奈米結構裝置，諸如奈米結構（例如，奈米片、奈米導線、全環繞閘極、或類似者）場效應電晶體(nanostructure field-effect transistor，NSFET)。在NSFET實施例中，鰭片由藉由圖案化通道層及犧牲層的交替層的堆疊而形成的奈米結構替換。虛設閘極結構及源極/汲極區以類似於上述實施例的方式形成。在移除虛設閘極結構之後，可部分或完全移除通道區中的犧牲層。替換閘極結構以類似於上述實施例的方式形成，替換閘極結構可部分或完全填充藉由移除犧牲層留下的開口，且替換閘極結構可部分或完全圍繞NSFET裝置的通道區中的通道層。至替換閘極結構及源極/汲極區的ILD及觸點可以類似於上述實施例的方式形成。可形成如美國專利申請公開號第2016/0365414號中揭示的奈米結構裝置，其全文以引用的方式併入本文中。
此外，FinFET/NSFET裝置可藉由上覆互連結構中的金屬化層互連以形成積體電路。上覆互連結構可在後工序(back end of line，BEOL)製程中形成，其中金屬化層連接至源極/汲極觸點146及閘極觸點148。諸如被動裝置、記憶體（例如，磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)、電阻式隨機存取記憶體(resistive random access memory，RRAM)、相變式隨機存取記憶體(phase-change random access memory，PCRAM)等）、或類似者的額外特徵可在BEOL製程期間與互連結構整合。
在一個實施例中，一種裝置包括：基板的通道區上的閘極結構；閘極結構上的閘極遮罩，閘極遮罩包括第一介電材料及雜質，閘極遮罩中的雜質濃度在自閘極遮罩的上部區延伸至閘極遮罩的下部區的方向上降低；閘極遮罩及閘極結構的側壁上的閘極間隔物，閘極間隔物包括第一介電材料及雜質，閘極間隔物中的雜質濃度在自閘極間隔物的上部區延伸至閘極間隔物的下部區的方向上降低；及鄰接閘極間隔物及通道區的源極/汲極區。在裝置的一些實施例中，第一介電材料係氮化物。在裝置的一些實施例中，雜質係硼。在裝置的一些實施例中，雜質係磷。在裝置的一些實施例中，閘極遮罩的下部區不含雜質。在裝置的一些實施例中，閘極遮罩的下部區包括雜質。
在一個實施例中，一種裝置包括：鄰接基板的通道區的源極/汲極區；源極/汲極區上的蝕刻停止層；蝕刻停止層上的層間介電質，層間介電質包括第一介電材料及雜質，層間介電質的上部區具有比層間介電質的下部區更大的雜質濃度；及源極/汲極觸點，其延伸穿過層間介電質及蝕刻停止層以接觸源極/汲極區，源極/汲極觸點在層間介電質的下部區中具有直側壁，源極/汲極觸點在層間介電質的上部區中具有圓形側壁。在一些實施例中，裝置進一步包括：通道區上的閘極結構；及閘極結構上的閘極遮罩，閘極遮罩包括第二介電材料及雜質，第二介電材料不同於第一介電材料，閘極遮罩的頂表面與層間介電質的頂表面共面。在一些實施例中，裝置進一步包括：源極/汲極區與閘極結構之間的閘極間隔物，閘極間隔物包括第二介電材料及雜質，閘極間隔物的頂表面與層間介電質的頂表面共面。在裝置的一些實施例中，閘極間隔物具有圓形側壁，且裝置進一步包括：源極/汲極觸點周圍的接觸間隔物、接觸間隔物沿著閘極間隔物的圓形側壁及源極/汲極觸點的圓形側壁延伸。
在一個實施例中，一種方法包括：在源極/汲極區上沉積層間介電質；在閘極結構上形成閘極遮罩，閘極結構佈置在基板的通道區上，通道區鄰接源極/汲極區；在閘極遮罩中植入雜質以提高閘極遮罩與層間介電質之間相對接觸蝕刻製程的蝕刻選擇性；及執行接觸蝕刻製程以圖案化層間介電質中的接觸開口，接觸開口曝露源極/汲極區，在接觸蝕刻製程期間閘極遮罩覆蓋閘極結構。在方法的一些實施例中，閘極遮罩包括氮化物，層間介電質包括氧化物，且雜質係硼或磷。在方法的一些實施例中，在閘極遮罩中植入雜質包括：將基板置放在植入機平台上；在控制植入機平台的溫度的同時，將雜質植入閘極遮罩中；及對閘極遮罩進行退火。在方法的一些實施例中，用0.5千電子伏特至10千電子伏特範圍內的植入能量植入雜質，同時將植入機平台加熱至100℃至500℃範圍內的溫度。在方法的一些實施例中，在800℃至1000℃範圍內的溫度下執行熔融雷射退火(MLA)對閘極遮罩進行退火，且持續時間在1 µs至10 µs範圍內。在方法的一些實施例中，執行接觸蝕刻製程包括：在產生電漿的同時用全氟丁二烯(C 4F 6)蝕刻層間介電質，在接觸蝕刻製程期間在閘極遮罩上形成保護層，保護層包括接觸蝕刻製程的聚合物副產物。在方法的一些實施例中，保護層具有在0 Å至200 Å範圍內的厚度。在一些實施例中，方法進一步包括：在閘極結構與源極/汲極區之間形成閘極間隔物；及在閘極遮罩中植入雜質的同時在閘極間隔物中植入雜質。在一些實施例中，方法進一步包括：在閘極遮罩中植入雜質的同時在層間介電質中植入雜質，雜質在層間介電質中的植入深度大於在閘極遮罩中的植入深度。在方法的一些實施例中，在閘極遮罩中植入雜質之後，閘極遮罩中的雜質濃度在自閘極遮罩的上部區延伸至閘極遮罩的下部區的方向上降低。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
A-A':橫截面 B-B':橫截面 C-C':橫截面 D 1:深度 D 2:深度 50:基板 50N:n型區 50P:p型區 52:鰭片 56:STI區 58:通道區 62:虛設介電層 64:虛設閘極層 66:遮罩層 72:虛設介電質 74:虛設閘極 76:遮罩 82:閘極間隔物 84:鰭片間隔物 86:源極/汲極凹槽 88:磊晶源極/汲極區 88A:襯裡層 88B:主層 88C:結束層 92:CESL 94:第一ILD 96:凹槽 102:閘極介電層 104:閘電極層 112:閘極介電質 114:閘電極 116:閘極遮罩 118:植入製程 120L:下部區 120U:上部區 122:介電層 124:遮罩 126:槽開口 128:接觸開口 132:接觸間隔物 134:導電層 136:源極/汲極觸點 142:ESL 144:第二ILD 146:源極/汲極觸點 148:閘極觸點
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖係根據一些實施例的三維視圖中的鰭式場效電晶體(fin field-effect transistor，FinFET)的實例。 第2圖至第20C圖係根據一些實施例的製造FinFET的中間階段的視圖。 第21圖係根據一些其他實施例的FinFET的視圖。 第22圖係根據一些其他實施例的FinFET的視圖。 第23圖係根據一些其他實施例的FinFET的視圖。 第24圖係自FinFET製造中的植入製程獲得的實驗資料圖。 第25圖係FinFET製造中接觸開口蝕刻期間的反應。
50:基板
52:鰭片
58:通道區
82:閘極間隔物
88:磊晶源極/汲極區
92:CESL
94:第一ILD
112:閘極介電質
114:閘電極
116:閘極遮罩
132:接觸間隔物
136:源極/汲極觸點
142:ESL
144:第二ILD
146:源極/汲極觸點
148:閘極觸點

Claims (20)

  1. 一種裝置，包含： 在一基板的一通道區上的一閘極結構； 在該閘極結構上的一閘極遮罩，該閘極遮罩包含一第一介電材料及一雜質，該閘極遮罩中的該雜質的一濃度在自該閘極遮罩的一上部區延伸至該閘極遮罩的一下部區的一方向上降低； 在該閘極遮罩及該閘極結構的複數個側壁上的一閘極間隔物，該閘極間隔物包含該第一介電材料及該雜質，該閘極間隔物中的該雜質的一濃度在自該閘極間隔物的一上部區延伸至該閘極間隔物的一下部區的一方向上降低；以及 鄰接該閘極間隔物及該通道區的一源極/汲極區。
  2. 如請求項1所述之裝置，其中該第一介電材料係一氮化物。
  3. 如請求項1所述之裝置，其中該雜質係硼。
  4. 如請求項1所述之裝置，其中該雜質係磷。
  5. 如請求項1所述之裝置，其中該閘極遮罩的該下部區不含該雜質。
  6. 如請求項1所述之裝置，其中該閘極遮罩的該下部區包含該雜質。
  7. 一種裝置，包含： 鄰接一基板的一通道區的一源極/汲極區； 在該源極/汲極區上的一蝕刻停止層； 在該蝕刻停止層上的一層間介電質，該層間介電質包含一第一介電材料及一雜質，該層間介電質的一上部區具有比該層間介電質的一下部區更高的該雜質的一濃度；以及 一源極/汲極觸點，延伸穿過該層間介電質及該蝕刻停止層以接觸該源極/汲極區，該源極/汲極觸點在該層間介電質的該下部區中具有一直側壁，該源極/汲極觸點在該層間介電質的該上部區中具有一圓形側壁。
  8. 如請求項7所述之裝置，進一步包含： 在該通道區上的一閘極結構；以及 在該閘極結構上的一閘極遮罩，該閘極遮罩包含一第二介電材料及該雜質，該第二介電材料不同於該第一介電材料，該閘極遮罩的一頂表面與該層間介電質的一頂表面共面。
  9. 如請求項8所述之裝置，進一步包含： 在該源極/汲極區與該閘極結構之間的一閘極間隔物，該閘極間隔物包含該第二介電材料及該雜質，該閘極間隔物的一頂表面與該層間介電質的該頂表面共面。
  10. 如請求項9所述之裝置，其中該閘極間隔物具有一圓形側壁，該裝置進一步包含： 在該源極/汲極觸點周圍的一接觸間隔物，該接觸間隔物沿著該閘極間隔物的該圓形側壁及該源極/汲極觸點的該圓形側壁延伸。
  11. 一種方法，包含： 在一源極/汲極區上沉積一層間介電質； 在一閘極結構上形成一閘極遮罩，該閘極結構佈置在一基板的一通道區上，該通道區鄰接該源極/汲極區； 在該閘極遮罩中植入一雜質以提高該閘極遮罩與該層間介電質之間相對一接觸蝕刻製程的一蝕刻選擇性；以及 執行該接觸蝕刻製程以在該層間介電質中圖案化一接觸開口，該接觸開口曝露該源極/汲極區，該閘極遮罩在該接觸蝕刻製程期間覆蓋該閘極結構。
  12. 如請求項11所述之方法，其中該閘極遮罩包含一氮化物，該層間介電質包含一氧化物，且該雜質係硼或磷。
  13. 如請求項11所述之方法，其中在該閘極遮罩中植入該雜質之步驟包含： 將該基板置放在一植入機平台上； 在控制該植入機平台的溫度的同時，將該雜質植入該閘極遮罩中；以及 對該閘極遮罩進行退火。
  14. 如請求項13所述之方法，其中用0.5千電子伏至10千電子伏的一範圍內的一植入能量植入該雜質，同時將該植入機平台加熱至100℃至500℃的一範圍內的一溫度。
  15. 如請求項13所述之方法，其中該閘極遮罩用在800℃至1000℃的一範圍內的一溫度下執行一熔融雷射退火(melting laser annealing，MLA)進行退火，且退火的一持續時間在1 µs至10 µs的一範圍內。
  16. 如請求項11所述之方法，其中執行該接觸蝕刻製程之步驟包含： 在產生一電漿的同時用全氟丁二烯(C 4F 6)蝕刻該層間介電質，在該接觸蝕刻製程期間在該閘極遮罩上形成一保護層，該保護層包含該接觸蝕刻製程的一聚合物副產物。
  17. 如請求項16所述之方法，其中該保護層具有在0 Å 至200 Å的一範圍內的一厚度。
  18. 如請求項11所述之方法，進一步包含： 在該閘極結構與該源極/汲極區之間形成一閘極間隔物；以及 在該閘極遮罩中植入該雜質的同時，在該閘極間隔物中植入該雜質。
  19. 如請求項11所述之方法，進一步包含： 在該閘極遮罩中植入該雜質的同時，在該層間介電質中植入該雜質，該雜質植入該層間介電質中的一深度大於植入該閘極遮罩中的一深度。
  20. 如請求項11所述之方法，其中在該閘極遮罩中植入該雜質之後，該閘極遮罩中的該雜質的一濃度在自該閘極遮罩的一上部區延伸至該閘極遮罩的一下部區的一方向上降低。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180472B1 (en) 1998-07-28 2001-01-30 Matsushita Electrons Corporation Method for fabricating semiconductor device
JP2004363355A (ja) 2003-06-05 2004-12-24 Hitachi Ltd 半導体装置及びその製造方法
TWI284364B (en) 2003-10-02 2007-07-21 Promos Technologies Inc Method of forming a contact window
TWI249774B (en) 2004-04-23 2006-02-21 Nanya Technology Corp Forming method of self-aligned contact for semiconductor device
TWI277173B (en) 2004-04-27 2007-03-21 Nanya Technology Corp Method for forming bit line contact hole/contact structure
US8681472B2 (en) * 2008-06-20 2014-03-25 Varian Semiconductor Equipment Associates, Inc. Platen ground pin for connecting substrate to ground
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9373512B2 (en) 2013-12-03 2016-06-21 GlobalFoundries, Inc. Apparatus and method for laser heating and ion implantation
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9859402B2 (en) 2015-03-16 2018-01-02 United Microelectronics Corp. Method of using an ion implantation process to prevent a shorting issue of a semiconductor device
US9397003B1 (en) 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
CN106910705B (zh) 2015-12-22 2019-12-06 中芯国际集成电路制造(北京)有限公司 具有浅沟槽隔离结构的器件及其制造方法
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
KR102472133B1 (ko) * 2016-09-22 2022-11-29 삼성전자주식회사 집적회로 소자
KR102279939B1 (ko) * 2017-11-27 2021-07-22 삼성전자주식회사 반도체 소자의 제조 방법
US10804106B2 (en) 2018-02-21 2020-10-13 International Business Machines Corporation High temperature ultra-fast annealed soft mask for semiconductor devices
US10643892B2 (en) 2018-05-31 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal loss prevention using implantation
US11456383B2 (en) * 2019-08-30 2022-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a contact plug with an air gap spacer
US11302818B2 (en) * 2019-09-16 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate resistance reduction through low-resistivity conductive layer

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