KR20210155729A - 트랜지스터 게이트들 및 형성 방법 - Google Patents

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KR20210155729A
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지-쳉 첸
쳉-룽 훙
치 온 추이
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Abstract

디바이스는 제 1 나노구조물; 제 1 나노구조물 위의 제 2 나노구조물; 제 1 나노구조물 주위에 배치된 제 1 하이-k 게이트 유전체; 제 2 나노구조물 주위에 배치되는 제 2 하이-k 게이트 유전체; 및 제 1 하이-k 게이트 유전체 및 제 2 하이-k 게이트 유전체 위의 게이트 전극을 포함한다. 제 1 나노구조물과 제 2 나노구조물 사이의 게이트 전극의 부분은 제 1 하이-k 게이트 유전체와 제 2 하이-k 게이트 유전체 사이의 영역을 충전하는 p-타입 일함수 금속의 제 1 부분을 포함한다.

Description

트랜지스터 게이트들 및 형성 방법{TRANSISTOR GATES AND METHOD OF FORMING}
우선권 주장 및 상호-참조
이 출원은 2020년 6월 15일자로 출원된 미국 가출원 제63/038,970호의 이익을 주장하고, 미국 가출원은 이로써, 참조로 본원에 편입된다.
반도체 디바이스들은 예를 들어, 개인용 컴퓨터들, 셀 전화(cell phone)들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 이용된다. 반도체 디바이스들은 전형적으로, 반도체 기판 상부에 재료의 절연 또는 유전체 층들, 전도성 층들, 및 반도체 층들을 순차적으로 성막함으로써, 그리고 그 상에서 회로 컴포넌트(component)들 및 엘리먼트(element)들을 형성하기 위하여 리소그래피(lithography)를 이용하여 다양한 재료 층들을 패턴화함으로써 제작된다.
반도체 산업은 더 많은 컴포넌트들이 주어진 면적 내에 집적되는 것을 허용하는, 최소 특징부(feature) 크기에서의 계속적인 감소들에 의해 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도를 개선시키는 것을 계속한다. 그러나, 최소 특징부들 크기들이 감소됨에 따라, 해결되어야 하는 추가적인 문제들이 유발된다.
본 개시내용의 양태들은 동반 도면들과 함께 판독될 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준 관례에 따르면, 다양한 특징부들은 축척에 맞게 그려진 것이 아니라는 것이 주목된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위하여 옵션적으로 증가될 수 있거나 감소될 수 있다.
도 1은 일부 실시예들에 따른, 나노구조물 전계-효과 트랜지스터(nanostructure field-effect transistor)(나노-FET)의 예를 3-차원 도면으로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 12d, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 19c, 도 19d, 도 22a, 도 22b, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 및 도 25c는 일부 실시예에 따른, 나노-FET들의 제조에서의 중간 스테이지들의 단면 및 하향 도면들이다.
도 20은 일부 실시예들에 따른, 나노-FET의 단면도이다.
도 21은 일부 실시예들에 따른, 나노-FET의 단면도이다.
도 26a, 도 26b, 및 도 26c는 일부 실시예들에 따른, 나노-FET의 단면도들이다.
다음의 개시내용은 발명의 상이한 특징부들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열체들의 특정 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한적인 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제 2 특징부 상부 또는 그 상에서의 제 1 특징부의 형성은, 제 1 및 제 2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 특징부들이 직접 접촉하지 않을 수 있도록, 추가적인 특징부들이 제 1 및 제 2 특징부들 사이에 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 구성요소(들) 또는 특징부(들)에 대한 하나의 구성요소 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고, 본원에서 이용된 공간적으로 상대적인 설명어(descriptor)들은 이에 따라 마찬가지로 해독될 수 있다.
트랜지스터 게이트 적층체(transistor gate stack)들에서, 일함수 금속(work function metal; WFM) 층(들)의 두께는 트랜지스터 문턱 전압(VTH)에 영향을 준다. 그러나, (예컨대, 나노-FET들의 나노와이어(nanowire)들 사이의) WFM 층들의 병합된 영역들로 인한 두께 변동들은 트랜지스터의 전기적 특성들에 크게 영향을 주지 않을 수 있는 것으로 결정되었다. 또한, (예컨대, WFM 층의 부분들이 병합하는 것을 방지하기 위하여) WFM 층 주위에 장벽 층(barrier layer)을 성막하지 않음으로써, 제조 용이성이 개선될 수 있다. 이것은 특히, 장벽 층 재료들(예컨대, 탄탈륨 나이트라이드 등)이 작은 공간들에서 성막하기가 어려울 수 있기 때문에 작은 특징부 크기들을 갖는 진보된 반도체 노드들에서 그러하다. 이에 따라, 게이트 적층체들에서 이러한 장벽 층들을 생략하고 WFM 층들이 특정 영역들에 병합하는 것을 허용함으로써, 제조 용이성이 개선될 수 있고, (예컨대, 열악한 장벽 층 성막으로부터 기인하는) 제조 결함들은 결과적인 트랜지스터의 전기적 성능에 크게 영향을 주지 않으면서 감소될 수 있다.
도 1은 일부 실시예들에 따른, 나노-FET들(예컨대, 나노와이어 FET들, 나노시트(nanosheet) FET들 등)의 예를 3-차원 도면으로 예시한다. 나노-FET들은 기판(50)(예컨대, 반도체 기판) 상의 핀(fin)들(66) 상부의 나노구조물들(55)(예컨대, 나노시트들, 나노와이어 등)을 포함하고, 여기서, 나노구조물들(55)은 나노-FET들을 위한 채널 영역들로서 작용한다. 나노구조물(55)은 p-타입 나노구조물들, n-타입 나노구조물들, 또는 그 조합을 포함할 수 있다. 격리 영역들(68)은 위에서 그리고 이웃하는 격리 영역들(68) 사이로부터 돌출할 수 있는 인접한 핀들(66) 사이에 배치된다. 격리 영역들(68)은 기판(50)으로부터 분리된 것으로서 설명/예시되지만, 본원에서 이용된 바와 같이, 용어 "기판"은 반도체 기판 단독, 또는 반도체 기판 및 격리 영역들의 조합을 지칭할 수 있다. 추가적으로, 핀들(66)의 하단 부분은 기판(50)과 함께 단일의 연속적인 재료들인 것으로서 예시되지만, 핀들(66)의 하단 부분 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이 맥락에서, 핀들(66)은 이웃하는 격리 영역들(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체들(100)은 핀들(66)의 상부면들 상부에 있고, 나노구조물들(55)의 상부면들, 측벽들, 및 하부면들을 따라 있다. 게이트 전극들(102)은 게이트 유전체들(100) 상부에 있다. 에피택셜 소스/드레인 영역(epitaxial source/drain region)들(92)은 게이트 유전체들(100) 및 게이트 전극들(102)의 양쪽 측부들 상의 핀들(66) 상에서 배치된다.
도 1은 더 이후의 도면들에서 이용되는 참조 단면들을 추가로 예시한다. 단면 A-A'은 게이트 전극(102)의 종방향 축을 따라 있고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향에 수직인 방향이다. 단면 B-B'은 단면 A-A'에 수직이고, 나노-FET의 핀(66)의 종방향 축에 평행하고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향이다. 단면 C-C'은 단면 A-A'에 평행하고, 나노-FET들의 에피택셜 소스/드레인 영역들을 통해 연장된다. 추후의 도면들은 명확함을 위하여 이 참조 단면들을 지칭한다.
본원에서 논의된 일부 실시예들은 게이트-최후 프로세스(gate-last process)를 이용하여 형성된 나노-FET들의 맥락에서 논의된다. 다른 실시예들에서, 게이트-최초 프로세스(gate-first process)가 이용될 수 있다. 또한, 일부 실시예들은 평면형 FET들 또는 핀 전계-효과 트랜지스터(fin field-effect transistor; FinFET)들과 같은 평면형 디바이스들에서 이용된 양태들을 고려한다.
도 2 내지 도 24c는 일부 실시예들에 따른, 나노-FET들의 제조에서의 중간 스테이지들의 단면도들이다. 도 2 내지 도 5, 도 6a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20, 도 21, 도 22a, 도 23a, 도 24a, 도 25a, 및 도 26a는 도 1에서 예시된 참조 단면 A-A'을 예시한다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 11c, 도 12b, 도 12d, 도 13b, 도 14b 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 22b, 도 23b, 도 24b, 도 25b, 및 도 26b는 도 1에서 예시된 참조 단면 B-B'을 예시한다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 12c, 도 13c, 도 22c, 도 23c, 도 24c, 도 25c, 및 도 26c는 도 1에서 예시된 참조 단면 C-C'을 예시한다.
도 2에서는, 기판(50)이 제공된다. 기판(50)은, (예컨대, p-타입 또는 n-타입 도펀트(dopant)로) 도핑될 수 있거나 비도핑될 수 있는, 벌크 반도체(bulk semiconductor), 절연체상 반도체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼(silicon wafer)와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에서 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립된 옥사이드(buried oxide; BOX) 층, 실리콘 옥사이드(silicon oxide) 층 등일 수 있다. 절연체 층은 기판, 전형적으로, 실리콘 또는 유리 기판 상에서 제공된다. 다층 또는 경사 기판과 같은 다른 기판들이 또한 이용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘(silicon); 게르마늄(germanium); 실리콘 카바이드(silicon carbide), 갈륨 아세나이드(gallium arsenide), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide), 및/또는 인듐 안티모나이드(indium antimonide)를 포함하는 화합물 반도체; 실리콘-게르마늄(silicon-germanium), 갈륨 아세나이드 포스파이드(gallium arsenide phosphide), 알루미늄 인듐 아세나이드(aluminum indium arsenide), 알루미늄 갈륨 아세나이드(aluminum gallium arsenide), 갈륨 인듐 아세나이드(gallium indium arsenide), 갈륨 인듐 포스파이드(gallium indium phosphide), 및/또는 갈륨 인듐 아세나이드 포스파이드(gallium indium arsenide phosphide)를 포함하는 합금 반도체; 또는 그 조합들을 포함할 수 있다.
기판(50)은 n-타입 영역(50N) 및 p-타입 영역(50P)을 가진다. n-타입 영역(50N)은 NMOS 트랜지스터들, 예컨대, n-타입 나노-FET들과 같은 n-타입 디바이스들을 형성하기 위한 것일 수 있고, p-타입 영역(50P)은 PMOS 트랜지스터들, 예컨대, p-타입 나노-FET들과 같은 p-타입 디바이스들을 형성하기 위한 것일 수 있다. n-타입 영역(50N)은 (분할자(20)에 의해 예시된 바와 같이) p-타입 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 특징부들(예컨대, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)은 n-타입 영역(50N)과 p-타입 영역(50P) 사이에 배치될 수 있다. 하나의 n-타입 영역(50N) 및 하나의 p-타입 영역(50P)이 예시되지만, 임의의 수의 n-타입 영역들(50N) 및 p-타입 영역들(50P)이 제공될 수 있다.
또한, 도 2에서, 다층 적층체(64)는 기판(50) 상부에 형성된다. 다층 적층체(64)는 제 1 반도체 층들(51A 내지 51C)(집합적으로, 제 1 반도체 층들(51)로서 지칭됨) 및 제 2 반도체 층들(53A 내지 53C)(집합적으로, 제 2 반도체 층들(53)로서 지칭됨)의 교대하는 층들을 포함한다. 예시의 목적들을 위하여, 그리고 이하에서 더 상세하게 논의된 바와 같이, 제 2 반도체 층들(53)은 제거될 것이고, 제 1 반도체 층들(51)은 p-타입 영역(50P)에서의 나노-FET들의 채널 영역들을 형성하기 위하여 패턴화될 것이다. 또한, 제 1 반도체 층들(51)은 제거될 것이고, 제 2 반도체 층들(53)은 n-타입 영역들(50N)에서의 나노-FET들의 채널 영역들을 형성하기 위하여 패턴화될 것이다. 그럼에도 불구하고, 일부 실시예들에서, 제 1 반도체 층들(51)은 제거될 수 있고 제 2 반도체 층들(53)은 n-타입 영역(50N)에서의 나노-FET들의 채널 영역들을 형성하기 위하여 패턴화될 수 있으며, 제 2 반도체 층들(53)은 제거될 수 있고 제 1 반도체 층들(51)은 p-타입 영역(50P)에서의 나노-FET들의 채널 영역들을 형성하기 위하여 패턴화될 수 있다.
또 다른 실시예들에서, 제 1 반도체 층들(51)은 제거될 수 있고, 제 2 반도체 층들(53)은 n-타입 영역(50N) 및 p-타입 영역(50P)의 양자 모두에서의 나노-FET들의 채널 영역들을 형성하기 위하여 패턴화될 수 있다. 다른 실시예들에서, 제 2 반도체 층들(53)은 제거될 수 있고, 제 1 반도체 층들(51)은 n-타입 영역(50N) 및 p-타입 영역(50P)의 양자 모두에서의 나노-FET들의 채널 영역들을 형성하기 위하여 패턴화될 수 있다. 이러한 실시예들에서, n-타입 영역(50N) 및 p-타입 영역(50P)의 양자에서의 채널 영역들은 동일한 재료 조성(예컨대, 실리콘 등)을 가질 수 있고 동시에 형성될 수 있다. 도 26a, 도 26b, 및 도 27c는 p-타입 영역(50P) 및 n-타입 영역(50N)의 양자 모두에서의 채널 영역들이 예를 들어, 실리콘을 포함하는 이러한 실시예들로부터 기인하는 구조물을 예시한다.
다층 적층체(64)는 예시적인 목적들을 위하여, 제 1 반도체 층들(51) 및 제 2 반도체 층들(53)의 각각의 3 개의 층들을 포함하는 것으로서 예시된다. 일부 실시예들에서, 다층 적층체(64)는 임의의 수의 제 1 반도체 층들(51) 및 제 2 반도체 층들(53)을 포함할 수 있다. 다층 적층체(64)의 층들의 각각은 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD), 증기 상 에피택시(vapor phase epitaxy; VPE), 분자 빔 에피택시(molecular beam epitaxy; MBE) 등과 같은 프로세스를 이용하여 에피택셜 방식으로 성장될 수 있다. 다양한 실시예들에서, 제 1 반도체 층들(51)은 실리콘 게르마늄 등과 같은, p-타입 나노-FET들을 위하여 적당한 제 1 반도체 재료로 형성될 수 있고, 제 2 반도체 층들(53)은 실리콘, 실리콘 카본(silicon carbon) 등과 같은, n-타입 나노-FET들을 위하여 적당한 제 2 반도체 재료로 형성될 수 있다. 다층 적층체(64)는 예시적인 목적들을 위하여, p-타입 나노-FET들을 위하여 적당한 최하단 반도체 층을 가지는 것으로서 예시된다. 일부 실시예들에서, 다층 적층체(64)는 최하단 층이 n-타입 나노-FET들을 위하여 적당한 반도체 층이 되도록 형성될 수 있다.
제 1 반도체 재료들 및 제 2 반도체 재료들은 서로에 대한 높은-에칭 선택도(high-etch selectivity)를 가지는 재료들일 수 있다. 이와 같이, 제 1 반도체 재료의 제 1 반도체 층들(51)은 n-타입 영역(50N)에서의 제 2 반도체 재료의 제 2 반도체 층들(53)을 크게 제거하지 않으면서 제거될 수 있음으로써, 제 2 반도체 층들(53)이 n-타입 NSFET들의 채널 영역들을 형성하기 위하여 패턴화되는 것을 허용할 수 있다. 유사하게, 제 2 반도체 재료의 제 2 반도체 층들(53)은 p-타입 영역(50P)에서의 제 1 반도체 재료의 제 1 반도체 층들(51)을 크게 제거하지 않으면서 제거될 수 있음으로써, 제 1 반도체 층들(51)이 p-타입 NSFET들의 채널 영역들을 형성하기 위하여 패턴화되는 것을 허용할 수 있다. 다른 실시예들에서, n-타입 영역(50N) 및 p-타입 영역(50P)에서의 채널 영역들은 동시에 형성될 수 있고, 실리콘, 실리콘 게르마늄 등과 같은 동일한 재료 조성을 가질 수 있다. 도 26a, 도 26b, 및 도 27c는 p-타입 영역(50P) 및 n-타입 영역(50N)의 양자 모두에서의 채널 영역들이 예를 들어, 실리콘을 포함하는 이러한 실시예들로부터 기인하는 구조물을 예시한다.
도 3을 지금부터 참조하면, 일부 실시예들에 따라, 핀들(66)은 기판(50)에서 형성되고, 나노구조물들(55)은 다층 적층체(64)에서 형성된다. 일부 실시예들에서, 나노구조물들(55) 및 핀들(66)은 다층 적층체(64) 및 기판(50)에서 트렌치(trench)들을 에칭함으로써, 다층 적층체(64) 및 기판(50)에서 각각 형성될 수 있다. 에칭은 반응성 이온 에치(reactive ion etch; RIE), 중성 빔 에치(neutral beam etch; NBE) 등, 또는 그 조합과 같은 임의의 수락가능한 에치 프로세스일 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 다층 적층체(64)를 에칭함으로써 나노구조물들(55)을 형성하는 것은 추가로, 제 1 반도체 층들(51)로부터 제 1 나노구조물들(52A 내지 52C)(집합적으로, 제 1 나노구조물들(52)로서 지칭됨)을 정의할 수 있고, 제 2 반도체 층들(53)로부터 제 2 나노구조물들(54A 내지 54C)(집합적으로, 제 2 나노구조물들(54)로서 지칭됨)을 정의할 수 있다. 제 1 나노구조물들(52) 및 제 2 나노구조물들(54)은 추가로, 나노구조물들(55)로서 집합적으로 지칭될 수 있다.
핀들(66) 및 나노구조물들(55)은 임의의 적당한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀들(55) 및 나노구조물들(55)은 이중-패턴화(double-patterning) 또는 멀티-패턴화(multi-patterning) 프로세스들을 포함하는 하나 이상의 포토리소그래피(photolithography) 프로세스들을 이용하여 패턴화될 수 있다. 일반적으로, 이중-패턴화 또는 멀티-패턴화 프로세스들은 포토리소그래피 및 자기-정렬된(self-aligned) 프로세스들을 조합하여, 예를 들어, 단일의 직접적인 포토리소그래피 프로세스를 이용하여 이와 다르게 획득가능한 것보다 더 작은 피치(pitch)들을 가지는 패턴들이 생성되는 것을 허용한다. 예를 들어, 하나의 실시예에서, 희생 층(sacrificial layer)은 기판 상부에 형성되고, 포토리소그래피 프로세스를 이용하여 패턴화된다. 스페이서(spacer)들은 자기-정렬된 프로세스를 이용하여 패턴화된 희생 층과 함께 형성된다. 희생 층은 그 다음으로 제거되고, 나머지 스페이서들은 그 다음으로, 핀들(66)을 패턴화하기 위하여 이용될 수 있다.
도 3은 예시적인 목적들을 위하여, n-타입 영역(50N) 및 p-타입 영역(50P)에서의 핀들(66)을 실질적으로 동일한 폭들을 가지는 것으로서 예시한다. 일부 실시예들에서, n-타입 영역(50N)에서의 핀들(66)의 폭들은 p-타입 영역(50P)에서의 핀들(66)보다 더 클 수 있거나 더 얇을 수 있다. 또한, 핀들(66) 및 나노구조물들(55)의 각각은 전반에 걸쳐 일관된 폭을 가지는 것으로서 예시되지만, 다른 실시예들에서, 핀들(66) 및/또는 나노구조물들(55)은 핀들(66) 및/또는 나노구조물들(55)의 각각의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록, 테이퍼링된(tapered) 측벽들을 가질 수 있다. 이러한 실시예들에서, 나노구조물들(55)의 각각은 상이한 폭을 가질 수 있고, 형상에 있어서 사다리꼴(trapezoidal)일 수 있다.
도 4에서는, 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(68)이 핀들(66)에 인접하게 형성된다. STI 영역들(68)은 기판(50), 핀들(66), 및 나노구조물들(55) 상부에, 그리고 인접한 핀들(66) 사이에 절연 재료를 성막함으로써 형성될 수 있다. 절연 재료는 실리콘 옥사이드, 나이트라이드(nitride) 등, 또는 그 조합과 같은 옥사이드일 수 있고, 고밀도 플라즈마 CVD(high-density plasma CVD; HDP-CVD), 유동가능한 CVD(flowable CVD; FCVD) 등, 또는 그 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료들이 이용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 옥사이드(silicon oxide)이다. 일단 절연 재료가 형성되면, 어닐 프로세스(anneal process)가 수행될 수 있다. 실시예에서, 절연 재료는 과잉 절연 재료가 나노구조물들(55)을 피복하도록 형성된다. 절연 재료는 단일 층으로서 예시되지만, 일부 실시예들은 다수의 층들을 사용할 수 있다. 예를 들어, 일부 실시예들에서, 라이너(liner)(별도로 예시되지 않음)는 먼저, 기판(50), 핀들(66), 및 나노구조물들(55)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것들과 같은 충전 재료(fill material)가 라이너 상부에 형성될 수 있다.
제거 프로세스는 그 다음으로, 나노구조물들(55) 상부에서 과잉 절연 재료를 제거하기 위하여 절연 재료에 적용된다. 일부 실시예들에서, 화학적 기계적 연마(chemical mechanical polish; CMP), 에치-백 프로세스(etch-back process), 그 조합들 등과 같은 평탄화 프로세스(planarization process)가 사용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후에 나노구조물들(55) 및 절연 재료의 상부면들이 수평(level)이 되도록, 나노구조물들(55)을 노출시킨다.
절연 재료는 그 다음으로, STI 영역들(68)을 형성하기 위하여 리세싱(recess)된다. 절연 재료는 영역들(50N 및 50P)에서의 핀들(66)의 상부 부분들이 이웃하는 STI 영역들(68) 사이로부터 돌출하도록 리세싱된다. 또한, STI 영역들(68)의 상부면들은 예시된 바와 같은 평탄한 표면, 볼록한 표면, (디싱(dishing)과 같은) 오목한 표면, 또는 그 조합을 가질 수 있다. STI 영역들(68)의 상부면들은 적절한 에치에 의해 평탄하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(68)은 절연 재료의 재료에 선택적인(예컨대, 핀들(66) 및 나노구조물들(55)의 재료보다 더 빠른 레이트로 절연 재료의 재료를 에칭함) 것과 같은 수락가능한 에칭 프로세스를 이용하여 리세싱될 수 있다. 예를 들어, 희석 플루오르화수소(dilute hydrofluoric; dHF) 산을 예를 들어, 이용하는 옥사이드 제거가 이용될 수 있다.
도 2 내지 도 4에 대하여 위에서 설명된 프로세스는 핀들(66) 및 나노구조물들(55)이 어떻게 형성될 수 있는지의 단지 하나의 예이다. 일부 실시예들에서, 핀들(66) 및/또는 나노구조물들(55)은 마스크 및 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상부면 상부에 형성될 수 있고, 트렌치들은 아래에 놓인 기판(50)을 노출시키기 위하여 유전체 층을 통해 에칭될 수 있다. 에피택셜 구조물들은 트렌치들에서 에피택셜 방식으로 성장될 수 있고, 유전체 층은 에피택셜 구조물들이 핀들(66) 및/또는 나노구조물들(55)을 형성하기 위하여 유전체 층으로부터 돌출하도록 리세싱될 수 있다. 에피택셜 구조물들은 제 1 반도체 재료들 및 제 2 반도체 재료들과 같은, 위에서 논의된 교대하는 반도체 재료들을 포함할 수 있다. 에피택셜 구조물들이 에피택셜 방식으로 성장되는 일부 실시예들에서, 인 시츄 및 주입 도핑은 함께 이용될 수 있지만, 에피택셜 방식으로 성장된 재료들은 성장 동안에 인 시츄(in situ) 도핑될 수 있고, 이것은 이전 및/또는 추후의 주입(implantation)들을 배제할 수 있다.
추가적으로, 제 1 반도체 층들(51)(및 결과적인 제 1 나노구조물들(52)) 및 제 2 반도체 층들(53)(및 결과적인 제 2 나노구조물들(54))은 오직 예시적인 목적들을 위하여, p-타입 영역(50P) 및 n-타입 영역(50N)에서의 동일한 재료들을 포함하는 것으로서 본원에서 예시되고 논의된다. 이와 같이, 일부 실시예들에서, 제 1 반도체 층들(51) 및 제 2 반도체 층들(53) 중의 하나 또는 양자는 상이한 재료들일 수 있거나, p-타입 영역(50P) 및 n-타입 영역(50N)에서 상이한 순서로 형성될 수 있다.
또한, 도 4에서, 적절한 웰(well)들(별도로 예시되지 않음)은 핀들(66), 나노구조물들(55), 및/또는 STI 영역들(68)에서 형성될 수 있다. 상이한 웰 유형들을 갖는 실시예들에서, n-타입 영역(50N) 및 p-타입 영역(50P)을 위한 상이한 주입 단계들은 포토레지스트(photoresist) 또는 다른 마스크들(별도로 예시되지 않음)을 이용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n-타입 영역(50N) 및 p-타입 영역(50P)에서의 핀들(66) 및 STI 영역들(68) 상부에 형성될 수 있다. 포토레지스트는 p-타입 영역(50P)을 노출시키기 위하여 패턴화된다. 포토레지스트는 스핀-온(spin-on) 기법을 이용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기법들을 이용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, n-타입 불순물 주입은 p-타입 영역(50P)에서 수행되고, 포토레지스트는 n-타입 불순물들이 n-타입 영역(50N) 내로 주입되는 것을 실질적으로 방지하기 위하여 마스크로서 작용할 수 있다. n-타입 불순물들은 약 1013 원자들/cm3로부터 약 1014 원자들/cm3까지의 범위인 농도까지 영역에서 주입된 인(phosphorus), 비소(arsenic), 안티몬(antimony) 등일 수 있다. 주입 후에, 포토레지스트는 예컨대, 수락가능한 애싱 프로세스(ashing process)에 의해 제거된다.
p-타입 영역(50P)의 주입 후에 또는 그 이전에, 포토레지스트 또는 다른 마스크들(별도로 예시되지 않음)은 p-타입 영역(50P) 및 n-타입 영역(50N)에서의 핀들(66), 나노구조물들(55), 및 STI 영역들(68) 상부에 형성된다. 포토레지스트는 n-타입 영역(50N)을 노출시키기 위하여 패턴화된다. 포토레지스트는 스핀-온 기법을 이용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기법들을 이용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, p-타입 불순물 주입은 n-타입 영역(50N)에서 수행될 수 있고, 포토레지스트는 p-타입 불순물들이 p-타입 영역(50P) 내로 주입되는 것을 실질적으로 방지하기 위하여 마스크로서 작용할 수 있다. p-타입 불순물들은 약 1013 원자들/cm3로부터 약 1014 원자들/cm3까지의 범위인 농도까지 영역에서 주입된 붕소(boron), 붕소 플루오라이드(boron fluoride), 인듐 등일 수 있다. 주입 후에, 포토레지스트는 예컨대, 수락가능한 애싱 프로세스에 의해 제거될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)의 주입들 후에, 어닐은 주입 손상을 수리하기 위하여, 그리고 주입되었던 p-타입 및/또는 n-타입 불순물들을 활성화하기 위하여 수행될 수 있다. 일부 실시예들에서, 인 시츄 및 주입 도핑은 함께 이용될 수 있지만, 에피택셜 핀들의 성장된 재료들은 성장 동안에 인 시츄 도핑될 수 있고, 이것은 주입들을 배제할 수 있다.
도 5에서, 더미 유전체 층(dummy dielectric layer)(70)은 핀들(66) 및/또는 나노구조물들(55) 상에서 형성된다. 더미 유전체 층(70)은 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드(silicon nitride), 그 조합 등일 수 있고, 수락가능한 기법들에 따라 성막될 수 있거나 열적으로 성장될 수 있다. 더미 게이트 층(72)은 더미 유전체 층(70) 상부에 형성되고, 마스크 층(74)은 더미 게이트 층(72) 상부에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 상부에 성막될 수 있고, 그 다음으로, 예컨대, CMP에 의해 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 상부에 성막될 수 있다. 더미 게이트 층(72)은 전도성 또는 비-전도성 재료일 수 있고, 비정질 실리콘(amorphous silicon), 다결정질-실리콘(polycrystalline-silicon)(폴리실리콘(polysilicon)), 다결정질 실리콘-게르마늄(폴리-SiGe), 금속성 나이트라이드(metallic nitride)들, 금속성 실리사이드(metallic silicide)들, 금속성 옥사이드(metallic oxide)들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터 성막(sputter deposition), 또는 선택된 재료를 성막하기 위한 다른 기법들에 의해 성막될 수 있다. 더미 게이트 층(72)은 격리 영역들의 에칭으로부터 높은 에칭 선택성을 가지는 다른 재료들로 이루어질 수 있다. 마스크 층(74)은 예를 들어, 실리콘 나이트라이드, 실리콘 옥시나이트라이드(silicon oxynitride) 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)은 n-타입 영역(50N) 및 p-타입 영역(50P)을 가로질러서 형성된다. 더미 유전체 층(70)은 오직 예시적인 목적들을 위하여, 오직 핀들(66) 및 나노구조물들(55)을 피복하는 것으로 도시된다는 것이 주목된다. 일부 실시예들에서, 더미 유전체 층(70)은 더미 유전체 층(70)이 STI 영역들(68)을 피복하도록 성막될 수 있어서, 더미 유전체 층(70)은 더미 게이트 층(72)과 STI 영역들(68) 사이에서 연장된다.
도 6a 내지 도 18c는 실시예 디바이스들의 제조에서의 다양한 추가적인 단계들을 예시한다. 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 12c, 도 13a, 도 13c, 도 14a, 도 15a, 및 도 18c는 영역들(50N) 또는 영역들(50P)의 어느 하나에서의 특징부들을 예시한다. 도 6a 및 도 6b에서, 마스크 층(74)(도 5 참조)은 마스크들(78)을 형성하기 위하여 수락가능한 포토리소그래피 및 에칭 기법들을 이용하여 패턴화될 수 있다. 마스크들(78)의 패턴은 그 다음으로, 각각 더미 게이트들(76) 및 더미 게이트 유전체들(71)을 형성하기 위하여, 더미 게이트 층(72) 및 더미 유전체 층(70)으로 전사될 수 있다. 더미 게이트들(76)은 핀들(66)의 개개의 채널 영역들을 피복한다. 마스크들(78)의 패턴은 인접한 더미 게이트들(76)로부터 더미 게이트들(76)의 각각을 물리적으로 분리하기 위하여 이용될 수 있다. 더미 게이트들(76)은 또한, 개개의 핀들(66)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 및 도 7b에서, 제 1 스페이서 층(80) 및 제 2 스페이서 층(82)은 각각 도 6a 및 도 6b에서 예시된 구조물들 상부에 형성된다. 제 1 스페이서 층(80) 및 제 2 스페이서 층(82)은 자기-정렬된(self-aligned) 소스/드레인 영역들을 형성하기 위한 스페이서들로서 작용하기 위하여 추후에 패턴화될 수 있다. 도 7a 및 도 7b에서, 제 1 스페이서 층(80)은 STI 영역들(68)의 상부면들; 핀들(66), 나노구조물들(55), 및 마스크들(78)의 상부면들 및 측벽들; 및 더미 게이트들(76) 및 더미 게이트 유전체들(71)의 측벽들 상에서 형성된다. 제 2 스페이서 층(82)은 제 1 스페이서 층(80) 상부에 성막된다. 제 1 스페이서 층(80)은 열적 산화(thermal oxidation)와 같은 기법들을 이용하여 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등으로 형성될 수 있거나, CVD, ALD 등에 의해 성막될 수 있다. 제 2 스페이서 층(82)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등과 같은 제 1 스페이서 층(80)의 재료와는 상이한 에치 레이트(etch rate)를 가지는 재료로 형성될 수 있고, CVD, ALD 등에 의해 성막될 수 있다.
제 1 스페이서 층(80)이 형성된 후에, 그리고 제 2 스페이서 층(82)을 형성하기 이전에, 저농도 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들(별도로 예시되지 않음)을 위한 주입들이 수행될 수 있다. 도 4에서 위에서 논의된 주입들과 유사한, 상이한 디바이스 유형들을 갖는 실시예들에서, 포토레지스트와 같은 마스크는 n-타입 영역(50P)을 노출시키면서, n-타입 영역(50N) 상부에 형성될 수 있고, 적절한 유형(예컨대, p-타입)의 불순물들은 p-타입 영역(50P)에서의 노출된 핀들(66) 및 나노구조물들(55) 내로 주입될 수 있다. 마스크는 그 다음으로, 제거될 수 있다. 추후에, 포토레지스트와 같은 마스크는 n-타입 영역(50N)을 노출시키면서, p-타입 영역(50P) 상부에 형성될 수 있고, 적절한 유형의 불순물들(예컨대, n-타입)은 n-타입 영역(50N)에서의 노출된 핀들(66) 및 나노구조물들(55) 내로 주입될 수 있다. 마스크는 그 다음으로, 제거될 수 있다. n-타입 불순물들은 이전에 논의된 n-타입 불순물들 중의 임의의 것일 수 있고, p-타입 불순물들은 이전에 논의된 p-타입 불순물들 중의 임의의 것일 수 있다. 저농도 도핑된 소스/드레인 영역들은 약 1x1015 원자들/cm3로부터 약 1x1019 원자들/cm3까지의 범위인 불순물들의 농도를 가질 수 있다. 어닐은 주입 손상을 수리하기 위하여 그리고 주입된 불순물들을 활성화하기 위하여 이용될 수 있다.
도 8a 및 도 8b에서, 제 1 스페이서 층(80) 및 제 2 스페이서 층(82)은 제 1 스페이서들(81) 및 제 2 스페이서들(83)을 형성하기 위하여 에칭된다. 이하에서 더 상세하게 논의되는 바와 같이, 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 추후에 형성된 소스/드레인 영역들을 자기-정렬하는 것 뿐만 아니라, 추후의 프로세싱 동안에 핀들(66) 및/또는 나노구조물들(55)의 측벽들을 보호하도록 작용한다. 제 1 스페이서 층(80) 및 제 2 스페이서 층(82)은 등방성(isotropic) 에칭 프로세스(예컨대, 습식 에칭 프로세스), 이방성 에칭 프로세스(예컨대, 건식 에칭 프로세스) 등과 같은 적당한 에칭 프로세스를 이용하여 에칭될 수 있다. 일부 실시예들에서, 제 2 스페이서 층(82)의 재료는 제 1 스페이서 층(80)의 재료와는 상이한 에치 레이트를 가져서, 제 1 스페이서 층(80)은 제 2 스페이서 층(82)을 패턴화할 때에 에치 정지 층(etch stop layer)으로서 작용할 수 있고, 제 2 스페이서 층(82)은 제 1 스페이서 층(80)을 패턴화할 때에 마스크로서 작용할 수 있다. 예를 들어, 제 2 스페이서 층(82)은 이방성 에치 프로세스를 이용하여 에칭될 수 있고, 여기서, 제 1 스페이서 층(80)은 에치 정지 층으로서 작용하고, 여기서, 제 2 스페이서 층(82)의 나머지 부분들은 도 8a에서 예시된 바와 같은 제 2 스페이서들(83)을 형성한다. 그 후에, 제 1 스페이서 층(80)의 노출된 부분들을 에칭하면서, 제 2 스페이서들(83)이 마스크로서 작용함으로써, 도 8a에서 예시된 바와 같은 제 1 스페이서들(81)을 형성한다.
도 8a에서 예시된 바와 같이, 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 핀들(66) 및/또는 나노구조물들(55)의 측벽들 상에서 배치된다. 도 8b에서 예시된 바와 같이, 일부 실시예들에서, 제 2 스페이서 층(82)은 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)에 인접한 제 1 스페이서 층(80) 상부로부터 제거될 수 있고, 제 1 스페이서들(81)은 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)의 측벽들 상에서 배치된다. 다른 실시예들에서, 제 2 스페이서 층(82)의 부분은 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)에 인접한 제 1 스페이서 층(80) 상부에 남아 있을 수 있다.
위의 개시내용은 일반적으로, 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명한다는 것이 주목된다. 다른 프로세스들 및 시퀀스들이 이용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서들이 사용될 수 있고, 단계들의 상이한 시퀀스들이 사용될 수 있고(예컨대, 제 1 스페이서들(81)은 제 2 스페이서 층(82)을 성막하기 이전에 패턴화될 수 있음), 추가적인 스페이서들이 형성될 수 있고 제거될 수 있는 것, 및/또는 등일 수 있다. 또한, n-타입 및 p-타입 디바이스들은 상이한 구조물들 및 단계들을 이용하여 형성될 수 있다.
도 9a 및 도 9b에서, 제 1 리세스(recess)들(86)은 일부 실시예들에 따라, 핀들(66), 나노구조물들(55), 및 기판(50)에서 형성된다. 에피택셜 소스/드레인 영역들은 제 1 리세스들(86)에서 추후에 형성될 것이다. 제 1 리세스들(86)은 제 1 나노구조물들(52) 및 제 2 나노구조물들(54)을 통해, 그리고 기판(50) 내로 연장될 수 있다. 도 9a에서 예시된 바와 같이, STI 영역들(68)의 상부면들은 제 1 리세스들(86)의 하부면들과 수평일 수 있다. 다양한 실시예들에서, 핀들(66)은 제 1 리세스들(86)의 하부면들이 STI 영역들(68)의 상부면들 아래에 배치되도록 에칭될 수 있는 등일 수 있다. 제 1 리세스들(86)은 RIE, NBE 등과 같은 이방성 에칭 프로세스들을 이용하여 핀들(66), 나노구조물들(55), 및 기판(50)을 에칭함으로써 형성될 수 있다. 제 1 스페이서들(81), 제 2 스페이서들(83), 및 마스크들(78)은 제 1 리세스들(86)을 형성하기 위하여 이용된 에칭 프로세스들 동안에 핀들(66), 나노구조물들(55), 및 기판(50)의 부분들을 마스킹한다. 단일 에치 프로세스 또는 다수 에치 프로세스들은 나노구조물들(55) 및/또는 핀들(66)의 각각의 층을 에칭하기 위하여 이용될 수 있다. 시간지정된 에치 프로세스(timed etch process)들은 제 1 리세스들(86)이 희망된 깊이에 도달한 후에 제 1 리세스들(86)의 에칭을 정지시키기 위하여 이용될 수 있다.
도 10a 및 도 10b에서, 제 1 리세스들(86)에 의해 노출된 제 1 반도체 재료들(예컨대, 제 1 나노구조물들(52)로 형성된 다층 적층체(64)의 층들의 측벽들의 부분들은 n-타입 영역(50N)에서의 측벽 리세스들(88)을 형성하기 위하여 에칭되고, 제 1 리세스들(86)에 의해 노출된 제 2 반도체 재료들(예컨대, 제 2 나노구조물들(54))로 형성된 다층 적층체(64)의 층들의 측벽들의 부분들은 p-타입 영역(50P)에서의 측벽 리세스들(88)을 형성하기 위하여 에칭된다. 리세스들(88)에서의 제 1 나노구조물들(52) 및 제 2 나노구조물들(54)의 측벽들은 도 10b에서 일직선(straight)인 것으로서 예시되지만, 측벽들은 오목하거나 볼록할 수 있다. 측벽들은 습식 에칭 등과 같은 등방성 에칭 프로세스들을 이용하여 에칭될 수 있다. p-타입 영역(50P)은 마스크(도시되지 않음)를 이용하여 보호될 수 있는 반면, 제 2 나노구조물들(54) 및 기판(50)이 n-타입 영역(50N)에서의 제 1 나노구조물들(52)과 비교하여 상대적으로 비에칭된 상태로 남아 있도록, 제 1 반도체 재료들에 선택적인 에칭제(etchant)들은 제 1 나노구조물들(52)을 에칭하기 위하여 이용된다. 유사하게, n-타입 영역(50N)은 마스크(도시되지 않음)를 이용하여 보호될 수 있는 반면, 제 1 나노구조물들(52) 및 기판(50)이 p-타입 영역(50P)에서의 제 2 나노구조물들(54)과 비교하여 상대적으로 비에칭된 상태로 남아 있도록, 제 2 반도체 재료들에 선택적인 에칭제들은 제 2 나노구조물들(54)을 에칭하기 위하여 이용된다. 제 1 나노구조물들(52)이 예컨대, SiGe를 포함하고 제 2 나노구조물들(54)이 예컨대, Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide; TMAH), 암모늄 하이드록사이드(ammonium hydroxide)(NH4OH) 등에 의한 건식 에치 프로세스는 n-타입 영역(50N)에서의 제 1 나노구조물들(52)의 측벽들을 에칭하기 위하여 이용될 수 있고, 하이드로젠 플루오라이드(hydrogen fluoride), 또 다른 불소계 가스 등에 의한 건식 에치 프로세스는 p-타입 영역(50P)에서의 제 2 나노구조물들(54)의 측벽들을 에칭하기 위하여 이용될 수 있다.
도 11a 내지 도 11c에서, 제 1 내부 스페이서들(90)은 측벽 리세스들(88)에서 형성된다. 제 1 내부 스페이서들(90)은 도 10a 및 도 10b에서 예시된 구조물들 상부에 내부 스페이서 층(별도로 예시되지 않음)을 성막함으로써 형성될 수 있다. 제 1 내부 스페이서들(90)은 추후에 형성된 소스/드레인 영역들과 게이트 구조물 사이의 격리 특징부들로서 작용한다. 이하에서 더 상세하게 논의되는 바와 같이, 소스/드레인 영역들은 리세스들(86)에서 형성될 것인 반면, n-타입 영역(50N)에서의 제 1 나노구조물들(52) 및 p-타입 영역(50P)에서의 제 2 나노구조물들(54)은 대응하는 게이트 구조물들로 대체될 것이다.
내부 스페이서 층은 CVD, ALD 등과 같은 등각 성막 프로세스(conformal deposition process)에 의해 성막될 수 있다. 약 3.5보다 더 작은 k-값을 가지는 낮은-유전 상수(low-dielectric constant)(로우-k(low-k)) 재료들과 같은 임의의 적당한 재료가 사용될 수 있지만, 내부 스페이서 층은 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드와 같은 재료를 포함할 수 있다. 내부 스페이서 층은 그 다음으로, 제 1 내부 스페이서들(90)을 형성하기 위하여 이방성으로 에칭될 수 있다. 제 1 내부 스페이서들(90)의 외부 측벽들은 n-타입 영역(50N)에서의 제 2 나노구조물들(54)의 측벽들과 동일평면(flush)이고 p-타입 영역(50P)에서의 제 1 나노구조물들(52)의 측벽들과 동일평면인 것으로서 예시되지만, 제 1 내부 스페이서들(90)의 외부 측벽들은 각각 제 2 나노구조물들(54) 및/또는 제 1 나노구조물들(52)의 측벽들을 넘어서서 연장될 수 있거나 이 측벽들로부터 리세싱될 수 있다.
또한, 제 1 내부 스페이서들(90)의 외부 측벽들은 도 11b에서 일직선인 것으로서 예시되지만, 제 1 내부 스페이서들(90)의 외부 측벽들은 오목하거나 볼록할 수 있다. 예로서, 도 11c는 제 1 나노구조물들(52)의 측벽들이 오목하고, 제 1 내부 스페이서들(90)의 외부 측벽들이 오목하고, 제 1 내부 스페이서들(90)은 n-타입 영역(50N)에서의 제 2 나노구조물들(54)의 측벽들로부터 리세싱되는 실시예를 예시한다. 또한, 제 2 나노구조물들(54)의 측벽들이 오목하고, 제 1 내부 스페이서들(90)의 외부 측벽들이 오목하고, 제 1 내부 스페이서들(90)은 p-타입 영역(50P)에서의 제 1 나노구조물들(52)의 측벽들로부터 리세싱되는 실시예들이 예시된다. 내부 스페이서 층은 RIE, NBE 등과 같은 이방성 에칭 프로세스에 의해 에칭될 수 있다. 제 1 내부 스페이서들(90)은 게이트 구조물들을 형성하기 위하여 이용된 에칭 프로세스들과 같은 추후의 에칭 프로세스들에 의해 (도 12a 내지 도 12c에 대하여 이하에서 논의된 에피택셜 소스/드레인 영역들(92)과 같은) 추후에 형성된 소스/드레인 영역들에 대한 손상을 방지하기 위하여 이용될 수 있다.
도 12a 내지 도 12c에서, 에피택셜 소스/드레인 영역들(92)은 제 1 리세스들(86)에서 형성된다. 일부 실시예들에서, 소스/드레인 영역들(92)은 n-타입 영역(50N)에서의 제 2 나노구조물들(54) 상에서, 그리고 p-타입 영역(50P)에서의 제 1 나노구조물들 상에서 응력(stress)을 가할 수 있음으로써, 성능을 개선시킬 수 있다. 도 12b에서 예시된 바와 같이, 에피택셜 소스/드레인 영역들(92)은 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역들(92)의 개개의 이웃하는 쌍들 사이에 배치되도록, 제 1 리세스들(86)에서 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(92)이 결과적인 나노-FET들의 추후에 형성된 게이트들과 단락되지 않도록, 제 1 스페이서들(81)은 더미 게이트들(76)로부터 에피택셜 소스/드레인 영역들(92)을 분리하기 위하여 이용되고, 제 1 내부 스페이서들(90)은 적절한 횡방향 거리만큼 나노구조물들(55)로부터 에피택셜 소스/드레인 영역들(92)을 분리하기 위하여 이용된다.
n-타입 영역(50N), 예컨대, NMOS 영역에서의 에피택셜 소스/드레인 영역들(92)은 p-타입 영역(50P), 예컨대, PMOS 영역을 마스킹함으로써 형성될 수 있다. 그 다음으로, 에피택셜 소스/드레인 영역들(92)은 n-타입 영역(50N)에서의 제 1 리세스들(86)에서 에피택셜 방식으로 성장된다. 에피택셜 소스/드레인 영역들(92)은 n-타입 나노-FET들을 위하여 적절한 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 제 2 나노구조물들(54)이 실리콘일 경우에, 에피택셜 소스/드레인 영역들(92)은 실리콘, 실리콘 카바이드, 인(phosphorous) 도핑된 실리콘 카바이드, 실리콘 포스파이드 등과 같은, 제 2 나노구조물들(54) 상에서 인장 변형(tensile strain)을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 나노구조물들(55)의 개개의 상부 표면들로부터 융기된 표면들을 가질 수 있고, 파셋(facet)들을 가질 수 있다.
p-타입 영역(50P), 예컨대, PMOS 영역에서의 에피택셜 소스/드레인 영역들(92)은 n-타입 영역(50N), 예컨대, NMOS 영역을 마스킹함으로써 형성될 수 있다. 그 다음으로, 에피택셜 소스/드레인 영역들(92)은 p-타입 영역(50P)에서의 제 1 리세스들(86)에서 에피택셜 방식으로 성장된다. 에피택셜 소스/드레인 영역들(92)은 p-타입 나노-FET들을 위하여 적절한 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 제 1 나노구조물들(52)이 실리콘 게르마늄일 경우에, 에피택셜 소스/드레인 영역들(92)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석(germanium tin) 등과 같은, 제 1 나노구조물들(52) 상에서 압축 변형(compressive strain)을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 또한, 다층 적층체(64)의 개개의 표면들로부터 융기된 표면들을 가질 수 있고, 파셋들을 가질 수 있다.
에피택셜 소스/드레인 영역들(92), 제 1 나노구조물들(52), 제 2 나노구조물들(54), 및/또는 기판(50)은 저농도-도핑된 소스/드레인 영역들을 형성하기 위하여 이전에 논의된 프로세스와, 그 다음으로 어닐과 유사하게, 소스/드레인 영역들을 형성하기 위하여 도펀트들로 주입될 수 있다. 소스/드레인 영역들은 약 1x1019 원자들/cm3 내지 약 1x1021 원자들/cm3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역들을 위한 n-타입 및/또는 p-타입 불순물들은 이전에 논의된 불순물들 중의 임의의 것일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(92)은 성장 동안에 인 시츄 도핑될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(92)을 형성하기 위하여 이용된 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들(92)의 상부 표면들은 나노구조물들(55)의 측벽들을 넘어서서 횡방향으로 외부로 확장하는 파셋들을 가진다. 일부 실시예들에서, 이 파셋들은 동일한 NSFET의 인접한 에피택셜 소스/드레인 영역들(92)이 도 12a에 의해 예시된 바와 같이 병합하게 한다. 다른 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(92)은 에피택시 프로세스가 도 12c에 의해 예시된 바와 같이 완료된 후에 분리된 상태로 남아 있다. 도 12a 및 도 12c에서 예시된 실시예들에서, 제 1 스페이서들(81)은 STI 영역들(68)의 상부면까지 형성될 수 있음으로써, 에피택셜 성장을 저지할 수 있다. 일부 다른 실시예들에서, 제 1 스페이서들(81)은 에피택셜 성장을 추가로 저지하는 나노구조물들(55)의 측벽들의 부분들을 피복할 수 있다. 일부 다른 실시예들에서, 제 1 스페이서들(81)을 형성하기 위하여 이용된 스페이서 에치는 에피택셜 방식으로 성장된 영역이 STI 영역(68)의 표면까지 연장되는 것을 허용하기 위하여, 스페이서 재료를 제거하도록 조절될 수 있다.
에피택셜 소스/드레인 영역들(92)은 하나 이상의 반도체 재료 층들을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(92)은 제 1 반도체 재료 층(92A), 제 2 반도체 재료 층(92B), 및 제 3 반도체 재료 층(92C)을 포함할 수 있다. 임의의 수의 반도체 재료 층들은 에피택셜 소스/드레인 영역들(92)을 위하여 이용될 수 있다. 제 1 반도체 재료 층(92A), 제 2 반도체 재료 층(92B), 및 제 3 반도체 재료 층(92C)의 각각은 상이한 반도체 재료들로 형성될 수 있고, 상이한 도편트 농도들까지 도핑될 수 있다. 일부 실시예들에서, 제 1 반도체 재료 층(92A)은 제 2 반도체 재료 층(92B)보다 더 작고 제 3 반도체 재료 층(92C)보다 더 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역들(92)이 3 개의 반도체 재료 층들을 포함하는 실시예들에서는, 제 1 반도체 재료 층(92A)이 성막될 수 있고, 제 2 반도체 재료 층(92B)은 제 1 반도체 재료 층(92A) 상부에 성막될 수 있고, 제 3 반도체 재료 층(92C)은 제 2 반도체 재료 층(92B) 상부에 성막될 수 있다.
도 12d는 n-타입 영역(50N)에서의 제 1 나노구조물들(52)의 측벽들 및 p-타입 영역(50P)에서의 제 2 나노구조물들(54)의 측벽들이 오목하고, 제 1 내부 스페이서들(90)의 외부 측벽들이 오목하고, 제 1 내부 스페이서들(90)이 각각 제 2 나노구조물들(54) 및 제 1 나노구조물들(52)의 측벽들로부터 리세싱되는 실시예를 예시한다. 도 12d에서 예시된 바와 같이, 에피택셜 소스/드레인 영역들(92)은 제 1 내부 스페이서들(90)과 접촉하도록 형성될 수 있고, n-타입 영역(50N)에서의 제 2 나노구조물들(54)의 측벽들을 지나서, 그리고 p-타입 영역(50P)에서의 제 1 나노구조물들(52)의 측벽들을 지나서 연장될 수 있다.
도 13a 내지 도 13c에서, 제 1 층간 유전체(interlayer dielectric; ILD)(96)는 각각 도 6a, 도 12b, 및 도 12a에서 예시된 구조물 상부에 성막된다(도 7a 내지 도 12d의 프로세스들은 도 6a에서 예시된 단면을 변경하지 않음). 제 1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마-강화된 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은 임의의 적당한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(phospho-silicate glass; PSG), 보로-실리케이트 유리(boro-silicate glass; BSG), 붕소-도핑된 포스포-실리케이트 유리(boron-doped phospho-silicate glass; BPSG), 비도핑된 실리케이트 유리(undoped silicate glass; USG) 등을 포함할 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료들이 이용될 수 있다. 일부 실시예들에서, 접촉 에치 정지 층(contact etch stop layer; CESL)(94)은 제 1 ILD(96) 및 에피택셜 소스/드레인 영역들(92), 마스크들(78), 및 제 1 스페이서들(81) 사이에 배치된다. CESL(94)은 상부에 놓인 제 1 ILD(96)의 재료와는 상이한 에치 레이트를 가지는, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드 등과 같은 유전체 재료를 포함할 수 있다.
도 14a 내지 도 14c에서, CMP와 같은 평탄화 프로세스는 제 1 ILD(96)의 상부면을 더미 게이트들(76) 또는 마스크들(78)의 상부면들과 수평으로 하기 위하여 수행될 수 있다. 평탄화 프로세스는 또한, 더미 게이트들(76) 상의 마스크들(78), 및 마스크들(78)의 측벽들을 따르는 제 1 스페이서들(81)의 부분들을 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트들(76), 제 1 스페이서들(81), 및 제 1 ILD(96)의 상부면들은 프로세스 변동들 내에서 수평이다. 따라서, 더미 게이트들(76)의 상부면들은 제 1 ILD(96)를 통해 노출된다. 일부 실시예들에서, 마스크들(78)은 남아 있을 수 있고, 이 경우에, 평탄화 프로세스는 제 1 ILD(96)의 상부면을 마스크들(78) 및 제 1 스페이서들(81)의 상부면과 수평으로 한다.
도 15a 및 도 15b에서, 더미 게이트들(76) 및 마스크들(78)은 존재할 경우에, 하나 이상의 에칭 단계들에서 제거되어, 제 2 리세스들(98)이 형성된다. 제 2 리세스들(98)에서의 더미 게이트 유전체들(71)의 부분들이 또한 제거된다. 일부 실시예들에서, 더미 게이트들(76) 및 더미 게이트 유전체들(71)은 이방성 건식 에치 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제 1 ILD(96) 또는 제 1 스페이서들(81)보다 더 빠른 레이트로 더미 게이트들(76)을 선택적으로 에칭하는 반응 가스(들)를 이용하는 건식 에치 프로세스를 포함할 수 있다. 각각의 제 2 리세스(98)는 추후에 완료된 나노-FET들에서의 채널 영역들로서 작용하는 나노구조물들(55)의 부분들을 노출시키고 및/또는 이 부분들 상부에 놓인다. 채널 영역들로서 작용하는 나노구조물들(55)의 부분들은 에피택셜 소스/드레인 영역들(92)의 이웃하는 쌍들 사이에 배치된다. 제거 동안에, 더미 게이트 유전체들(71)은 더미 게이트들(76)이 에칭될 때에 에치 정지 층들로서 이용될 수 있다. 더미 게이트 유전체들(71)은 그 다음으로, 더미 게이트들(76)의 제거 후에 제거될 수 있다.
도 16a 내지 도 21b에서, 나노구조물들은 p-타입 영역(50P) 및 n-타입 영역(50N)에서 정의되고, 게이트 유전체 층들 및 게이트 전극들은 일부 실시예들에 따른 대체 게이트들을 위하여 형성된다. n-타입 영역(50N) 및 p-타입 영역(50P)에서의 게이트 유전체 층들의 형성은 각각의 영역에서의 게이트 유전체 층들이 동일한 재료들로 형성되도록 동시에 발생할 수 있고, 게이트 전극들의 형성은 각각의 영역에서의 게이트 전극들이 동일한 재료들로 형성되도록 동시에 발생할 수 있다. 일부 실시예들에서, 각각의 영역에서의 게이트 유전체 층들은 별개의 프로세스들에 의해 형성될 수 있어서, 게이트 유전체 층들은 상이한 재료들일 수 있고 및/또는 상이한 수의 층들을 가질 수 있고, 및/또는 각각의 영역에서의 게이트 전극들은 별개의 프로세스들에 의해 형성될 수 있어서, 게이트 전극들은 상이한 재료들일 수 있고 및/또는 상이한 수의 층들을 가질 수 있다. 다양한 마스킹 단계들은 별개의 프로세스들을 이용할 때에 적절한 영역들을 마스킹하고 노출시키기 위하여 이용될 수 있다. 다음의 설명에서, n-타입 영역(50N)의 게이트 전극들 및 p-타입 영역(50P)의 게이트 전극들은 별도로 형성된다.
도 16a 및 도 16b에서, p-타입 영역(50P)에서의 제 2 나노구조물들(54)은 n-타입 영역(50N) 상부에 마스크(도시되지 않음)를 형성함으로써, 그리고 제 2 나노구조물들(54)의 재료들에 선택적인 에칭제들을 이용하여 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있는 반면, 제 1 나노구조물들(52), 기판(50), 및 STI 영역들(68)은 제 2 나노구조물들(54)과 비교하여 상대적으로 비에칭된 상태로 남아 있다. 제 2 나노구조물들(54)이 예컨대, SiGe를 포함하고 제 1 나노구조물들(52)이 예컨대, Si 또는 SiC를 포함하는 실시예들에서, 하이드로젠 플루오라이드, 또 다른 불소계 가스 등은 p-타입 영역(50P)에서의 제 2 나노구조물들(54)을 제거하기 위하여 이용될 수 있다.
도 16a에서 예시된 바와 같이, 제 1 나노구조물들(52)은 높이 H1 및 폭 W1을 가질 수 있고, 폭 W1에 대한 높이 H1의 비율은 약 0.05 내지 약 4의 범위에 있을 수 있다. 일부 실시예들에서, 비율은 성막 프로세스 동안에 여전히 제어가능하면서, 디바이스의 Ion에 영향을 주는 것을 회피하기 위하여 충분하다. 예를 들어, 폭 W1에 대한 높이 H1의 비율이 4보다 더 클 때, 나노-FET의 채널 영역은 너무 두꺼울 수 있고, 결과적인 디바이스의 Ion에 부정적으로 영향을 줄 수 있다는 것이 관찰되었다. 폭 W1에 대한 높이 H1의 비율이 4보다 더 클 때, 채널 영역은 막 성막 프로세스의 물리적 제한으로 인해 성막 동안에 제어되기에 너무 얇을 수 있다는 것이 관찰되었다.
다른 실시예들에서, n-타입 영역(50N) 및 p-타입 영역(50P)에서의 채널 영역들은 예를 들어, n-타입 영역(50N) 및 p-타입 영역(50P)의 양자에서의 제 1 나노구조물들(52)을 제거함으로써 또는 n-타입 영역(50N) 및 p-타입 영역(50P)의 양자에서의 제 2 나노구조물들(54)을 제거함으로써 동시에 형성될 수 있다. 이러한 실시예들에서, n-타입 NSFET들 및 p-타입 NSFET들의 채널 영역들은 실리콘, 실리콘 게르마늄 등과 같은 동일한 재료 조성을 가질 수 있다. 도 26a, 도 26b, 및 도 27c는 p-타입 영역(50P) 및 n-타입 영역(50N)의 양자 모두에서의 채널 영역들이 제 2 나노구조물들(54)에 의해 제공되고, 예를 들어, 실리콘을 포함하는 이러한 실시예들로부터 기인하는 구조물을 예시한다. 이러한 실시예들에서, 제 2 나노구조물들(54)은 도 16a에서의 제 1 나노구조물들(52)에 대하여 위에서 논의된 것과 동일한 치수를 가질 수 있다.
도 17a 내지 도 19b는 p-타입 영역(50P)에서 게이트 유전체들(100) 및 게이트 전극들(102)을 형성하는 것을 예시하고, 적어도 (예컨대, 도 18a 내지 도 19b에서 이하에서 설명된 바와 같이) p-타입 영역(50P)에서 게이트 전극들(102)을 형성하면서, n-타입 영역(50N)이 마스킹될 수 있다.
도 17a 및 도 17b에서, 게이트 유전체들(100)은 p-타입 영역(50P)에서의 제 2 리세스들(98)에서 등각으로 성막된다. 게이트 유전체들(100)은 옥사이드, 금속 옥사이드 등, 또는 그 조합들과 같은 하나 이상의 유전체 층들을 포함한다. 예를 들어, 일부 실시예들에서, 게이트 유전체들(100)은 제 1 게이트 유전체(101) 상부의 (예컨대, 실리콘 옥사이드 등을 포함하는) 제 1 게이트 유전체(101) 및 (예컨대, 금속 옥사이드 등을 포함하는) 제 2 게이트 유전체(103)를 포함할 수 있다. 일부 실시예들에서, 제 2 게이트 유전체(103)는 하이-k(high-k) 유전체 재료를 포함하고, 이 실시예들에서, 제 2 게이트 유전체(103)는 약 7.0보다 더 큰 k 값을 가질 수 있고, 금속 옥사이드, 또는 하프늄(hafnium), 알루미늄(aluminum), 지르코늄(zirconium), 란타늄(lanthanum), 망간(manganese), 바륨(barium), 티타늄(titanium), 납(lead), 및 그 조합들의 실리케이트(silicate)를 포함할 수 있다. 제 1 게이트 유전체(101)는 계면 층(interfacial layer)으로서 지칭될 수 있고, 제 2 게이트 유전체(103)는 일부 실시예들에서 하이-k 게이트 유전체로서 지칭될 수 있다.
게이트 유전체들(100)의 구조물은 n-타입 영역(50N) 및 p-타입 영역(50P)에서 동일하거나 상이할 수 있다. 예를 들어, p-타입 영역(50P)에서 게이트 유전체들(100)을 형성하면서, n-타입 영역(50N)이 마스킹될 수 있거나 노출될 수 있다. n-타입 영역(50N)이 노출되는 실시예들에서, 게이트 유전체들(100)은 n-타입 영역들(50N)에서 동시에 형성될 수 있다. 게이트 유전체들(100)의 형성 방법들은 분자-빔 성막(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다.
도 18a 및 도 18b에서, 전도성 재료(105)는 p-타입 영역(50P)에서의 게이트 유전체들(100) 상에서 등각으로 성막된다. 일부 실시예들에서, 티타늄 나이트라이드(titanium nitride), 탄탈륨 나이트라이드(tantalum nitride), 텅스텐 나이트라이드(tungsten nitride), 몰리브덴 나이트라이드(molybdenum nitride) 등을 포함하는 전도성 재료(105)는 p-타입 WFM 층이다. 전도성 재료(105)는 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 일부 실시예들에서, 전도성 재료(105)가 인접한 제 1 나노구조물들(52)(예컨대, 제 1 나노구조물들(52A, 52B, 및 52C)) 사이의 영역들(50I)에서 병합하도록, 전도성 재료(105)는 게이트 유전체들(100)의 노출된 표면들 상에서 충분한 두께까지 성막될 수 있다. 예를 들어, 전도성 재료(105)는 영역들(50I)에서의 제 1 나노구조물들(52)의 표면들 상에서 성막될 수 있고, 전도성 재료(105)가 성막 동안에 두께에 있어서 증가하므로, 전도성 재료(105)의 분리된 부분들은 시임(seam)들(105S)을 터치할 수 있고 시임들(105S)을 따라 병합할 수 있다. 구체적으로, 전도성 재료(105)의 성막은 전도성 재료(105)의 제 1 부분(105A)이 영역들(50I)에서의 전도성 재료(105)의 제 2 부분(105B)과 병합할 때가지 계속될 수 있다.
도 18a에서 예시된 바와 같이, 전도성 재료(105)는 영역들(50I)(예컨대, 전도성 재료(105)의 비병합된 영역들)의 외부에서의 두께 T1 및 영역들(50I)(예컨대, 전도성 재료(105)의 병합된 영역들)에서의 두께 T2를 가질 수 있다. 예를 들어, 전도성 재료(105)는 제 1 나노구조물들(52)의 측벽들 상에서 그리고 제 1 나노구조물(52)의 최상부면 상에서 두께 T1을 가질 수 있다. 두께 T1은 이웃하는 제 1 나노구조물들(52), 예를 들어, 제 1 나노구조물들(52A, 52B, 및 52C) 사이의 공간을 충전하기 위한 충분한 두께일 수 있다. 예를 들어, 두께 T1은 두께 T2의 적어도 1/2일 수 있고, 두께 T1에 대한 두께 T2의 비율은 약 2:1 이하일 수 있다.
일부 실시예들에서, 두께 T1은 약 30 Å로부터 약 50 Å까지의 범위일 수 있다. 두께 T1이 약 50 Å보다 더 클 때, 전도성 재료(105)의 부피는 불필요하게 클 수 있고, 게이트 전극을 위한 충전 금속(예컨대, 이하에서 논의된 충전 금속(117))을 형성하는 프로세스 윈도우(process window)를 제한할 수 있다는 것이 관찰되었다. 두께 T1이 약 30 Å보다 더 작을 때, 전도성 층(105)은 제 1 나노구조물들(52) 중 이웃하는 나노구조물들 사이의 공간을 충분히 충전할 수 없고, 이것은 결과적인 트랜지스터에서의 불안정한 문턱 전압 성능으로 귀착될 수 있다는 것이 관찰되었다.
제 1 나노구조물들(52A) 사이의 그 가장 좁은 포인트에서, 전도성 재료(105)는 폭 W2를 가진다. 일부 실시예들에서, 폭 W2는 약 10 nm 내지 약 180 nm의 범위에 있다. 폭 W2가 약 180 nm보다 더 클 때, 전도성 재료(105)를 성막하고 영역들(50I)에서의 막들을 패턴화/에칭하는 프로세스 제어는 (예컨대, 높은 종횡비(aspect ratio)의 효과들과 유사하게) 부정적으로 영향을 받을 수 있다는 것이 관찰되었다. 폭 W2가 약 10 nm보다 더 작을 때, 유효 채널 길이(effective channel length)가 너무 짧을 수 있고, 이것은 결과적인 트랜지스터의 Ion에 부정적으로 영향을 준다는 것이 관찰되었다.
또한, 일부 실시예들에서, 폭 W2에 대한 두께 T2의 비율은 약 0.03 내지 약 1의 범위에 있다. 폭 W2에 대한 두께 T2의 비율이 약 1보다 더 클 때, 전도성 층(105)은 너무 두꺼울 수 있고, 이것은 결과적인 트랜지스터의 Ion에 부정적으로 영향을 준다는 것이 관찰되었다. 폭 W2에 대한 두께 T2의 비율이 약 0.03보다 더 작을 때, 영역들(50I)에서의 전도성 재료(105)를 성막하기 위한 프로세스 제어는 (예컨대, 높은 종횡비의 효과들과 유사하게) 부정적으로 영향을 받을 수 있다는 것이 관찰되었다.
전도성 재료(105)는 제 1 나노구조물들(52) 사이의 나머지 공간을 충전한다. 예를 들어, 영역들(50I)은 제 1 나노구조물들(52)의 인접한 것들 사이(예컨대, 제 1 나노구조물들(52A 및 52B) 사이 또는 제 1 나노구조물들(52B 및 52C) 사이)의 전체 거리에 걸쳐 이어진다. 영역들(50I)은 게이트 유전체들(100)의 제 1 부분(예컨대, 제 1 게이트 유전체들(100A)), 제 1 게이트 유전체들(100A) 상부의, 그리고 제 1 게이트 유전체들(100A)과 접촉하는 전도성 재료(105)의 병합된 부분, 및 전도성 재료(105)의 병합된 부분 상부의, 그리고 전도성 재료(105)의 병합된 부분과 접촉하는 게이트 유전체들(100)의 제 2 부분(예컨대, 제 2 게이트 유전체들(100B))으로 충전될 수 있다. 제 1 게이트 유전체들(100A)은 계면 층(101A) 및 하이-k 게이트 유전체(103A)를 포함하고, 제 2 게이트 유전체들(100B)은 계면 층(101B) 및 하이-k 게이트 유전체(103B)를 포함한다. 즉, 전도성 재료(105)는 연속적으로 연장될 수 있고, 제 1 나노구조물들(52)의 인접한 것들 상의 게이트 유전체들(100)의 부분들 사이의 영역을 완전히 충전할 수 있다. 특히, 영역들(50I)에서의 전도성 재료(105)의 상이한 영역들을 분리하는 장벽 층이 없다. 예를 들어, 게이트 전극에는 영역들(50I)에서의 임의의 장벽 층들이 없을 수 있다. 내부 영역들(50I)에서의 장벽 층을 생략함으로써, 제조 프로세스는 단순화될 수 있다. 또한, 전도성 재료(105)의 두께 변동(예컨대, 두께들 T1 및 T2 사이의 차이)은 결과적인 트랜지스터의 전기적 성능에 크게 영향을 주지 않는다는 것이 관찰되었다. 예를 들어, 실험 데이터에서, (예컨대, 도 18a 및 도 18b에서 예시된 바와 같이) 변동되는 두께들을 가지는 전도성 재료(105)를 갖는 트랜지스터들은 약 4.89 V의 유효 일함수(effective work function)를 가졌다. 비교 시에, (예컨대, WFM 층이 영역들(50I)에서 병합하는 것을 방지하는 개재 장벽 층(intervening barrier layer)에 의해 제공된 바와 같이) 더 균일한 WFM 층을 갖는 트랜지스터들은 약 4.90 V의 유효 일함수를 가졌다. 따라서, 다양한 실시예들은 유사한 유효 일함수로, 그리고 결과적인 트랜지스터의 전기적 성능을 크게 열화시키지 않으면서, 트랜지스터들이 더 용이하게 제조되는 것을 허용한다.
도 19a, 도 19b, 도 19c, 및 도 19d에서, 게이트 전극들(102)의 나머지 부분들은 제 2 리세스들(98)의 나머지 부분들을 충전하기 위하여 성막된다. 예를 들어, 접착 층(115) 및 충전 금속(117)은 전도성 재료(105) 상부에 성막될 수 있다. 결과적인 게이트 전극들(102)은 대체 게이트들을 위하여 형성되고, 전도성 재료(105), 접착 층(115), 및 충전 금속(117)을 포함할 수 있다. 도 19c는 (예컨대, 영역들(50I)에서) 도 19b의 라인 X-X'을 따라 하향 도면을 예시하는 반면, 도 19d는 (예컨대, 제 1 나노구조물들(52)을 통해) 도 19b의 라인 Y-Y'을 따라 하향 도면을 예시한다.
일부 실시예들에서, 접착 층(115)은 p-타입 영역(50P)에서의 전도성 재료(105) 상에서 등각으로 성막된다. 일부 실시예들에서, 접착 층(115)은 티타늄 나이트라이드, 탄탈륨 나이트라이드 등을 포함한다. 접착 층(115)은 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 접착 층(115)은 대안적으로, 접착제 층(glue layer)으로서 지칭될 수 있고, 예를 들어, 전도성 재료(105)과 상부에 놓인 충전 금속(117) 사이의 접착을 개선시킨다.
충전 금속(117)은 그 다음으로, 접착 층(115) 상부에 성막될 수 있다. 일부 실시예들에서, 충전 금속(117)은 CVD, ALD, PECVD, PVD 등에 의해 성막되는 코발트(cobalt), 루테늄(ruthenium), 알루미늄, 텅스텐, 그 조합들 등을 포함한다. 일부 실시예들에서, 충전 금속(117)은 CVD 프로세스를 이용하여 성막된 텅스텐을 포함할 수 있다. CVD는 충전 금속(117)을 위한 개선된 성막 레이트를 제공한다는 것이 관찰되었다. 일부 실시예들에서, 충전 금속(117)을 성막하기 위한 CVD 프로세스는 CVD 프로세스 챔버에서 제 1 전구체(precursor)(예컨대, WF6 등) 및 제 2 전구체(예컨대, SiH4 등)를 공급하는 것을 포함할 수 있다. 일부 실시예들에서, 제 1 전구체 및 제 2 전구체는 충전 금속(117)을 위한 CVD 프로세스 동안에 동시에 공급될 수 있다.
p-타입 영역(50P)에서, 게이트 유전체들(100), 전도성 재료(105), 접착 층(115), 및 충전 금속(117)은 제 1 나노구조물들(52)의 상부면들, 측벽들, 및 하부면들 상에서 각각 형성될 수 있다. 게이트 유전체들(100), 전도성 재료(105), 접착 층(115), 및 충전 금속(117)은 또한, 제 1 ILD(96), CESL(94), 제 1 스페이서들(81), 및 STI 영역들(68)의 상부면들 상에서 성막될 수 있다. 제 2 리세스들(98)의 충전 후에, CMP와 같은 평탄화 프로세스는 게이트 유전체들(100), 전도성 재료(105), 접착 층(115), 및 충전 금속(117)의 과잉 부분들을 제거하기 위하여 수행될 수 있고, 과잉 부분들은 제 1 ILD(96)의 상부면 상부에 있다. 게이트 전극들(102) 및 게이트 유전체들(100)의 재료의 나머지 부분들은 이에 따라, 결과적인 나노-FET들의 대체 게이트 구조물들을 형성한다. 게이트 전극들(102) 및 게이트 유전체들(100)은 "게이트 구조물들"로서 집합적으로 지칭될 수 있다.
도 19a 및 도 19b는 게이트 유전체들(100) 및 게이트 전극들(102)을 일직선 측벽들 및 정사각형 코너들을 가지는 것으로서 예시하지만, 게이트 유전체들(100) 및 게이트 전극들(102)은 상이한 구성을 가질 수 있다. 예를 들어, 도 20은 또 다른 실시예에 따른 게이트 유전체들(100) 및 게이트 전극들(102)의 단면도를 예시한다. 도 20에서, 유사한 참조 번호들은 유사한 프로세스들을 이용하여 형성된 도 19a 및 도 19b와 같이, 유사한 엘리먼트들을 표시한다. 그러나, 도 20에서는, 둥근 코너들을 가지는 제 1 나노구조물들(52)로 인해, 게이트 유전체들(100) 및 게이트 전극들(102)은 마찬가지로 둥근 코너들을 가질 수 있다.
또한, 도 19a 및 도 19b는 하부에 놓인 핀(66)을 터치하는 제 1 나노구조물들(52)의 최하단의 것을 예시하지만, 제 1 나노구조물들(52)(예컨대, 제 1 나노구조물(52A))의 최하단의 것은 도 21에 의해 예시된 바와 같이, 하부에 놓인 핀(66)으로부터 분리될 수 있다. 도 20에서, 유사한 참조 번호들은 유사한 프로세스들을 이용하여 형성된 도 19a 및 도 19b와 같이, 유사한 엘리먼트들을 표시한다. 도 21의 구조물은 예를 들어, 제 1 나노구조물(52)과 핀(66) 사이에 제 2 나노구조물(54)을 배치함으로써, 그리고 그 다음으로, 위에서 설명된 바와 같이 제 2 나노구조물(54)을 추후에 제거함으로써 형성될 수 있다. 그 결과, 게이트 유전체들(100) 및 전도성 재료(105)의 부분들은 제 1 나노구조물들(52)의 최하단의 것과 핀(66) 사이에 배치될 수 있다.
도 22a 및 도 22b는 n-타입 영역(50N)에서의 게이트 적층체를 예시한다. n-타입 영역(50N)에서 게이트 적층체를 형성하는 것은 먼저, n-타입 영역(50N)에서 제 1 나노구조물들(52)을 제거하는 것을 포함할 수 있다. 제 1 나노구조물들(52)은 p-타입 영역(50P) 상부에 마스크(도시되지 않음)를 형성함으로써, 그리고 제 1 나노구조물들(52)의 재료들에 선택적인 에칭제들을 이용하여 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있는 반면, 제 2 나노구조물들(54), 기판(50), 및 STI 영역들(68)은 제 1 나노구조물들(52)과 비교하여 상대적으로 비에칭된 상태로 남아 있다. 제 1 나노구조물들(52A 내지 52C)이 예컨대, SiGe를 포함하고 제 2 나노구조물들(54A 내지 54C)이 예컨대, Si 또는 SiC를 포함하는 실시예들에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등은 n-타입 영역(50N)에서의 제 1 나노구조물들(52)을 제거하기 위하여 이용될 수 있다.
게이트 적층체는 그 다음으로, n-타입 영역(50N)에서의 제 2 나노구조물들(52) 상부에 그리고 제 2 나노구조물들(52) 주위에 형성된다. 게이트 적층체는 게이트 유전체들(100) 및 게이트 전극들(127)을 포함한다. 일부 실시예들에서, n-타입 영역(50N) 및 p-타입 영역(50P)에서의 게이트 유전체들(100)은 동시에 형성될 수 있다. 또한, 게이트 전극들(127)의 적어도 부분들은 게이트 전극들(102)을 형성하기 전 또는 후의 어느 하나에서 형성될 수 있고(도 19a 및 도 19b 참조), 게이트 전극들(127)의 적어도 부분들은 p-타입 영역(50P)이 마스킹되는 동안에 형성될 수 있다. 이와 같이, 게이트 전극들(127)은 게이트 전극들(102)과는 상이한 재료들을 포함할 수 있다. 예를 들어, 게이트 전극들(127)은 전도성 층(121), 장벽 층(123), 및 충전 금속(125)을 포함할 수 있다. 전도성 층(121)은 티타늄 알루미늄, 티타늄 알루미늄 카바이드, 탄탈륨 알루미늄, 탄탈륨 카바이드, 그 조합들 등과 같은 n-타입 금속을 포함하는 n-타입 일함수 금속(WFM) 층일 수 있다. 전도성 층(121)은 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 장벽 층(123)은 티타늄 나이트라이드, 탄탈륨 나이트라이드, 텅스텐 카바이드, 그 조합들 등을 포함할 수 있고, 장벽 층(123)은 접착 층으로서 추가로 기능할 수 있다. 장벽 층(123)은 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 충전 금속(125)은 CVD, ALD, PECVD, PVD 등에 의해 성막되는 코발트, 루테늄, 알루미늄, 텅스텐, 그 조합들 등을 포함할 수 있다. 충전 금속(125)은 동일한 재료 조성을 가질 수 있거나 가지지 않을 수 있고, 충전 금속(117)과 동시에 성막될 수 있다.
제 2 리세스들(98)의 충전 후에, CMP와 같은 평탄화 프로세스는 게이트 유전체들(100) 및 게이트 전극들(127)의 과잉 부분들을 제거하기 위하여 수행될 수 있고, 과잉 부분들은 제 1 ILD(96)의 상부면 상부에 있다. 게이트 전극들(127) 및 게이트 유전체들(100)의 재료의 나머지 부분들은 이에 따라, n-타입 영역(50N)의 결과적인 나노-FET들의 대체 게이트 구조물들을 형성한다. p-타입 영역(50P)에서의 게이트 전극들(102)의 과잉 재료들을 제거하고 n-타입 영역(50N)에서의 게이트 전극들(127)의 과잉 재료들을 제거하기 위한 CMP 프로세스들은 동시에 또는 별도로 수행될 수 있다.
도 23a 내지 도 23c에서는, (게이트 유전체들(100), 게이트 전극들(102), 및 게이트 전극들(127)을 포함하는) 게이트 구조물이 리세싱되어, 리세스는 게이트 구조물 상부에 직접, 그리고 제 1 스페이서들(81)의 양쪽 부분들 사이에 형성된다. 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등과 같은 유전체 재료의 하나 이상의 층들을 포함하는 게이트 마스크(104)는 리세스에서 충전되고, 그 다음으로, 제 1 ILD(96) 상부에서 연장되는 유전체 재료의 과잉 부분들을 제거하기 위한 평탄화 프로세스가 행해진다. (도 24a 및 도 24b에 대하여 이하에서 논의된 게이트 접촉부들(114)과 같은) 추후에 형성된 게이트 접촉부들은 리세싱된 게이트 전극들(102 및 127)의 상부면과 접촉하기 위하여 게이트 마스크(104)를 통해 침투한다.
도 23a 내지 도 23c에 의해 추가로 예시된 바와 같이, 제 2 ILD(106)는 제 1 ILD(96) 상부에 그리고 게이트 마스크(104) 상부에 성막된다. 일부 실시예들에서, 제 2 ILD(106)는 FCVD에 의해 형성된 유동가능한 막이다. 일부 실시예들에서, 제 2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적당한 방법에 의해 성막될 수 있다.
도 24a 내지 도 24c에서, 제 2 ILD(106), 제 1 ILD(96), CESL(94), 및 게이트 마스크들(104)은 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조물의 표면들을 노출시키는 제 3 리세스들(108)을 형성하기 위하여 에칭된다. 제 3 리세스들(108)은 RIE, NBE 등과 같은 이방성 에칭 프로세스를 이용하는 에칭에 의해 형성될 수 있다. 일부 실시예들에서, 제 3 리세스들(108)은 제 1 에칭 프로세스를 이용하여 제 2 ILD(106) 및 제 1 ILD(96)를 통해 에칭될 수 있고; 제 2 에칭 프로세스를 이용하여 게이트 마스크들(104)을 통해 에칭될 수 있고; 그 다음으로, 제 3 에칭 프로세스를 이용하여 CESL(94)을 통해 에칭될 수 있다. 포토레지스트와 같은 마스크는 제 1 에칭 프로세스 및 제 2 에칭 프로세스로부터 제 2 ILD(106)의 부분들을 마스킹하기 위하여 제 2 ILD(106) 상부에 형성될 수 있고 패턴화될 수 있다. 일부 실시예들에서, 에칭 프로세스는 과다-에칭(over-etch)할 수 있고, 그러므로, 제 3 리세스들(108)은 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조물 내로 연장될 수 있고, 제 3 리세스들(108)의 하단은 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조물과 수평(예컨대, 동일한 수평에 있거나, 기판으로부터 동일한 거리를 가짐)일 수 있거나, 이보다 더 낮을 수 있다(예컨대, 기판에 더 근접함). 도 23b는 제 3 리세스들(108)을 동일한 단면에서 에피택셜 소스/드레인 영역들(92) 및 게이트 구조물을 노출시키는 것으로서 예시하지만, 다양한 실시예들에서, 에피택셜 소스/드레인 영역들(92) 및 게이트 구조물은 상이한 단면들에서 노출될 수 있음으로써, 추후에 형성된 접촉부들을 단락시키는 위험을 감소시킬 수 있다.
제 3 리세스들(108)이 형성된 후에, 실리사이드 영역들(110)은 에피택셜 소스/드레인 영역들(92) 상부에 형성된다. 일부 실시예들에서, 실리사이드 영역들(110)은 에피택셜 소스/드레인 영역들(92)의 노출된 부분들 상부에서, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속(noble metal)들, 다른 내화 금속(refractory metal)들, 희토류 금속(rare earth metal)들, 또는 그 합금들과 같은 실리사이드 또는 게르마나이드(germanide) 영역들을 형성하기 위하여 하부에 놓인 에피택셜 소스/드레인 영역들(92)의 반도체 재료들(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄)과 반응할 수 있는 금속(도시되지 않음)을 먼저 성막함으로써, 그 다음으로, 실리사이드 영역들(110)을 형성하기 위하여 열적 어닐 프로세스(thermal anneal process)를 수행함으로써 형성된다. 성막된 금속의 비반응된 부분들은 그 다음으로, 예컨대, 에칭 프로세스에 의해 제거된다. 실리사이드 영역들(110)은 실리사이드 영역들로서 지칭되지만, 실리사이드 영역들(110)은 또한, 게르마나이드 영역들 또는 실리콘 게르마나이드 영역들(예컨대, 실리사이드 및 게르마나이드를 포함하는 영역들)일 수 있다. 실시예에서, 실리사이드 영역(110)은 TiSi를 포함하고, 약 2 nm 내지 약 10 nm 사이의 범위인 두께를 가진다.
다음으로, 도 25a 내지 도 25c에서, 접촉부들(112 및 114)(접촉 플러그(contact plug)들로서 또한 지칭될 수 있음)은 제 3 리세스들(108)에서 형성된다. 접촉부들(112 및 114)은 장벽 층들, 확산 층들, 및 충전 재료들과 같은 하나 이상의 층들을 각각 포함할 수 있다. 예를 들어, 일부 실시예들에서, 접촉부들(112 및 114)의 각각은 장벽 층 및 전도성 재료를 포함하고, 하부에 놓인 전도성 특징부(예컨대, 예시된 실시예에서의 게이트 전극들(102), 게이트 전극들(127), 및/또는 실리사이드 영역(110))에 전기적으로 결합된다. 접촉부들(114)은 게이트 전극들(102 및 127)에 전기적으로 결합되고, 게이트 접촉부들로서 지칭될 수 있고, 접촉부들(112)은 실리사이드 영역들(110)에 전기적으로 결합되고, 소스/드레인 접촉부들로서 지칭될 수 있다. 장벽 층은 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 프로세스는 제 2 ILD(106)의 표면으로부터 과잉 재료를 제거하기 위하여 수행될 수 있다.
도 26a 내지 도 26c는 일부 대안적인 실시예들에 따른 디바이스의 단면도들을 예시한다. 도 26a는 도 1에서 예시된 참조 단면 A-A'을 예시한다. 도 26b는 도 1에서 예시된 참조 단면 B-B'을 예시한다. 도 26c는 도 1에서 예시된 참조 단면 C-C'을 예시한다. 도 26a 내지 도 26c에서, 유사한 참조 번호들은 도 25a 내지 도 25c의 구조물과 같이, 유사한 프로세스들에 의해 형성된 유사한 엘리먼트들을 표시한다. 그러나, 도 26a 내지 도 26c에서, n-타입 영역(50N) 및 p-타입 영역(50P)에서의 채널 영역들은 동일한 재료를 포함한다. 예를 들어, 실리콘을 포함하는 제 2 나노구조물들(54)은 p-타입 영역(50P)에서의 p-타입 NSFET들 및 n-타입 영역(50N)에서의 n-타입 NSFET들을 위한 채널 영역들을 제공한다. 도 26a 내지 도 26c의 구조물은 예를 들어, p-타입 영역(50P) 및 n-타입 영역(50N)의 양자로부터 동시에 제 1 나노구조물들(52)을 제거함으로써; p-타입 영역(50P)에서의 제 2 나노구조물들(54) 주위에 게이트 유전체들(100) 및 게이트 전극들(102)을 성막함으로써; n-타입 영역(50N)에서의 제 1 나노구조물들(54) 주위에 게이트 유전체들(100) 및 게이트 전극들(104)을 성막함으로써 형성될 수 있다.
다양한 실시예들은 인접한 나노구조물들 사이의 장벽 층을 갖지 않는 트랜지스터(예컨대, 나노-FET)의 게이트 적층체를 제공한다. (예컨대, 나노-FET들의 나노와이어들 사이의) WFM 층들의 병합된 영역들로 인한 두께 변동들은 트랜지스터의 전기적 특성들에 크게 영향을 주지 않을 수 있다는 것(예컨대, 상대적으로 유사한 유효 일함수들이 관찰되었음)이 결정되었다. (예컨대, WFM 층의 부분들이 병합하는 것을 방지하기 위하여) WFM 층 주위에 장벽 층을 성막하지 않음으로써, 제조 용이성이 개선될 수 있다. 이것은 특히, 장벽 층 재료들(예컨대, 탄탈륨 나이트라이드 등)이 작은 공간들에서 성막하기가 어려울 수 있기 때문에 작은 특징부 크기들을 갖는 진보된 반도체 노드들에서 그러하다. 이에 따라, 게이트 적층체들에서 이러한 장벽 층들을 생략하고 WFM 층들이 특정 영역에 병합하는 것을 허용함으로써, 제조 용이성이 개선될 수 있고, (예컨대, 열악한 장벽 층 성막으로부터 기인하는) 제조 결함들은 결과적인 트랜지스터의 전기적 성능에 크게 영향을 주지 않으면서 감소될 수 있다.
일부 실시예들에서, 디바이스는 제 1 나노구조물; 제 1 나노구조물 상부의 제 2 나노구조물; 제 1 나노구조물 주위에 배치된 제 1 하이-k 게이트 유전체; 제 2 나노구조물 주위에 배치되는 제 2 하이-k 게이트 유전체; 및 제 1 하이-k 게이트 유전체 및 제 2 하이-k 게이트 유전체 상부의 게이트 전극을 포함한다. 제 1 나노구조물과 제 2 나노구조물 사이의 게이트 전극의 부분은 제 1 하이-k 게이트 유전체와 제 2 하이-k 게이트 유전체 사이의 영역을 충전하는 p-타입 일함수 금속의 제 1 부분을 포함한다. 옵션적으로, 일부 실시예들에서, p-타입 일함수 금속의 제 1 부분은 제 1 나노구조물과 제 2 나노구조물 사이의 시임을 포함한다. 옵션적으로, 일부 실시예들에서, p-타입 일함수 금속의 제 1 부분은 제 1 두께를 가지고, 여기서, 제 1 나노구조물의 측벽 상의 p-타입 일함수 금속의 제 2 부분은 제 2 두께를 가지고, 여기서, 제 1 두께는 제 2 두께보다 더 크다. 옵션적으로, 일부 실시예들에서, 제 2 두께에 대한 제 1 두께의 비율은 2:1 이하이다. 옵션적으로, 일부 실시예들에서, 제 2 두께는 30 Å 내지 50 Å의 범위에 있다. 옵션적으로, 일부 실시예들에서, p-타입 일함수 금속의 최소 폭에 대한 제 2 두께의 비율은 0.03 내지 1의 범위에 있다. 옵션적으로, 일부 실시예들에서, p-타입 일함수 금속의 최소 폭은 10 nm 내지 180 nm의 범위에 있다. 옵션적으로, 일부 실시예들에서, 제 1 나노구조물과 제 2 나노구조물 사이의 게이트 전극의 부분에는 임의의 장벽 층들이 없다. 옵션적으로, 일부 실시예들에서, 게이트 전극은 p-타입 일함수 금속 상부의 접착 층을 더 포함하고, 접착 층은 제 1 나노구조물과 제 2 나노구조물 사이에서 연장되지 않는다. 옵션적으로, 일부 실시예들에서, 제 1 나노구조물의 폭에 대한 제 1 나노구조물의 높이의 비율은 0.05 내지 4의 범위에 있다.
일부 실시예들에서, 트랜지스터는 반도체 기판 상부의 제 1 나노구조물; 제 1 나노구조물 상부의 제 2 나노구조물; 제 1 나노구조물 및 제 2 나노구조물을 둘러싸는 게이트 유전체; 및 게이트 유전체 상부의 게이트 전극을 포함한다. 게이트 전극은 p-타입 일함수 금속 - p-타입 일함수 금속은 제 1 나노구조물 상의 게이트 유전체의 제 1 부분으로부터 제 2 나노구조물 상의 게이트 유전체의 제 2 부분까지 연속적으로 연장됨 -; p-타입 일함수 금속 상부의 접착 층; 및 접착 층 상부의 충전 금속을 포함한다. 옵션적으로, 일부 실시예들에서, p-타입 일함수 금속은 제 2 나노구조물의 상부면 상의 제 1 두께, 및 제 1 나노구조물과 제 2 나노구조물 사이의 제 2 두께를 가지고, 여기서, 제 1 두께는 제 2 두께보다 더 작다. 옵션적으로, 일부 실시예들에서, p-타입 일함수 금속은 제 1 나노구조물과 제 2 나노구조물 사이의 시임을 포함한다. 옵션적으로, 일부 실시예들에서, p-타입 일함수 금속은 티타늄 나이트라이드를 포함한다. 옵션적으로, 일부 실시예들에서, 트랜지스터는 게이트 유전체 하부의 계면 층 - 계면 층은 제 1 나노구조물 및 제 2 나노구조물을 둘러싸고, 게이트 유전체는 하이-k 재료를 포함함 - 을 더 포함한다.
일부 실시예들에서, 방법은 제 1 나노구조물 및 제 2 나노구조물 - 제 1 나노구조물은 제 2 나노구조물 상부에 배치됨 - 주위에 게이트 유전체를 성막하는 단계; 및 게이트 유전체 상부에 p-타입 일함수 금속을 성막하는 단계를 포함한다. p-타입 일함수 금속을 성막하는 단계는 제 2 나노구조물의 상부면 상에 p-타입 일함수 금속의 제 1 부분을, 그리고 제 2 나노구조물의 하부면 상에 p-타입 일함수 금속의 제 2 부분을 성막하는 단계; 및 p-타입 일함수 금속의 제 1 부분이 p-타입 일함수 금속의 제 2 부분과 병합할 때까지 p-타입 일함수 금속을 성막하는 것을 계속하는 단계를 포함한다. 옵션적으로, 일부 실시예들에서, 방법은 p-타입 일함수 금속 상부에 접착 층을 성막하는 단계; 및 접착 층 상부에 충전 금속을 성막하는 단계를 더 포함한다. 옵션적으로, 일부 실시예들에서, p-타입 일함수 금속을 성막하는 단계는, 제 1 나노구조물과 제 2 나노구조물 사이의 제 1 두께; 및 제 1 나노구조물의 측벽 상의 제 2 두께 - 제 1 두께는 제 2 두께보다 더 큼 - 를 갖도록 p-타입 일함수 금속을 성막하는 단계를 포함한다. 옵션적으로, 일부 실시예들에서, 제 2 두께에 대한 제 1 두께의 비율은 2:1 이하이다. 옵션적으로, 일부 실시예들에서, p-타입 일함수 금속을 성막하는 단계는 p-타입 일함수 금속의 제 1 부분과 p-타입 일함수 금속의 제 2 부분 사이의 시임을 형성하는 단계를 포함한다.
상기한 것은 몇몇 실시예들의 특징부들의 개요를 기술하여, 당해 분야에서의 당업자들은 본 개시내용의 양태들을 더 양호하게 이해할 수 있다. 당해 분야에서의 당업자들은 본원에서 도입된 실시예들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서, 당업자들이 본 개시내용을 용이하게 이용할 수 있다는 것을 인식해야 한다. 당해 분야에서의 당업자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으면서 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 디바이스에 있어서,
제 1 나노구조물;
상기 제 1 나노구조물 위의 제 2 나노구조물;
상기 제 1 나노구조물 주위에 배치된 제 1 하이-k(high-k) 게이트 유전체;
상기 제 2 나노구조물 주위에 배치된 제 2 하이-k 게이트 유전체; 및
상기 제 1 하이-k 게이트 유전체 및 상기 제 2 하이-k 게이트 유전체 위의 게이트 전극 ― 상기 제 1 나노구조물과 상기 제 2 나노구조물 사이의 상기 게이트 전극의 부분은 상기 제 1 하이-k 게이트 유전체와 상기 제 2 하이-k 게이트 유전체 사이의 영역을 충전하는 p-타입 일함수 금속(work funcion metal)의 제 1 부분을 포함함 ―
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 p-타입 일함수 금속의 상기 제 1 부분은 상기 제 1 나노구조물과 상기 제 2 나노구조물 사이의 시임(seam)을 포함하는 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 p-타입 일함수 금속의 상기 제 1 부분은 제 1 두께를 가지고, 상기 제 1 나노구조물의 측벽 상의 상기 p-타입 일함수 금속의 제 2 부분은 제 2 두께를 가지며, 상기 제 1 두께는 상기 제 2 두께보다 더 큰 것인, 디바이스.
실시예 4. 실시예 3에 있어서,
상기 제 1 두께 대 상기 제 2 두께의 비율은 2:1 이하인 것인, 디바이스.
실시예 5. 실시예 3에 있어서,
상기 제 2 두께는 30 Å 내지 50 Å의 범위인 것인, 디바이스.
실시예 6. 실시예 3에 있어서,
상기 p-타입 일함수 금속의 최소 폭에 대한 상기 제 2 두께의 비율은 0.03 내지 1의 범위인 것인, 디바이스.
실시예 7. 실시예 6에 있어서,
상기 p-타입 일함수 금속의 상기 최소 폭은 10 nm 내지 180 nm의 범위인 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제 1 나노구조물과 상기 제 2 나노구조물 사이의 상기 게이트 전극의 일부분에는 어떠한 장벽 층들도 없는 것인, 디바이스.
실시예 9. 실시예 1에 있어서,
상기 게이트 전극은 상기 p-타입 일함수 금속 위의 접착 층을 더 포함하고, 상기 접착 층은 상기 제 1 나노구조물과 상기 제 2 나노구조물 사이에서 연장되지 않는 것인, 디바이스.
실시예 10. 실시예 1에 있어서,
상기 제 1 나노구조물의 폭에 대한 상기 제 1 나노구조물의 높이의 비율은 0.05 내지 4의 범위인 것인, 디바이스.
실시예 11. 트랜지스터에 있어서,
반도체 기판 위의 제 1 나노구조물;
상기 제 1 나노구조물 위의 제 2 나노구조물;
상기 제 1 나노구조물 및 상기 제 2 나노구조물을 둘러싸는 게이트 유전체; 및
상기 게이트 유전체 위의 게이트 전극
을 포함하고, 상기 게이트 전극은:
p-타입 일함수 금속 ― 상기 p-타입 일함수 금속은 상기 제 1 나노구조물 상의 상기 게이트 유전체의 제 1 부분으로부터 상기 제 2 나노구조물 상의 상기 게이트 유전체의 제 2 부분까지 연속적으로 연장됨 ― ;
상기 p-타입 일함수 금속 위의 접착 층; 및
상기 접착 층 위의 충전 금속
을 포함하는 것인, 트랜지스터.
실시예 12. 실시예 11에 있어서,
상기 p-타입 일함수 금속은 상기 제 2 나노구조물의 상부면 상의 제 1 두께, 및 상기 제 1 나노구조물과 상기 제 2 나노구조물 사이의 제 2 두께를 가지고, 상기 제 1 두께는 상기 제 2 두께보다 더 작은 것인, 트랜지스터.
실시예 13. 실시예 11에 있어서,
상기 p-타입 일함수 금속은 상기 제 1 나노구조물과 상기 제 2 나노구조물 사이의 시임을 포함하는 것인, 트랜지스터.
실시예 14. 실시예 11에 있어서,
상기 p-타입 일함수 금속은 티타늄 나이트라이드(titanium nitride)를 포함하는 것인, 트랜지스터.
실시예 15. 실시예 11에 있어서,
상기 게이트 유전체 하부의 계면 층을 더 포함하며, 상기 계면 층은 상기 제 1 나노구조물 및 상기 제 2 나노구조물을 둘러싸고, 상기 게이트 유전체는 하이-k 재료를 포함하는 것인, 트랜지스터.
실시예 16. 방법에 있어서,
제 1 나노구조물 및 제 2 나노구조물 주위에 게이트 유전체를 성막하는 단계 ― 상기 제 1 나노구조물은 상기 제 2 나노구조물 위에 배치됨 ― ; 및
상기 게이트 유전체 위에 p-타입 일함수 금속을 성막하는 단계
를 포함하고, 상기 p-타입 일함수 금속을 성막하는 단계는:
상기 제 2 나노구조물의 상부면 상에 상기 p-타입 일함수 금속의 제 1 부분을, 그리고 상기 제 2 나노구조물의 하부면 상에 상기 p-타입 일함수 금속의 제 2 부분을 성막하는 단계; 및
상기 p-타입 일함수 금속의 상기 제 1 부분이 상기 p-타입 일함수 금속의 상기 제 2 부분과 병합할 때까지 상기 p-타입 일함수 금속을 성막하는 것을 계속하는 단계
를 포함하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 p-타입 일함수 금속 위에 접착 층을 성막하는 단계; 및
상기 접착 층 위에 충전 금속을 성막하는 단계
를 더 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 p-타입 일함수 금속을 성막하는 단계는,
상기 제 1 나노구조물과 상기 제 2 나노구조물 사이의 제 1 두께; 및
상기 제 1 나노구조물의 측벽 상의 제 2 두께 ― 상기 제 1 두께는 상기 제 2 두께보다 더 큼 ―
를 갖도록 상기 p-타입 일함수 금속을 성막하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 제 1 두께 대 상기 제 2 두께의 비율은 2:1 이하인 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 p-타입 일함수 금속을 성막하는 단계는, 상기 p-타입 일함수 금속의 제 1 부분과 상기 p-타입 일함수 금속의 제 2 부분 사이의 시임을 형성하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제 1 나노구조물;
    상기 제 1 나노구조물 위의 제 2 나노구조물;
    상기 제 1 나노구조물 주위에 배치된 제 1 하이-k(high-k) 게이트 유전체;
    상기 제 2 나노구조물 주위에 배치된 제 2 하이-k 게이트 유전체; 및
    상기 제 1 하이-k 게이트 유전체 및 상기 제 2 하이-k 게이트 유전체 위의 게이트 전극 ― 상기 제 1 나노구조물과 상기 제 2 나노구조물 사이의 상기 게이트 전극의 부분은 상기 제 1 하이-k 게이트 유전체와 상기 제 2 하이-k 게이트 유전체 사이의 영역을 충전하는 p-타입 일함수 금속(work funcion metal)의 제 1 부분을 포함함 ―
    을 포함하는, 디바이스.
  2. 제 1 항에 있어서,
    상기 p-타입 일함수 금속의 상기 제 1 부분은 상기 제 1 나노구조물과 상기 제 2 나노구조물 사이의 시임(seam)을 포함하는 것인, 디바이스.
  3. 제 1 항에 있어서,
    상기 p-타입 일함수 금속의 상기 제 1 부분은 제 1 두께를 가지고, 상기 제 1 나노구조물의 측벽 상의 상기 p-타입 일함수 금속의 제 2 부분은 제 2 두께를 가지며, 상기 제 1 두께는 상기 제 2 두께보다 더 큰 것인, 디바이스.
  4. 제 3 항에 있어서,
    상기 제 1 두께 대 상기 제 2 두께의 비율은 2:1 이하인 것인, 디바이스.
  5. 제 3 항에 있어서,
    상기 p-타입 일함수 금속의 최소 폭에 대한 상기 제 2 두께의 비율은 0.03 내지 1의 범위인 것인, 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 나노구조물과 상기 제 2 나노구조물 사이의 상기 게이트 전극의 일부분에는 어떠한 장벽 층들도 없는 것인, 디바이스.
  7. 제 1 항에 있어서,
    상기 게이트 전극은 상기 p-타입 일함수 금속 위의 접착 층을 더 포함하고, 상기 접착 층은 상기 제 1 나노구조물과 상기 제 2 나노구조물 사이에서 연장되지 않는 것인, 디바이스.
  8. 제 1 항에 있어서,
    상기 제 1 나노구조물의 폭에 대한 상기 제 1 나노구조물의 높이의 비율은 0.05 내지 4의 범위인 것인, 디바이스.
  9. 트랜지스터에 있어서,
    반도체 기판 위의 제 1 나노구조물;
    상기 제 1 나노구조물 위의 제 2 나노구조물;
    상기 제 1 나노구조물 및 상기 제 2 나노구조물을 둘러싸는 게이트 유전체; 및
    상기 게이트 유전체 위의 게이트 전극
    을 포함하고, 상기 게이트 전극은:
    p-타입 일함수 금속 ― 상기 p-타입 일함수 금속은 상기 제 1 나노구조물 상의 상기 게이트 유전체의 제 1 부분으로부터 상기 제 2 나노구조물 상의 상기 게이트 유전체의 제 2 부분까지 연속적으로 연장됨 ― ;
    상기 p-타입 일함수 금속 위의 접착 층; 및
    상기 접착 층 위의 충전 금속
    을 포함하는 것인, 트랜지스터.
  10. 방법에 있어서,
    제 1 나노구조물 및 제 2 나노구조물 주위에 게이트 유전체를 성막하는 단계 ― 상기 제 1 나노구조물은 상기 제 2 나노구조물 위에 배치됨 ― ; 및
    상기 게이트 유전체 위에 p-타입 일함수 금속을 성막하는 단계
    를 포함하고, 상기 p-타입 일함수 금속을 성막하는 단계는:
    상기 제 2 나노구조물의 상부면 상에 상기 p-타입 일함수 금속의 제 1 부분을, 그리고 상기 제 2 나노구조물의 하부면 상에 상기 p-타입 일함수 금속의 제 2 부분을 성막하는 단계; 및
    상기 p-타입 일함수 금속의 상기 제 1 부분이 상기 p-타입 일함수 금속의 상기 제 2 부분과 병합할 때까지 상기 p-타입 일함수 금속을 성막하는 것을 계속하는 단계
    를 포함하는 것인, 방법.
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