CN114937699A - 晶体管源极/漏极接触件及其形成方法 - Google Patents

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impurity
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简薇庭
陈文彦
王立廷
刘书豪
陈亮吟
张惠政
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开总体涉及晶体管源极/漏极接触件及其形成方法。在一个实施例中，一种器件包括：栅极结构，位于衬底的沟道区域上；栅极掩模，位于栅极结构上，栅极掩模包括第一电介质材料和杂质，栅极掩模中的杂质的浓度沿着从栅极掩模的上部区域向栅极掩模的下部区域延伸的方向减小；栅极间隔件，位于栅极掩模的侧壁和栅极结构的侧壁上，栅极间隔件包括第一电介质材料和杂质，栅极间隔件中的杂质的浓度沿着从栅极间隔件的上部区域向栅极间隔件的下部区域延伸的方向减小；以及源极/漏极区域，与栅极间隔件以及沟道区域相邻。

Description

晶体管源极/漏极接触件及其形成方法
技术领域
本公开总体涉及晶体管源极/漏极接触件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：栅极结构，所述栅极结构位于衬底的沟道区域上；栅极掩模，所述栅极掩模位于所述栅极结构上，所述栅极掩模包括第一电介质材料和杂质，所述栅极掩模中的所述杂质的浓度沿着从所述栅极掩模的上部区域向所述栅极掩模的下部区域延伸的方向减小；栅极间隔件，所述栅极间隔件位于所述栅极掩模的侧壁和所述栅极结构的侧壁上，所述栅极间隔件包括所述第一电介质材料和所述杂质，所述栅极间隔件中的所述杂质的浓度沿着从所述栅极间隔件的上部区域向所述栅极间隔件的下部区域延伸的方向减小；以及源极/漏极区域，所述源极/漏极区域与所述栅极间隔件和所述沟道区域相邻。
根据本公开的另一实施例，提供了一种半导体器件，包括：源极/漏极区域，所述源极/漏极区域与衬底的沟道区域相邻；蚀刻停止层，所述蚀刻停止层位于所述源极/漏极区域上；层间电介质，所述层间电介质位于所述蚀刻停止层上，所述层间电介质包括第一电介质材料和杂质，所述层间电介质的上部区域的所述杂质的浓度大于所述层间电介质的下部区域；以及源极/漏极接触件，所述源极/漏极接触件延伸穿过所述层间电介质和所述蚀刻停止层以接触所述源极/漏极区域，所述源极/漏极接触件在所述层间电介质的下部区域中具有笔直侧壁，所述源极/漏极接触件在所述层间电介质的上部区域中具有弧形侧壁。
根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：在源极/漏极区域上沉积层间电介质；在栅极结构上形成栅极掩模，所述栅极结构设置在衬底的沟道区域上，所述沟道区域与所述源极/漏极区域相邻；在所述栅极掩模中注入杂质，以增加所述栅极掩模和所述层间电介质之间针对接触件蚀刻工艺的蚀刻选择性；以及执行所述接触件蚀刻工艺以在所述层间电介质中图案化接触开口，所述接触开口暴露所述源极/漏极区域，所述栅极掩模在所述接触件蚀刻工艺期间覆盖所述栅极结构。
附图说明
当结合附图进行阅读时，从以下具体实施方式可最佳地理解本公开的各方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
图1以三维视图示出了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。
图2至图20C是根据一些实施例的FinFET的制造中的中间阶段的视图。
图21是根据一些其他实施例的FinFET的视图。
图22是根据一些其他实施例的FinFET的视图。
图23是根据一些其他实施例的FinFET的视图。
图24是从FinFET的制造中的注入工艺获得的实验数据的图表。
图25示出了在FinFET的制造中的接触开口蚀刻期间的反应。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“高于”、“上部”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
根据各种实施例，执行注入工艺以修改栅极掩模的上部区域和层间电介质的上部区域。然后在自对准接触(SAC)蚀刻工艺中穿过层间电介质形成用于源极/漏极接触件的接触开口。栅极掩模的经修改上部区域针对层间电介质的蚀刻具有高蚀刻选择性，从而减少了在蚀刻工艺期间栅极掩模的损耗。减少这种损耗可以减少器件中的泄漏，从而提高器件性能。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。图1是三维视图，其中为清晰起见，省略了FinFET的一些特征。FinFET包括从衬底50(例如半导体衬底)延伸的鳍52，其中，鳍52用作FinFET的沟道区域58。诸如浅沟槽隔离(STI)区域之类的隔离区域56设置在相邻的鳍52之间，这些鳍52可以从相邻的隔离区域56之间突出得高于这些相邻的隔离区域56。尽管隔离区域56被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和隔离区域的组合。此外，尽管鳍52的底部部分被示为与衬底50是单一连续材料，但鳍52的底部部分和/或衬底50可包括单一材料或多种材料。在该上下文中，鳍52指的是从相邻的隔离区域56之间延伸的部分。
栅极电介质112沿着鳍52的侧壁并且位于鳍52的顶表面之上。栅极电极114位于栅极电介质112之上。外延源极/漏极区域88被设置在鳍52的相对于栅极电介质112和栅极电极114的相反侧。外延源极/漏极区域88可在各个鳍52之间共享。例如，相邻的外延源极/漏极区域88可以被电气连接，例如通过由外延生长来联合外延源极/漏极区域88，或者通过将外延源极/漏极区域88与同一源极/漏极接触件耦合。
图1还示出了在后面的附图中使用的参考截面。截面A-A’沿着鳍52的纵轴并且在例如FinFET的外延源极/漏极区域88之间的电流流动的方向上。截面B-B’垂直于截面A-A’，并且沿着栅极电极114的纵轴。截面C-C’平行于截面B-B’，并且延伸穿过FinFET的外延源极/漏极区域88。为了清楚起见，后续附图参考了这些参考截面。
在使用后栅极工艺(gate-last process)形成的FinFET的上下文中讨论了本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺(gate-first process)。此外，一些实施例考虑了在平面型器件(例如平面型FET)中使用的各方面。
图2至图20C是根据一些实施例的FinFET的制造中的中间阶段的视图。图2、图3和图4是三维视图，它们示出了与图1类似的三维视图。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A是沿着与图1中的参考截面A-A’类似的截面示出的截面图。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B和图20B是沿着与图1中的参考截面B-B’类似的截面示出的截面图。图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C和图20C是沿着与图1中的参考截面C-C’类似的截面示出的截面图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体或绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如掺杂有p型杂质或n型杂质)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料的层。绝缘体层可以是例如埋置氧化物(buried oxide,BOX)层或氧化硅层等。绝缘体层设置在通常是硅衬底或玻璃衬底的衬底上。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；前述项的组合；或类似的材料。
衬底50具有n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如NMOS晶体管，如n型FinFET，并且p型区域50P可用于形成p型器件，例如PMOS晶体管，如p型FinFET。n型区域50N可与p型区域50P实体分离(未单独示出)，并且可在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
在衬底50中形成鳍52。鳍52是半导体条带。可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻工艺可以是各向异性的。
可以通过任何适当的方法来对鳍52进行图案化。例如，可以使用一个或多个光刻工艺(包括双图案化或多图案化工艺)来对鳍52进行图案化。通常，双图案化或多图案化工艺将光刻和自对准工艺结合起来，从而允许创建的图案所具有的间距例如比使用单一直接光刻工艺可获得的间距更小。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺沿着经图案化的牺牲层来形成间隔件。然后去除牺牲层，并且剩余的间隔件随后可以用作掩模以对鳍52进行图案化。在一些实施例中，掩模(或其他层)可以保留在鳍52上。
在衬底50之上并且在相邻的鳍52之间形成STI区域56。STI区域56被设置为包围鳍52的下部，使得鳍52的上部从相邻的STI区域56之间突出。换句话说，鳍52的上部延伸高于STI区域56的顶表面。STI区域56将相邻器件的特征分隔开。
可以通过任何合适的方法来形成STI区域56。例如，绝缘材料可以形成在衬底50之上并且位于相邻的鳍52之间。绝缘材料可以是氧化物(例如氧化硅)、氮化物(例如氮化硅)等、或它们的组合，并且可以通过化学气相沉积(CVD)工艺(例如，高密度等离子体CVD(HDP-CVD)、可流动化学气相沉积(FCVD)等、或它们的组合)来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。尽管STI区域56各自被示为单个层，但一些实施例可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面来形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的绝缘材料。在一个实施例中，绝缘材料被形成为使得多余的绝缘材料覆盖鳍52。然后，对绝缘材料应用去除工艺，以去除鳍52之上的多余的绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等之类的平坦化工艺。在掩模保留在鳍52上的实施例中，平坦化工艺可以使掩模暴露或去除掩模。在平坦化工艺之后，绝缘材料的顶表面和掩模(如果存在的话)的顶表面或鳍52的顶表面是共面的(在工艺变化内)。因此，掩模(如果存在的话)的顶表面或鳍52的顶表面通过绝缘材料而被暴露。在所示的实施例中，在鳍52上不保留掩模。然后使绝缘材料凹陷以形成STI区域56。绝缘材料被凹陷，使得鳍52的上部从绝缘材料的相邻部分之间突出。此外，STI区域56的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如碟形)、或它们的组合。STI区域56的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。可以使用任何可接受的蚀刻工艺来使绝缘材料凹陷，例如针对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比蚀刻鳍52的材料更快的速率来选择性地蚀刻STI区域56的绝缘材料)。例如，可以使用稀氢氟酸(dHF)来执行氧化物去除。
先前描述的工艺仅是可以如何形成鳍52和STI区域56的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍52。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层来蚀刻沟槽以使下面的衬底50暴露。可以在沟槽中外延生长外延结构，并且电介质层可以被凹陷，使得外延结构相对于电介质层突出以形成鳍52。在外延生长外延结构的一些实施例中，可以在生长期间对外延生长的材料进行原位掺杂，这可以避免先前和/或随后的注入，然而原位掺杂和注入掺杂也可以一起使用。
此外，在n型区域50N中外延生长与p型区域50P中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、或II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、或磷化镓等。
此外，可以在鳍52和/或衬底50中形成适当的阱(未单独示出)。阱的导电类型可以与随后将在n型区域50N和p型区域50P中的每一者中形成的源极/漏极区域的导电类型相反。在一些实施例中，在n型区域50N中形成p型阱，并且在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P两者中都形成p型阱或n型阱。
在具有不同阱类型的实施例中，针对n型区域50N和p型区域50P的不同注入步骤可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现。例如，可以在n型区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以使p型区域50P暴露。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是被注入到该区域中的磷、砷、锑等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在针对p型区域50P的注入之后或之前，在p型区域50P中的鳍52和STI区域56之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以使n型区域50N暴露。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是被注入到该区域中的硼、氟化硼、铟等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在对n型区域50N和p型区域50P的注入之后，可执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。在针对鳍52外延生长外延结构的一些实施例中，所生长的材料可在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可被一起使用。
在图3中，在鳍52上形成虚设电介质层62。虚设电介质层62可以由诸如氧化硅、氮化硅、它们的组合等之类的电介质材料形成，其可根据可接受的技术来沉积或热生长。在虚设电介质层62之上形成虚设栅极层64，并且在虚设栅极层64之上形成掩模层66。虚设栅极层64可被沉积在虚设电介质层62之上，并然后例如通过CMP来平坦化。掩模层66可被沉积在虚设栅极层64之上。虚设栅极层64可以由导电材料或非导电材料形成，例如，非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可通过物理气相沉积(PVD)或CVD等来沉积。虚设栅极层64可以由相对于隔离材料(例如，STI区域56和/或虚设电介质层62)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层66可以由诸如氮化硅、氮氧化硅等之类的电介质材料形成。在该示例中，跨n型区域50N和p型区域50P来形成单个虚设栅极层64和单个掩模层66。在所示的实施例中，虚设电介质层62覆盖鳍52和STI区域56，使得虚设电介质层62在STI区域56之上并且在虚设栅极层64和STI区域56之间延伸。在另一实施例中，虚设电介质层62仅覆盖鳍52。
在图4中，使用可接受的光刻和蚀刻技术对掩模层66进行图案化以形成掩模76。掩模76的图案然后通过任何可接受的蚀刻技术而转移到虚设栅极层64，以形成虚设栅极74。掩模76的图案可选地可以通过任何可接受的蚀刻技术而进一步转移到虚设电介质层62，以形成虚设电介质72。虚设栅极74覆盖鳍52的相应的沟道区域58。掩模76的图案可被用于实体分离相邻的虚设栅极74。虚设栅极74还可具有与鳍52的长度方向基本垂直的长度方向(在工艺变化内)。可以在虚设栅极74的图案化期间去除掩模76，或者可以在随后的处理期间去除掩模76。
图5A至图20C示出了实施例器件的制造中的各种附加步骤。图5A至图20C示出了n型区域50N和p型区域50P中的任一个中的特征。例如，所示的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(如果存在的话)在每幅图所对应的文字中描述。
在图5A至图5C中，栅极间隔件82形成在鳍52之上、在掩模76(如果存在的话)、虚设栅极74和虚设电介质72的暴露的侧壁上。栅极间隔件82可以通过共形地沉积一种或多种电介质材料并随后蚀刻该(一种或多种)电介质材料来形成。可接受的电介质材料可以包括氮化硅、氮碳化硅、氮氧化硅、或碳氮氧化硅等，其可以通过共形沉积工艺来形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、或等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或其组合)以图案化该(一种或多种)电介质材料。蚀刻可以是各向异性的。该(一种或多种)电介质材料在被蚀刻后，其一些部分留在虚设栅极74的侧壁上(从而形成栅极间隔件82，参见图5A)。如随后将更详细地描述的，在一些实施例中，调整用于形成栅极间隔件82的蚀刻，使得该(一个或多个)电介质材料在被蚀刻后还具有留在鳍52的侧壁上的部分(从而形成鳍间隔件84，参见图5C)。在蚀刻之后，鳍间隔件84(如果存在的话)和栅极间隔件82可以具有笔直的侧壁(如图所示)或可以具有弧形的侧壁(未单独示出)。
此外，可以执行注入以形成轻掺杂源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时使p型区域50P暴露，并且适当类型(例如p型)的杂质可被注入到在p型区域50P中暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时使n型区域50N暴露，并且适当类型(例如n型)的杂质可被注入到在n型区域50N中暴露的鳍52中。然后可以去除掩模。n型杂质可以是任何先前描述的n型杂质，并且p型杂质可以是任何先前描述的p型杂质。在注入期间，沟道区域58保持被虚设栅极74覆盖，使得沟道区域58保持基本上没有被注入以形成LDD区域的杂质。LDD区域可以具有1015cm-3至1019cm-3的范围内的杂质浓度。可使用退火来修复注入损伤并激活所注入的杂质。
注意，先前的公开内容总体上描述了一种形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图6A至图6C中，在鳍52中形成源极/漏极凹部86。在所示的实施例中，源极/漏极凹部86延伸到鳍52中。源极/漏极凹部86还可以延伸到衬底50中。在各种实施例中，源极/漏极凹部86可延伸到衬底50的顶表面而未蚀刻衬底50；鳍52可被蚀刻为使得源极/漏极凹部86的底表面被设置为低于STI区域56的顶表面；等等。源极/漏极凹部86可以通过以下方式来形成：使用各向异性蚀刻工艺(例如RIE或NBE等)来蚀刻鳍52。在用于形成源极/漏极凹部86的蚀刻工艺期间，栅极间隔件82和虚设栅极74共同掩蔽鳍52的一些部分。可以使用定时蚀刻工艺来在源极/漏极凹部86达到期望深度之后停止对源极/漏极凹部86的蚀刻。在一些实施例中，鳍间隔件84也被凹陷，直到它们达到期望的高度为止。控制鳍间隔件84的高度允许控制随后生长的源极/漏极区域的尺寸。
在图7A至图7C中，在源极/漏极凹部86中形成外延源极/漏极区域88。从而在鳍52中设置外延源极/漏极区域88，以使得每个虚设栅极74(以及相应的沟道区域58)位于相应的外延源极/漏极区域88的相邻对之间。因此外延源极/漏极区域88与沟道区域58和栅极间隔件82相邻。在一些实施例中，栅极间隔件82被用于将外延源极/漏极区域88与虚设栅极74分隔适当的横向距离，使得外延源极/漏极区域88不会与所得FinFET的随后形成的栅极短路。可以选择外延源极/漏极区域88的材料以在相应的沟道区域58中施加应力，从而改进性能。
可通过掩蔽p型区域50P来形成n型区域50N中的外延源极/漏极区域88。然后，在n型区域50N中的源极/漏极凹部86中外延生长n型区域50N中的外延源极/漏极区域88。外延源极/漏极区域88可包括任何适用于n型器件的可接受材料。例如，如果鳍52是硅，则n型区域50N中的外延源极/漏极区域88可以包括在沟道区域58上施加拉伸应变的材料，例如，硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域88可以被称为“n型源极/漏极区域”。n型区域50N中的外延源极/漏极区域88可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
可通过掩蔽n型区域50N来形成p型区域50P中的外延源极/漏极区域88。然后，在p型区域50P中的源极/漏极凹部86中外延生长p型区域50P中的外延源极/漏极区域88。外延源极/漏极区域88可包括任何适用于p型器件的可接受材料。例如，如果鳍52是硅，则p型区域50P中的外延源极/漏极区域88可以包括对沟道区域58施加压缩应力的材料，例如，硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域88可以被称为“p型源极/漏极区域”。p型区域50P中的外延源极/漏极区域88可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极88和/或鳍52可注入有杂质以形成源极/漏极区域，类似于先前描述的用于形成LDD区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在1019cm-3至1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是任何先前描述的杂质。在一些实施例中，外延源极/漏极区域88可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域88的外延工艺的结果，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外扩展超过鳍52的侧壁。在一些实施例中，这些小平面使得相邻的外延源极/漏极区域88合并，如图7C所示。在一些实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域88保持分隔开。在所示的实施例中，鳍间隔件84被形成为覆盖鳍52的侧壁的在STI区域56上方延伸的部分，从而阻挡外延生长。在另一实施例中，调整用于形成栅极间隔件82的间隔件蚀刻以不形成鳍间隔件84，从而允许外延源极/漏极区域88延伸到STI区域56的表面。
外延源极/漏极区域88可包括一个或多个半导体材料层。例如，外延源极/漏极区域88可各自包括衬里层88A、主层88B和修整层88C(或者更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。任何数量的半导体材料层可以用于外延源极/漏极区域88。衬里层88A、主层88B和修整层88C可以由不同的半导体材料形成，和/或可被掺杂为具有不同的杂质浓度。在一些实施例中，主层88B具有比修整层88C更高的杂质浓度，并且修整层88C具有比衬里层88A更高的杂质浓度。在外延源极/漏极区域88包括三个半导体材料层的实施例中，衬里层88A可以生长在源极/漏极凹部86中，主层88B可以生长在衬里层88A上，并且修整层88C可以生长在主层88B上。形成杂质浓度低于主层88B的衬里层88A可增加源极/漏极凹部86中的粘附力，并且形成杂质浓度低于主层88B的修整层88C可减少后续工艺期间掺杂剂从主层88B向外的扩散。
在图8A至图8C中，第一层间电介质(ILD)94被沉积在外延源极/漏极区域88、栅极间隔件82、以及掩模76(如果存在的话)或虚设栅极74之上。第一ILD 94可以由电介质材料形成，其可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)或FCVD等。可接受的电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、或未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 94与外延源极/漏极区域88、栅极间隔件82、以及掩模76(如果存在的话)或虚设栅极74之间形成接触蚀刻停止层(CESL)92。CESL 92可以由相对于对第一ILD 94的蚀刻具有高蚀刻选择性的电介质材料形成。可接受的电介质材料可以包括氮化硅、氮碳化硅、氮氧化硅、或碳氮氧化硅等，其可以通过共形沉积工艺来形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、或等离子体增强原子层沉积(PEALD)等。
在图9A至图9C中，执行去除工艺以使第一ILD 94的顶表面与掩模76(如果存在的话)或虚设栅极74的顶表面齐平。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等之类的平坦化工艺。该平坦化工艺还可以去除虚设栅极74上的掩模76，以及栅极间隔件82的沿着掩模76的侧壁的部分。在平坦化工艺之后，第一ILD 94、CESL 92、栅极间隔件82和掩模76(如果存在的话)或虚设栅极74的顶表面是共面的(在工艺变化内)。因此，掩模76(如果存在的话)或虚设栅极74的顶表面通过第一ILD 94而被暴露。在所示的实施例中，掩模76保留，并且该平坦化工艺使第一ILD 94的顶表面与掩模76的顶表面齐平。
在图10A至图10C中，在蚀刻工艺中去除掩模76(如果存在的话)和虚设栅极74，从而形成凹部96。还可以去除虚设电介质72的位于凹部96中的部分。在一些实施例中，仅去除虚设栅极74，并且虚设电介质72保留并被凹部96暴露。在一些实施例中，虚设电介质72从管芯的第一区域(例如核心逻辑区域)中的凹部96去除，并保留在管芯的第二区域(例如输入/输出区域)中的凹部96中。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极74。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比蚀刻第一ILD 94或栅极间隔件82更快的速率来选择性地蚀刻虚设栅极74。在去除期间，当蚀刻虚设栅极74时，虚设电介质72可以用作蚀刻停止层。然后可以在去除虚设栅极74之后可选地去除虚设电介质72。每个凹部96暴露和/或覆盖相应的鳍52的沟道区域58。
在图11A至图11C中，在凹部96中形成栅极电介质层102。在栅极电介质层102上形成栅极电极层104。栅极电介质层102和栅极电极层104是用于替换栅极的层，并且各自沿着沟道区域58的侧壁延伸并且在沟道区域58的顶表面之上延伸。
栅极电介质层102设置在鳍52的侧壁和/或顶表面上以及栅极间隔件82的侧壁上。栅极电介质层102也可以形成在第一ILD 94的顶表面和栅极间隔件82的顶表面上。栅极电介质层102可包括氧化物(例如氧化硅或金属氧化物)、硅酸盐(例如金属硅酸盐)、前述项的组合、前述项的多层等。栅极电介质层102可以包括高k电介质材料(例如，k值大于7.0的电介质材料)，例如铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质层102的形成方法可以包括分子束沉积(MBD)、ALD和PECVD等。在虚设电介质72的一些部分保留在凹部96中的实施例中，栅极电介质层102包括虚设电介质72的材料(例如氧化硅)。尽管示出了单层栅极电介质层102，但是栅极电介质层102可以包括任何数量的界面层和任何数量的主层。例如，栅极电介质层102可以包括界面层和上面的高k电介质层。
栅极电极层104可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钨、钴、钌、铝、前述项的组合、前述项的多层等。在一些实施例中，栅极电极层104包括富含钽和钨的氮化钽。尽管示出了单层栅极电极层104，但是栅极电极层104可以包括任何数量的功函数调整层、任何数量的阻挡层、任何数量的粘合层和填充材料。
在n型区域50N和p型区域50P中形成栅极电介质层102可以同时发生，使得每个区域中的栅极电介质层102由相同的(一种或多种)材料形成，并且形成栅极电极层104可以同时发生，使得每个区域中的栅极电极层104由相同的(一种或多种)材料形成。在一些实施例中，每个区域中的栅极电介质层102可以通过不同的工艺形成，使得栅极电介质层102可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极层104可以通过不同的工艺形成，使得栅极电极层104可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图12A至图12C中，执行去除工艺以去除栅极电介质层102和栅极电极层104的材料的多余部分，这些多余部分位于第一ILD 94、CESL 92和栅极间隔件82的顶表面之上，从而形成栅极电介质112和栅极电极114。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等之类的平坦化工艺。栅极电介质层102在被平坦化后，具有留在凹部96中的部分(从而形成栅极电介质112)。栅极电极层104在被平坦化后，具有留在凹部96中的部分(从而形成栅极电极114)。在平坦化工艺之后，栅极间隔件82、CESL 92、第一ILD 94、栅极电介质112和栅极电极114的顶表面是共面的(在工艺变化内)。栅极电介质112和栅极电极114形成所得FinFET的替换栅极。栅极电介质112和栅极电极114的每个相应的对可被统称为“栅极结构”。栅极结构各自沿着鳍52的沟道区域58的顶表面、侧壁和底表面延伸。
在图13A至图13C中，在栅极结构(包括栅极电介质112和栅极电极114)之上形成栅极掩模116。在一些实施例中，栅极掩模116也可以形成在栅极间隔件82之上(随后针对图21更详细地描述)。栅极掩模116由一种或多种电介质材料形成，这些电介质材料相对于对第一ILD 94的蚀刻具有高蚀刻选择性。可接受的电介质材料可以包括氮化硅、氮碳化硅、氮氧化硅、或碳氮氧化硅等，其可以通过共形沉积工艺来形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、或等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。随后将形成栅极接触件，以穿透栅极掩模116而接触栅极电极114的顶表面。
作为形成栅极掩模116的示例，可以使用任何可接受的蚀刻工艺使栅极结构(包括栅极电介质112和栅极电极114)凹陷。在一些实施例中，栅极间隔件82也被凹陷。当栅极间隔件82被凹陷时，它们可以被凹陷与栅极结构相同的量，或者可以被凹陷不同的量。然后将(一种或多种)电介质材料共形地沉积在凹部中。执行去除工艺以去除(一种或多种)电介质材料的多余部分(这些多余部分位于第一ILD 94的顶表面之上)，从而形成栅极掩模116。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等之类的平坦化工艺。(一种或多种)电介质材料在被平坦化后，具有保留在凹部中的部分(从而形成栅极掩模116)。在平坦化工艺之后，栅极间隔件82、CESL 92、第一ILD 94和栅极掩模116的顶表面是共面的(在工艺变化内)。
在图14A至图14C中，在栅极间隔件82的上部区域120U、CESL 92的上部区域120U以及栅极掩模116的上部区域120U中注入杂质，以修改对这些上部区域120U的蚀刻速率。也可以在第一ILD 94的上部区域120U中注入杂质。杂质可以是硼、磷、砷、锗、碳、硅、氩、或氙等。在栅极间隔件82、CESL 92和栅极掩模116各自由氮化物(例如，氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等)形成的实施例中，杂质可以是硼或磷，并且注入可以通过注入工艺118进行。因此，栅极间隔件82、CESL 92和栅极掩模116可以各自包括相同的电介质材料和杂质。
各种特征的上部区域120U富含杂质。例如，栅极间隔件82的上部区域120U、CESL92的上部区域120U和栅极掩模116的上部区域120U可以各自包括相比于栅极间隔件82的下部区域120L、CESL 92的下部区域120L和栅极掩模116的下部区域120L具有更高浓度的(按原子百分比)硼或磷的氮化物。如随后将更详细地描述的，将在第一ILD 94中蚀刻接触开口以暴露外延源极/漏极区域88。栅极间隔件82、CESL 92和栅极掩模116的经修改的(例如富含杂质的)上部区域120U具有相对于对第一ILD 94的蚀刻的高蚀刻选择性，从而有助于减少栅极间隔件82、CESL 92和栅极掩模116在第一ILD 94中蚀刻接触开口期间的损耗。
与上部区域120U相比，在杂质注入期间/之后，栅极间隔件82的下部区域120L、CESL 92的下部区域120L、第一ILD 94的下部区域120L、以及栅极掩模116的下部区域120L保持未被修改或较少被修改。在一些实施例中，下部区域120L保持其初始成分，使得下部区域120L的最终成分与下部区域120L的初始成分相同。因此，下部区域120L可以基本上不含杂质。在一些实施例中，下部区域120L被修改，但与上部区域120U相比被修改得较少，使得下部区域120L的最终成分比上部区域120U的最终成分更接近于其初始成分。因此，下部区域120L可以包括杂质。如随后将更详细地描述的，上部区域120U中的注入杂质的平均浓度可以比下部区域120L中的注入杂质的平均浓度大几个数量级。例如，上部区域120U中的杂质浓度可以为下部区域120L中的杂质浓度的103至104倍。上部区域120U和下部区域120L之间的平均杂质浓度的变化可以是突然的，也可以是平缓的。更一般地，各种特征中的杂质的浓度形成梯度，其中浓度在从各种特征的上部区域120U向下部区域120L延伸的方向上减小。
如上所述，栅极间隔件82、CESL 92和栅极掩模116各自可以由氮化物(例如，氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等)形成，并且第一ILD 94可以由氧化物(例如，氧化硅)形成。注入工艺118可以向氧化物注入比向氮化物更多的杂质，使得第一ILD 94的上部区域120U具有比栅极间隔件82、CESL 92和栅极掩模116的上部区域120U更大的深度和杂质浓度。例如，第一ILD 94的上部区域120U可以具有0nm至6nm范围内的深度D1(参见图14C)，并且可以具有1018cm-3至1022cm-3范围内的杂质浓度，而栅极掩模116的上部区域120U可以具有0nm至4nm范围内的深度D2(参见图14B)，并且可以具有1015cm-3至1016cm-3范围内的杂质浓度。将栅极掩模116的上部区域120U注入到该范围内的杂质浓度在不降低器件性能的情况下提供了相对于对第一ILD 94的蚀刻的足够的蚀刻选择性。将栅极掩模116的上部区域120U注入到该范围之外的杂质浓度可能无法在不降低器件性能的情况下提供相对于对第一ILD 94的蚀刻的足够的蚀刻选择性。
在一些实施例中，注入工艺118包括热注入工艺。具体地，热注入工艺可以通过以下步骤来执行：将衬底50放置在注入机台板(implanter platen)上；并且在控制注入机台板的温度的同时，将杂质注入到栅极间隔件82、CESL 92、第一ILD 94和栅极掩模116中。可以以高能量注入杂质，例如在0.5keV至10keV范围内的注入能量。注入机台板的温度可以控制在100℃至500℃的范围内。用热注入工艺来注入杂质有助于减少注入工艺118期间的栅极间隔件82、CESL 92和栅极掩模116的表面氧化，从而进一步增加它们与第一ILD 94的蚀刻选择性。以这些范围内的参数来执行热注入工艺允许在避免注入损伤的同时将栅极间隔件82的上部区域120U、CESL 92的上部区域120U和栅极掩模116的上部区域120U注入到期望的杂质浓度(先前描述)。以这些范围之外的参数来执行热注入工艺可能不允许在避免注入损伤的同时将栅极间隔件82的上部区域120U、CESL 92的上部区域120U和栅极掩模116的上部区域120U注入到期望的杂质浓度。
在一些实施例中，注入工艺118还包括在热注入工艺之后的退火工艺。退火工艺可以是熔融激光退火(MLA)或动态表面退火(DSA)等。在一些实施例中，该退火工艺是在800℃至100℃范围内的温度下执行且持续时间在1μs至10μs范围内的熔融激光退火。在一些实施例中，该退火工艺是在850℃至900℃范围内的温度下执行且持续时间在0.1ms至1ms范围内的动态表面退火。执行退火工艺修复注入损伤并激活所注入的杂质。具体地，退火工艺促进杂质(例如，硼或磷)与氮化物(例如，栅极间隔件82、CESL 92和栅极掩模116)的结合。增加栅极间隔件82、CESL 92和栅极掩模116中的杂质的结合有助于增加它们与第一ILD 94的蚀刻选择性。
图24是从注入工艺118获得的实验数据的图表。所注入的杂质的浓度被绘制为距离第一ILD 94的顶表面的深度的函数。如图所示，上部区域120U中的杂质浓度比下部区域120L中的杂质浓度大几个数量级。
在图15A至图15C中，电介质层122可选地形成在栅极间隔件82、CESL 92、第一ILD94和栅极掩模116之上。电介质层122可被称为衬垫层。电介质层122可以由诸如氧化硅或氧化铝等之类的氧化物形成，并且其可以通过CVD或ALD等来沉积。
掩模124形成在电介质层122(如果存在的话)上，并且形成在栅极间隔件82、CESL92、第一ILD 94和栅极掩模116之上。可以通过在电介质层122上沉积一个或多个掩蔽层并且利用狭缝开口126来对该(一个或多个)掩蔽层进行图案化来形成掩模124。该(一个或多个)掩蔽层可以各自由包括金属(例如，氮化钛、钛、氮化钽、钽、金属掺杂的碳化物(例如，碳化钨)等)和/或准金属(例如，氮化硅、氮化硼、碳化硅等)的材料形成，并且该(一个或多个)掩蔽层可以通过诸如CVD或ALD等之类的沉积工艺形成。在一些实施例中，该(一个或多个)掩蔽层包括下掩蔽层和上掩蔽层，其中下掩蔽层由金属形成，并且其中上掩蔽层由诸如正硅酸四乙酯(TEOS)氧化物或无氮抗反射涂层(NFARC)等之类的氧化物形成。可以使用可接受的光刻技术用狭缝开口126来对(一个或多个)掩蔽层进行图案化以形成掩模124。狭缝开口126是平行于鳍52的长度方向延伸的条带，与CESL 92、第一ILD 94和栅极掩模116重叠。具体地，狭缝开口126在多个栅极结构(包括栅极电介质112和栅极电极114)和多个外延源极/漏极区域88之上延伸。
在图16A至图16C中，使用掩模124作为蚀刻掩模并且使用CESL 92作为蚀刻停止层来蚀刻第一ILD 94，以形成用于源极/漏极接触件的接触开口128。该蚀刻可以是任何可接受的蚀刻工艺，例如针对第一ILD 94的材料具有选择性的蚀刻工艺(例如，以比栅极间隔件82、CESL 92和栅极掩模116的(一种或多种)材料更快的速率来选择性地蚀刻第一ILD 94的材料)。蚀刻工艺可以是各向异性的。因此，狭缝开口126延伸穿过电介质层122(如果存在的话)，并且第一ILD 94的未被掩模124覆盖(例如被狭缝开口126暴露)的部分被蚀刻以形成接触开口128。然后，通过任何可接受的蚀刻工艺使接触开口128延伸穿过CESL 92，以使外延源极/漏极区域88暴露。在蚀刻工艺之后，可以例如通过任何可接受的灰化工艺来去除掩模。栅极掩模116在蚀刻期间覆盖栅极结构(包括栅极电介质112和栅极电极114)，从而在接触开口128的蚀刻期间保护栅极结构。
用于形成接触开口128的蚀刻工艺是自对准接触(SAC)蚀刻工艺，在该工艺中，栅极间隔件82、CESL 92和栅极掩模116在接触开口128的蚀刻期间暴露于蚀刻剂。取决于形成接触开口128所使用的蚀刻工艺的选择性，栅极间隔件82、CESL 92和/或栅极掩模116发生一些损耗，使得栅极间隔件82的侧壁和顶表面、CESL 92的侧壁和顶表面、和/或栅极掩模116的侧壁和顶表面在蚀刻之后具有弧度。然而，如上所述，栅极间隔件82的上部区域120U、CESL 92的上部区域120U和栅极掩模116的上部区域120U包括由注入工艺118注入的杂质(参见图14A至图14C)。在栅极间隔件82、CESL 92和栅极掩模116各自由氮化物(例如，氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等)形成的实施例中，杂质可以是硼或磷，并且注入可以通过注入工艺118进行。具有杂质的栅极间隔件82的上部区域120U、CESL 92的上部区域120U和栅极掩模116的上部区域120U具有相对于对第一ILD 94的蚀刻的高蚀刻选择性。因此，可以减少栅极间隔件82、CESL 92和栅极掩模116在用于形成接触开口128的蚀刻工艺期间的损耗。尽管栅极间隔件82、CESL 92和/或栅极掩模116可能具有一些弧度，但是弧度的量很小。在一些实施例中，栅极间隔件82、CESL 92和栅极掩模116共同具有将CESL 92的笔直侧壁连接到栅极掩模116的顶表面的弧形侧壁，并且该弧形侧壁的弧长在5nm至15nm的范围内。减少栅极间隔件82、CESL 92和栅极掩模116在接触开口128的蚀刻期间的损耗有助于减少随后形成的源极/漏极接触件与栅极电极114之间的泄漏。因此可以提高器件性能。
在一些实施例中，通过使用基于氟碳化合物(CxFy)的蚀刻剂的干法蚀刻来蚀刻第一ILD 94。在一个示例中，栅极间隔件82、CESL 92和栅极掩模116可以各自由氮化物(例如，氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等)形成，第一ILD 94可以由氧化物(例如氧化硅)形成，杂质为硼，并且在生成等离子体的同时，利用C4F6来蚀刻第一ILD 94。在等离子体生成期间，氟从C4F6中分离出来，以形成C4F5 *自由基和F*自由基，如等式1所示。F*自由基攻击栅极间隔件82、CESL 92和栅极掩模116的(一种或多种)材料中的Si-N键和Si-B键两者以打破这些键，使得F*自由基分别键合到开放的N-原子和B-原子，如等式2和3所示。F*自由基也键合到开放的Si原子。这些反应的产物可以(例如利用负压(vacuum))被排空。F*自由基与硼的反应比与氮的反应快。在栅极间隔件82、CESL 92和栅极掩模116的(一种或多种)材料中包括硼加快了F*自由基的消耗，使得较少的F*自由基可以与C4F5 *自由基重新结合。C4F5 *自由基在栅极间隔件82的表面、CESL 92的表面和栅极掩模116的表面上反应，以在这些表面上形成聚合物副产物(例如，(C4F5)6)，如等式4所示。因此，聚合物副产物是SAC蚀刻工艺的副产物。由等式1-4描述的形成聚合物副产物的反应的示例如图25所示。聚合物副产物对蚀刻基本上是惰性的，并在接触开口128的蚀刻期间充当位于栅极间隔件82的表面、CESL 92的表面以及栅极掩模116的表面之上的保护层。在栅极间隔件82、CESL 92和栅极掩模116的(一种或多种)材料中包括杂质促进了SAC蚀刻工艺期间聚合物副产物的形成，从而导致更厚的保护层。例如，保护层可以具有高达
Figure BDA0003202725300000211
的厚度，例如在
Figure BDA0003202725300000212
至
Figure BDA0003202725300000213
范围内的厚度。形成更厚的保护层提供了更多的针对蚀刻的保护，从而减少了栅极间隔件82、CESL92和/或栅极掩模116在接触开口128的蚀刻期间的损耗。
Figure BDA0003202725300000214
N-+3F*→NF3 (2)
B-+3F*→BF3 (3)
Figure BDA0003202725300000215
在图17A至图17C中，接触间隔件132形成在接触开口128中。接触间隔件132可以通过以下方式形成：共形地在接触开口128中沉积一种或多种电介质材料并随后蚀刻该(一种或多种)电介质材料。可接受的电介质材料可以包括氮化硅、碳氮化硅、氮氧化硅、或碳氮氧化硅等，其可以通过共形沉积工艺来形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、或等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或其组合)以图案化该(一种或多种)电介质材料。蚀刻可以是各向异性的。该(一种或多种)电介质材料在被蚀刻后，其一些部分留在CESL 92的侧壁上(从而形成接触间隔件132)。在蚀刻之后，(一种或多种)电介质材料的一些多余部分可以保留在栅极掩模116的顶表面之上。
在接触开口128中形成用于源极/漏极接触件的(一个或多个)导电层134。例如，可以通过在接触开口128中形成诸如扩散阻挡层或粘附层等之类的衬里(未单独示出)和导电材料来形成(一个或多个)导电层134。该衬里可包括钛、氮化钛、钽、或氮化钽等。导电材料可以是金属，例如钴、钨、铜、铜合金、银、金、铝或镍等，其可以通过诸如PVD、ALD或CVD等之类的沉积工艺形成。(一个或多个)导电层134形成在接触间隔件132和电介质层122的侧壁和/或顶表面上。
在图18A至图18C中，执行去除工艺以去除(一个或多个)导电层134和接触间隔件132的多余部分，这些多余部分位于栅极掩模116的顶表面之上。去除工艺还可以去除电介质层122。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等之类的平坦化工艺。接触开口128中的剩余的(一个或多个)导电层134在接触开口128中形成源极/漏极接触件136。源极/漏极接触件136延伸穿过第一ILD 94和CESL 92，以接触外延源极/漏极区域88。在平坦化工艺之后，源极/漏极接触件136的顶表面、接触间隔件132的顶表面、栅极掩模116的顶表面、第一ILD 94的顶表面和栅极间隔件82的顶表面是共面的(在工艺变化范围内)。
为去除(一个或多个)导电层134和接触间隔件132的多余部分而执行的去除工艺也可以去除栅极间隔件82、第一ILD 94和栅极掩模116的一些部分，这取决于去除过程的选择性。具体地，栅极掩模116可能会有一些损耗，使得栅极掩模116和栅极间隔件82的高度降低。在所示实施例中，接触间隔件132沿着栅极间隔件82、CESL 92和栅极掩模116的剩余部分的弧形侧壁延伸并与这些弧形侧壁实体接触。在另一实施例中(随后针对图22-23更详细地描述)，减小栅极掩模116和栅极间隔件82的高度直到栅极掩模116和CESL 92的顶表面是共面的(在工艺变化范围内)，使得接触间隔件132通过CESL 92与栅极掩模116的侧壁实体分隔开。
在一些实施例中，在去除工艺之后，栅极间隔件82的上部区域120U、CESL 92的上部区域120U、第一ILD 94的上部区域120U和栅极掩模116的上部区域120U的一些部分保留。例如，去除工艺可以减薄但不去除各种特征的上部区域120U。尽管栅极间隔件82、CESL 92、第一ILD 94和栅极掩模116包含通过注入工艺118注入的杂质(参见图14A至图14C)，但杂质的浓度可以足够低以致于不会降低器件性能。此外，如前所述，在栅极间隔件82、CESL 92、第一ILD 94和栅极掩模116中存在的杂质通过减少蚀刻接触开口128(参见图16A至图16C)时的损耗来帮助提高器件性能，从而减少源极/漏极接触件136和栅极电极114之间的泄漏。在另一实施例中(随后针对图22至图23更详细地描述)，减小栅极间隔件82、CESL 92、第一ILD 94和栅极掩模116的高度直到栅极间隔件82的上部区域120U、CESL 92的上部区域120U、第一ILD 94的上部区域120U和栅极掩模116的上部区域120U被去除。
当在去除工艺之后上部区域120U的一些部分保留时，源极/漏极接触件136延伸穿过各种特征的上部区域120U和下部区域120L。源极/漏极接触件136在下部区域120L的至少一部分中具有笔直侧壁。源极/漏极接触件136在上部区域120U中具有弧形侧壁(并且也可以在下部区域120L的一部分中具有弧形侧壁)。接触间隔件132沿着源极/漏极接触件136的弧形侧壁以及沿着栅极间隔件82、CESL 92和栅极掩模116的剩余部分的弧形侧壁延伸。
在图19A至图19C中，第二ILD 144沉积在第一ILD 94、栅极掩模116、源极/漏极接触件136和接触间隔件132之上。在一些实施例中，第二ILD 144是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 144由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，其可以通过诸如CVD、PECVD等之类的任何合适的方法来沉积。
在一些实施例中，蚀刻停止层(ESL)142形成在第二ILD 144与第一ILD 94、栅极掩模116、源极/漏极接触件136和接触间隔件132之间。ESL 142可以包括相对于对第二ILD144的蚀刻具有高蚀刻选择性的电介质材料，例如，氮化硅、氧化硅、或氮氧化硅等。
在图20A至图20C中，形成源极/漏极接触件146和栅极接触件148，以分别接触源极/漏极接触件136和栅极电极114。源极/漏极接触件146实体地耦合并电气地耦合到源极/漏极接触件136。栅极接触件148实体地耦合并电气地耦合到栅极电极114。
作为形成源极/漏极接触件146和栅极接触件148的示例，穿过第二ILD 144和ESL142形成用于源极/漏极接触件146的开口，并且穿过第二ILD 144、ESL 142和栅极掩模116形成用于栅极接触件148的开口。这些开口可以使用可接受的光刻和蚀刻技术形成。在开口中形成诸如扩散阻挡层或粘附层等之类的衬里(未单独示出)，以及导电材料。该衬里可包括钛、氮化钛、钽、或氮化钽等。导电材料可以是钴、钨、铜、铜合金、银、金、铝、或镍等。可以执行诸如CMP之类的平坦化工艺，以从第二ILD 144的顶表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件146和栅极接触件148。源极/漏极接触件146和栅极接触件148可以通过不同的工艺形成，或者可以通过相同的工艺形成。尽管每个源极/漏极接触件146和栅极接触件148被示出为形成为具有相同的截面，但是应当理解，每个源极/漏极接触件112和栅极接触件110可以被形成为具有不同的截面，这可以避免接触件的短路。
图21是根据一些其他实施例的FinFET的视图。图21的实施例类似于图20A的实施例，区别是栅极掩模116也形成在栅极间隔件82之上。该实施例可以通过在沉积栅极掩模116的(一种或多种)电介质材料之前使栅极间隔件82凹陷来形成。结果，栅极掩模116覆盖栅极间隔件82。在一些实施例中，由于栅极间隔件82被栅极掩模116覆盖，因此没有杂质被注入到栅极间隔件82中。
图22至图23是根据一些其他实施例的FinFET的视图。图22和图23的实施例分别类似于图20A和图21的实施例，区别是接触间隔件132通过CESL 92与栅极掩模116的侧壁实体分离。此外，栅极间隔件82上部区域120U、CESL 92上部区域120U、第一ILD 94上部区域120U和栅极掩模116的上部区域120U被去除。这些实施例可以通过以下方式形成：执行针对图18A至图18C描述的去除工艺直到栅极掩模116的顶表面和CESL 92的顶表面是共面的(在工艺变化内)并且直到上部区域120U被去除。
实施例可以实现多个优点。执行注入工艺118将栅极间隔件82(当适用时)的上部区域120U和栅极掩模116的上部区域120U修改为富含杂质。因此，栅极间隔件82的上部区域120U和栅极掩模116的上部区域120U可以具有相对于对第一ILD 94的蚀刻的高蚀刻选择性。因此，可以减少栅极间隔件82和栅极掩模116在用于形成接触开口128的自对准接触(SAC)蚀刻工艺期间的损耗。减少这种损耗可以减少源极/漏极接触件136和栅极电极114之间的泄漏，从而提高器件性能。
所公开的FinFET实施例还可以应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(NSFET)。在NSFET实施例中，鳍被通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的纳米结构代替。虚设栅极结构和源极/漏极区域以与上述实施例类似的方式而形成。在虚设栅极结构被去除之后，牺牲层可以在沟道区域中被部分或全部去除。替换栅极结构以与上述实施例类似的方式形成，替换栅极结构可以部分或完全填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的沟道区域中的沟道层。可以以与上述实施例类似的方式来形成ILD以及与替换栅极结构和源极/漏极区域的接触件。纳米结构器件可以如美国专利申请公开No.2016/0365414中所公开的那样来形成，该美国专利申请公开通过引用以其整体并入本文。
此外，FinFET/NSFET器件可以通过上面的互连结构中的金属化层进行互连以形成集成电路。可以在后段制程(BEOL)工艺中形成上面的互连结构，其中金属化层连接到源极/漏极接触件146和栅极接触件148。诸如无源器件、存储器(例如，磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)等)等之类的附加特征可在BEOL工艺期间与互连结构集成。
在一个实施例中，一种器件包括：栅极结构，该栅极结构位于衬底的沟道区域上；栅极掩模，该栅极掩模位于栅极结构上，栅极掩模包括第一电介质材料和杂质，栅极掩模中的杂质的浓度沿着从栅极掩模的上部区域向栅极掩模的下部区域延伸的方向减小；栅极间隔件，该栅极间隔件位于栅极掩模的侧壁和栅极结构的侧壁上，栅极间隔件包括第一电介质材料和杂质，栅极间隔件中的杂质的浓度沿着从栅极间隔件的上部区域向栅极间隔件的下部区域延伸的方向减小；以及源极/漏极区域，该源极/漏极区域与栅极间隔件以及沟道区域相邻。在该器件的一些实施例中，第一电介质材料是氮化物。在该器件的一些实施例中，杂质是硼。在该器件的一些实施例中，杂质是磷。在该器件的一些实施例中，栅极掩模的下部区域没有杂质。在该器件的一些实施例中，栅极掩模的下部区域包括杂质。
在一个实施例中，一种器件包括：源极/漏极区域，该源极/漏极区域与衬底的沟道区域相邻；蚀刻停止层，该蚀刻停止层位于源极/漏极区域上；层间电介质，该层间电介质位于蚀刻停止层上，层间电介质包括第一电介质材料和杂质，层间电介质的上部区域的杂质的浓度大于层间电介质的下部区域；以及源极/漏极接触件，该源极/漏极接触件延伸穿过层间电介质和蚀刻停止层以接触源极/漏极区域，源极/漏极接触件在层间电介质的下部区域中具有笔直侧壁，源极/漏极接触件在层间电介质的上部区域中具有弧形侧壁。在一些实施例中，该器件还包括：栅极结构，该栅极结构位于沟道区域上；以及栅极掩模，该栅极掩模位于栅极结构上，栅极掩模包括第二电介质材料和杂质，第二电介质材料与第一电介质材料不同，栅极掩模的顶表面与层间电介质的顶表面共面。在一些实施例中，该器件还包括：栅极间隔件，该栅极间隔件位于源极/漏极区域与栅极结构之间，栅极间隔件包括第二电介质材料和杂质，栅极间隔件的顶表面与层间电介质的顶表面共面。在该器件的一些实施例中，栅极间隔件具有弧形侧壁，并且该器件还包括：接触间隔件，该接触间隔件围绕源极/漏极接触件，接触间隔件沿着栅极间隔件的弧形侧壁和源极/漏极接触件的弧形侧壁延伸。
在一个实施例中，一种方法包括：在源极/漏极区域上沉积层间电介质；在栅极结构上形成栅极掩模，栅极结构设置在衬底的沟道区域上，沟道区域与源极/漏极区域相邻；在栅极掩模中注入杂质，以增加栅极掩模和层间电介质之间针对接触件蚀刻工艺的蚀刻选择性；以及执行接触件蚀刻工艺以在层间电介质中图案化接触开口，该接触开口暴露源极/漏极区域，栅极掩模在接触件蚀刻工艺期间覆盖栅极结构。在该方法的一些实施例中，栅极掩模包括氮化物，层间电介质包括氧化物，并且杂质是硼或磷。在该方法的一些实施例中，在栅极掩模中注入杂质包括：将衬底放置在注入机台板上；在控制注入机台板的温度的同时，在栅极掩模中注入杂质；以及对栅极掩模进行退火。在该方法的一些实施例中，杂质是在注入机台板被加热至100℃至500℃范围内的温度的同时，以0.5keV至10keV范围内的注入能量注入的。在该方法的一些实施例中，栅极掩模是利用在800℃至100℃范围内的温度下执行的熔融激光退火(MLA)而被退火的，并且退火的持续时间在1μs至10μs范围内。在该方法的一些实施例中，执行接触件蚀刻工艺包括：在生成等离子体的同时，利用C4F6来蚀刻层间电介质，在接触件蚀刻工艺期间在栅极掩模上形成保护层，该保护层包括接触件蚀刻工艺的聚合物副产物。在该方法的一些实施例中，保护层的厚度在
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至
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的范围内。在一些实施例中，该方法还包括：在栅极结构和源极/漏极区域之间形成栅极间隔件；以及在栅极掩模中注入杂质的同时，在栅极间隔件中注入杂质。在一些实施例中，该方法还包括：在栅极掩模中注入杂质的同时，在层间电介质中注入杂质，杂质在层间电介质中注入的深度大于在栅极掩模中注入的深度。在该方法的一些实施例中，在栅极掩模中注入杂质之后，栅极掩模中的杂质的浓度沿着从栅极掩模的上部区域向栅极掩模的下部区域延伸的方向减小。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种半导体器件，包括：栅极结构，所述栅极结构位于衬底的沟道区域上；栅极掩模，所述栅极掩模位于所述栅极结构上，所述栅极掩模包括第一电介质材料和杂质，所述栅极掩模中的所述杂质的浓度沿着从所述栅极掩模的上部区域向所述栅极掩模的下部区域延伸的方向减小；栅极间隔件，所述栅极间隔件位于所述栅极掩模的侧壁和所述栅极结构的侧壁上，所述栅极间隔件包括所述第一电介质材料和所述杂质，所述栅极间隔件中的所述杂质的浓度沿着从所述栅极间隔件的上部区域向所述栅极间隔件的下部区域延伸的方向减小；以及源极/漏极区域，所述源极/漏极区域与所述栅极间隔件和所述沟道区域相邻。
示例2是示例1所述的器件，其中，所述第一电介质材料是氮化物。
示例3是示例1所述的器件，其中，所述杂质是硼。
示例4是示例1所述的器件，其中，所述杂质是磷。
示例5是示例1所述的器件，其中，所述栅极掩模的下部区域没有所述杂质。
示例6是示例1所述的器件，其中，所述栅极掩模的下部区域包括所述杂质。
示例7是一种半导体器件，包括：源极/漏极区域，所述源极/漏极区域与衬底的沟道区域相邻；蚀刻停止层，所述蚀刻停止层位于所述源极/漏极区域上；层间电介质，所述层间电介质位于所述蚀刻停止层上，所述层间电介质包括第一电介质材料和杂质，所述层间电介质的上部区域的所述杂质的浓度大于所述层间电介质的下部区域；以及源极/漏极接触件，所述源极/漏极接触件延伸穿过所述层间电介质和所述蚀刻停止层以接触所述源极/漏极区域，所述源极/漏极接触件在所述层间电介质的下部区域中具有笔直侧壁，所述源极/漏极接触件在所述层间电介质的上部区域中具有弧形侧壁。
示例8是示例7所述的器件，还包括：栅极结构，所述栅极结构位于所述沟道区域上；以及栅极掩模，所述栅极掩模位于所述栅极结构上，所述栅极掩模包括第二电介质材料和所述杂质，所述第二电介质材料与所述第一电介质材料不同，所述栅极掩模的顶表面与所述层间电介质的顶表面共面。
示例9是示例8所述的器件，还包括：栅极间隔件，所述栅极间隔件位于所述源极/漏极区域与所述栅极结构之间，所述栅极间隔件包括所述第二电介质材料和所述杂质，所述栅极间隔件的顶表面与所述层间电介质的顶表面共面。
示例10是示例9所述的器件，其中，所述栅极间隔件具有弧形侧壁，所述器件还包括：接触间隔件，所述接触间隔件围绕所述源极/漏极接触件，所述接触间隔件沿着所述栅极间隔件的弧形侧壁和所述源极/漏极接触件的弧形侧壁延伸。
示例11是一种制造半导体器件的方法，包括：在源极/漏极区域上沉积层间电介质；在栅极结构上形成栅极掩模，所述栅极结构设置在衬底的沟道区域上，所述沟道区域与所述源极/漏极区域相邻；在所述栅极掩模中注入杂质，以增加所述栅极掩模和所述层间电介质之间针对接触件蚀刻工艺的蚀刻选择性；以及执行所述接触件蚀刻工艺以在所述层间电介质中图案化接触开口，所述接触开口暴露所述源极/漏极区域，所述栅极掩模在所述接触件蚀刻工艺期间覆盖所述栅极结构。
示例12是示例11所述的方法，其中，所述栅极掩模包括氮化物，所述层间电介质包括氧化物，并且所述杂质是硼或磷。
示例13是示例11所述的方法，其中，在所述栅极掩模中注入所述杂质包括：将所述衬底放置在注入机台板上；在控制所述注入机台板的温度的同时，在所述栅极掩模中注入所述杂质；以及对所述栅极掩模进行退火。
示例14是示例13所述的方法，其中，所述杂质是在所述注入机台板被加热至100℃至500℃范围内的温度的同时，以0.5keV至10keV范围内的注入能量注入的。
示例15是示例13所述的方法，其中，所述栅极掩模是利用在800℃至100℃范围内的温度下执行的熔融激光退火(MLA)而被退火的，并且所述退火的持续时间在1μs至10μs范围内。
示例16是示例11所述的方法，其中，执行所述接触件蚀刻工艺包括：在生成等离子体的同时，利用C4F6来蚀刻所述层间电介质，在所述接触件蚀刻工艺期间在所述栅极掩模上形成保护层，所述保护层包括所述接触件蚀刻工艺的聚合物副产物。
示例17是示例16所述的方法，其中，所述保护层的厚度在
Figure BDA0003202725300000291
至
Figure BDA0003202725300000292
的范围内。
示例18是示例11所述的方法，还包括：在所述栅极结构和所述源极/漏极区域之间形成栅极间隔件；以及在所述栅极掩模中注入所述杂质的同时，在所述栅极间隔件中注入所述杂质。
示例19是示例11所述的方法，还包括：在所述栅极掩模中注入所述杂质的同时，在所述层间电介质中注入所述杂质，所述杂质在所述层间电介质中注入的深度大于在所述栅极掩模中注入的深度。
示例20是示例11所述的方法，其中，在所述栅极掩模中注入所述杂质之后，所述栅极掩模中的所述杂质的浓度沿着从所述栅极掩模的上部区域向所述栅极掩模的下部区域延伸的方向减小。

Claims (10)

1.一种半导体器件，包括：
栅极结构，所述栅极结构位于衬底的沟道区域上；
栅极掩模，所述栅极掩模位于所述栅极结构上，所述栅极掩模包括第一电介质材料和杂质，所述栅极掩模中的所述杂质的浓度沿着从所述栅极掩模的上部区域向所述栅极掩模的下部区域延伸的方向减小；
栅极间隔件，所述栅极间隔件位于所述栅极掩模的侧壁和所述栅极结构的侧壁上，所述栅极间隔件包括所述第一电介质材料和所述杂质，所述栅极间隔件中的所述杂质的浓度沿着从所述栅极间隔件的上部区域向所述栅极间隔件的下部区域延伸的方向减小；以及
源极/漏极区域，所述源极/漏极区域与所述栅极间隔件和所述沟道区域相邻。
2.根据权利要求1所述的器件，其中，所述第一电介质材料是氮化物。
3.根据权利要求1所述的器件，其中，所述杂质是硼。
4.根据权利要求1所述的器件，其中，所述杂质是磷。
5.根据权利要求1所述的器件，其中，所述栅极掩模的下部区域没有所述杂质。
6.根据权利要求1所述的器件，其中，所述栅极掩模的下部区域包括所述杂质。
7.一种半导体器件，包括：
源极/漏极区域，所述源极/漏极区域与衬底的沟道区域相邻；
蚀刻停止层，所述蚀刻停止层位于所述源极/漏极区域上；
层间电介质，所述层间电介质位于所述蚀刻停止层上，所述层间电介质包括第一电介质材料和杂质，所述层间电介质的上部区域的所述杂质的浓度大于所述层间电介质的下部区域；以及
源极/漏极接触件，所述源极/漏极接触件延伸穿过所述层间电介质和所述蚀刻停止层以接触所述源极/漏极区域，所述源极/漏极接触件在所述层间电介质的下部区域中具有笔直侧壁，所述源极/漏极接触件在所述层间电介质的上部区域中具有弧形侧壁。
8.根据权利要求7所述的器件，还包括：
栅极结构，所述栅极结构位于所述沟道区域上；以及
栅极掩模，所述栅极掩模位于所述栅极结构上，所述栅极掩模包括第二电介质材料和所述杂质，所述第二电介质材料与所述第一电介质材料不同，所述栅极掩模的顶表面与所述层间电介质的顶表面共面。
9.根据权利要求8所述的器件，还包括：
栅极间隔件，所述栅极间隔件位于所述源极/漏极区域与所述栅极结构之间，所述栅极间隔件包括所述第二电介质材料和所述杂质，所述栅极间隔件的顶表面与所述层间电介质的顶表面共面。
10.一种制造半导体器件的方法，包括：
在源极/漏极区域上沉积层间电介质；
在栅极结构上形成栅极掩模，所述栅极结构设置在衬底的沟道区域上，所述沟道区域与所述源极/漏极区域相邻；
在所述栅极掩模中注入杂质，以增加所述栅极掩模和所述层间电介质之间针对接触件蚀刻工艺的蚀刻选择性；以及
执行所述接触件蚀刻工艺以在所述层间电介质中图案化接触开口，所述接触开口暴露所述源极/漏极区域，所述栅极掩模在所述接触件蚀刻工艺期间覆盖所述栅极结构。
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