DE102021115434A1 - Transistor-source-/drain-kontakte und verfahren zum bilden derselben - Google Patents

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Wei-Ting Chien
Wen-Yen Chen
Li-Ting Wang
Su-Hao LIU
Liang-Yin Chen
Huicheng Chang
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Abstract

In einer Ausführungsform weist eine Vorrichtung auf: eine Gate-Struktur auf einem Kanalbereich eines Substrats; eine Gate-Maske auf der Gate-Struktur, wobei die Gate-Maske ein erstes dielektrisches Material und eine Verunreinigung enthält und sich eine Konzentration der Verunreinigung in der Gate-Maske in einer Richtung, welche sich von einem oberen Bereich der Gate-Maske zu einem unteren Bereich der Gate-Maske erstreckt, verringert; ein Gate-Abstandselement auf Seitenwänden der Gate-Maske und der Gate-Struktur, wobei das Gate-Abstandselement das erste dielektrische Material und die Verunreinigung enthält und sich eine Konzentration der Verunreinigung im Gate-Abstandselement in einer Richtung, welche sich von einem oberen Bereich des Gate-Abstandselements zu einem unteren Bereich des Gate-Abstandselements erstreckt, verringert; und einen Source-/Drain-Bereich angrenzend an das Gate-Abstandselement und den Kanalbereich.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/172,357 , eingereicht am 08. April 2021, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl elektronischer Anwendungen, wie zum Beispiel Personalcomputern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden typischerweise durch sequentielles Abscheiden isolierender oder dielektrischer Schichten, leitfähiger Schichten und Halbleiterschichten aus Materialien über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie zum Bilden von Schaltungskomponenten und Elementen auf diesen hergestellt.
  • Durch laufende Verkleinerungen der minimalen Strukturgröße, welche es erlauben, mehr Komponenten in eine vorgegebene Fläche zu integrieren, verbessert die Halbleiterindustrie fortwährend die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, etc.). Die Verkleinerung der minimalen Strukturgrößen zieht jedoch zusätzliche Probleme nach sich, welche behoben werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 stellt ein Beispiel eines Finnenfeldeffekttransistors (FinFET) in einer dreidimensionalen Ansicht im Einklang mit einigen Ausführungsformen dar.
    • Die 2 - 20C sind Ansichten von Zwischenstadien bei der Fertigung von FinFETs im Einklang mit einigen Ausführungsformen.
    • 21 ist eine Ansicht von FinFETs im Einklang mit einigen anderen Ausführungsformen.
    • 22 ist eine Ansicht von FinFETs im Einklang mit einigen anderen Ausführungsformen.
    • 23 ist eine Ansicht von FinFETs im Einklang mit einigen anderen Ausführungsformen.
    • 24 ist ein Diagramm experimenteller Daten erlangt aus einem Implantationsprozess bei der Fertigung von FinFETs.
    • 25 stellt eine Reaktion während der Ätzung von Kontaktöffnungen bei der Fertigung von FinFETs dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt zahlreiche verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale der Erfindung bereit. Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, welche keinesfalls als Einschränkung auszulegen sind. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Element in direktem Kontakt miteinander gebildet sind, kann jedoch auch Ausführungsformen umfassen, in welchen zusätzliche Elemente derart zwischen dem ersten Element und dem zweiten Element gebildet sein können, dass das erste und das zweite Element nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „niedrig“, „oberhalb“, „obere/r/s“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) angeordnet sein, und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Im Einklang mit verschiedenen Ausführungsformen wird ein Implantationsprozess durchgeführt, um obere Bereiche von Gate-Masken und ein Zwischenschichtdielektrikum zu modifizieren. Dann werden in einem selbstausrichtenden Kontaktätzprozess (SAC-Ätzprozess) Kontaktöffnungen für Source-/Drain-Kontakte durch das Zwischenschichtdielektrikum gebildet. Die modifizierten oberen Bereiche der Gate-Masken weisen eine hohe Ätzselektivität gegenüber der Ätzung des Zwischenschichtdielektrikums auf, sodass Verluste der Gate-Maske während des Ätzprozesses verringert werden. Das Verringern solcher Verluste kann Leckströme in den Bauelementen verringern, und damit die Leistung des Bauelements erhöhen.
  • 1 stellt ein Beispiel eines Finnenfeldeffekttransistors (FinFET) im Einklang mit einigen Ausführungsformen dar. 1 ist eine dreidimensionale Ansicht, wobei einige Elemente der FinFETs für eine klarere Darstellung weggelassen worden sind. Die FinFETs weisen Finnen 52 auf, welche sich von einem Substrat 50 (zum Beispiel einem Halbleitersubstrat) weg erstrecken, wobei die Finnen 52 als Kanalbereiche 58 für die FinFETs dienen. Isolationsbereiche 56, wie zum Beispiel flache Grabenisolationsbereiche (STI-Bereiche), sind zwischen benachbarten Finnen 52 angeordnet, welche oberhalb der und zwischen den benachbarten Isolationsbereichen 56 hervorragen können. Obwohl die Isolationsbereiche 56 als getrennt vom Substrat 50 beschrieben/dargestellt sind, kann sich der hierin verwendete Begriff „Substrat“ auf das Halbleitersubstrat allein, oder auf eine Kombination des Halbleitersubstrats und der Isolationsbereiche beziehen. Obwohl die unteren Abschnitte der Finnen 52 als einzelne, durchgehende Materialien des Substrats 50 dargestellt sind, können die unteren Abschnitte der Finnen 52 und/oder des Substrats 50 darüber hinaus ein einzelnes Material oder eine Mehrzahl von Materialien enthalten. In diesem Kontext beziehen sich die Finnen 52 auf den Abschnitt, welcher sich zwischen den benachbarten Isolationsbereichen 56 heraus erstreckt.
  • Gate-Dielektrika 112 sind entlang von Seitenwänden und über oberen Flächen der Finnen 52 angeordnet. Gate-Elektroden 114 sind über den Gate-Dielektrika 112 angeordnet. Epitaxiale Source/Drain-Bereiche 88 sind an gegenüberliegenden Seiten der Finne 52 in Bezug auf die Gate-Dielektrika 112 und die Gateelektroden 114 angeordnet. Die epitaxialen Source-/Drain-Bereiche 88 können von mehreren Finnen 52 gemeinsam genutzt werden. Benachbarte epitaxiale Source-/Drain-Bereiche 99 können zum Beispiel elektrisch miteinander verbunden sein, zum Beispiel durch Verschmelzen der epitaxialen Source-/Drain-Bereiche 88 durch epitaxiales Aufwachsen, oder durch Koppeln der epitaxialen Source-/Drain-Bereiche 88 mit einem selben Source-/Drain-Kontakt.
  • 1 stellt ferner Referenzquerschnitte dar, welche in späteren Figuren verwendet werden. Querschnitt A-A' verläuft entlang einer Längsachse einer Finne 52 und zum Beispiel in einer Richtung eines Stromflusses zwischen den epitaxialen Source/Drain-Bereichen 88 eines FinFET. Querschnitt B-B' verläuft lotrecht zum Querschnitt A-A', und ist entlang einer Längsachse einer Gate-Elektrode 114 angeordnet. Querschnitt C-C' verläuft parallel zum Querschnitt B-B', und erstreckt sich durch epitaxiale Source/Drain-Bereiche 88 des FinFET. Zur Verdeutlichung beziehen sich nachfolgende Figuren auf diese Referenzquerschnitte.
  • Einige hierin erörterte Ausführungsformen sind in Zusammenhang mit FinFETs, welche unter Verwendung eines Gate-Last-Prozesses gebildet werden, erörtert. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ferner betrachten einige Ausführungsformen Aspekte, welche in planaren Vorrichtungen, wie zum Beispiel planaren FETs, verwendet werden.
  • Die 2 - 20C sind Ansichten von Zwischenstadien bei der Fertigung von FinFETs im Einklang mit einigen Ausführungsformen. Die 2, 3 und 4 sind dreidimensionale Ansichten, welche eine ähnliche dreidimensionale Ansicht zeigen wie 1. Die 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A und 20A sind Querschnittsansichten dargestellt entlang eines ähnlichen Querschnitts wie der Referenzquerschnitt A-A' in Figure 1. Die 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B und 20B sind Querschnittsansichten dargestellt entlang eines ähnlichen Querschnitts wie der Referenzquerschnitt B-B' in Figure 1. Die 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C, 18C, 19C und 20C sind Querschnittsansichten dargestellt entlang eines ähnlichen Querschnitts wie der Referenzquerschnitt C-C' in Figure 1.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Grundhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, sein, welches dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie zum Beispiel ein Siliziumwafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial gebildet auf einer Isolatorschicht. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist an einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbundhalbleiter aufweisend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter aufweisend Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid; Kombinationen davon oder dergleichen enthalten.
  • Das Substrat 50 weist einen n-Bereich 50N und einen p-Bereich 50P auf. Der n-Bereich 50N kann zum Bilden von n-Vorrichtungen, wie zum Beispiel NMOS-Transistoren, zum Beispiel n-FinFETs, dienen, und der p-Bereich 50P kann zum Bilden von p-Vorrichtungen, wie zum Beispiel PMOS-Transistoren, zum Beispiel p-FinFETs, dienen. Der n-Bereich 50N kann physisch vom p-Bereich 50P getrennt sein (nicht eigens dargestellt), und eine beliebige Anzahl von Vorrichtungselementen (zum Beispiel andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen, etc.) können zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein. Obwohl ein n-Bereich 50N und ein p-Bereich 50P dargestellt sind, kann eine beliebige Anzahl von n-Bereichen 50N und p-Bereichen 50P bereitgestellt sein.
  • Finnen 52 sind im Substrat 50 gebildet. Die Finnen 52 sind Halbleiterstreifen. Die Finnen 52 können im Substrat 50 durch Ätzen von Gräben im Substrat 50 gebildet werden. Das Ätzen kann ein beliebiger annehmbarer Ätzprozess, wie zum Beispiel reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen oder eine Kombination davon, sein. Der Ätzprozess kann anisotrop sein.
  • Die Finnen 52 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 52 unter Verwendung eines oder mehrerer fotolithografischer Prozesse umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. In der Regel kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch sie die Schaffung von Strukturen ermöglichen, welche zum Beispiel Abstandsmaße aufweisen, welche kleiner sind als jene, welche andernfalls unter Verwendung eines einzigen, direkten Fotolithografieprozesses erzielbar wären. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden längsseits der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente können dann als Masken zum Strukturieren der Finnen 52 verwendet werden. In einigen Ausführungsformen kann die Maske (oder eine andere Schicht) an den Finnen 52 zurückbleiben.
  • STI-Bereiche 56 werden über dem Substrat 50 und zwischen benachbarten Finnen 52 gebildet. Die STI-Bereiche 56 werden derart rund um untere Abschnitte der Finnen 52 angeordnet, dass obere Abschnitte der Finnen 52 zwischen benachbarten STI-Bereichen 56 hervorragen. Mit anderen Worten erstrecken sich die oberen Abschnitte der Finnen 52 oberhalb der oberen Flächen der STI-Bereiche 56. Die STI-Bereiche 56 trennen die Elemente benachbarter Bauelemente voneinander.
  • Die STI-Bereiche 56 können durch ein beliebiges geeignetes Verfahren gebildet werden. Zum Beispiel kann ein Isolationsmaterial über dem Substrat 50 und zwischen benachbarten Finnen 52 gebildet werden. Das Isolationsmaterial kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, wie zum Beispiel Siliziumnitrid, dergleichen oder eine Kombination davon, sein, und kann durch einen chemischen Dampfabscheidungsprozess (CVD-Prozess), wie zum Beispiel hochdichte Plasma-CVD (HDP-CVD), fließbare chemische Dampfabscheidung (FCVD), dergleichen oder eine Kombination, davon gebildet werden. Andere Isolationsmaterialien gebildet durch einen beliebigen annehmbaren Prozess können ebenfalls verwendet werden. In einigen Ausführungsformen ist das Isolationsmaterial ein Siliziumoxid gebildet durch FCVD. Ein Temperprozess kann durchgeführt werden, nachdem das Isolationsmaterial gebildet worden ist. Obwohl die STI-Bereiche 56 als eine einzelne Schicht dargestellt sind, können einige Ausführungsformen Mehrfachschichten verwenden. Zum Beispiel kann in einigen Ausführungsformen zunächst eine Auskleidung (nicht eigens dargestellt) entlang von Flächen des Substrats 50 und der Finnen 52 gebildet werden. Danach kann ein Isolationsmaterial, wie zum Beispiel die zuvor beschriebenen, über der Auskleidung gebildet werden. In einer Ausführungsform wird das Isolationsmaterial derart gebildet, dass überschüssiges Isolationsmaterial die Finnen 52 bedeckt. Dann wird ein Entfernungsprozess auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Finnen 52 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. In Ausführungsformen, in welchen eine Maske an den Finnen 52 zurückbleibt, kann der Planarisierungsprozess die Maske freilegen oder die Maske entfernen. Nach dem Planarisierungsprozess sind die oberen Flächen des Isolationsmaterials und der Maske (falls vorhanden) oder der Finnen 52 komplanar (innerhalb von Prozessschwankungen). Folglich sind die oberen Flächen der Maske (falls vorhanden) oder der Finnen 52 durch das Isolationsmaterial freigelegt. In der dargestellten Ausführungsform verbleibt keine Maske an den Finnen 52. Dann wird das Isolationsmaterial vertieft, um die STI-Bereiche 56 zu bilden. Das Isolationsmaterial wird derart vertieft, dass obere Abschnitte der Finnen 52 zwischen benachbarten Abschnitten des Isolationsmaterials hervorragen. Ferner können die oberen Flächen der STI-Bereiche 56 wie abgebildet eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie eine Bombierung) oder eine Kombination daraus aufweisen. Die oberen Flächen der STI-Bereiche 56 können durch eine entsprechende Ätzung flach, konvex und/oder konkav gebildet sein. Das Isolationsmaterial kann unter Verwendung eines annehmbaren Ätzprozesses, wie zum Beispiel eines Prozesses, welcher für das Material des Isolationsmaterials selektiv ist (zum Beispiel das Material des Isolationsmaterials mit einer höheren Geschwindigkeit ätzt als das Material der Finnen 52), vertieft werden. Zum Beispiel kann eine Oxidentfernung unter Verwendung verdünnter Flusssäure (dHF), verwendet werden.
  • Der zuvor beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 52 und die STI-Bereiche 56 gebildet werden können. In einigen Ausführungsformen können die Finnen 52 unter Verwendung einer Maske und durch einen epitaxialen Aufwachsprozess gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaxiale Strukturen können epitaxial in den Gräben aufgewachsen werden, und die dielektrische Schicht kann derart vertieft werden, dass die epitaxialen Strukturen von der dielektrischen Schicht hervorstehen, um Finnen 52 zu bilden. In einigen Ausführungsformen, in welchen epitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien vor Ort (in situ) während des Aufwachsens dotiert werden, was vorhergehende und/oder nachfolgende Implantationen erübrigen kann, wobei Dotierung in situ und Implantationsdotierung auch gemeinsam verwendet werden können.
  • Ferner kann es vorteilhaft sein, im n-Bereich 50N ein Material epitaxial aufzuwachsen, welches sich vom Material im p-Bereich 50P unterscheidet. In verschiedenen Ausführungsformen können obere Abschnitte der Finnen 52 aus Silizium-Germanium (SixGe1-x, wobei x zwischen 0 und 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbundhalbleiter, einem II-VI-Verbundhalbleiter oder dergleichen gebildet werden. Die verfügbaren Materialien zur Bildung eines III-V-Verbundhalbleiters umfassen zum Beispiel, sind aber nicht beschränkt auf, Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indium-Galliumarsenid, Indium-Aluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Ferner können in den Finnen 52 und/oder dem Substrat 50 entsprechende Wannen (nicht eigens dargestellt) gebildet werden. Die Wannen können einen Leitfähigkeitstyp aufweisen, welcher einem Leitfähigkeitstyp der Source-/Drain-Bereiche, welche anschließend im n-Bereich 50N und im p-Bereich 50P gebildet werden, entgegengesetzt ist. In einigen Ausführungsformen wird eine p-Wanne im n-Bereich 50N gebildet, und eine n-Wanne wird im p-Bereich 50P gebildet. In einigen Ausführungsformen wird eine p-Wanne oder eine n-Wanne sowohl im n-Bereich 50N als auch im p-Bereich 50P gebildet.
  • In Ausführungsformen mit unterschiedlichen Wannentypen können verschiedene Implantierungsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung einer Maske (nicht eigens dargestellt), wie zum Beispiel eines Fotolacks, erzielt werden. Zum Beispiel kann ein Fotolack über den Finnen 52 und den STI-Bereichen 56 im n-Bereich 50N gebildet werden. Der Fotolack wird strukturiert, um den p-Bereich 50P freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert worden ist, wird im p-Bereich 50P eine n-Verunreinigungsimplantation durchgeführt, und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in den n-Bereich 50N implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, welche bis zu einer Konzentration im Bereich von ungefähr 1013 cm-3 bis ungefähr 1014 cm-3 in den Bereich implantiert werden. Nach der Implantation wird der Fotolack entfernt, zum Beispiel durch einen geeigneten Veraschungsprozess.
  • Nach oder vor der Implantation des p-Bereichs 50P, wird eine Maske (nicht eigens dargestellt), wie zum Beispiel ein Fotolack, über den Finnen 52 und den STI-Bereichen 56 im p-Bereich 50P gebildet. Der Fotolack wird derart strukturiert, dass er den n-Bereich 50N freilegt. Der Fotolack kann durch Verwendung einer Aufschleudertechnik gebildet werden, und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert worden ist, kann die Implantation einer p-Verunreinigung im n-Bereich 50N vorgenommen werden, und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in den p-Bereich 50P implantiert werden. Die p-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, welche bis zu einer Konzentration im Bereich von ungefähr 1013 cm-3 bis ungefähr 1014 cm-3 in den Bereich implantiert werden. Nach der Implantation wird der Fotolack entfernt, zum Beispiel durch einen beliebigen geeigneten Veraschungsprozess.
  • Nach den Implantationen in den n-Bereich 50N und den p-Bereich 50P kann ein Tempern durchgeführt werden, um Implantationsschäden zu reparieren und um die implantierten p-Verunreinigungen und/oder n-Verunreinigungen zu aktivieren. In einigen Ausführungsformen, in welchen für die Finnen 52 epitaxiale Strukturen epitaxial aufgewachsen werden, können die aufgewachsenen Materialien während des Aufwachsens vor Ort dotiert werden, wodurch sich die Implantationen erübrigen, wobei Implantation vor Ort und durch Dotierung aber auch zusammen verwendet werden können.
  • In 3 wird eine dielektrische Dummy-Schicht 62 auf den Finnen 52 gebildet. Die dielektrische Dummy-Schicht 62 kann aus einem dielektrischen Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen, gebildet werden, welches im Einklang mit akzeptablen Techniken aufgebracht oder thermisch aufgewachsen werden kann. Eine Dummy-Gate-Schicht 64 wird über der dielektrischen Dummy-Schicht 62 gebildet, und eine Maskenschicht 66 wird über der Dummy-Gate-Schicht 64 gebildet. Die Dummy-Gate-Schicht 64 kann über der dielektrischen Dummy-Schicht 62 aufgebracht und dann zum Beispiel durch CMP planarisiert werden. Die Maskenschicht 66 kann über der Dummy-Gate-Schicht 64 aufgebracht werden. Die Dummy-Gate-Schicht 64 kann aus einem leitfähigen oder einem nicht leitfähigen Material, wie zum Beispiel amorphem Silizium, polykristallinem Silizium (Polysilizium), polykristallinem Silizium-Germanium (Poly-SiGe), einem Metall, einem Metallnitrid, einem Metallsilizid, einem Metalloxid oder dergleichen, gebildet werden, welches durch physikalische Aufdampfung (PVD), CVD oder dergleichen aufgebracht werden kann. Die Dummy-Gate-Schicht 64 kann aus einem oder mehreren Materialien gebildet werden, welche/s eine hohe Ätzselektivität gegenüber dem Ätzen von Isolationsmaterialien, zum Beispiel der STI-Bereiche 56 und/oder der dielektrischen Dummy-Schicht 62, aufweisen. Die Maskenschicht 66 kann aus einem dielektrischen Material, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen, gebildet werden. In diesem Beispiel werden eine einzige Dummy-Gate-Schicht 64 und eine einzige Maskenschicht 66 über dem gesamten n-Bereich 50N und dem gesamten p-Bereich 50P gebildet. In der dargestellten Ausführungsform bedeckt die dielektrische Dummy-Schicht 62 die Finnen 52 und die STI-Bereiche 56 derart, dass sich die dielektrische Dummy-Schicht 62 über die STI-Bereiche 56 und zwischen der Dummy-Gate-Schicht 64 und den STI-Bereichen 56 erstreckt. In einer weiteren Ausführungsform bedeckt die dielektrische Dummy-Schicht 62 nur die Finnen 52.
  • In 4 ist die Maskenschicht 66 unter Verwendung akzeptabler Fotolithografie- und Ätztechniken strukturiert worden, um Masken 76 zu bilden. Die Struktur der Masken 76 wird dann durch eine beliebige annehmbare Ätztechnik auf die Dummy-Gate-Schicht 64 übertragen, um Dummy-Gates 74 zu bilden. Ferner kann die Struktur der Masken 76 optional durch eine beliebige annehmbare Ätztechnik zum Bilden von Dummy-Dielektrika 72 auf die dielektrische Dummy-Schicht 62 übertragen werden. Die Dummy-Gates 74 bedecken entsprechende Kanalbereiche 58 der Finnen 52. Die Struktur der Masken 76 kann dazu verwendet werden, benachbarte Dummy-Gates 74 physisch voneinander zu trennen. Die Dummy-Gates 74 können auch längserstreckte Richtungen im Wesentlichen lotrecht (innerhalb von Prozessschwankungen) zu den längserstreckten Richtungen der Finnen 52 aufweisen. Die Masken 76 können während der Strukturierung des Dummy-Gates 74 entfernt werden, oder können während der nachfolgenden Bearbeitung entfernt werden.
  • Die 5 bis 20C stellen verschiedene zusätzliche Schritte bei der Fertigung von Vorrichtungen der Ausführungsform dar. Die 5 bis 20C stellen Elemente entweder des n-Bereichs 50N oder des p-Bereichs 50P dar. Zum Beispiel können die dargestellten Strukturen sowohl für den n-Bereich 50N als auch für den p-Bereich 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des n-Bereichs 50N und des p-Bereichs 50P werden im Text zu jeder der Figuren beschrieben.
  • In den 5A - 5C sind Gate-Abstandselemente 82 über den Finnen 52, an freiliegenden Seitenwänden der Masken 76 (falls vorhanden), den Dummy-Gates 74 und den Dummy-Dielektrika 72 gebildet worden. Die Gate-Abstandselemente 82 können durch konformes Aufbringen eines oder mehrere dielektrischer Materialien und anschließendes Ätzen der dielektrischen Materialien gebildet werden. Annehmbare dielektrische Materialien können Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Siliziumoxykarbonitrid oder dergleichen umfassen, welche durch einen konformen Abscheidungsprozess, wie zum Beispiel chemische Dampfabscheidung (CVD), plasmaverstärkte chemische Dampfabscheidung (PECVD), Atomlagenabscheidung (ALD), plasmaverstärkte Atomlagenabscheidung (PEALD) oder dergleichen, gebildet werden können. Andere Isolationsmaterialien gebildet durch einen beliebigen annehmbaren Prozess können ebenfalls verwendet werden. Ein beliebiger annehmbarer Prozess, wie zum Beispiel eine Trockenätzung, eine Nassätzung, dergleichen oder eine Kombination davon kann dazu durchgeführt werden, die dielektrischen Materialien zu strukturieren. Das Ätzen kann anisotrop erfolgen. Nach dem Ätzen kann/können das/die dielektrische/n Material/ien Abschnitte aufweisen, welche an den Seitenwänden der Dummy-Gates 74 zurückgeblieben sind (und somit die Gate-Abstandselemente 82 bilden, siehe 5A). Wie nachfolgend ausführlicher beschrieben, kann in einigen Ausführungsformen die Ätzung, welche zum Bilden der Gate-Abstandselemente 82 verwendet wird, derart angepasst werden, dass das/die dielektrische/n Material/ien nach ihrer Ätzung auch Abschnitte aufweisen, welche an den Seitenwänden der Finnen 52 zurückgeblieben sind (und somit Finnenabstandselemente 84 bilden, siehe 5C). Nach dem Ätzen können die Finnenabstandselemente 84 (falls vorhanden) und die Gate-Abstandselemente 82 gerade Seitenwände aufweisen (wie dargestellt), oder können gewölbte Seitenwände aufweisen (nicht eigens dargestellt).
  • Ferner können Implantationen vorgenommen werden, um schwach dotierte Source-/Drain-Bereiche (LDD-Bereiche) (nicht eigens dargestellt) zu bilden. In den Ausführungsformen mit verschiedenen Vorrichtungstypen ähnlich den oben beschriebenen Implantationen für die Wannen kann eine Maske (nicht eigens dargestellt), wie zum Beispiel ein Fotolack, über dem n-Bereich 50N gebildet werden, während der p-Bereich 50P freigelegt ist, und eine geeignete Art (zum Beispiel Typ p) von Verunreinigungen kann in die Finnen 52, welche im p-Bereich 50P freigelegt sind, implantiert werden. Dann kann die Maske entfernt werden. Anschließend kann eine Maske (nicht eigens dargestellt), wie zum Beispiel ein Fotolack, über dem p-Bereich 50P gebildet werden, während der n-Bereich 50N freigelegt ist, und eine geeignete Art (zum Beispiel Typ n) von Verunreinigungen kann in die Finnen 52, welche im n-Bereich 50N freigelegt sind, implantiert werden. Dann kann die Maske entfernt werden. Die n-Verunreinigungen können beliebige der zuvor beschriebenen n-Verunreinigungen sein, und die p-Verunreinigungen können beliebige der zuvor beschriebenen p-Verunreinigungen sein. Während der Implantation können die Kanalbereiche 58 durch die Dummy-Gates 74 bedeckt bleiben, sodass die Kanalbereiche 58 im Wesentlichen frei von der zum Bilden der LDD-Bereiche implantierten Verunreinigung bleiben. Die LDD-Bereiche können eine Konzentration von Verunreinigungen im Bereich von ungefähr 1015 cm-3 bis ungefähr 1019 cm-3 aufweisen. Ein Tempern kann dazu verwendet werden, Implantationsschäden zu reparieren und die implantierten Verunreinigungen zu aktivieren.
  • Dabei ist festzuhalten, dass die obige Offenbarung in der Regel einen Prozess zum Bilden von Abstandselementen und LDD-Bereichen beschreibt. Andere Prozesse und Abläufe können verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandselemente verwendet werden, andere Abfolgen von Schritten können verwendet werden, zusätzliche Abstandselemente können gebildet und entfernt werden und/oder dergleichen. Ferner können die n-Bauelemente und die p-Bauelemente unter Verwendung anderer Strukturen und Schritte gebildet werden.
  • In den 6A - 6C sind erste Source-/Drain-Vertiefungen 86 in den Finnen 52 gebildet worden. In der dargestellten Ausführungsform erstrecken sich die Source-/Drain-Vertiefungen 86 in die Finnen 52. Die Source-/Drain-Vertiefungen 86 können sich auch in das Substrat 50 erstrecken. In verschiedenen Ausführungsformen können sich die Source-/Drain-Vertiefungen 86 bis zu einer oberen Fläche des Substrats 50 erstrecken, ohne das Substrat 50 zu ätzen; die Finnen 52 können derart geätzt werden, dass die unteren Flächen der Source-/Drain-Vertiefungen 86 unterhalb der oberen Flächen der STI-Bereiche 56 angeordnet sind; oder dergleichen. Die Source-/Drain-Vertiefungen 86 können durch Ätzen der Finnen 52 unter Verwendung anisotroper Ätzprozesse, wie zum Beispiel RIE, NBE oder dergleichen, gebildet werden. Die Gate-Abstandselemente 82 und die Dummy-Gates 74 maskieren zusammen Abschnitte der Finnen 52 während der Ätzprozesse, welche zum Bilden der Source-/Drain-Vertiefungen 86 verwendet werden. Zeitlich abgestimmte Ätzprozesse können dazu verwendet werden, das Ätzen der Source-/Drain-Vertiefungen 86 zu stoppen, nachdem die Source-/Drain-Vertiefungen 86 eine gewünschte Tiefe erreicht haben. In einigen Ausführungsformen werden auch die Finnenabstandselemente 84 vertieft, bis sie eine gewünschte Höhe erreicht haben. Das Steuern der Höhe der Finnenabstandselemente 84 ermöglicht es, die Abmessungen der anschließend aufgewachsenen Source-/Drain-Bereiche zu steuern.
  • In den 7A - 7C werden epitaxiale Source-/Drain-Bereiche 88 in den Source-/Drain-Vertiefungen 86 gebildet. Die epitaxialen Source-/Drain-Bereiche 88 sind somit derart in den Finnen 52 angeordnet, dass jedes der Dummy-Gates 74 (und der entsprechende Kanalbereich 58) zwischen jeweils angrenzenden Paaren der epitaxialen Source-/Drain-Bereiche 88 angeordnet ist. Die epitaxialen Source-/Drain-Bereiche 88 grenzen somit an die Kanalbereiche 58 und die Gate-Abstandselemente 82. In einigen Ausführungsformen werden die Gate-Abstandselemente 82 dazu verwendet, die epitaxialen Source-/Drain-Bereiche 88 von den Dummy-Gates 74 um einen angemessenen seitlichen Abstand derart zu trennen, dass die epitaxialen Source-/Drain-Bereiche 88 nachfolgend gebildete Gates der entstehenden FinFETs nicht kurzschließen. Ein Material der epitaxialen Source-/Drain-Bereiche 88 kann derart gewählt werden, dass es Spannung in den jeweiligen Kanalbereichen 58 ausübt, wodurch die Leistung verbessert wird.
  • Die epitaxialen Source-/Drain-Bereiche 88 im n-Bereich 50N können durch Maskieren des p-Bereichs 50P gebildet werden. Dann werden die epitaxialen Source-/Drain-Bereiche 88 im n-Bereich 50N epitaxial in den Source-/Drain-Vertiefungen 86 im n-Bereich 50N aufgewachsen. Die epitaxialen Source/Drain-Bereiche 88 können ein beliebiges annehmbares Material enthalten, welches für n-Bauelemente geeignet ist. Falls die Finnen 52 zum Beispiel Silizium sind, können die epitaxialen Source-/Drain-Bereiche 88 im n-Bereich 50N Materialien enthalten, welche eine Zugspannung auf die Kanalbereiche 58 ausüben, wie zum Beispiel Silizium, Siliziumkarbid, phosphordotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 88 im n-Bereich 50N können als „n-Source-/Drain-Bereiche“ bezeichnet werden. Die epitaxialen Source/Drain-Bereiche 88 im n-Bereich 50N können von jeweiligen Flächen der Finnen 52 erhöhte Flächen aufweisen, und können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 88 im p-Bereich 50P können durch Maskieren des n-Bereichs 50N gebildet werden. Dann werden die epitaxialen Source-/Drain-Bereiche 88 im p-Bereich 50P epitaxial in den Source-/Drain-Vertiefungen 86 im p-Bereich 50P aufgewachsen. Die epitaxialen Source/Drain-Bereiche 88 können ein beliebiges annehmbares Material enthalten, welches für p-Bauelemente geeignet ist. Falls die Finnen 52 zum Beispiel Silizium sind, können die epitaxialen Source-/Drain-Bereiche 88 im p-Bereich 50P Materialien enthalten, welche eine Druckspannung auf die Kanalbereiche 58 ausüben, wie zum Beispiel Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanid-Zinn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 88 im p-Bereich 50P können als „p-Source-/Drain-Bereiche“ bezeichnet werden. Die epitaxialen Source/Drain-Bereiche 88 im p-Bereich 50P können von jeweiligen Flächen der Finnen 52 erhöhte Flächen aufweisen, und können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 88 und/oder die Finnen 52 können mit Verunreinigungen implantiert werden, um ähnlich wie beim zuvor erörterten Prozess zum Bilden von LDD-Bereichen Source-/Drain-Bereiche zu bilden, gefolgt von einem Tempervorgang. Die Source/Drain-Bereiche können eine Verunreinigungskonzentration im Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3 aufweisen. Die n-Verunreinigungen und/oder die p-Verunreinigungen für Source/Drain-Bereiche können beliebige der zuvor erörterten Verunreinigungen sein. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 88 während des Aufwachsens in situ (vor Ort) dotiert werden.
  • Als Ergebnis der Epitaxieprozesse, welche dazu verwendet werden, die epitaxialen Source-/Drain-Bereiche 88 zu bilden, weisen obere Flächen der epitaxialen Source/Drain-Bereiche Facetten auf, welche sich seitlich über die Seitenwände der Finnen 52 hinaus nach außen erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source/Drain-Bereiche 88 miteinander verschmelzen, wie durch 7C dargestellt. In einigen Ausführungsformen bleiben benachbarte epitaxiale Source-/Drain-Bereiche 88 nach dem Abschluss des Epitaxieprozesses voneinander getrennt. In den dargestellten Ausführungsformen werden die Finnenabstandselemente 84 derart gebildet, das sie einen Abschnitt der Seitenwände der Finnen 52, welcher sich oberhalb der STI-Bereiche 56 erstreckt, bedecken, wodurch das epitaxiale Aufwachsen blockiert wird. In einer weiteren Ausführungsform wird die Abstandselementätzung, welche dazu verwendet wird, die Gate-Abstandselemente 82 zu bilden, derart angepasst, dass sie die Finnenabstandselemente 84 nicht bildet, um den epitaxialen Source-/Drain-Bereichen 88 zu ermöglichen, sich bis zur Oberfläche der STI-Bereiche 56 zu erstrecken.
  • Die epitaxialen Source-/Drain-Bereiche 88 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die epitaxialen Source-/Drain-Bereiche 88 eine Auskleidungsschicht 88A, eine Hauptschicht 88B und eine Deckschicht 88C (oder allgemeiner betrachtet eine erste Halbleitermaterialschicht, eine zweite Halbleitermaterialschicht und eine dritte Halbleitermaterialschicht) aufweisen. Für die epitaxialen Source-/Drain-Bereiche 88 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Die Auskleidungsschichten 88A, die Hauptschichten 88B und die Deckschichten 88C können aus unterschiedlichen Halbleitermaterialien gebildet werden, und/oder können mit verschiedenen Verunreinigungskonzentrationen dotiert werden. In einigen Ausführungsformen weisen die Hauptschichten 88B eine höhere Konzentration an Verunreinigungen auf als die Deckschichten 88C, und die Deckschichten 88C weisen eine höhere Konzentration an Verunreinigungen auf als die Auskleidungsschichten 88A. In Ausführungsformen, in welchen die epitaxialen Source-/Drain-Bereiche 88 drei Halbleitermaterialschichten aufweisen, können die Auskleidungsschichten 88A in den Source-/Drain-Vertiefungen 86 aufgewachsen werden, die Hauptschichten 88B können auf den Auskleidungsschichten 88A aufgewachsen werden, und die Deckschichten 88C können auf den Hauptschichten 88B aufgewachsen werden. Eine Bildung der Auskleidungsschichten 88A mit einer geringeren Konzentration von Verunreinigungen als die Hauptschichten 88B kann die Haftung in den Source-/Drain-Vertiefungen 86 erhöhen, und eine Bildung der Deckschichten 88C mit einer geringeren Konzentration von Verunreinigungen als die Hauptschichten 88B kann die Ausdiffusion von Dotierstoffen aus den Hauptschichten 88B während dem nachfolgenden Bearbeiten verringern.
  • In den 8A - 8C ist ein erstes Zwischenschichtdielektrikum (ILD) 94 über den epitaxialen Source-/Drain-Bereichen 88, den Gate-Abstandselementen 82, und den Masken 77 (falls vorhanden) oder den Dummy-Gates 74 aufgebracht worden. Das erste ILD 94 kann aus einem dielektrischen Material gebildet werden, und kann durch ein beliebiges geeignetes Verfahren, wie zum Beispiel CVD, plasmaverstärkte CVD (PECVD), FCVD oder dergleichen, aufgebracht werden. Annehmbare dielektrische Materialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordodiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Andere Isolationsmaterialien gebildet durch einen beliebigen annehmbaren Prozess können ebenfalls verwendet werden.
  • In einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) 92 zwischen dem ersten ILD 94 und den epitaxialen Source/Drain-Bereichen 88, den Gate-Abstandselementen 82 und den Masken 76 (falls vorhanden) oder den Dummy-Gates 74 gebildet. Die CESL 92 kann aus einem dielektrischen Material aufweisend eine hohe Ätzselektivität gegenüber der Ätzung des ersten ILD 94 aufweisen. Annehmbare dielektrische Materialien können Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Siliziumoxykarbonitrid oder dergleichen umfassen, welche durch einen konformen Abscheidungsprozess, wie zum Beispiel chemische Dampfabscheidung (CVD), plasmaverstärkte chemische Dampfabscheidung (PECVD), Atomlagenabscheidung (ALD), plasmaverstärkte Atomlagenabscheidung (PEALD) oder dergleichen, gebildet werden können.
  • In den 9A - 9C ist ein Entfernungsprozess durchgeführt worden, um die oberen Flächen des ersten ILD 94 an die oberen Flächen der Masken 76 (falls vorhanden) oder der Dummy-Gates 74 anzugleichen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess kann auch die Masken 76 auf den Dummy-Gates 74 und Abschnitte der Gate-Abstandselemente 82 entlang der Seitenwände der Masken 76 entfernen. Nach dem Planarisierungprozess sind die oberen Flächen des ersten ILD 94, der CESL 92, der Gate-Abstandselemente 82 und der Masken 76 (falls vorhanden) oder der Dummy-Gates 74 komplanar (innerhalb von Prozessschwankungen). Folglich sind die oberen Flächen der Masken 76 (falls vorhanden) oder der Dummy-Gates 74 durch das erste ILD 94 hindurch freigelegt. In der dargestellten Ausführungsform können die Masken 76 zurückbleiben, und der Planarisierungsprozess nivelliert die oberen Fläche des ersten ILD 94 auf die oberen Flächen der Masken 76.
  • In den 10A - 10C sind die Masken 76 (falls vorhanden) und die Dummy-Gates 74 in einem Ätzprozess derart entfernt worden, dass Vertiefungen 96 gebildet worden sind. Abschnitte der Dummy-Dielektrika 72 in den Vertiefungen 96 können ebenfalls entfernt werden. In einigen Ausführungsformen werden nur die Dummy-Gates 74 entfernt und die Dummy- Dielektrika 72 bleiben zurück und werden durch die Vertiefungen 96 freigelegt. In einigen Ausführungsformen werden die Dummy-Dielektrika 72 in einem ersten Bereich eines Dies (z.B. einem Kernlogikbereich) aus den Vertiefungen 96 entfernt, und bleiben in einem zweiten Bereich des Dies (z.B. einem Eingabe-/Ausgabe-Bereich) in den Vertiefungen 96 zurück. In einigen Ausführungsformen werden die Dummy-Gates 74 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, bei welchem Reaktionsgas/e verwendet wird/werden, welche/s die Dummy-Gates 74 selektiv mit einer höheren Rate ätzt/ätzen als das erste ILD 94 oder die Gate-Abstandselemente 82. Während der Entfernung können die Dummy-Dielektrika 72 als Ätzstoppschichten beim Ätzen der Dummy-Gates 74 verwendet werden. Die Dummy-Dielektrika 72 können dann nach der Entfernung der Dummy-Gates 74 optional entfernt werden. Jede der Vertiefungen 96 legt einen Kanalbereich 58 einer jeweiligen Finne 52 frei oder überlagert diesen.
  • In den 11A - 11C ist eine dielektrische Gate-Schicht 102 in den Vertiefungen 96 gebildet worden. Eine Gate-Elektrodenschicht 104 wird über der dielektrischen Gate-Schicht 102 gebildet. Die dielektrische Gate-Schicht 102 und die Gate-Elektrodenschicht 104 sind Schichten für Ersatz-Gates und erstrecken sich jeweils entlang von Seitenwänden und über obere Fläche der Kanalbereiche 58.
  • Die dielektrische Gate-Schicht 102 ist an den Seitenwänden und/oder den oberen Flächen der Finnen 52 und an den Seitenwänden der Gate-Abstandselemente 82 angeordnet. Die dielektrische Gate-Schicht 102 kann auch an den oberen Flächen des ersten ILD 94 und der Gate-Abstandselemente 82 gebildet werden. Die dielektrische Gate-Schicht 102 kann ein Oxid, wie zum Beispiel Siliziumoxid oder ein Metalloxid, ein Silikat, wie zum Beispiel ein Metallsilikat, Kombinationen davon, Mehrfachschichten davon oder dergleichen enthalten. Die dielektrische Gate-Schicht 102 kann ein dielektrisches Material mit hohem k-Wert (zum Beispiel ein dielektrisches Material, welches einen k-Wert von mehr als 7,0 aufweist), wie zum Beispiel ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon, enthalten. Die Verfahren zur Bildung der dielektrischen Gate-Schicht 102 können Molekularstrahlabscheidung (MBD), ALD, CVD, PECVD und dergleichen umfassen. In Ausführungsformen, in welchem Abschnitte der Dummy-Dielektrika 72 in den Vertiefungen 96 verbleiben, enthält die dielektrische Gate-Schicht 102 ein Material der Dummy-Dielektrika 72 (z.B. Siliziumoxid). Obwohl eine einschichtige dielektrische Gate-Schicht 102 dargestellt ist, kann die dielektrische Gate-Schicht 102 eine beliebige Anzahl von Grenzflächenschichten und eine beliebige Anzahl von Hauptschichten aufweisen. Zum Beispiel kann die dielektrische Gate-Schicht 102 eine Grenzflächenschicht und eine darüberliegende dielektrische Schicht mit hohem k-Wert aufweisen.
  • Die Gate-Elektrodenschicht 104 kann ein metallhaltiges Material, wie zum Beispiel Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Wolfram, Kobalt, Ruthenium, Aluminium, Kombinationen davon, Mehrfachschichten daraus oder dergleichen, enthalten. In einigen Ausführungsformen enthält die Gate-Elektrodenschicht 104 Tantalnitrid, welches reich an Tantal und Wolfram ist. Obwohl eine einschichtige Gate-Elektrodenschicht 104 dargestellt ist, kann die Gate-Elektrodenschicht 104 eine beliebige Anzahl an Austrittsarbeitsanpassungsschichten, eine beliebige Anzahl an Barriereschichten, eine beliebige Anzahl an Klebstoffschichten und ein Füllmaterial aufweisen.
  • Die Bildung der dielektrischen Gate-Schicht 102 im n-Bereich 50N und im p-Bereich 50P kann gleichzeitig erfolgen, sodass die dielektrische Gate-Schicht 102 in jedem der Bereiche aus demselben/denselben Material/ien gebildet wird, und die Bildung der Gate-Elektrodenschicht 104 kann gleichzeitig erfolgen, sodass die Gate-Elektrodenschicht 104 in jedem der Bereiche aus demselben/denselben Material/ien gebildet wird. In einigen Ausführungsformen können die dielektrischen Gate-Schichten 102 in jedem der Bereiche durch gesonderte Prozesse gebildet werden, sodass die dielektrischen Gate-Schichten 102 unterschiedliche Materialien sein können und/oder eine unterschiedliche Anzahl von Schichten aufweisen können, und/oder die Gate-Elektrodenschichten 104 in jedem der Bereiche können durch gesonderte Prozesse gebildet werden, sodass die Gate-Elektrodenschichten 104 unterschiedliche Materialien sein können und/oder eine unterschiedliche Anzahl von Schichten aufweisen können. Verschiedene Maskierungsschritte können dazu verwendet werden, bei Verwendung gesonderter Prozesse entsprechende Bereiche zu maskieren und freizulegen.
  • In den 12A - 12C ist ein Entfernungsprozess vorgenommen worden, um die überschüssigen Abschnitte der Materialien der dielektrischen Gate-Schicht 102 und der Gate-Elektrodenschicht 104 zu entfernen, wobei diese überschüssigen Abschnitte über den oberen Flächen des ersten ILD 94, der CESL 92 und der Gate-Abstandselemente 82 angeordnet sind, wodurch Gate-Dielektrika 112 und Gate-Elektroden 114 gebildet werden. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Wenn sie planarisiert worden ist, weist die dielektrische Gate-Schicht 102 in den Vertiefungen 96 verbliebene Abschnitte auf (wodurch die Gate-Dielektrika 112 gebildet werden). Wenn sie planarisiert worden ist, weist die Gate-Elektrodenschicht 104 in den Vertiefungen 96 verbliebene Abschnitte auf (wodurch die Gate-Elektroden 114 gebildet werden). Nach dem Planarisierungprozess sind die oberen Flächen der Gate-Abstandselemente 82, der CESL 92, des ersten ILD 94, der Gate-Dielektrika 112 und der Gate-Elektroden 114 komplanar (innerhalb von Prozessschwankungen). Die Gate-Dielektrika 112 und die Gate-Elektroden 114 bilden Ersatz-Gates der entstehenden FinFETs. Jedes entsprechende Paar eines Gate-Dielektrikums 112 und einer Gate-Elektrode 114 kann zusammen als eine „Gate-Struktur“ bezeichnet werden. Die Gate-Strukturen erstrecken sich jeweils entlang von oberen Flächen, Seitenwänden und unteren Flächen eines Kanalbereichs 58 der Finnen 52.
  • In den 13A - 13C sind Gate-Masken 116 über den Gate-Strukturen (welche die Gate-Dielektrika 112 und die Gate-Elektroden 114 aufweisen) gebildet worden. In einigen Ausführungsformen können die Gate-Masken 116 auch über den Gate-Abstandselementen 82 gebildet werden (wie nachfolgend für 21 ausführlicher beschrieben). Die Gate-Masken 116 können aus einem oder mehreren dielektrischen Materialien aufweisend eine hohe Ätzselektivität gegenüber der Ätzung des ersten ILD 94 gebildet werden. Annehmbare dielektrische Materialien können Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Siliziumoxykarbonitrid oder dergleichen umfassen, welche durch einen konformen Abscheidungsprozess, wie zum Beispiel chemische Dampfabscheidung (CVD), plasmaverstärkte chemische Dampfabscheidung (PECVD), Atomlagenabscheidung (ALD), plasmaverstärkte Atomlagenabscheidung (PEALD) oder dergleichen, gebildet werden können. Andere Isolationsmaterialien gebildet durch einen beliebigen annehmbaren Prozess können ebenfalls verwendet werden. Gate-Kontakte werden anschließend gebildet, um die Gate-Masken 116 zum Kontaktieren der oberen Flächen der Gate-Elektroden 114 zu durchdringen.
  • Als ein Beispiel zum Bilden der Gate-Masken 116 können die Gate-Strukturen (welche die Gate-Dielektrika 112 und die Gate-Elektroden 114 aufweisen) unter Verwendung eines beliebigen annehmbaren Ätzprozesses vertieft werden. In einigen Ausführungsformen werden auch die Gate-Abstandselemente 82 vertieft. Wenn die Gate-Abstandselemente 82 vertieft werden, können sie gleich weit vertieft werden, wie die Gate-Strukturen, oder können mehr oder weniger vertieft werden. Dielektrische/s Material/ein wird/werden dann konform in den Vertiefungen aufgebracht. Ein Entfernungsprozess wird durchgeführt, um überschüssige Abschnitte des/der dielektrischen Materials/Materialien zu entfernen, wobei diese überschüssigen Abschnitte über oberen Flächen des ersten ILD 94 angeordnet sind, wodurch die Gate-Masken 116 gebildet werden. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Wenn es/sie planarisiert ist/sind, weist/weisen das/die dielektrische/n Material/ien in den Vertiefungen zurückgebliebene Abschnitte auf (wodurch die Gate-Masken 116 gebildet werden). Nach dem Planarisierungprozess sind die oberen Flächen der Gate-Abstandselemente 82, der CESL 92, des ersten ILD 94 und der Gate-Masken 116 komplanar (innerhalb von Prozessschwankungen).
  • In den 14A - 14C ist eine Verunreinigung in obere Bereiche 120U der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 implantiert worden, um eine Ätzrate jener oberen Bereiche 120U zu modifizieren. Die Verunreinigung kann auch in obere Bereiche 120U des ersten ILD 94 implantiert werden. Die Verunreinigung kann Bor, Phosphor, Arsen, Germanium, Kohlenstoff, Silizium, Argon, Xenon oder dergleichen sein. In Ausführungsformen, in welchen die Gate-Abstandselemente 82, die CESL 92 und die Gate-Masken 116 jeweils aus einem Nitrid (zum Beispiel Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxynitrid, Siliziumoxykarbonitrid, etc.) gebildet sind, kann die Verunreinigung Bor oder Phosphor sein, und die Implantation kann ein Implantationsprozess 118 sein. Somit können die Gate-Abstandselemente 82, die CESL 92 und die Gate-Masken 116 jeweils ein selbes dielektrisches Material und die Verunreinigung enthalten.
  • Die oberen Bereiche 120U der verschiedenen Elemente sind reich an Verunreinigung. Zum Beispiel können die oberen Bereiche 120U der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 jeweils ein Nitrid aufweisen, welches eine höhere Konzentration (in Atomprozent) an Bor oder Phosphor aufweist als die unteren Bereiche 120L der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116. Wie nachfolgend ausführlicher beschrieben wird, werden Kontaktöffnungen in das erste ILD 94 geätzt, um die epitaxialen Source-/Drain-Bereiche 88 freizulegen. Die modifizierten (zum Beispiel verunreinigungsreichen) oberen Bereiche 120U der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 weisen eine hohe Ätzselektivität gegenüber der Ätzung des ersten ILD 94 auf, wodurch sie dabei helfen, Verluste der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 während der Ätzung der Kontaktöffnungen im ersten ILD 94 zu verringern.
  • Die unteren Bereiche 120L der Gate-Abstandselemente 82, der CESL 92, des ersten ILD 94 und der Gate-Masken 116 bleiben während der Verunreinigungsimplantation im Vergleich zu den oberen Bereichen 120U unmodifiziert oder weniger modifiziert. In einigen Ausführungsformen behalten die unteren Bereiche 120L ihre ursprüngliche Zusammensetzung bei, sodass die endgültige Zusammensetzung der unteren Bereiche 120L dieselbe ist wie die ursprüngliche Zusammensetzung der unteren Bereiche 120L. Somit können die unteren Bereiche 120L im Wesentlichen frei von der Verunreinigung sein. In einigen Ausführungsformen werden die unteren Bereiche 120L modifiziert, jedoch werden sie weniger modifiziert als die oberen Bereiche 120U, sodass die endgültige Zusammensetzung der unteren Bereiche 120L näher an ihrer ursprünglichen Zusammensetzung ist als die endgültige Zusammensetzung der oberen Bereiche 120U. Somit können die unteren Bereiche 120L die Verunreinigung enthalten. Wie nachfolgend ausführlicher beschrieben wird, kann die durchschnittliche Konzentration der implantierten Verunreinigung in den oberen Bereichen 120U um mehrere Größenordnungen höher sein als die durchschnittliche Konzentration der implantierten Verunreinigung in den unteren Bereichen 120L. Zum Beispiel kann die Verunreinigungskonzentration in den oberen Bereichen 120U um 103 Mal bis 104 Mal größer sein als die Verunreinigungskonzentration in den unteren Bereichen 120L. Die Änderung der durchschnittlichen Konzentration der Verunreinigung zwischen den oberen Bereichen 120U und den unteren Bereichen 120L kann abrupt oder allmählich sein. Allgemeiner betrachtet bildet die Konzentration der Verunreinigung in den verschiedenen Elementen einen Gradienten, in welchem die Konzentration in einer Richtung, welche sich von den oberen Bereichen 120U zu den unteren Bereichen 120L der verschiedenen Elemente erstreckt, abnimmt.
  • Wie oben angegeben, können die Gate-Abstandselemente 82, die CESL 92 und die Gate-Masken 116 jeweils aus einem Nitrid (zum Beispiel Siliziumnitrid, Siliziumkaronitrid, Siliziumoxynitrid, Siliziumoxykarbonitrid, etc.) gebildet sein, und das erste ILD 94 kann aus einem Oxid (zum Beispiel Siliziumoxid) gebildet sein. Der Implantationsprozess 118 kann mehr Verunreinigungen in Oxide implantieren als in Nitride, sodass die oberen Bereiche 120U des ersten ILD 94 eine größere Tiefe und Verunreinigungskonzentration aufweisen als die oberen Bereiche 120U de Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116. Zum Beispiel können die oberen Bereiche 120U des ersten ILD 94 eine Tiefe D1 (siehe 14C) im Bereich von 0 nm bis 6 nm aufweisen, und können eine Verunreinigungskonzentration im Bereich von 1018 cm-3 bis 1022 cm-3 aufweisen, während die oberen Bereiche 120U der Gate-Masken 116 eine Tiefe D2 (siehe 14B) im Bereich von 0 nm bis 4 nm aufweisen können, und eine Verunreinigungskonzentration im Bereich von 1015 cm-3 bis 1016 cm-3 aufweisen können. Das Implantieren der oberen Bereiche 120U der Gate-Masken 116 auf eine Verunreinigungskonzentration in diesem Bereich schafft eine Ätzselektivität gegenüber der Ätzung des ersten ILD 94, ohne die Leistung des Bauelements zu senken. Das Implantieren der oberen Bereiche 120U der Gate-Masken 116 auf eine Verunreinigungskonzentration außerhalb dieses Bereichs schafft keine ausreichende Ätzselektivität gegenüber der Ätzung des ersten ILD 94, ohne die Leistung des Bauelements zu senken.
  • In einigen Ausführungsformen umfasst der Implantationsprozess 118 einen Heißimplantationsprozess. Insbesondere kann der Heißimplantationsprozess durchgeführt werden, indem das Substrat 50 auf einer Implantierplatte platziert wird, und die Verunreinigung in die Gate-Abstandselemente 82, die CESL 92, das erste ILD 94 und die Gate-Masken 116 „gestoßen“ wird, während die Temperatur der Implantierplatte gesteuert wird. Die Verunreinigung kann mit einer hohen Energie, wie zum Beispiel einer Implantationsenergie im Bereich von 0,5 keV bis 10 keV implantiert werden. Die Implantierplatte kann derart gesteuert werden, dass sie eine Temperatur im Bereich von -100° C bis 500° C aufweist. Das Implantieren der Verunreinigungen mit einem Heißimplantationsprozess hilft dabei, die Oberflächenoxidation der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 während des Implantationsprozesses 118 zu verringern, was deren Ätzselektivität gegenüber dem ersten ILD 94 weiter erhöht. Das Durchführen des Heißimplantationsprozesses mit Parametern in diesen Bereichen ermöglicht, die oberen Bereiche 120U der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 bis zu einer gewünschten Verunreinigungskonzentration (zuvor beschrieben) zu implantieren, während Implantationsschäden vermieden werden. Das Durchführen des Heißimplantationsprozesses mit Parametern außerhalb dieser Bereiche ermöglicht es nicht, die oberen Bereiche 120U der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 bis zu einer gewünschten Verunreinigungskonzentration zu implantieren, während Implantationsschäden vermieden werden.
  • In einigen Ausführungsformen umfasst der Implantationsprozess 118 ferner einen Temperprozess nach dem Heißimplantationsprozess. Der Temperprozess kann ein Schmelzlasertempern (MLA), ein dynamisches Oberflächentempern (DSA) oder dergleichen sein. In einigen Ausführungsformen ist der Temperprozess ein Schmelzlasertempern, welches bei einer Temperatur im Bereich von 800° C bis 100° C und für eine Dauer im Bereich von 1 µs bis 10 µs ausgeführt wird. In einigen Ausführungsformen ist der Temperprozess ein dynamisches Oberflächentempern, welches bei einer Temperatur im Bereich von 850° C bis 900° C und für eine Dauer im Bereich von 0,1 ms bis 1 ms ausgeführt wird. Das Durchführen eines Temperprozesses repariert Implantationsschäden und aktiviert die implantierte Verunreinigung. Insbesondere fördert der Temperprozess die Bondung der Verunreinigung (zum Beispiel Bor oder Phosphor) an Nitride (zum Beispiel die Gate-Abstandselemente 82, die CESL 92 und die Gate-Masken 116). Eine verbesserte Bondung der Verunreinigung in den Gate-Abstandselementen 82, der CESL 92 und den Gate-Masken 116 hilft dabei, deren Ätzselektivität gegenüber dem ersten ILD 94 zu erhöhen.
  • 24 ist ein Diagramm experimenteller Daten erlangt aus einem Implantationsprozess 118. Die Konzentration der implantierten Verunreinigung ist als Funktion der Tiefe von der oberen Fläche des ersten ILD 94 aufgetragen worden. Wie gezeigt ist die Verunreinigungskonzentration in den oberen Bereichen 120U um mehrere Größenordnungen höher als die Verunreinigungskonzentration in den unteren Bereichen 120L.
  • In den 15A - 15C ist eine dielektrische Schicht 122 optional über den Gate-Abstandselementen 82, der CESL 92, dem ersten ILD 94 und den Gate-Masken 116 gebildet worden. Die dielektrische Schicht 122 kann als eine Pad-Schicht bezeichnet werden. Die dielektrische Schicht 122 kann aus einem Oxid, wie zum Beispiel Siliziumoxid, Aluminiumoxid oder dergleichen, gebildet werden, welches durch CVD, ALD oder dergleichen, aufgebracht werden kann.
  • Eine Maske 124 wird auf der dielektrischen Schicht 122 (falls vorhanden) sowie über den Gate-Abstandselementen 82, der CESL 92, dem ersten ILD 94 und den Gate-Masken 116 gebildet. Die Maske 124 kann durch Abscheiden einer oder mehrere Maskierungsschichten auf der dielektrischen Schicht 122 und Strukturieren der Maskierungsschicht(en) mit Schlitzöffnungen 126 gebildet werden. Die Maskierungsschicht(en) können jeweils aus einem Material gebildet werden, welches ein Metall (zum Beispiel Titannitrid, Titan, Tantalnitrid, Tantal, ein mit Metall dotiertes Karbid (zum Beispiel Wolframkarbid), oder dergleichen) und/oder ein Metalloid (zum Beispiel Siliziumnitrid, Bornitrid, Siliziumkarbid oder dergleichen) enthält, welche/s durch einen Abscheidungsprozess, wie zum Beispiel CVD, ALD oder dergleichen, gebildet werden kann. In einigen Ausführungsformen weisen die Maskierungsschichten eine untere Maskierungsschicht und eine obere Maskierungsschicht auf, wobei die untere Maskierungsschicht aus einem Metall gebildet ist, und die obere Maskierungsschicht aus einem Oxid, wie zum Beispiel einem Tetraethylorthosilikatoxid (TEOS-Oxide), einer stickstofffreien Antireflexionsbeschichtung (NFARC) oder dergleichen, gebildet ist. Die Maskierungsschicht(en) kann/können mit Schlitzöffnungen 126 strukturiert werden, indem annehmbare Fotolithografietechniken zum Bilden der Maske 124 verwendet werden. Die Schlitzöffnungen 126 sind Streifen, welche parallel zu den Längsrichtungen der Finnen 52 verlaufen und die CESL 92, das erste ILD 94 und die Gate-Masken 116 überlappen. Insbesondere erstrecken sich die Schlitzöffnungen 126 über mehrere Gate-Strukturen (unter anderem die Gate-Dielektrika 112 und die Gate-Elektroden 114) und mehrere epitaxiale Source-/Drain-Bereiche 88 hinweg.
  • In den 16A - 16C ist das erste ILD 94 unter Verwendung der Maske 124 als eine Ätzmaske und unter Verwendung der CESL 92 als eine Ätzstoppschicht zum Bilden von Kontaktöffnungen 128 für Source-/Drain-Kontakte geätzt worden. Die Ätzung kann ein beliebiger annehmbarer Ätzprozess sein, wie zum Beispiel ein solcher, welcher selektiv für das Material des ersten ILD 94 ist (zum Beispiel das Material des ersten ILD 94 selektiv mit einer schnelleren Geschwindigkeit ätzt als das/die Material(ien) der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116). Der Ätzprozess kann anisotrop sein. Somit erstrecken sich die Schlitzöffnungen 126 durch die dielektrische Schicht 122 (falls vorhanden), und die Abschnitte des ersten ILD 94, welche nicht durch die Maske 124 bedeckt sind (zum Beispiel durch die Schlitzöffnungen 126 freigelegt worden sind), werden geätzt, um die Kontaktöffnungen 128 zu bilden. Die Kontaktöffnungen 128 werden dann durch einen beliebigen annehmbaren Ätzprozess durch die CESL 92 hindurch erweitert, um die epitaxialen Source-/Drain-Bereiche 88 freizulegen. Nach den Ätzprozessen kann die Maske 124 zum Beispiel durch einen beliebigen annehmbaren Veraschungsprozess entfernt werden. Die Gate-Masken 116 bedecken die Gate-Strukturen (aufweisend die Gate-Dielektrika 112 und die Gate-Elektroden 114) während der Ätzung, wodurch sie die Gate-Strukturen während der Ätzung der Kontaktöffnungen 128 schützen.
  • Der Ätzprozess zum Bilden der Kontaktöffnungen 128 ist ein selbstausrichtender Kontaktätzprozess (SAC-Ätzprozess), in welchem die Gate-Abstandselemente 82, die CESL 92 und die Gate-Masken 116 während der Ätzung der Kontaktöffnungen 128 den Ätzmitteln ausgesetzt sind. Abhängig von der Selektivität der Ätzprozesse, welche zum Bilden der Kontaktöffnungen 128 verwendet werden, erleiden die Gate-Abstandselemente 82, die CESL 92 und/oder die Gate-Masken 116 gewisse Verluste, sodass die Seitenwände und die oberen Flächen der Gate-Abstandselemente 82, der CESL 92 und/oder der Gate-Masken 116 nach der Ätzung gewölbt sind. Wie oben angegeben, weisen die oberen Bereiche 120U der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 jedoch eine durch den Implantationsprozess 118 (siehe 14A - 14C) implantierte Verunreinigung auf. In Ausführungsformen, in welchen die Gate-Abstandselemente 82, die CESL 92 und die Gate-Masken 116 jeweils aus einem Nitrid (zum Beispiel Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxynitrid, Siliziumoxykarbonitrid, etc.) gebildet sind, kann die Verunreinigung Bor oder Phosphor sein, und die Implantation kann durch einen Implantationsprozess 118 erfolgen. Die oberen Bereiche 120U der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 mit der Verunreinigung weisen eine höhere Ätzselektivität gegenüber der Ätzung des ersten ILD 94 auf. Somit können die Verluste der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 während der Ätzprozesse zum Bilden der Kontaktöffnungen 128 verringert werden. Obwohl eine gewisse Wölbung der Gate-Abstandselemente 82, der CESL 92 und/oder der Gate-Masken 116 erfolgen kann, ist das Ausmaß der Wölbung gering. In einigen Ausführungsformen weisen die Gate-Abstandselemente 82, die CESL 92 und die Gate-Masken 116 zusammen gewölbte Seitenwände auf, welche die geraden Seitenwände der CESL 92 mit den oberen Flächen der Gate-Masken 116 verbinden, und die gewölbten Seitenwände weisen eine Bogenlänge im Bereich von 5 nm bis 15 nm auf. Das Verringern von Verlusten der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 während der Ätzung der Kontaktöffnungen 128 hilft dabei, Leckströme zwischen anschließend gebildeten Source-/Drain-Kontakten und den Gate-Elektroden 114 zu verringern. Somit kann die Leistung des Bauelements verbessert werden.
  • In einigen Ausführungsformen wird das erste ILD 94 durch eine Trockenätzung unter Verwendung eines Ätzmittels auf Grundlage von Fluorkohlenstoff (CxFy) geätzt. In einem Beispiel können die Gate-Abstandselemente 82, die CESL 92 und die Gate-Masken 116 jeweils aus einem Nitrid (zum Beispiel Siliziumnitrid, Siliziumkaronitrid, Siliziumoxynitrid, Siliziumoxykarbonitrid, etc.) gebildet sein, das erste ILD 94 kann aus einem Oxid (wie zum Beispiel Siliziumoxid) gebildet sein, die Verunreinigung ist Bor, und das erste ILD 94 wird unter Erzeugung eines Plasmas mit C4F6 geätzt. Während der Plasmaerzeugung löst sich Fluor vom C4F6, um gemäß Gleichung 1 C4F5*-Radikale und F*-Radikale zu bilden. Die F*-Radikalen attackieren sowohl Si-N-Bindungen als auch Si-B-Bindungen im/in den Material(ien) der Gate-Abstandselement 82, der CESL 92 und der Gate-Masken 116, um diese Bindungen aufzubrechen, sodass sich die F*-Radikalen gemäß den Gleichungen 2 beziehungsweise 3 an offene N-Atome beziehungsweise B-Atome binden. Ferner binden sich die F*-Radikalen auch an offene Si-Atome. Die Produkte dieser Reaktionen können zum Beispiel mit einem Vakuum evakuiert werden. F*-Radikale reagieren rascher mit Bor als mit Stickstoff. Die Aufnahme von Bor in das/die Material(ien) der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 beschleunigt den Verbrauch von F*-Radikalen derart, dass sich weniger F*-Radikale mit den C4F5*-Radikalen rekombinieren können. Die C4F5*-Radikalen reagieren an den Oberflächen der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116, um gemäß Gleichung 4 ein Polymernebenprodukt (zum Beispiel (C4F5)6) an diesen Oberflächen zu bilden. Das Polymernebenprodukt ist somit ein Nebenprodukt des SAC-Ätzprozesses. Ein Beispiel der durch die Gleichungen 1-4 beschriebenen Reaktion zum Bilden des Polymernebenprodukts ist in 25 dargestellt. Das Polymernebenprodukt ist gegenüber der Ätzung im Wesentlichen inert, und reagiert als eine Schutzschicht über den Flächen der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 während der Ätzung der Kontaktöffnungen 128. Die Aufnahme der Verunreinigung in dem/den Material(ien) der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116 fördert die Bildung des Polymernebenprodukts während des SAC-Ätzprozesses, wodurch sich eine dickere Schutzschicht ergibt. Zum Beispiel kann die Schutzschicht eine Dicke von bis zu 200 Å, wie zum Beispiel eine Dicke im Bereich von 0 Å bis 200 Å, aufweisen. Das Bilden einer dickeren Schutzschicht stellt besseren Schutz gegenüber der Ätzung bereit, wodurch die Verluste der Gate-Abstandselemente 82, der CESL 92 und/oder der Gate-Masken 116 während der Ätzung der Kontaktöffnungen 128 verringert werden. 6C4F6→6C4F5*+6F* (1) N-+3F*→NF3 (2) B-+3F*→BF3 (3) 6C4F5*→(C4F5)6→CxFy (4)
  • In den 17A - 17C sind Kontaktabstandselemente 132 in den Kontaktöffnungen 128 gebildet worden. Die Kontaktabstandselemente 132 können durch konformes Aufbringen eines oder mehrere dielektrischer Materialien in den Kontaktöffnungen 128 und anschließendes Ätzen des/der dielektrischen Materials/Materialien gebildet werden. Annehmbare dielektrische Materialien können Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Siliziumoxykarbonitrid oder dergleichen umfassen, welche durch einen konformen Abscheidungsprozess, wie zum Beispiel chemische Dampfabscheidung (CVD), plasmaverstärkte chemische Dampfabscheidung (PECVD), Atomlagenabscheidung (ALD), plasmaverstärkte Atomlagenabscheidung (PEALD) oder dergleichen, gebildet werden können. Andere Isolationsmaterialien gebildet durch einen beliebigen annehmbaren Prozess können ebenfalls verwendet werden. Ein beliebiger annehmbarer Prozess, wie zum Beispiel eine Trockenätzung, eine Nassätzung, dergleichen oder eine Kombination davon, kann dazu durchgeführt werden, die dielektrischen Materialien zu strukturieren. Das Ätzen kann anisotrop erfolgen. Nach dem Ätzen kann/können das/die dielektrische/n Material/ien Abschnitte aufweisen, welche an den Seitenwänden der CESL 92 zurückgeblieben sind (und somit die Gate-Abstandselemente 132 bilden). Einige überschüssige Abschnitte des/der dielektrischen Material(ien) können nach dem Ätzen über den oberen Flächen der Gate-Masken 116 zurückbleiben.
  • Eine oder mehrere leitfähige Schichten 134 für Source-/Drain-Kontakte werden in den Kontaktöffnungen 128 gebildet. Zum Beispiel können die leitfähigen Schichten 134 gebildet werden, indem eine Auskleidung (nicht eigens dargestellt), wie zum Beispiel eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material in den Kontaktöffnungen 128 gebildet werden. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann ein Metall, wie zum Beispiel Kobalt, Wolfram, Kupfer, eine Kupferlegierung, Silber, Gold, Aluminium, Nickel oder dergleichen, sein, welches durch einen Abscheidungsprozess, wie zum Beispiel PVD, ALD, CVD oder dergleichen, gebildet wird. Die leitfähige/n Schicht(en) 134 wird/werden an den Seitenwänden und/oder oberen Flächen der Kontaktabstandselemente 132 und der dielektrischen Schicht 122 gebildet.
  • In den 18A - 18C ist ein Entfernungsprozess ausgeführt worden, um überschüssige Abschnitte der leitfähigen Schicht(en) 134 und der Kontaktabstandselemente 132 zu entfernen, wobei diese überschüssigen Abschnitte über den oberen Flächen der Gate-Masken 116 angeordnet sind. Der Entfernungsprozess kann auch die dielektrische Schicht 122 entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein chemischmechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Die verbleibende/n leitfähige/n Schicht(en) 134 in den Kontaktöffnungen 128 bildet/bilden Source-/Drain-Kontakte 136 in den Kontaktöffnungen 128. Die Source-/Drain-Kontakte 136 erstrecken sich durch das erste ILD 94 und die CESL 92, um die epitaxialen Source-/Drain-Bereiche 88 zu kontaktieren. Nach dem Planarisierungprozess sind die oberen Flächen der Source-/Drain-Kontakte 136, der Kontaktabstandselemente 132, der Gate-Masken 116, des ersten ILD 94 und der Gate-Abstandselemente 82 komplanar (innerhalb von Prozessschwankungen).
  • Abhängig von der Selektivität der Entfernungsprozesse, kann der Entfernungsprozess, welcher ausgeführt wird, um überschüssige Abschnitte der leitfähigen Schicht(en) 134 und der Kontaktabstandselemente 132 zu entfernen, auch einige Abschnitte der Gate-Abstandselemente 82, des ersten ILD 94 und der Gate-Masken 116 entfernen. Insbesondere können die Gate-Masken 116 gewisse Verluste erleiden, sodass die Gate-Masken 116 und die Gate-Abstandselemente 82 eine verringerte Höhe aufweisen. In der dargestellten Ausführungsform erstrecken sich die Kontaktabstandselemente 132 entlang und in physischem Kontakt mit den gewölbten Seitenwänden der verbleibenden Abschnitte der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116. In einer weiteren Ausführungsform (welche nachfolgend für die 22 - 23 ausführlicher beschrieben wird) wird die Höhe der Gate-Masken 116 und der Gate-Abstandselemente 82 verringert, bis die oberen Flächen der Gate-Masken 116 und der CESL 92 komplanar sind (innerhalb von Prozessschwankungen), sodass die Kontaktabstandselemente 132 durch die CESL 92 physisch von den Seitenwänden der Gate-Masken 116 getrennt sind.
  • In einigen Ausführungsformen bleiben Abschnitte der oberen Bereiche 120U der Gate-Abstandselemente 82, der CESL 92, des ersten ILD 94 und der Gate-Masken 116 nach dem Entfernungsprozess zurück. Zum Beispiel kann der Entfernungsprozess zwar dünn sein, die oberen Bereiche 120U der verschiedenen Elemente jedoch nicht entfernen. Obwohl die Gate-Abstandselemente 82, die CESL 92, das erste ILD 94 und die Gate-Masken 116 die durch den Implantationsprozess 118 (siehe die 14A - 14C) implantierte Verunreinigung enthalten, kann die Konzentration der Verunreinigung ausreichend niedrig sein, sodass sich die Leistung des Bauelements nicht verringert. Ferner, und wie zuvor erwähnt, hilft das Vorhandensein der Verunreinigung in den Gate-Abstandselementen 82, der CESL 92, dem ersten ILD 94 und den Gate-Masken 116 dabei, die Leistung des Bauelements zu erhöhen, indem Verluste beim Ätzen der Kontaktöffnungen 128 (siehe die 16A - 16C) verringert werden, wodurch Leckströme zwischen den Source-/Drain-Kontakten 136 und den Gate-Elektroden 114 verringert werden. In einer weiteren Ausführungsform (nachfolgend für die 22 - 23 ausführlicher beschrieben) wird die Höhe der Gate-Abstandselemente 82, der CESL 92, des ersten ILD 94 und der Gate-Masken 116 verringert, bis die oberen Bereiche 120U der Gate-Abstandselemente 82, der CESL 92, des ersten ILD 94 und der Gate-Masken 116 entfernt worden sind.
  • Wenn Abschnitte der oberen Bereiche 120U nach dem Entfernungsprozess verbleiben, erstrecken sich die Source-/Drain-Kontakte 136 durch die oberen Bereiche 120U und die unteren Bereiche 120L der verschiedenen Elemente hindurch. Die Source-/Drain-Kontakte 136 weisen in mindestens einem Abschnitt der unteren Bereiche 120L gerade Seitenwände auf. Die Source-/Drain-Kontakte 136 weisen eine gewölbte Seitenwand in den oberen Bereichen 120U auf (und können auch in einem Abschnitt der unteren Bereiche 120L eine gewölbte Seitenwand aufweisen). Die Kontaktabstandselemente 132 erstrecken sich entlang der gewölbten Seitenwände der Source-/Drain-Kontakte 136 und entlang der gewölbten Seitenwände der verbleibenden Abschnitte der Gate-Abstandselemente 82, der CESL 92 und der Gate-Masken 116.
  • In den 19A - 19C ist ein zweites ILD 144 über dem ersten ILD 94, den Gate-Masken 116, den Source-/Drain-Kontakten 136 und den Kontaktabstandselementen 132 aufgebracht worden. In einigen Ausführungsformen ist das zweite ILD 144 ein fließfähiger Film gebildet durch ein fließbares CVD-Verfahren. In einigen Ausführungsformen wird das zweite ILD 144 aus einem dielektrischen Material, wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen, gebildet, und kann durch ein beliebiges geeignetes Verfahren, wie zum Beispiel CVD, PECVD oder dergleichen, aufgebracht werden.
  • In einigen Ausführungsformen wird eine Ätzstoppschicht (ESL) 142 zwischen dem zweiten ILD 144 und dem ersten ILD 94, den Gate-Masken 116, den Source-/Drain-Kontakten 136 und den Kontaktabstandselementen 132 gebildet. Die ESL 142 kann ein dielektrisches Material, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, aufweisend eine höhere Ätzselektivität gegenüber der Ätzung des zweiten ILD 144 enthalten.
  • In den 20A - 20C sind Source-/Drain-Kontakte 146 und Gate-Kontakte 148 gebildet worden, um die Source-/Drain-Kontakte 136 beziehungsweise die Gate-Elektroden 114 zu kontaktieren. Die Source-/Drain-Kontakte 146 sind physisch und elektrisch mit den Source-/Drain-Kontakten 136 gekoppelt. Die Gate-Kontakte 148 sind physisch und elektrisch mit den Gate-Elektroden 114 gekoppelt.
  • Als ein Beispiel zum Bilden der Source-/Drain-Kontakte 146 und der Gate-Kontakte 148 werden Öffnungen für die Source-/Drain-Kontakte 146 durch das zweite ILD 144 und die ESL 142, sowie Öffnungen für die Gate-Kontakte 148 durch das zweite ILD 144, die ESL 142 und die Gate-Masken 116 gebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithographie- und Ätztechniken gebildet werden. Eine Auskleidung (nicht eigens dargestellt), wie zum Beispiel eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kobalt, Wolfram, Kupfer, eine Kupferlegierung, Silber, Gold, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von der oberen Fläche des zweiten ILD 144 zu entfernen. Das verbleibende Auskleidungs- und leitfähige Material bilden die Source-/Drain-Kontakte 146 und die Gate-Kontakte 148 in den Öffnungen. Die Source-/Drain-Kontakte 146 und die Gate-Kontakte 148 können in unterschiedlichen Prozessen oder im selben Prozess gebildet werden. Obwohl sie in denselben Querschnitten gebildet gezeigt sind, versteht sich, dass sowohl die Source-/Drain-Kontakte 146 als auch die Gate-Kontakte 148 in unterschiedlichen Querschnitten gebildet werden können, um ein Kurzschließen der Kontakte zu vermeiden.
  • 21 ist eine Ansicht von FinFETs im Einklang mit einigen anderen Ausführungsformen. Die Ausführungsform von 21 ist ähnlich der Ausführungsform von 20A, außer dass die Gate-Masken 116 auch über den Gate-Abstandselementen 82 gebildet sind. Diese Ausführungsform kann durch Vertiefen der Gate-Abstandselemente 82 vor dem Aufbringen des/der dielektrischen Material(ien) der Gate-Masken 116 gebildet werden. Folglich bedecken die Gate-Masken 116 die Gate-Abstandselemente 82. In einigen Ausführungsformen werden aufgrund des Umstands, dass sie durch die Gate-Masken 116 bedeckt sind, keine Verunreinigungen in die Gate-Abstandselemente 82 implantiert.
  • Die 22 - 23 sind Ansichten von FinFETs im Einklang mit einigen anderen Ausführungsformen. Die Ausführungsformen der 22 und 23 sind ähnlich den Ausführungsformen der 20A beziehungsweise 21, außer dass die Kontaktabstandselemente 132 durch die CESL 82 physisch von den Seitenwänden der Gate-Masken 116 getrennt sind. Ferner werden die oberen Bereiche 120U der Gate-Abstandselemente 82, der CESL 92, des ersten ILD 94 und der Gate-Masken 116 entfernt. Diese Ausführungsformen können gebildet werden, indem der für die 18A - 18C beschriebene Entfernungsprozess durchgeführt wird, bis die oberen Flächen der Gate-Masken 116 und der CESL 92 komplanar sind (innerhalb von Prozessschwankungen) und bis die oberen Bereiche 120U entfernt worden sind.
  • Ausführungsformen können bestimmte Vorteile erzielen. Das Ausführen des Implantationsprozesses 118 modifiziert die oberen Bereiche 120U der Gate-Abstandselemente 82 (falls anwendbar) und der Gate-Masken 116 derart, dass sie reich an Verunreinigung sind. Die oberen Bereiche 120U der Gate-Abstandselemente 82 und der Gate-Masken 116 weisen somit eine höhere Ätzselektivität gegenüber der Ätzung des ersten ILD 94 auf. Somit können Verluste der Gate-Abstandselemente 82 und der Gate-Masken 116 während eines selbstausrichtenden Kontaktätzprozesses (SAC-Ätzprozesses) zum Bilden der Kontaktöffnungen 128 verringert werden. Ein Verringern solcher Verluste kann Leckströme zwischen den Source-/Drain-Kontakten 136 und den Gate-Elektroden 114 verringern, wodurch die Leistung des Bauelements vergrößert wird.
  • Die offenbarten FinFET-Ausführungsformen könnten auch auf Nanostrukturvorrichtungen, wie zum Beispiel Nanostruktur-Feldeffekttransistoren (NSFETs) (zum Beispiel Nanoblatt-, Nanodraht, Rundum-Gate-Feldeffekttransistoren oder dergleichen), angewendet werden. In einer NSFET-Ausführungsform werden die Finnen durch Nanostrukturen gebildet durch Strukturieren eines Stapels abwechselnder Schichten von Kanalschichten und Opferschichten gebildet. Dummy-Gate-Strukturen und Source-/Drain-Bereiche werden auf eine ähnliche Weise gebildet, wie bei den oben beschriebenen Ausführungsformen. Nachdem die Dummy-Gate-Strukturen entfernt worden sind, können die Opferschichten teilweise oder vollständig in den Kanalbereichen entfernt werden. Die Ersatz-Gate-Strukturen werden auf eine ähnliche Weise gebildet, wie bei den oben beschriebenen Ausführungsformen, die Ersatz-Gate-Strukturen können Öffnungen, welche durch das Entfernen der Opferschichten zurückgeblieben sind, teilweise oder vollständig füllen, und die Ersatz-Gate-Strukturen können die Kanalschichten in den Kanalbereichen der NSFET-Bauelemente teilweise oder vollständig umgeben. ILD und Kontakte zu den Ersatz-Gate-Strukturen und den Source-/Drain-Bereichen können auf eine ähnliche Weise gebildet werden, wie bei den oben beschriebenen Ausführungsformen. Ein Nanostruktur-Bauelement kann gebildet werden, wie in der US-Patentanmeldung Nr. 2016/0365414 offenbart, die durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen wird.
  • Ferner können die FinFET/NSFET-Bauelemente durch Metallisierungsschichten in einer darüberliegenden Interconnect-Struktur miteinander verbunden werden, um integrierte Schaltungen zu bilden. Die darüberliegende Interconnect-Struktur kann in einem Back-End-of-Line-Prozess (BEOL-Prozess) gebildet werden, in welchem die Metallisierungsschichten mit den Source-/Drain-Kontakten 146 und den Gate-Kontakten 148 verbunden werden. Zusätzliche Elemente, wie zum Beispiel passive Bauelemente, Speicher (zum Beispiel magnetoresistiver Direktzugriffsspeicher (MRAM), resistiver Direktzugriffsspeicher (RRAM), Phasenwechsel-Direktzugriffsspeicher (PCRAM), etc.), oder dergleichen, können während des BEOL-Prozesses in die Interconnect-Struktur integriert werden.
  • In einer Ausführungsform weist eine Vorrichtung auf: eine Gate-Struktur an einem Kanalbereich eines Substrats; eine Gate-Maske an der Gate-Struktur, wobei die Gate-Maske ein erstes dielektrisches Material und eine Verunreinigung enthält, und sich eine Konzentration der Verunreinigung in der Gate-Maske in einer Richtung, welche sich von einem oberen Bereich der Gate-Maske zu einem unteren Bereich der Gate-Maske erstreckt, verringert; ein Gate-Abstandselement an Seitenwänden der Gate-Maske und der Gate-Struktur, wobei das Gate-Abstandselement das erste dielektrische Material und die Verunreinigung enthält, und sich eine Konzentration der Verunreinigung im Gate-Abstandselement in einer Richtung, welche sich von einem oberen Bereich des Gate-Abstandselements zu einem unteren Bereich des Gate-Abstandselements erstreckt, verringert; und einen Source-/Drain-Bereich angrenzend das Gate-Abstandselement und den Kanalbereich. In einigen Ausführungsformen der Vorrichtung ist das erste dielektrische Material ein Nitrid. In einigen Ausführungsformen der Vorrichtung ist die Verunreinigung Bor. In einigen Ausführungsformen der Vorrichtung ist die Verunreinigung Phosphor. In einigen Ausführungsformen der Vorrichtung ist der untere Bereich der Gate-Maske frei von der Verunreinigung. In einigen Ausführungsformen der Vorrichtung enthält der untere Bereich der Gate-Maske die Verunreinigung.
  • In einer Ausführungsform weist eine Vorrichtung auf: einen Source-/Drain-Bereich angrenzend an einen Kanalbereich eines Substrats; eine Ätzstoppschicht am Source-/Drain-Bereich; ein Zwischenschichtdielektrikum an der Ätzstoppschicht, wobei das Zwischenschichtdielektrikum ein erstes dielektrisches Material und eine Verunreinigung enthält, und ein oberer Bereich des Zwischenschichtdielektrikums eine größere Konzentration der Verunreinigung enthält als ein unterer Bereich des Zwischenschichtdielektrikums; und einen Source-/Drain-Kontakt, welcher sich durch das Zwischenschichtdielektrikum und die Ätzstoppschicht erstreckt, um den Source-/Drain-Bereich zu kontaktieren, wobei der Source-/Drain-Kontakt eine gerade Seitenwand im unteren Bereich des Zwischenschichtdielektrikums aufweist, und der Source-/Drain-Kontakt eine gewölbte Seitenwand im oberen Bereich des Zwischenschichtdielektrikums aufweist. In einigen Ausführungsformen weist die Vorrichtung ferner auf: eine Gate-Struktur am Kanalbereich; und eine Gate-Maske an der Gate-Struktur, wobei die Gate-Maske ein zweites dielektrisches Material und die Verunreinigung enthält, wobei sich das zweite dielektrische Material vom ersten dielektrischen Material unterscheidet, und eine obere Fläche der Gate-Maske komplanar mit einer oberen Fläche des Zwischenschichtdielektrikums ist. In einigen Ausführungsformen weist die Vorrichtung ferner auf: ein Gate-Abstandselement zwischen dem Source-/Drain-Bereich und der Gate-Struktur, das Gate-Abstandselement aufweisend das zweite dielektrische Material und die Verunreinigung, wobei eine obere Fläche des Gate-Abstandselements komplanar mit der oberen Fläche des Zwischenschichtdielektrikums ist. In einigen Ausführungsformen der Vorrichtung weist das Gate-Abstandselement eine gewölbte Seitenwand auf, und die Vorrichtung weist ferner auf: ein Kontaktabstandselement rund um den Source-/Drain-Kontakt, wobei sich das Kontaktabstandselement entlang der gewölbten Seitenwand des Gate-Abstandselements und der gewölbten Seitenwand des Source-/Drain-Kontakts erstreckt.
  • In einer Ausführungsform umfasst ein Verfahren: Aufbringen eines Zwischenschichtdielektrikums an einem Source-/Drain-Bereich; Bilden einer Gate-Maske an einer Gate-Struktur, wobei die Gate-Struktur an einem Kanalbereich eines Substrats angeordnet ist, und der Kanalbereich an den Source-/Drain-Bereich angrenzt; Implantieren einer Verunreinigung in die Gate-Maske, um eine Ätzselektivität zwischen der Gate-Maske und dem Zwischenschichtdielektrikum in Bezug auf einen Kontaktätzprozess zu erhöhen; und Ausführen des Kontaktätzprozesses zum Strukturieren einer Kontaktöffnung im Zwischenschichtdielektrikum, wobei die Kontaktöffnung den Source-/Drain-Bereich freilegt, und die Gate-Maske die Gate-Struktur während des Kontaktätzprozesses abdeckt. In einigen Ausführungsformen des Verfahrens enthält die Gate-Maske ein Nitrid, das Zwischenschichtdielektrikum enthält ein Oxid, und die Verunreinigung ist Bor oder Phosphor. In einigen Ausführungsformen des Verfahrens umfasst das Implantieren der Verunreinigung in die Gate-Maske: Platzieren des Substrats an einer Implantierplatte; Implantieren der Verunreinigung in die Gate-Maske, während die Temperatur der Implantierplatte gesteuert wird; und Tempern der Gate-Maske. In einigen Ausführungsformen des Verfahrens wird die Verunreinigung mit einer Implantationsenergie in einem Bereich von 0,5 keV bis 10 keV implantiert, während die Implantierplatte auf eine Temperatur in einem Bereich von 100° C bis 500° C erhitzt worden ist. In einigen Ausführungsformen des Verfahrens wird die Gate-Maske mit einem Schmelzlasertempern (MLA), welches bei einer Temperatur in einem Bereich von 800° C bis 100° C und für eine Dauer in einem Bereich von 1 µs bis 10 µs ausgeführt wird, getempert. In einigen Ausführungsformen des Verfahrens umfasst das Durchführen des Kontaktätzprozesses: Ätzen des Zwischenschichtdielektrikums mit C4F6, während ein Plasma erzeugt wird, wobei während des Kontaktätzprozesses eine Schutzschicht an der Gate-Maske gebildet wird, und die Schutzschicht ein Polymernebenprodukt des Kontaktätzprozesses enthält. In einigen Ausführungsformen des Verfahrens weist die Schutzschicht eine Dicke in einem Bereich von 0 Å bis 200 Å auf. In einigen Ausführungsformen umfasst das Verfahren ferner: Bilden eines Gate-Abstandselements zwischen der Gate-Struktur und dem Source-/Drain-Bereich; und Implantieren der Verunreinigung in das Gate-Abstandselement, während die Verunreinigung in die Gate-Maske implantiert wird. In einigen Ausführungsformen umfasst das Verfahren ferner: Implantieren der Verunreinigung in das Zwischenschichtdielektrikum, während die Verunreinigung in die Gate-Maske implantiert wird, wobei die Verunreinigung im Zwischenschichtdielektrikum in eine größere Tiefe implantiert wird als in der Gate-Maske. In einigen Ausführungsformen des Verfahrens verringert sich nach dem Implantieren der Verunreinigung in die Gate-Maske eine Konzentration der Verunreinigung in der Gate-Maske in einer Richtung, welche sich von einem oberen Bereich der Gate-Maske zu einem unteren Bereich der Gate-Maske erstreckt.
  • Das Vorstehende stellt Merkmale verschiedener Ausführungsformen derart dar, dass geschulte Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Geschulte Fachleute sollten erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Designen oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Geschulte Fachleute sollten ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie zahlreiche Änderungen, Ersetzungen und Neugestaltungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/172357 [0001]
    • US 2016/0365414 [0074]

Claims (20)

  1. Vorrichtung, aufweisend: eine Gate-Struktur auf einem Kanalbereich eines Substrats; eine Gate-Maske auf der Gate-Struktur, die Gate-Maske aufweisend ein erstes dielektrisches Material und eine Verunreinigung, wobei sich eine Konzentration der Verunreinigung in der Gate-Maske in einer Richtung, welche sich von einem oberen Bereich der Gate-Maske zu einem unteren Bereich der Gate-Maske erstreckt, verringert; ein Gate-Abstandselement auf Seitenwänden der Gate-Maske und der Gate-Struktur, das Gate-Abstandselement aufweisend das erste dielektrische Material und die Verunreinigung, wobei sich eine Konzentration der Verunreinigung in dem Gate-Abstandselement in einer Richtung, welche sich von einem oberen Bereich des Gate-Abstandselements zu einem unteren Bereich des Gate-Abstandselements erstreckt, verringert; und einen Source-/Drain-Bereich angrenzend an das Gate-Abstandselement und den Kanalbereich.
  2. Vorrichtung nach Anspruch 1, wobei das erste dielektrische Material ein Nitrid ist.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die Verunreinigung Bor ist.
  4. Vorrichtung nach Anspruch 1 oder 3, wobei die Verunreinigung Phosphor ist.
  5. Vorrichtung nach einem der vorstehenden Ansprüche, wobei der untere Bereich der Gate-Maske frei von der Verunreinigung ist.
  6. Vorrichtung nach einem der Ansprüche 1 bis 4, wobei der untere Bereich der Gate-Maske die Verunreinigung enthält.
  7. Vorrichtung, aufweisend: einen Source-/Drain-Bereich angrenzend an einen Kanalbereich eines Substrats; eine Ätzstoppschicht auf dem Source-/Drain-Bereich; ein Zwischenschichtdielektrikum auf der Ätzstoppschicht, das Zwischenschichtdielektrikum aufweisend ein erstes dielektrisches Material und eine Verunreinigung, wobei ein oberer Bereich des Zwischenschichtdielektrikums eine höhere Konzentration der Verunreinigung aufweist als ein unterer Bereich des Zwischenschichtdielektrikums; und einen Source-/Drain-Kontakt, welcher sich durch das Zwischenschichtdielektrikum und die Ätzstoppschicht erstreckt, um den Source-/Drain-Bereich zu kontaktieren, wobei der Source-/Drain-Kontakt im unteren Bereich des Zwischenschichtdielektrikums eine gerade Seitenwand aufweist und der Source-/Drain-Kontakt im oberen Bereich des Zwischenschichtdielektrikums eine gewölbte Seitenwand aufweist.
  8. Vorrichtung nach Anspruch 7, ferner aufweisend: eine Gate-Struktur auf dem Kanalbereich; und eine Gate-Maske auf der Gate-Struktur, die Gate-Maske aufweisend ein zweites dielektrisches Material und die Verunreinigung, wobei sich das zweite dielektrische Material von dem ersten dielektrischen Material unterscheidet und eine obere Fläche der Gate-Maske komplanar mit einer oberen Fläche des Zwischenschichtdielektrikums ist.
  9. Vorrichtung nach Anspruch 8, ferner aufweisend: ein Gate-Abstandselement zwischen dem Source-/Drain-Bereich und der Gate-Struktur, das Gate-Abstandselement aufweisend das zweite dielektrische Material und die Verunreinigung, wobei eine obere Fläche des Gate-Abstandselements komplanar mit der oberen Fläche des Zwischenschichtdielektrikums ist.
  10. Vorrichtung nach Anspruch 9, wobei das Gate-Abstandselement eine gewölbte Seitenwand aufweist, die Vorrichtung ferner aufweisend: ein Kontaktabstandselement rund um den Source-/Drain-Kontakt, wobei sich das Kontaktabstandselement entlang der gewölbten Seitenwand des Gate-Abstandselements und der gewölbten Seitenwand des Source-/Drain-Kontakts erstreckt.
  11. Verfahren, umfassend: Aufbringen eines Zwischenschichtdielektrikums auf einen Source-/Drain-Bereich; Bilden einer Gate-Maske auf einer Gate-Struktur, wobei die Gate-Struktur auf einem Kanalbereich eines Substrats angeordnet ist und der Kanalbereich an den Source-/Drain-Bereich angrenzt; Implantieren einer Verunreinigung in die Gate-Maske, um eine Ätzselektivität zwischen der Gate-Maske und dem Zwischenschichtdielektrikum in Bezug auf einen Kontaktätzprozess zu erhöhen; und Durchführen des Kontaktätzprozesses zum Strukturieren einer Kontaktöffnung in dem Zwischenschichtdielektrikum, wobei die Kontaktöffnung den Source-/Drain-Bereich freilegt und die Gate-Maske die Gate-Struktur während des Kontaktätzprozesses abdeckt.
  12. Verfahren nach Anspruch 11, wobei die Gate-Maske ein Nitrid enthält, das Zwischenschichtdielektrikum ein Oxid enthält und die Verunreinigung Bor oder Phosphor ist.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Implantieren der Verunreinigung in die Gate-Maske umfasst: Platzieren des Substrats auf einer Implantierplatte; Implantieren der Verunreinigung in die Gate-Maske, während eine Temperatur der Implantierplatte gesteuert wird; und Tempern der Gate-Maske.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei die Verunreinigung mit einer Implantationsenergie in einem Bereich von 0,5 keV bis 10 keV implantiert wird, während die Implantierplatte auf eine Temperatur in einem Bereich von 100° C bis 500° C erhitzt wird.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei die Gate-Maske mit einem Schmelzlasertempern (MLA), welches bei einer Temperatur in einem Bereich von 800° C bis 100° C und für eine Dauer in einem Bereich von 1 µs bis 10 µs ausgeführt wird, getempert wird.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei das Durchführen des Kontaktätzprozesses umfasst: Ätzen des Zwischenschichtdielektrikums mit C4F6, während ein Plasma erzeugt wird, wobei während des Kontaktätzprozesses eine Schutzschicht auf der Gate-Maske gebildet wird und die Schutzschicht ein Polymernebenprodukt des Kontaktätzprozesses enthält.
  17. Verfahren nach Anspruch 16, wobei die Schutzschicht eine Dicke in einem Bereich von 0 Å bis 200 Å aufweist.
  18. Verfahren nach einem der Ansprüche 11 bis 17, ferner umfassend: Bilden eines Gate-Abstandselements zwischen der Gate-Struktur und dem Source-/Drain-Bereich; und Implantieren der Verunreinigung in das Gate-Abstandselement, während die Verunreinigung in die Gate-Maske implantiert wird.
  19. Verfahren nach einem der Ansprüche 11 bis 18, ferner umfassend: Implantieren der Verunreinigung in das Zwischenschichtdielektrikum, während die Verunreinigung in die Gate-Maske implantiert wird, wobei die Verunreinigung in dem Zwischenschichtdielektrikum in eine größere Tiefe implantiert wird als in der Gate-Maske.
  20. Verfahren nach einem der Ansprüche 11 bis 19, wobei sich nach dem Implantieren der Verunreinigung in die Gate-Maske eine Konzentration der Verunreinigung in der Gate-Maske in einer Richtung, welche sich von einem oberen Bereich der Gate-Maske zu einem unteren Bereich der Gate-Maske erstreckt, verringert.
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