CN105845630B - 一种存储器装置及其制造方法 - Google Patents

Abstract

本发明公开了一种存储器装置及其制造方法。该存储器装置的制造方法包括：形成一半导体材料条，具有一存储器区域、一第一接触着陆区区域以及一在存储器区域与第一接触着陆区区域之间的开关区域；形成一存储器层于存储器区域中的条的表面上；形成多个存储单元栅极是于此条的存储器区域上；形成一开关栅极于此条的开关区域上面；沉积一掺杂绝缘材料于第一接触着陆区区域与存储器区域之间的部分半导体材料条上；从掺杂绝缘材料扩散掺质进入部分半导体材料条。

Description

一种存储器装置及其制造方法

技术领域

本发明是有关于三维(Three-Dimensional，3D)存储器装置，且特别是有关于这种存储器装置及其制造方法。

背景技术

三维(3D)半导体装置的特征为多个层，此些层形成一叠层的交替有源层及绝缘层。在一存储器装置中，每一个层可包括一平面阵列的存储单元。关于某些三维叠层存储器装置，有源层可包括有源条的材料，有源条的材料具体形成为供叠层在隔开的脊状结构中的存储单元用的位线或字线。有源层可以由一导体、一未掺杂的半导体或一掺杂(P型或N型)的半导体所制成。在这种3D存储器中，存储单元可被部署于叠层的位线或字线与相交的字线或位线的交点，藉以形成3D存储器阵列。

有源层可以由半导体材料所组成，接着被刻蚀以形成有源条。有源条中的掺杂的图案可以是影响包括有源条的存储单元的性能的一关键因素。举例而言，经由一3D NAND结构中的一NAND串的电流，是受限于在串行选择结构(String Select Structure，SSL)与位线焊垫区域之间，以及在存储单元与一接地选择线(Ground Select Line，GSL)之间的有源条的部分中的掺杂。

理想上是可提供一种改善在有源条中(包括在SSL与位线焊垫区域之间，在SSL与GSL之间的有源条的部分中，以及在有源条的其他部分中)的掺杂浓度的控制方法。

发明内容

本技术提供一种存储器装置的制造方法。一个半导体材料条是形成有一存储器区域、一第一接触着陆区区域以及一在存储器区域与第一接触着陆区区域之间的开关区域。一存储器层是形成于存储器区域中的条的表面上。多个存储单元栅极是形成在此条的存储器区域上面。一开关栅极(switch gate)是形成在此条的开关区域(switch region)上面。一掺杂绝缘材料是沉积于在第一接触着陆区区域与存储器区域之间的此条的一部分上面。譬如通过一种可通过一额外的热退火作为此半导体材料条中的掺质的剂量的驱入工艺，辅助掺质从掺杂绝缘材料扩散进入此条的部分中的条。掺杂绝缘材料可包括用于形成n+结的磷硅玻璃薄膜(Phosphosilicate Glass Film，PSG)，或砷硅酸盐玻璃薄膜(Arsenosilicate Glass Film，ASG)，或用于形成p+结的硅硼玻璃薄膜(BorosilicateGlass Film，BSG)。

存储器装置可包括一导体(例如源极接点)，于在第一接触着陆区区域对面的此条的一末端与此条接触；以及一末端区域，位于该导体与此条的存储器区域之间。掺杂绝缘材料可被沉积于末端区域上方。

存储器装置可包括：一第二接触着陆区区域，在此半导体材料条中位于上述的第一接触着陆区区域对面的一末端；一导体，于第二接触着陆区区域对面的此条的一末端与此条接触；以及一末端区域，位于该导体与此条的存储器区域之间。掺杂绝缘材料可被沉积于末端区域上。

存储单元栅极阻挡掺质从掺杂绝缘材料扩散进入此条的存储器区域的部分。掺杂绝缘材料可被沉积于此条的第一接触着陆区区域上面，且可导致掺质从掺杂绝缘材料扩散进入第一接触着陆区区域。此方法可被应用至半导体材料的这种条的多个叠层。

亦提供一种使用实质上如于此所说明的方法而制造的存储器装置。

在检阅随附的图式、详细说明与权利要求范围后，可了解本技术。

附图说明

图1为一种三维(3D)NAND-闪存装置的立体图。

图2A/图2B至图12显示通过使用一掺杂绝缘材料作为掺杂源，用于制造一种像图1的存储器装置的一基本工艺流程中的阶段。

图13显示用于制造一存储器装置的一方法的一实施例的简化流程图。

图14A/图14B显示通过使用一掺杂绝缘材料作为掺杂源的一替代3D结构。

图15至图19显示通过使用一掺杂绝缘材料作为掺杂源，用于制造一像图14A/图14B的存储器装置的一基本工艺流程中的阶段。

图20为依据一实施例的一集成电路存储器装置的简化方块图。

【符号说明】

ML1、ML2：金属层

ML3：金属层/导体线

102-105、112-115：导电条

102B、103B、104B、105B：链接元件

109：SSL栅极结构

112A、113A、114A、115A：链接元件

119：SSL栅极结构

125-1 WL至125-N WL：字线

126：接地选择线GSL

127：接地选择线GSL

128：源极接触插塞/源极线

172-175：层间连接器

200：集成电路/结构

210：第一接触着陆区区域

211-218：半导体材料层

211a-218a：绝缘材料

220：接地选择区域/开关区域

230：接地选择区域

240：存储器区域

250：第二接地选择区域

260：第二开关区域

270：第二接触着陆区区域/条

311-313、321-324：柱/导电材料/源极接触导体

411-413、421-424：条

411a-413a、411b-413b、421a-424a、421b-424b：开孔

413a、413b、423a、423b：开孔

510：第一叠层/叠层的条

511-518、521-528：条

520：第二叠层/叠层的条

570：存储器层

581：区域

582：区域

590：区域

610：导电材料层

611a-613a、611b-613b、621a-624a、621b-624b：SSL开关栅极

710：掩模区域

711-714、721-723、731、741：刻蚀区域

811-818：开口部/楼梯式构造

821-828：楼梯式构造/链接元件/开口部

990：掺杂绝缘材料

1010、1030：绝缘材料

1011-1018：着陆区

1020：重度n+掺杂多晶硅

1021-1028：着陆区

1111：第二开关区域

1112：第二接地选择区域

1113：末端区域

1121：开关区域

1122：接地选择区域

1123：末端区域

1310至1360：步骤

1410：第一接触着陆区区域

1411-1418：着陆区/开口部

1412-1416：链接元件

1420：开关区域

1423-1427：SSL开关栅极

1423a-1426a：开关区域

1427a：开关区域

1430：存储器区域

1431-1437：条

1433a-1436a：存储器区域/条

1437a：存储器区域

1437b：存储器区域/源极焊垫区域

1440：接地选择区域

1450：源极焊垫区域

1451-1458：着陆区

1460：区域

1470：存储器层

1490：掺杂绝缘材料

1523-1527：SSL开孔

1533-1537：叠层

1610：掩模区域

1623-1627、1633-1637、1643-1647：刻蚀区域

1731、1732：字线

1925：区域

1933a、1933b：条

2000：集成电路

2005：数据输入线

2010：控制器

2020：区块

2030：总线

2040：列译码器

2045：字线

2050：存储器译码器

2055：总线

2060：存储器阵列

2065：位线

2070：行译码器

2075：数据总线

2080：区块

2085：输出数据线

2090：输出电路

具体实施方式

以下参考图式提供本技术的实施例的详细说明。应理解的是，并非将本技术限制至详细揭露的构造实施例及方法，相对地，本技术可通过使用其他特征、元件、方法及实施例而实行。使用多个实施例来说明以显示本技术，而非限制由权利要求范围所定义的范畴。熟习本项技艺者将认知针对以下说明的各种等效变化。各种实施例中的相同元件通常被表示成具有相同的参考数字。

图1为一种三维(3D)NAND-闪存装置的立体图。图1所显示的装置包括被绝缘材料隔开的多个叠层的导电条。绝缘材料是从此图中被移除以露出额外结构。举例而言，在此些叠层中的导电条之间的绝缘材料是被移除，且在导电条的叠层之间的绝缘材料是被移除。此结构的某些细节是说明于此，此结构譬如是一种可在一个半导体基板上被制造的三维(3D)存储器阵列，并基板(未显示)上的周边电路结合。亦可通过使用于此所说明的技术，来形成其他多层电路结构。

在图1所显示的例子中，一多层阵列是形成于一绝缘层上，并包括与多个叠层共形的多条字线125-1 WL至125-N WL。多个叠层包括在多个平面中的导电条112、113、114及115。相同平面中的导电条是通过链接元件(例如102B)而电性耦接在一起。

链接元件112A、113A、114A及115A终止多个导电条，例如多个叠层中的导电条112、113、114及115。如显示的，这些链接元件112A、113A、114A及115A被电性连接至不同的位线，以供连接至译码电路，用于选择在此阵列之内的多个平面。这些链接元件112A、113A、114A及115A可以于定义此多个叠层的同时被图案化。

链接元件102B、103B、104B及105B终止多个导电条，例如导电条102、103、104及105。如显示的，层间连接器172、173、174、175将链接元件102B、103B、104B及105B电性连接至金属层中的不同的位线(例如一金属层ML3)，以供连接至译码电路，用于选择在此阵列之内的多个平面。这些链接元件102B、103B、104B及105B可以于定义此多个叠层的同时被图案化。

任何既定叠层的导电条不是耦接至链接元件112A、113A、114A及115A，就是耦接至链接元件102B、103B、104B及105B，而非两者。一叠层的半导体位线具有位线端-至-源极线端方位，或源极线端-至-位线端方位的两个相反方位的其中一个。举例而言，此叠层的导电条112、113、114及115具有位线端-至-源极线端方位；而此叠层的导电条102、103、104及105具有源极线端-至-位线端方位。

此叠层的导电条112、113、114及115是通过链接元件112A、113A、114A及115A而终止于一端，通过SSL栅极结构119、接地选择线GSL 126、字线125-1 WL至125-N WL、接地选择线GSL 127，并通过源极线128而终止于另一端。此叠层的导电条112、113、114及115并未到达链接元件102B、103B、104B及105B。

此叠层的导电条102、103、104及105是通过链接元件102B、103B、104B及105B而终止于一端，通过SSL栅极结构109、接地选择线GSL 127、字线125-N WL至125-1 WL、接地选择线GSL 126，并通过一源极线而终止于另一端(被此图的其他部分模糊化)。此叠层的导电条102、103、104及105并未到达链接元件112A、113A、114A及115A。

一存储器材料层是于在导电条112-115及102-105的表面与多条字线125-1 WL至125-N WL之间的交点而被配置在多个接口区域中。接地选择线GSL 126及GSL 127是与类似于字线的多个叠层共形。

每个叠层的导电条是通过链接元件而终止于一端，并通过一源极线而终止于另一端。举例而言，此叠层的导电条112、113、114及115是通过链接元件112A、113A、114A及115A而终止于一端，并通过一源极线128而在另一端上终止。于此图的近端，每隔一个叠层的导电条是通过链接元件102B、103B、104B及105B而终止，而每隔一个叠层的导电条是通过一单独源极线而终止。于此图的远程，每隔一个叠层的导电条是通过链接元件112A、113A、114A及115A而终止，而每隔一个叠层的导电条是通过一单独源极线而终止。

位线及串行选择线是形成于金属层ML1、ML2及ML3。位线被耦接至一平面译码器(未显示)。串行选择线被耦接至一串行选择线译码器(未显示)。

接地选择线GSL 126及127可在定义字线125-1 WL至125-N WL的相同的步骤期间被图案化。接地选择装置是形成于在多个叠层的表面与接地选择线GSL 126及127之间的交点。SSL栅极结构119及109可在定义字线125-1 WL至125-N WL的相同的步骤期间被图案化。串行选择装置是形成于在多个叠层的表面与串行选择(SSL)栅极结构119及109之间的交点。这些装置被耦接至译码电路，用于选择在此阵列中的特定叠层之内的串。

在图1所显示的例子中，存储器元件是于在导电条112-115及102-105的表面与多条字线125-1 WL至125-N WL之间的交点，而形成于接口区域中。在操作上，当电压是经由其中一条字线而被施加至一存储器元件的一栅极结构时，导通对应于在栅极结构之下的存储器元件的一存储单元中的一通道区。

图2A/图2B至图12显示用于制造一像图1的存储器装置的一基本工艺流程中的阶段。基本工艺流程形成半导体材料的多个叠层的条，此些叠层的条具有一存储器区域、一第一接触着陆区区域(BL焊垫)以及一在存储器区域与第一接触着陆区区域之间的开关区域(SSL区域)。半导体材料的多个叠层的条亦具有一在开关区域与存储器区域之间的接地选择区域(GSL区域)，以及一在一第二开关区域与存储器区域之间的第二接地选择区域。

图2A显示一结构200的俯视图，包括第一接触着陆区区域(例如210)、开关区域(例如220)、接地选择区域(例如230)、存储器区域(例如240)、第二接地选择区域(例如250)、第二开关区域(例如260)以及一第二接触着陆区区域(例如270)的示范位置。那些区域是更进一步说明于此。

图2B为沿着图2A中的A-A′的结构的剖面图。图2B显示被一集成电路基板(未显示)上的绝缘材料(例如211a-218a)隔开的多个半导体材料层(例如211-218)，由半导体材料与绝缘材料的交替沉积的层所产生。在一个实施例中，此些半导体材料层可通过在一毯覆式沉积(blanket deposition)中使用未掺杂多晶硅，而形成在一存储器装置的一阵列区域中。绝缘材料可譬如通过使用二氧化硅、其他氧化硅或氮化硅而被实施。这些层可利用各种方式被形成，包括本技艺中可得到的低压化学气相沉积LPCVD工艺。

在图3A/图3B中，形成多个柱的导电材料(例如311-313、321-324)，例如一导体或一掺杂半导体，藉以延伸通过并连接譬如在接地选择区域230与开关区域220之间，以及在第二接地选择区域250与第二开关区域260之间的多个半导体材料层(例如211-218)。图3A显示此结构的俯视图，而图3B显示沿着图3A中的A-A′的此结构的剖面图。多个柱可被使用作为NAND串的源极接触插塞(例如128，图1)。一列的柱(例如321-324)可作为源极接触导体(Source Contact Conductor，SC)，且于在第一接触着陆区区域210对面的此些条的一末端与此些半导体材料条接触，而一第二列的柱(例如311-313)可作为源极接触导体(SC)，且是于在第二接触着陆区区域270对面的此些条的一末端与此些半导体材料条接触。此些半导体材料条是显示于图4A及图4B中。在一个实施例中，此些柱可利用与此些半导体材料层(例如211-218)相同的材料而被实施。

图4A/图4B显示刻蚀此多个半导体材料层(例如211-218，图2)的结果，用以定义在接地选择区域230、存储器区域240及第二接地选择区域250中的多个叠层的条(例如411-413、421-424)，此些叠层的条利用多个柱(例如311-313、321-324，图3A/图3B)终止。图4A显示一结构200的俯视图，而图4B显示沿着图4A中的B-B′的结构的剖面图。可使用多个叠层的条，以形成在此结构的多个平面中的导电条(例如112-115、102-105，图1)。

图4A/图4B亦显示形成经由在存储器区域240与第一接触着陆区区域210之间的开关区域220中，以及在存储器区域240与第二接触着陆区区域270之间的第二开关区域260中的多个半导体材料层(例如211-218)的多个开孔(例如421a-424a、421b-424b、411a-413a、411b-413b)的结果。多个开孔可于定义多个叠层的条(例如411-413、421-424)的同时被图案化。多个开孔可被使用以形成SSL栅极结构(例如109及119，图1)。

图5A/图5B/图5C显示使一存储器层形成在图4A/图4B所显示的结构上面的结果。图5A显示此结构的俯视图，图5B为图5A中的区域590的放大视图，而图5C显示沿着图5A中的C-C′的结构的剖面图。

一存储器层570是形成于在存储器区域240中，在接地选择区域230中，以及在第二接地选择区域250中的多个叠层的条的条的表面上。存储器层可包括从闪存技术得知的多层介电电荷捕捉结构，例如ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS(硅氧化氮氧化硅)、BE-SONOS(能隙工程硅氧化氮氧化硅)、TANOS(氮化钽、氧化铝、氮化硅、氧化硅、硅)以及MABE-SONOS(金属-高-k带间隙-工程硅氧化氮氧化硅)。

如于图5A的例子中所显示的，多个半导体材料层(例如211-218)并未在第一接触着陆区区域210与开关区域220之间被刻蚀，并未在开关区域220与接地选择区域230之间被刻蚀，并未在第二接地选择区域250与第二开关区域260之间被刻蚀，且并未在第二开关区域260与第二接触着陆区区域270之间被刻蚀。如结合图7A及图7B更进一步说明的，多个半导体材料层是被刻蚀，以在多个区域中形成多个叠层的条(例如423、413)中的条的部分，此些区域例如是在开关区域220与接地选择区域230之间的区域581以及在第二开关区域260及第二接触着陆区区域270之间的区域582。因此，此些条可从在此条的另一端对面的条的一末端延伸朝向个别对的开孔(例如423a及423b、413a及413b)，并终止于第一接触着陆区区域210或第二接触着陆区区域270，其中此条的另一端是利用一柱(例如323、313)终止。

因为此些条的部分是在形成存储器层之后被形成，所以存储器层并未形成于此些条的部分的表面上，从而使来自掺杂绝缘材料的掺质可被扩散进入此些条的部分，而不会被存储器层所阻挡，如结合图9A及图10A所说明的。

如于图5B的例子中所显示的，存储器层570是形成于在存储器区域240中以及在接地选择区域230中的多个叠层的半导体材料条中的条的表面上。存储器层570亦形成于多个开孔(例如421a、424b)的表面上。

如于图5C的例子中所显示的，一第一叠层510的条包括具有一位于第一叠层的顶端上的绝缘条411的条511-518，而一第二叠层520的条包括具有一位于第二叠层的顶端上的绝缘条422的条521-528。存储器层570可被形成于在存储器区域240中，在接地选择区域230中，以及在第二接地选择区域250中的多个叠层的条(例如511-518、521-528)中的条的表面上。

图6A/图6B显示使一导电材料层形成在图5A/图5B/图5C所显示的结构上面的结果。图6A显示沿着图6B中的D-D′的结构的俯视图，而图6B显示沿着图6A中的C-C′的结构的剖面图。

图6A显示一导电材料层(例如610)是沉积于存储器区域240、接地选择区域230及第二接地选择区域250上面，包括在多个叠层的条(例如510、520)之间。此导电材料层可包括具有N型或P型掺杂的多晶硅。沉积在叠层之间的导电材料可被刻蚀，以形成例如字线的传导线(例如125-1 WL至125-N WL，图1)及接地选择线(例如126GSL、127GSL，图1)。

图6A亦显示此导电材料层是沉积在多个开孔(例如421a-424a、421b-424b、411a-413a以及411b-413b，图4)中，用于形成在开关区域220与第二开关区域260中的SSL开关栅极(例如621a-624a、621b-624b、611a-613a以及611b-613b)。

图6B显示此导电材料层610是沉积于多个叠层的条(例如510、520)上的存储器层570上面，并具有一与存储器层570共形的表面。

图7A及图7B显示此导电材料层(例如610)的刻蚀以定义多条垂直传导线，其被配置在多个叠层上的存储器层(例如570)上面，并具有与存储器层(例如570)共形的表面。图7A显示一光刻胶硬性掩模是形成在图6A/图6B所显示的结构上面。硬性掩模是被图案化以定义掩模区域(例如710)及间隔开的打开刻蚀区域(例如711-714、721-723、731)。掩模区域对应至多个叠层的导电条，存储器区域(例如240)中的字线(WL)，接地选择区域230与第二接地选择区域250中的接地选择线(GSL)，在开关区域与接地选择区域之间和在第二开关区域与第二接地选择区域之间的源极接点(SC)，开关区域(例如220)与第二开关区域(例如260)中的串行选择结构(SSL)，以及接触着陆区区域(例如210、270)。间隔开的打开刻蚀区域(例如711-714、721-723，731)并未受到掩模区域保护且将被移除。

例如，间隔开的打开刻蚀区域721-723是在第一接触着陆区区域210与接地选择区域230之间，而间隔开的打开刻蚀区域711-714是在第二接触着陆区区域270与第二接地选择区域250之间。间隔开的打开刻蚀区域731是由一接地选择线(GSL)、一字线(WL)以及两条个条(例如411、421)所包围。间隔开的打开刻蚀区域741是由两条字线(WL)以及两条(例如411、421)所包围。

图7B显示譬如通过使用图7A所显示的硬性掩模与反应性离子刻蚀(Reactive IonEtching，RIE)，且在移除此导电材料层(例如610)中的硬性掩模及多余的导电材料之后，图6A/图6B所显示的刻蚀结构的结果。半导体材料的多个叠层的条(例如411-413、421-424)具有一存储器区域(例如240)、一第一接触着陆区区域(例如210)、一在存储器区域与第一接触着陆区区域之间的开关区域(例如220)，以及一在开关区域与存储器区域之间的接地选择区域(例如230)。半导体材料的多个叠层的条亦可具有一第二接触着陆区区域(例如270)、一在存储器区域与第二接触着陆区区域之间的第二开关区域(例如260)，以及一在第二开关区域与存储器区域之间的第二接地选择区域(例如250)。字线(WL)是形成在存储器区域(例如240)上面。接地选择线(GSL)是形成在接地选择区域(例如230、250)上面。SSL开关栅极(例如621a-624a、621b-624b)是形成在开关区域(例如220、260)上面。

一列的源极接触导体(例如321-324，图3)可以于在第一接触着陆区区域210对面的此些条的一末端与此些半导体材料条(例如421-424)接触，而一第二列的源极接触导体(例如311-313，图3)可以于在第二接触着陆区区域270对面的此些条的一末端与此些半导体材料条(例如411-413)接触。接触着陆区区域(例如210、270)是更进一步被处理，如图8A及图8B所示。

存储器层(例如570)是于在多个叠层(例如424)中的条的表面与存储器区域240中的字线(WL)，及接地选择区域230与250中的接地选择线(GSL)之间的交点而形成于接口区域中，如图12中所详细显示的。存储器层(例如570)并未形成于多个区域中的条的部分的表面上，此些区域例如是在开关区域220与接地选择区域230之间及在第二接地选择区域250与第二开关区域260之间的区域581及区域582。存储器层亦并未形成于在第一接触着陆区区域210与开关区域220之间，以及在第二接触着陆区区域270与第二开关区域260之间的条的部分的表面上。

图8A/图8B显示刻蚀多个半导体材料层以形成一叠层的链接元件(位线焊垫)的结果，一叠层的链接元件被绝缘层隔开并连接至多个叠层的半导体材料条中的各个条。链接元件是用于存储单元的平面的选择。图8A显示此结构在刻蚀之后的俯视图，而图8B显示沿着图8A中的E-E′的结构的剖面图。

图8A显示供在一关于一第一叠层的链接元件的楼梯式构造(例如811-818)中的每个层上的着陆区用的开口部，以及供在一关于一第二叠层的链接元件的一楼梯式构造(例如821-828)中的每个层上的着陆区用的开口部，第一叠层的链接元件连接至并终结包括第一接触着陆区区域(例如210)中的条411-413的多个叠层的条，而第二叠层的链接元件连接至并终止包括第二接触着陆区区域(例如270)中的条421-424的多个叠层的条。相同层的多个叠层的半导体材料条中的条，是通过链接元件而电性耦接在一起。例如，图8B所显示的第一叠层的链接元件，可被连接至并终止各个条511-518及条521-528(图5)。更特别是，对应于开口部811的链接元件可终止条511及521，对应于开口部812的链接元件可终止条512及522，...对应于开口部818的链接元件可终止条518及528。

图9A及图9B显示使一掺杂绝缘材料沉积在第一接触着陆区区域210与接地选择区域220之间的条的部分上面，及沉积在第二接触着陆区区域270与第二接地选择区域250之间的条的部分上面的结果。掺杂绝缘材料(例如990)可包括用以形成n+结的磷硅玻璃薄膜(PSG)、或砷硅酸盐玻璃薄膜(ASG)或用以形成p+结的硅硼玻璃薄膜(BSG)。

多个叠层的链接元件可在掺杂绝缘材料是沉积于此结构上之前或之后，被形成于第一接触着陆区区域(例如210)与第二接触着陆区区域(例如270)中。如果链接元件是在掺杂绝缘材料沉积于此结构上之前被形成，则掺杂绝缘材料可利用相同的掺杂工艺而被沉积于第一接触着陆区区域与第二接触着陆区区域中的此些叠层的链接元件上面。如果链接元件是在掺杂绝缘材料沉积于此结构上之后被形成，则一掺杂绝缘材料的第二掺杂工艺可被应用至第一接触着陆区区域(例如210)及第二接触着陆区区域。

为清楚起见，在链接元件、条(例如411-413、421-424)、源极接触导体(例如311-313、321-324，图3A)、SSL开关栅极(例如621a-624a、621b-624b、611a-613a、611b-613b，图6)、字线(WL)以及接地选择线(GSL)上面未显示掺杂绝缘材料。一掺杂绝缘材料可通过使用原子层沉积(Atomic Layer Deposition，ALD)工具而被沉积，此工具能够使掺杂绝缘材料来沉积在具有高深宽比轮廓的3D NAND结构中的小间隙中，例如在接触着陆区区域与接地选择区域(例如721-723、711-714，图7A)之间。

在沉积掺杂绝缘材料之后，可执行一驱入工艺以导致掺质从掺杂绝缘材料扩散进入此些叠层的半导体材料条中的条的部分，并进入第一接触着陆区区域及第二接触着陆区区域，如更进一步结合图10A及图10B所说明的。

图9B为显示关于一驱入工艺的例子温度范围及持续时间的图。如图所示，于950℃的温度及超过一段大约30分钟的持续时间，可使多晶硅中的磷(P)浓度增加至超过1E19atom/cm³，关于深度高达大约270毫微米(nm)。于900℃的温度及超过一段大约30分钟的持续时间，可使多晶硅中的P浓度增加至大约1E19 atom/cm³，关于深度高达大约270nm。于850℃的温度及超过一段大约30分钟的持续时间，可使多晶硅中的P浓度增加至大约1E18atom/cm³，关于深度高达大约100nm。在比较上，在相同的温度及持续时间条件之下，氧化物及裸硅中的PSG浓度是在大约1E16atom/cm³以下。

一种通过使用掺杂绝缘材料的驱入工艺的替代方法可以是离子注入法。然而，在例如3D NAND结构的三维(3D)存储器结构中，一离子注入法工艺必须考虑其入射的角度及剂量分布。例如，对具有16层或32层的3D NAND结构而言，由于高深宽比轮廓的遮蔽效果，注入的剂量控制可以是非常难的，而在一个叠层的半导体材料条中的较高的条，可降低被在一邻近叠层的半导体材料条中的较低的条所接收的离子注入法的数量。因此，由于比3DNAND结构的较低层中的存储单元所接收更高的掺杂剂量，所以一3D NAND结构的较高层中的存储单元可具有较高的电流。3D NAND结构的阈值电压分布因而可通过使用离子注入法而变得更宽。此外，使用于离子注入法中的离子轰击可导致位线的损坏。

通过使用一掺杂绝缘材料作为掺杂源，而掺杂材料的剂量从一3D NAND结构中的一顶层至一底层大约是相同的，使得掺杂分布经由一3D NAND结构中的此些层可以是更好控制的。因此，3D NAND结构的阈值电压分布可通过使用一掺杂绝缘材料作为掺杂源而变得更狭小。

通过本技术的改善是用于提供在链接元件与SSL开关栅极之间，以及在SSL开关栅极与接地选择线之间的此些半导体材料条的部分中，通过3D结构中的多个层的更均匀的掺杂分布。

图10A为在掺杂绝缘材料(例如990)被沉积，且来自掺杂绝缘的掺质被扩散进入此些条的部分中之后的结构的剖面图。此剖面图是沿着图9A中的F-F′，在包括一叠层的链接元件(例如821-828)的第一接触着陆区区域(例如210)与包括SSL开关栅极(例如621a-624a、621b-624b，图6A)的开关区域(例如220)之间。因为掺质从掺杂绝缘材料(例如PSG或ASG)扩散进入在第一接触着陆区区域(例如210)与开关区域(例如220)之间的此些半导体材料条的部分的结果，此剖面图显示在例如埋入氧化物的绝缘材料(例如1010、1030)之间的重度n+掺杂多晶硅(例如1020)的多个叠层的条。或者，如果掺杂绝缘材料包括BSG而不是PSG或ASG，则此些叠层的条可包括在第一接触着陆区区域与开关区域之间的此些条的部分中的p+掺杂多晶硅，而不是n+掺杂多晶硅。

图10A所显示的剖面图亦可显示沿着图9A中的G-G′的剖面，在SSL开关栅极(例如621a-624a、621b-624b，图6A)与接地选择线(GSL)之间。沿着图9A中的F-F′的剖面图的说明通常适用于沿着图9A中的G-G′的剖面。

依据使掺杂绝缘材料沉积的此工艺的填补能力，在字线(WL)之间以及在WL与接地选择线(GSL)之间的此些条的部分可利用来自掺杂绝缘材料的掺质来扩散，或可以是未掺杂的。当一NAND串可以是无结或可包括多个结时，在字线(WL)之间以及在WL与接地选择线(GSL)之间的此些条的部分，是否利用掺质被扩散以从掺杂绝缘材料形成WL间结，可以是一种设计选择。

图10B为在沉积PSG之后，沿着图9A的第二接触着陆区区域270中的H-H′，横越过一叠层的链接元件(例如对应于开口部811-818的第一叠层的链接元件)的结构的剖面图。各个链接元件中的着陆区(例如1011-1018)是以来自掺杂绝缘材料(例如990)的掺质来扩散，从而如果掺杂绝缘材料包括PSG或ASG，则包括重度n+掺杂多晶硅。或者，如果掺杂绝缘材料包括BSG而不是PSG或ASG，则链接元件中的着陆区可包括p+掺杂多晶硅，而不是n+掺杂多晶硅。

图10B所显示的剖面图亦可显示沿着图9A的第一接触着陆区区域210中的J-J′，横越过一叠层的链接元件(例如对应于开口部821-828的第二叠层的链接元件)的剖面。各个链接元件中的着陆区(例如1021-1028，图11)是以来自掺杂绝缘材料(例如990)的掺质来扩散，从而如果掺杂绝缘材料包括PSG或ASG，则包括重度n+掺杂多晶硅。沿着图10B中的H-H′的剖面图的说明通常适用于沿着图10B中的J-J′的剖面。

在更进一步的处理中，多个层间连接器(例如172-175，图1)可从一连接器表面延伸至着陆区而被形成。图案化的导体线(例如ML3，图1)可被形成于连接器表面的顶端上，并连接至各个层间连接器。图案化的导体线可包括耦接至感测电路(未显示)的多条全局位线。

图11显示在来自掺杂绝缘的掺质是被扩散进入此些条的部分中之后的结构的俯视图。此结构包括具有一存储器区域(例如240)的半导体材料的多个叠层的条(例如411-413、421-424)、一第一接触着陆区区域(例如210)以及一在存储器区域与第一接触着陆区区域之间的开关区域(例如220)。半导体材料的多个叠层的条，亦具有一位于上述的第一接触着陆区区域对面的末端的条(例如270)中的第二接触着陆区区域、一在存储器区域与第二接触着陆区区域之间的第二开关区域(例如260)、一在开关区域与存储器区域之间的接地选择区域(例如230)以及一在第二开关区域与存储器区域之间的第二接地选择区域(例如250)。

存储器层(例如570)是于在多个叠层(例如424)中的条的表面与在存储器区域240中的字线(WL)，以及在接地选择区域230及第二接地选择区域250中的接地选择线(GSL)之间的交点而形成于接口区域中，如图12中的细节所示。多个存储单元栅极(WL)是形成在此些条的存储器区域240上面。存储单元栅极阻挡掺质从掺杂绝缘材料扩散进入此些条的存储器区域的部分。SSL开关栅极是形成在此些条的开关区域220上面，且亦可形成在此些条的第二开关区域260上面。GSL开关栅极是形成在此些条的接地选择区域230上面，且亦可形成在此些条的第二接地选择区域250上面。

掺杂绝缘材料(例如990)是沉积于在第一接触着陆区区域(例如210)与接地选择区域(例如230)之间，以及在第二接触着陆区区域(例如270)与第二接地选择区域(例如250)之间的此些条的部分上面。掺杂绝缘材料在来自掺杂绝缘的掺质被扩散进入此些条的部分中之后维持在此结构中，并不需要被移除，这是因为掺杂绝缘材料可作为在此些条(例如411-413、421-424)之间的隔离。

在第一接触着陆区区域与开关区域(例如1121)之间以及在开关区域与接地选择区域(例如1122)之间的条的部分，是包括从掺杂绝缘材料被扩散的掺质。在第二接触着陆区区域与第二开关区域(例如1111)之间，以及在第二开关区域与第二接地选择区域(例如1112)之间的条的部分，亦包括来自掺杂绝缘材料的扩散的掺质。

此结构包括与位于第一接触着陆区区域(例如210)对面的条的末端的条接触的多个源极接触导体(例如324，图8A)，以及在源极接触导体与此些条的第二接地选择区域(例如250)之间的多个末端区域(例如1123)。末端区域(例如1123)可包括从掺杂绝缘材料扩散的掺质。

此结构可包括一个位于上述的第一接触着陆区区域(例如210)对面的末端的第二接触着陆区区域(例如270)，与位于第二接触着陆区区域(例如270)对面的条的末端的条接触的多个源极接触导体(例如313，图8A)，以及在源极接触导体与此些条的接地选择区域(例如230)之间的多个末端区域(例如1113)。末端区域(例如1113)可包括从掺杂绝缘材料扩散的掺质。

掺杂绝缘材料990可被沉积于此些条的第一接触着陆区区域(例如210)上面，且第一接触着陆区区域可包括从掺杂绝缘材料扩散的掺质，以使如果掺杂绝缘材料包括PSG或ASG，则第一接触着陆区区域可包括重度n+掺杂多晶硅。或者，如果掺杂绝缘材料包括BSG，则第一接触着陆区区域可包括重度p+掺杂多晶硅。掺杂绝缘材料990可被沉积于此些条的第二接触着陆区区域(例如270)上面，而第二接触着陆区区域可包括从掺杂绝缘材料扩散的掺质。

图13显示用于制造一存储器装置的方法的一实施例的简化流程图。

本技术提供一种存储器装置的制造方法。一个半导体材料条是形成有一存储器区域、一第一接触着陆区区域以及一在存储器区域与第一接触着陆区区域之间的开关区域(步骤1310)。一存储器层是形成于此存储器区域中的条的表面上(步骤1320)。多个存储单元栅极是形成在此条的存储器区域上面(步骤1330)。一开关栅极是形成在此条的开关区域上面(步骤1340)。一掺杂绝缘材料是沉积于在第一接触着陆区区域与存储器区域之间的条的一部分上面(步骤1350)。譬如通过一驱入工艺导致掺质从掺杂绝缘材料扩散进入此条的部分中的条(步骤1360)。

参考步骤1350，此些叠层的链接元件可在掺杂绝缘材料沉积于此结构上之前或之后，被形成于第一接触着陆区区域(例如210)与第二接触着陆区区域(例如270)中。如果链接元件是在掺杂绝缘材料沉积于此结构上之前被形成，则掺杂绝缘材料可利用相同的掺杂工艺，而被沉积于第一接触着陆区区域与第二接触着陆区区域中的此些叠层的链接元件上面。如果链接元件是在掺杂绝缘材料沉积于此结构上之后被形成，则一掺杂绝缘材料的第二掺杂工艺可被应用至第一接触着陆区区域(例如210)及第二接触着陆区区域。

图14A及图14B显示使用一掺杂绝缘材料作为掺杂源的一替代3D结构的俯视图。替代3D结构是像一所谓的独立双重栅极(Independent Double Gate，IDG)结构，此结构使用一组SSL栅极结构而不是两组SSL栅极结构，并使用一条接地选择线(GSL)，而不是两条接地选择线。

半导体材料的多个叠层的条具有一存储器区域(例如1430)、一第一接触着陆区区域(例如1410)以及一开关区域(例如1420)，开关区域是位于存储器区域与第一接触着陆区区域之间。此些叠层中的条(例如1431-1437)于在第一接触着陆区区域上的一端终止，并于在一源极焊垫区域(例如1450)上的另一端终止。在第一接触着陆区区域(例如1410)中，供着陆区(例如1411-1418)用的开口部，是显示在关于连接至并终结多个叠层的条(例如1431-1437)的一叠层的链接元件的一楼梯式构造中的每个层上。半导体材料的多个叠层的条具有一在存储器区域与源极焊垫区域之间的接地选择区域(例如1440)。供着陆区(例如1451-1458)用的开口部，是显示在关于连接至并终结源极焊垫区域中的多个叠层的条(例如1431-1437)的一叠层的链接元件的一楼梯式构造中的每个层上。

一掺杂绝缘材料(例如1490)是沉积于在第一接触着陆区区域(例如1410)与存储器区域(例如1430)之间，以及在存储器区域(例如1430)与源极焊垫区域(例如1450)之间的条的部分上面，沉积于包括一叠层的链接元件(例如1411-1418)的第一接触着陆区区域(例如1410)上面，以及沉积于源极焊垫区域1450上面。掺杂绝缘材料(例如1490)可以是用于形成n+结的磷硅玻璃薄膜(PSG)或砷硅酸盐玻璃薄膜(ASG)，或用于形成p+结的硅硼玻璃薄膜(BSG)。来自掺杂绝缘材料的掺质可被扩散进入此些条的部分、第一接触着陆区区域以及源极焊垫区域。

一存储器层(例如1470)是于在多个叠层中的条的表面与存储器区域1430中的字线(WL)之间的交点，而形成于接口区域中，如图14B中的细节所示。多个存储单元栅极(WL)是形成在此些条的存储器区域1430上面。存储单元栅极阻挡掺质从掺杂绝缘材料扩散进入此些条的存储器区域的部分。SSL开关栅极(例如1421-1428)是形成在此些条的开关区域1420上面。

掺杂绝缘材料(例如1490)是沉积于在第一接触着陆区区域(例如1410)与开关区域1420之间，在开关区域(例如1420)与存储器区域(例如1430)之间，以及在存储器区域(例如1430)与源极焊垫区域(例如1450)之间的条的部分上面。掺杂绝缘材料(例如1490)亦可沉积于在字线(WL)之间以及在接地选择线(GSL)及一字线之间的条的部分上面。掺杂绝缘材料在来自掺杂绝缘的掺质被扩散进入此些条的部分中之后维持在此结构中，并不需要被移除，这是因为掺杂绝缘材料可作为在此些条(例如411-413、421-424)之间的隔离。

在第一接触着陆区区域与开关区域(例如1427a)之间，以及在开关区域与存储器区域(例如1437a)之间的条的部分，是可包括从掺杂绝缘材料(例如1490)扩散的掺质。在存储器区域与源极焊垫区域(例如1437b)之间的条的部分，亦可包括从掺杂绝缘材料扩散的掺质。

掺杂绝缘材料1490可被沉积于此些条的第一接触着陆区区域(例如1410)上面，且第一接触着陆区区域可包括从掺杂绝缘材料扩散的掺质，以能如果掺杂绝缘材料包括PSG或ASG，则使第一接触着陆区区域可包括重度n+掺杂多晶硅。或者，如果掺杂绝缘材料包括BSG，则第一接触着陆区区域可包括重度p+掺杂多晶硅。

图14C显示沿着图14A的源极焊垫区域(例如1450)中的K-K′的结构的剖面图。关于图8B所显示的结构的说明通常适用于图14C中的结构。

图15至图19显示通过使用一掺杂绝缘材料作为掺杂源，用于制造一种像图14A/图14B的存储器装置的一基本工艺流程中的阶段。图15显示在存储器层(例如1470)形成于具有在此些叠层(例如1533-1537)之间的沟槽的存储器区域(例如1430)的多个叠层(例如1433-1436)中的条的表面上之后，于一基本工艺流程中的阶段的图14A中的区域1460。此存储器层亦可形成于SSL开孔(例如1523-1527)的表面上，且被使用作为串行选择线(SSL)开关中的栅极介电层。图15所显示的阶段是类似于关于第一提及3D结构的图5A/图5B/图5C所显示的阶段。

一导电材料层接着被沉积于存储器区域1430上面，包括在此些叠层(例如1533-1537)之间的沟槽中。此导电材料层具有一个与多个叠层的条上的存储器层1470共形的表面。此导电材料层可包括具有N型或P型掺杂的多晶硅。沉积在叠层之间的导电材料可被刻蚀，以形成例如字线的传导线(例如125-1 WL至125-N WL，图1)及接地选择线(例如126GSL、127GSL，图1)。此导电材料层亦可沉积在多个SSL开孔(例如1523-1527)中，用于形成开关区域1420中的SSL开关栅极。

图16显示一光刻胶硬性掩模是在此导电材料层被沉积之后，被形成在图15所显示的结构上面。硬性掩模是被图案化以定义掩模区域(例如1610)及间隔开的打开刻蚀区域(例如1623-1627、1633-1637及1643-1647)。掩模区域对应至第一接触着陆区区域(例如1410)、开关区域(例如1420)、存储器区域1430中的字线(WL)及接地选择线(GSL)、源极焊垫区域(例如1450)，以及多个叠层的导电条(例如1433-1436)。隔开的打开刻蚀区域(例如1623-1627、1633-1637以及1643-1647)并未受到掩模区域保护，且将被移除。

例如，隔开的打开刻蚀区域1623-1627是在第一接触着陆区区域1410与开关区域1420之间，而隔开的打开刻蚀区域1633-1637是在开关区域1420与存储器区域1430之间。隔开的打开刻蚀区域1643-1647是由字线(WL)以及存储器区域中的多个条所包围。

图17显示譬如通过使用图16所显示的硬性掩模及反应性离子刻蚀(RIE)，且在移除硬性掩模及此导电材料层中的多余的导电材料之后，刻蚀图15所显示的结构的结果。半导体材料的多个叠层的条(例如1433-1436)是垂直于存储器区域(例如1430)中的字线(WL)被配置。一开关区域(例如1420)是被配置在存储器区域1430与第一接触着陆区区域(例如1410)之间。SSL开关栅极(例如1423-1427)是形成在开关区域1420上面。

存储器层(例如1470)是于在多个叠层(例如1433-1436)中的条的表面与存储器区域1430中的字线(例如1731、1732)之间的交点而形成于接口区域中。多个叠层的链接元件(例如对应于图14A中的开口部1411-1418的叠层的链接元件)，是可在一掺杂绝缘材料沉积于如结合图18所说明的结构上面之前或之后，被更进一步形成于第一接触着陆区区域(例如1410)中。

图18显示使一掺杂绝缘材料沉积在第一接触着陆区区域与存储器区域之间的条的部分上面，以及沉积在第一接触着陆区区域中的叠层的链接元件上面的结果。掺杂绝缘材料(例如1490)可以是供n+结用的磷硅玻璃薄膜(PSG)或砷硅酸盐玻璃薄膜(ASG)或供p+结用的BSG(硅硼玻璃薄膜)。为清楚起见，在链接元件(例如1412-1416)、条(例如1433-1436)、SSL开关栅极(例如1423-1427)以及字线(例如1731、1732)上面，并没有显示掺杂绝缘材料。一掺杂绝缘材料可通过使用原子层沉积(ALD)工具而被沉积，其是能够使掺杂绝缘材料沉积在一具有一高深宽比轮廓的3D NAND结构中的小间隙中，例如在第一接触着陆区区域与开关区域(例如1723-1727，图17)之间。

在掺杂绝缘材料被沉积之后，一驱入工艺可被执行以导致掺质从掺杂绝缘材料扩散进入此些叠层的半导体材料条中的条的部分，如结合图19所更进一步说明的。

图19显示在来自掺杂绝缘的掺质被扩散进入此些条的部分中之后的此结构的俯视图。

掺杂绝缘材料(例如990)是沉积于在第一接触着陆区区域(例如1410)与存储器区域(例如1430)之间的此些条的部分上面。掺杂绝缘材料在来自掺杂绝缘的掺质被扩散进入此些条的部分中之后维持在此结构中，并不需要被移除，这是因为掺杂绝缘材料可作为在此些条(例如1433-1436)之间的隔离。

在第一接触着陆区区域与开关区域(例如1423a-1426a)之间，以及在开关区域与存储器区域(例如1433a-1436a)之间的条的部分，是包括从掺杂绝缘材料扩散的掺质。在源极焊垫区域(例如1450，图14A)与存储器区域(例如1437b，图14A)之间的条的部分，亦可包括从掺杂绝缘材料扩散的掺质。

掺杂绝缘材料1490可被沉积于第一接触着陆区区域(例如1410)上面，且第一接触着陆区区域可包括从掺杂绝缘材料扩散的掺质，以能如果掺杂绝缘材料包括PSG或ASG，则使第一接触着陆区区域可包括重度n+掺杂多晶硅。或者，如果掺杂绝缘材料包括BSG，则第一接触着陆区区域可包括重度p+掺杂多晶硅。掺杂绝缘材料1490可被沉积于源极焊垫区域(例如1450，图14)上面，而源极焊垫区域可包括从掺杂绝缘材料扩散的掺质。

在存储器区域(例如1430)中，存储器层(例如1470)可停止掺质从掺杂绝缘材料(例如1490)扩散进入存储器区域中的条(例如1436)的部分。在一在开关区域(1420)与存储器区域(例如1430)之间的区域(例如1925)中，存储器层(例如1470)并未被沉积在此区域中的条(例如1933a、1933b)的表面上。在来自掺杂绝缘材料(例如1490)的掺质被扩散进入此区域中的条(例如1433a-1436a)的部分之后，如果掺杂绝缘材料包括PSG或ASG，则这个不具有存储器层的区域可形成一N+区域。或者，如果掺杂绝缘材料包括BSG，则不具有存储器层的区域可形成一P+区域。

图20为依据一实施例的一集成电路存储器装置的简化方块图。集成电路200包括一个3D存储器阵列2060，位于一集成电路基板上。存储器阵列2060包括掺杂绝缘材料与装置结，装置结包括从掺杂绝缘材料扩散的掺质。

存储器阵列2060包括半导体材料的多个叠层的条，半导体材料的多个叠层的条具有一存储器区域、一第一接触着陆区区域以及一在存储器区域与第一接触着陆区区域之间的开关区域。存储器阵列2060亦可包括一第二接触着陆区区域，以及一个在存储器区域与第二接触着陆区区域之间的第二开关区域。

一掺杂绝缘材料(例如PSG、ASG或BSG)是沉积于在第一接触着陆区区域与存储器区域之间的条的部分上面。在第一接触着陆区区域与开关区域之间，以及在开关区域与存储器区域之间的条的部分，是包括从掺杂绝缘材料扩散的掺质。在第二接触着陆区区域与第二开关区域之间，以及在第二开关区域与存储器区域之间的条的部分，亦可包括从掺杂绝缘材料扩散的掺质。

存储器阵列2060可包括：多个源极接触导体，与位于第一接触着陆区区域对面的条的末端的条接触；以及多个末端区域，位于源极接触导体与此些条的存储器区域之间。末端区域可包括从掺杂绝缘材料扩散的掺质。存储器阵列2060可包括：多个源极接触导体，与位于第二接触着陆区区域对面的条的末端的条接触；以及多个末端区域，位于源极接触导体与此些条的存储器区域之间。末端区域可包括从掺杂绝缘材料扩散的掺质。

掺杂绝缘材料可被沉积于此条的第一接触着陆区区域上面，而触着陆区区域可包括从掺杂绝缘材料扩散的掺质。掺杂绝缘材料可被沉积于此些条的第二接触着陆区区域上面，而第二接触着陆区区域可包括从掺杂绝缘材料扩散的掺质。

一列译码器2040被耦接至沿着存储器阵列2060中的列被配置的多条字线2045。一行译码器2070被耦接至沿着存储器阵列2060中的行被配置的多条位线2065，用于读取并编程来自存储器阵列2060中的存储单元的数据。一存储器译码器2050被耦接至总线2055上的存储器阵列2060中的多个存储器。地址是在总线2030上被供应至行译码器2070、列译码器2040以及存储器译码器2050。区块2080中的感测放大器及数据输入结构，于此例子中是经由数据总线2075耦接至行译码器2070。来自感测放大器的感测数据，是经由输出数据线2085被供应至输出电路2090。输出电路2090驱动感测的数据至集成电路2000外部的目标。输入数据是经由数据输入线2005，而从集成电路2000上的输入/输出端口，或从集成电路2000内部或外部的其他数据源(例如一通用处理器或特殊用途应用电路)，或提供被3D存储器阵列2060所支持的系统单芯片功能的一组合的模块，而被供应至区块2080中的数据输入结构。

在图20所显示的例子中，使用一偏压配置状态机的一控制器2010，来控制透过区块2020中的单一或多重电压源(例如读取及编程电压)所产生或提供的偏压配置电源电压的施加。控制器2010可包括供多阶储存单元(Multi-Level Cell，MLC)编程及读取用的操作的模式。控制器2010可通过使用如本领域已知的特殊用途逻辑电路系统而被实施。在替代实施例中，控制器包括一通用处理器，通用处理器可在相同的集成电路上被实施，此集成电路执行一计算机程序以控制此装置的操作。在又其他实施例中，特殊用途逻辑电路系统及一通用处理器的一组合可被利用于控制器的实行。

虽然本技术已参考上面详述的较佳实施例及例子而揭露，但吾人应理解到这些例子是意图呈现一种说明而非限制的意义。吾人考虑到本领域技术人员将轻易想到修改及组合，这些修改及组合将落在本技术的精神及随附权利要求范围的范畴之内。

Claims (19)

1.一种存储器装置的制造方法，包括：

形成一个半导体材料条，该半导体材料条具有一存储器区域、一第一接触着陆区区域以及一在该存储器区域与该第一接触着陆区区域之间的开关区域；

形成一存储器层在该存储器区域中的该半导体材料条的表面上；

形成多个存储单元栅极在该半导体材料条的该存储器区域上面；

形成一开关栅极在该半导体材料条的该开关区域上面；

沉积一掺杂绝缘材料于该第一接触着陆区区域与该存储器区域之间的该半导体材料条的一部分上；以及

从该掺杂绝缘材料扩散掺质进入该该半导体材料条的该部分。

2.根据权利要求1所述的方法，包括：一导体及一末端区域，该导体接触位于在该第一接触着陆区区域对面的该半导体材料条的一末端，该末端区域位于该导体与该半导体材料条的该存储器区域之间，且该方法包括沉积该掺杂绝缘材料于该末端区域上。

3.根据权利要求1所述的方法，包括一第二接触着陆区区域及一末端区域，该第二接触着陆区区域位于在该第一接触着陆区区域对面的该半导体材料条的一末端，该末端区域位于该第二接触着陆区区域与该半导体材料条的该存储器区域之间，且该方法包括沉积该掺杂绝缘材料于该末端区域上。

4.根据权利要求1所述的方法，包括沉积该掺杂绝缘材料于该半导体材料条的该第一接触着陆区区域上，使该掺质从该掺杂绝缘材料扩散进入该第一接触着陆区区域，其中该存储单元栅极阻挡该掺质从该掺杂绝缘材料扩散进入该半导体材料条的该存储器区域的多个部分。

5.根据权利要求1所述的方法，包括一第二接触着陆区区域，位于在该第一接触着陆区区域对面的该半导体材料条的一末端，该方法包括沉积该掺杂绝缘材料于该半导体材料条的该第二接触着陆区区域上，使该掺质从该掺杂绝缘材料扩散进入该第二接触着陆区区域。

6.根据权利要求1所述的方法，包括一第二接触着陆区区域、一第二开关区域、一接地选择区域及一第二接地选择区域，该第二接触着陆区区域位于在该第一接触着陆区区域对面的该半导体材料条的一末端，该第二开关区域位于该存储器区域与该第二接触着陆区区域之间，该接地选择区域位于该开关区域与该存储器区域之间，该第二接地选择区域位于该第二开关区域与该存储器区域之间。

7.一种存储器装置的制造方法，包括：

形成多个半导体材料条的叠层，该半导体材料条的叠层具有一存储器区域、一第一接触着陆区区域以及一在该存储器区域与该接触着陆区区域之间的开关区域；

形成一存储器层在该存储器区域的叠层中的半导体材料条的表面；

形成多个存储单元栅极在这些半导体材料条的该存储器区域上面；

形成多个开关栅极在这些半导体材料条的该开关区域上面；

沉积一掺杂绝缘材料于该第一接触着陆区区域与该存储器区域之间的这些半导体材料条的多个部分上；以及

从该掺杂绝缘材料扩散掺质进入这些半导体材料条的这些部分中。

8.根据权利要求7所述的方法，包括：多个导体及多个末端区域，这些导体接触位于在该第一接触着陆区区域对面的这些半导体材料条的末端，这些末端区域位于这些导体与这些半导体材料条的该存储器区域之间，该方法并包括沉积该掺杂绝缘材料于这些末端区域上。

9.根据权利要求7所述的方法，包括一第二接触着陆区区域及多个末端区域，该第二接触着陆区区域位于在该第一接触着陆区区域对面的这些半导体材料条的多个末端中，这些末端区域位于该第二接触着陆区区域与这些半导体材料条的该存储器区域之间，该方法包括沉积该掺杂绝缘材料于这些末端区域上。

10.根据权利要求7所述的方法，包括沉积该掺杂绝缘材料于这些条的该第一接触着陆区区域上，使该掺质从该掺杂绝缘材料扩散进入该第一接触着陆区区域中，其中该存储单元栅极阻挡该掺质从该掺杂绝缘材料扩散进入这些半导体材料条的该存储器区域的多个部分。

11.根据权利要求7所述的方法，包括一第二接触着陆区区域，位于在该第一接触着陆区区域对面的这些半导体材料条的多个末端，该方法包括沉积该掺杂绝缘材料于这些半导体材料条的该第二接触着陆区区域上，使该掺质从该掺杂绝缘材料扩散进入该第二接触着陆区区域。

12.根据权利要求7所述的方法，包括：一第二接触着陆区区域、一第二开关区域、一接地选择区域及一第二接地选择区域，该第二接触着陆区区域位于在该第一接触着陆区区域对面的半导体材料条的多个末端，该第二开关区域位于该存储器区域与该第二接触着陆区区域之间，该接地选择区域位于该开关区域与该存储器区域之间，该第二接地选择区域位于该第二开关区域与该存储器区域之间。

13.根据权利要求7所述的方法，其中该存储器装置包括一源极焊垫区域，该源极焊垫区域终结在该第一接触着陆区区域对面的半导体材料条的末端，该方法包括沉积该掺杂绝缘材料在该源极焊垫区域上，使该掺质从该掺杂绝缘材料扩散进入该源极焊垫区域中。

14.一种存储器装置，包括：

半导体材料条的多个叠层，具有一存储器区域、一第一接触着陆区区域以及一开关区域，该开关区域位于该存储器区域与该第一接触着陆区区域之间；

一存储器层，位于该存储器区域的该多个叠层中的半导体材料条的表面；

多个存储单元栅极，位于这些半导体材料条的该存储器区域上；

多个开关栅极，位于这些半导体材料条的该开关区域上面；及

一掺杂绝缘材料，位于该第一接触着陆区区域与该存储器区域之间的这些半导体材料条的多个部分上，

其中这些半导体材料条的这些部分包括从该掺杂绝缘材料扩散的掺质，该掺杂绝缘材料是沉积于这些半导体材料条的该第一接触着陆区区域上，而该第一接触着陆区区域包括从该掺杂绝缘材料扩散的掺质，其中该存储单元栅极阻挡该掺质从该掺杂绝缘材料扩散进入这些半导体材料条的该存储器区域的多个部分。

15.根据权利要求14所述的存储器装置，

多个导体及多个末端区域，这些导体接触与位于在该第一接触着陆区区域对面的这些半导体材料条的末端，这些末端区域位于这些导体与这些半导体材料条的该存储器区域之间，其中这些末端区域包括从该掺杂绝缘材料扩散的掺质。

16.根据权利要求14所述的存储器装置，包括一第二接触着陆区区域及多个末端区域，该第二接触着陆区区域位于在该第一接触着陆区区域对面的这些半导体材料条的多个末端，这些末端区域位于该第二接触着陆区区域与这些半导体材料条的该存储器区域之间，其中这些末端区域包括从该掺杂绝缘材料扩散的掺质。

17.根据权利要求14所述的存储器装置，包括一第二接触着陆区区域，位于在该第一接触着陆区区域对面的半导体材料条的多个末端中，其中该掺杂绝缘材料是沉积于这些半导体材料条的该第二接触着陆区区域上，而该第二接触着陆区区域包括从该掺杂绝缘材料扩散的掺质。

18.根据权利要求14所述的存储器装置，包括一第二接触着陆区区域、一第二开关区域、一接地选择区域及一第二接地选择区域，该第二接触着陆区区域位于在该第一接触着陆区区域对面的半导体材料条的多个末端中该第二开关区域位于该存储器区域与该第二接触着陆区区域之间，该接地选择区域位于该开关区域与该存储器区域之间，该第二接地选择区域位于该第二开关区域与该存储器区域之间。

19.根据权利要求14所述的存储器装置，包括一源极焊垫区域，该一源极焊垫区域终结在该第一接触着陆区区域对面的半导体材料条的末端，其中该掺杂绝缘材料是沉积于该源极焊垫区域上面，而该源极焊垫区域包括从该掺杂绝缘材料扩散的掺质。