CN110323225A - 半导体存储器装置及制造半导体存储器装置的方法 - Google Patents

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Abstract

本文描述的实施例大体上涉及半导体存储器装置及制造所述半导体存储器装置的方法。根据一个实施例，一种半导体存储器装置包含堆叠体、存储器柱、第一及第二绝缘层及隔离区。衬底上方的所述堆叠体包含彼此隔离并且沿与所述衬底表面交叉的第一方向堆叠的导电层。所述存储器柱沿所述第一方向延伸穿过所述堆叠体。所述第一绝缘层设置在所述存储器柱上方。所述隔离区沿所述第一方向设置为高于所述堆叠体中的所述存储器柱的上表面，并且在与所述第一方向交叉的第二方向上隔离所述堆叠体。所述第二绝缘层设置在所述第一绝缘层及所述隔离区的侧壁上。

Description

半导体存储器装置及制造半导体存储器装置的方法
相关申请案的交叉参考
本申请案基于并主张2018年3月20日申请的第2018-052449号日本专利申请案的权益及优先权，所述申请案的全部内容通过引用的方式并入本文中。
技术领域
本文描述的实施例大体上涉及一种半导体存储器装置及制造所述半导体存储器装置的方法。
背景技术
其中三维布置存储器单元的NAND快闪存储器作为半导体存储器装置是已知的。
发明内容
一般来说，根据一个实施例，一种半导体存储器装置包括：堆叠体，其设置在衬底上方，其中导电层彼此隔离并且沿与所述衬底的表面交叉的第一方向堆叠；存储器柱，其沿所述第一方向延伸穿过所述堆叠体；第一绝缘层，其设置在存储器柱上方；隔离区，其沿所述第一方向设置为高于所述堆叠体中的所述存储器柱的上表面，所述隔离区在与所述第一方向交叉的第二方向上隔离所述堆叠体；及第二绝缘层，其设置在所述第一绝缘层及所述隔离区的侧壁上。
根据所述实施例，可改进半导体存储器装置的可靠性。
附图说明
图1是展示根据实施例的半导体存储器装置的结构的平面图。
图2是沿线A-A'截取的图1的结构的横截面图。
图3是沿线B-B'截取的图1的结构的横截面图。
图4是沿Y方向截取的根据第一实施例的半导体存储器装置的存储器单元阵列的横截面图。
图5是根据第一实施例的结构的主要部分的横截面图。
图6到12是所述结构的横截面图，其表示制造根据第一实施例的半导体存储器装置的方法的过程。
图13是沿图1中的线A-A'截取的根据第二实施例的半导体存储器装置的横截面图。
图14是沿图1中的线B-B'截取的根据第二实施例的半导体存储器装置的横截面图。
图15是根据第二实施例的结构的主要部分的横截面图。
图16到22是所述结构的横截面图，其表示制造根据第二实施例的半导体存储器装置的方法的过程。
具体实施方式
将参考图式解释实施例。在以下解释中，具有相同功能及结构的组件将由相同参考数字表示。描述实施例以给出实现实施例的技术概念的设备及方法的实例。
[1]第一实施例
将论述根据第一实施例的半导体存储器装置。此处，作为半导体存储器装置的实例，将考虑三维堆叠的NAND快闪存储器，其中存储器单元晶体管(下文中也称为存储器单元)堆叠在半导体衬底上方。
[1-1]半导体存储器装置的结构
图1是展示根据第一实施例的半导体存储器装置的结构的平面图。图2是沿线A-A'截取的图1的结构的横截面图，且图3是沿线B-B'截取的图1的结构的横截面图。在图1中，彼此正交并且都平行于半导体衬底的表面的两个方向被称为X及Y方向，并且与这些X及Y方向(X-Y表面)正交的方向被称为Z方向。从图1到3中省略位线。
半导体存储器装置包含存储器单元阵列区100、接线区200及接触区300，如图1所说明。
存储器单元阵列区100包含多个存储器块101。存储器块101各自在X方向上延伸，并在Y方向上对准。存储器块101中的每一者具有相同结构。
存储器块101中的每一者具有多个存储器柱MP。存储器柱MP以矩阵布置，或者换句话说，在X及Y方向上对准。可根据需要确定存储器柱MP的数目。存储器柱MP中的每一者耦合到通孔V1，如图2及3中所说明，其间插入有触点CP1。
狭缝(隔离区)ST设置在存储器块101之间以在X方向上延伸。狭缝ST包含绝缘层S1及S2。狭缝ST将存储器块101隔离到相应存储器块101中。可根据需要确定狭缝ST的数目。
接线区200包括耦合到字线的多个触点CP2，稍后将对此进行描述。触点CP2在X方向上布置。触点CP2耦合到通孔V2，如图2中所说明。
接触区300包含耦合到外围电路的多个贯通触点CP3，稍后将对此进行论述。贯通触点CP3耦合到通孔V3，其中触点CP4插入其间，如图2中说明。
如图2及3中所说明，外围电路区400及存储器电路区500设置在半导体衬底上，例如在硅衬底10上。外围电路区400包含用于关于每一存储器单元控制数据的写入、读取及擦除的外围电路。外围电路包含具有n沟道MOS晶体管(以下称为nMOS晶体管)及p沟道MOS晶体管(以下称为pMOS晶体管)的CMOS电路11。存储器电路区500包含上述存储器柱MP、多个字线WL0到WL3、源极侧选择栅极线SGS、漏极侧选择栅极线SGD、源极线SL及未展示的位线BL。在下文中，“字线WL”表示“字线WL0到WL3中的每一者”。可根据需要确定字线WL的数目。
下面参照图2解释沿线A-A'截取的半导体存储器装置的截面结构。包括例如nMOS晶体管及pMOS晶体管的CMOS电路11及通孔V4可设置在硅衬底10上。通孔V4耦合到nMOS晶体管及pMOS晶体管的源极、漏极或栅极。
在每一通孔V4上设置导电层(例如，互连件或垫)12。在导电层12上设置通孔V5。在通孔V5上设置导电层(例如，互连件或垫)13。在硅衬底10上的CMOS电路11、导电层12及13以及通孔V4及V5周围提供绝缘层14。
导电层15设置在绝缘层14上。导电层15充当源极线SL。多个绝缘层16及多个导电层17到22交替地堆叠在导电层15上以形成堆叠体。导电层17到22在X方向上延伸。导电层17充当源极侧选择栅极线SGS，导电层18到21分别充当字线WL0到WL3，并且导电层22充当漏极侧选择栅极线SGD。
在导电层22上设置绝缘层23。存储器柱MP设置成在绝缘层16、导电层17到22及绝缘层23中在Z方向上延伸。每一存储器柱MP的一端耦合到导电层(源极线SL)15，并且存储器柱MP的另一端到达绝缘层23的上表面。也就是说，存储器柱MP从源极线SL延伸穿过绝缘层16、源极侧选择栅极线SGS、字线WL0到WL3、漏极侧选择栅极线SGD及绝缘层23以到达绝缘层23的上表面。稍后将更详细论述存储器柱MP。
绝缘层24、25、S1及26依此顺序设置在存储器柱MP及绝缘层23上。触点CP1设置成在Z方向上在存储器单元阵列区100的绝缘层24、25、S1及26中延伸。触点CP1中的每一者从绝缘层26的上表面延伸到对应的存储器柱MP，并且耦合到存储器柱MP。
在接线区200中，导电层17到22沿X方向被处理成阶梯状结构。在阶梯状导电层17到22上设置绝缘层16'，以填充由堆叠在存储器单元阵列区100中的导电层17到22的堆叠体形成的梯级，使得存储器单元阵列区100及接线区200的上表面可彼此平坦化。在接线区200中，设置多个触点CP2以在绝缘层16'、23到25、S1及26中在Z方向上延伸。触点CP2从绝缘层26的上表面延伸到导电层17到22中的对应一者，并且耦合到源极侧选择栅极线SGS、字线WL0到WL3及漏极侧选择栅极线SGD中的对应一者。
在接触区300中，贯通触点CP3经设置以在绝缘层14、16、23、24及导电层15、17到22中在Z方向上延伸。贯通触点CP3从绝缘层24的上表面延伸到导电层，并耦合到导电层13。稍后将更详细论述贯通触点CP3。
触点CP4经设置以在绝缘层25、S1及26中在Z方向上延伸。触点CP4从绝缘层26的上表面延伸到贯通触点CP3，并且耦合到贯通触点CP3。
此外，在触点CP1、CP2、CP4及绝缘层26上设置绝缘层27。在存储器单元阵列区100中，通孔V1经设置以在绝缘层27中在Z方向上延伸。通孔V1中的每一者从绝缘层27的上表面延伸到触点CP1中的对应一者，并且耦合到触点CP1。通孔V1还耦合到未展示的位线BL。
在接线区200中，通孔V2经设置以在绝缘层27中在Z方向上延伸。通孔V2中的每一者从绝缘层27的上表面延伸到触点CP2。通孔V2耦合到触点CP2。
在接触区300中，通孔V3经设置以在绝缘层27中在Z方向上延伸。通孔V3中的每一者从绝缘层27的上表面延伸到触点CP4中的对应一者，并耦合到触点CP4。
接下来，将通过参照图3解释沿线B-B'截取的半导体存储器装置的横截面结构。此处省略对已经参考图2进行解释的外围电路区400及包含存储器柱MP的存储器块101的结构的解释。
如上文论述，狭缝(隔离区)ST设置在存储器块101之间以在X方向上延伸。狭缝ST将存储器块101彼此隔离。换句话说，狭缝ST在Y方向上隔离具有存储器柱MP的存储器单元阵列，并且还隔离导电层17到22的堆叠体。
狭缝ST包含绝缘层S1及绝缘层S2。在绝缘层16、24及25的侧壁上以及在存储器块101之间的导电层17到22的侧壁上依以此顺序设置绝缘层S1及S2。绝缘层S1也设置在绝缘层25的上表面。
[1-1-1]存储器单元阵列的结构
接下来，将详细参考图4解释根据第一实施例的半导体存储器装置中所包含的存储器单元阵列的结构。图4是沿Y方向截取的存储器单元阵列的横截面图。在此图中省略绝缘层。
存储器单元阵列包含多个NAND串NS。每一NAND串NS的一端耦合到导电层(源极线SL)15，而NAND串NS的另一端耦合到触点CP1。NAND串NS包含选择晶体管ST1、存储器晶体管MT0到MT3及选择晶体管ST2。
导电层(源极侧选择栅极线SGS)17、导电层(字线WL0到WL3)18到21及导电层(漏极侧选择栅极线SGD)22以此方式堆叠在导电层15上以使得彼此分离，并且存储器柱MP以穿透导电层17到22的方式设置在导电层15上。NAND串NS设置在导电层17到22及存储器柱MP的交叉部分处。
存储器柱MP包含例如单元绝缘膜30、半导体层31及核心绝缘层32。单元绝缘膜30包含块绝缘膜30A、电荷存储膜30B及隧道绝缘膜30C。特定来说，块绝缘膜30A设置在存储孔的内壁上，其中将形成存储器柱MP。电荷存储膜30B设置在块状绝缘膜30A的内壁上。隧道绝缘膜30C设置在电荷存储膜30B的内壁上。半导体层31设置在隧道绝缘膜30C的内壁上。此外，核心绝缘层32设置在半导体层31内部。
在存储器柱MP的结构中，存储器柱MP及导电层17的交叉部分充当选择晶体管ST2。存储器柱MP及导电层18到21的交叉部分分别充当存储器晶体管MT0到MT3。存储器柱MP及导电层22的交叉部分充当选择晶体管ST1。在下文中，“存储器晶体管MT”表示“存储器晶体管MT0到MT3中的每一者”。
半导体层31充当存储器晶体管MT及选择晶体管ST1及ST2的沟道层。
电荷存储膜30B充当存储器晶体管MT的电荷存储膜，以积累从半导体层31注入的电荷。电荷存储膜30B包含例如氮化硅膜。
当电荷从半导体层31注入电荷存储膜30B时，或者当电荷存储膜30B中积累的电荷扩散到半导体层31中时，隧道绝缘膜30C充当势垒。隧道绝缘膜30C包含例如氧化硅膜。
块绝缘膜30A防止电荷存储膜30B中积累的电荷扩散到导电层(字线WL)18到21中。块绝缘膜30A包含例如氧化硅膜及氮化硅膜。
[1-1-2]第一实施例的主结构
接下来将参考图5解释根据第一实施例的半导体存储器装置的主结构。图5是沿Y方向截取的根据第一实施例的主结构的横截面图。为简单起见，狭缝ST、存储器柱MP及贯通触点CP3说明为在此图中对准。
存储器柱MP设置在导电层(源极线SL)15上的绝缘层16、导电层17到22及绝缘层23中。存储器柱MP中的每一者具有在与硅衬底10的表面正交的Z方向上延伸的柱结构(或柱形形状)。绝缘层24设置在存储器柱MP上方及绝缘层23上。绝缘层23及24包含例如氧化硅层。
贯通触点CP3设置在导电层15、绝缘层16、导电层17到22及绝缘层23及24中。也就是说，贯通触点CP3经设置以穿透导电层15、绝缘层16、导电层17到22及绝缘层23及24。贯通触点CP3包含绝缘层CP3a及导电层CP3b。绝缘层CP3a包含例如氧化硅层。导电层CP3b包含例如钨。绝缘层25设置在贯通触点CP3及绝缘层24上。绝缘层25包含例如氧化硅层。
如图3中所说明，在存储器块101之间设置狭缝(隔离区)ST。参考图5，绝缘层S1设置在绝缘层16、导电层17到22及绝缘层23、24及25的侧壁上。绝缘层S1也设置在绝缘层25上。另外，绝缘层S2设置在狭缝ST中的绝缘层S1的侧壁上。绝缘层S2具有在正交于硅衬底10的表面的Z方向上延伸的板状结构。绝缘层S1包含例如氮化硅层、碳化硅(SiC)层或金属氧化物层(例如，氧化铝层及氧化铪层)。绝缘层S2包括例如氧化硅层。
绝缘层26设置在绝缘层S1及S2上。触点CP1设置在绝缘层24、25、S1及26中的存储器柱MP上。触点CP4设置在绝缘层25、S1及26中的贯通触点CP3上。绝缘层26包含例如氧化硅层。
绝缘层27设置在触点CP1、贯通触点CP3及绝缘层26上。通孔V1设置在绝缘层27中的触点CP1上。通孔V3设置在绝缘层27中的触点CP4上。绝缘层27包含例如氧化硅层。通孔V1及V3包含例如钨。
[1-2]半导体存储器装置的制造方法
接下来，将参考图6到12及图5解释根据第一实施例的半导体存储器装置的制造方法。图6到12是结构的横截面图，其表示用于制造根据第一实施例的半导体存储器装置的方法的过程。
如图6中所说明，多个绝缘层(氧化硅层)16及多个绝缘层(氮化硅层)28交替地堆叠在导电层15上。绝缘层23形成在顶部绝缘层28上。
接下来，在导电层15上的绝缘层16、绝缘层28及绝缘层23中形成存储器柱MP。此后，通过CVD在存储器柱MP及绝缘层23上形成绝缘层24。然后，通过RIE在绝缘层23及24、绝缘层16、绝缘层28及导电层15中形成触点形成孔29。
如图7中所说明，通过CVD在触点形成孔29的侧壁上形成绝缘层CP3a。然后，通过RIE从触点形成孔29的底表面去除绝缘层CP3a。此后，在触点形成孔29中形成导电层CP3b。以此方式，在触点形成孔29中形成贯通触点CP3。此外，通过CVD在贯通触点CP3及绝缘层24上形成绝缘层25。
如图8中所说明，通过RIE蚀刻绝缘层23到25、绝缘层(氧化硅层)16及绝缘层(氮化硅层)28的堆叠体，以形成狭缝形成沟槽40。
使用例如从狭缝形成沟槽40引入的磷酸溶液通过湿式蚀刻去除绝缘层(氮化硅层)28。另一方面，绝缘层16、23到25将保留而不被去除。以此方式，在绝缘层16之间形成间隙。绝缘层16之间的这些间隙通过CVD用例如钨的导电材料填充，如图9中所说明。因此，形成导电层(源极侧选择栅极线SGS)17、导电层(字线WL0到WL3)18到21及导电层(漏极侧选择栅极线SGD)22。
接下来，如图10中所说明，通过CVD在狭缝形成沟槽40的侧壁上及绝缘层25的上表面上形成绝缘层(氮化硅层)S1。为了用绝缘层(氧化硅层)S2填充狭缝形成沟槽40，通过CVD在绝缘层S1上沉积绝缘层S2。如图11中所说明，通过回蚀刻去除狭缝形成沟槽40上方及绝缘层S1上的绝缘层S2，使得狭缝ST及绝缘层S1的表面可彼此平坦化。
接下来，通过CVD在绝缘层S1及S2上形成绝缘层26，如图12所说明。此后，通过RIE蚀刻存储器柱MP上的绝缘层24、25、S1及26的部分，以形成触点形成孔。还蚀刻贯通触点CP3上的绝缘层25、S1及26以形成触点形成孔。通过CVD用钨填充这些触点形成孔。以此方式，触点CP1形成在存储器柱MP上，并且触点CP4形成在贯通触点CP3上。
接下来，如图5中所说明，通过CVD在触点CP1、CP4及绝缘层26上形成绝缘层27。通过RIE蚀刻触点CP1及CP4上的绝缘层27的部分以形成通孔形成孔，并通过CVD用钨填充通孔形成孔。以此方式，通孔V1及V3分别形成在触点CP1及CP4上。最后，形成位线及其它互连件以及绝缘层，使得完成半导体存储器装置的制造过程。
[1-3]第一实施例的效果
根据第一实施例，绝缘层(例如，氮化硅层)S1设置在狭缝ST形成沟槽的内壁上及绝缘层(例如，氧化硅层)25的上表面上，如上文描述。因此，当在绝缘层(氮化硅层)S1上蚀刻绝缘层(例如，氧化硅层)S2时，可防止绝缘层(氮化硅层)S1下面的绝缘层(氧化硅层)25被蚀刻。以此方式，可控制从每一存储器柱MP到绝缘层(氮化硅层)S1的高度(即，氧化硅层的厚度)以获得预定长度。
具体来说，在用绝缘层(氧化硅层)S2填充狭缝ST形成沟槽的过程期间，绝缘层(氧化硅层)S2沉积在绝缘层(氮化硅层)25上的绝缘层(氮化硅层)S1上，这是由于在狭缝ST形成沟槽中形成绝缘层(氧化硅层)S2。当在狭缝ST上面及在绝缘层(氮化硅层)S1上回蚀刻氧化硅层时，绝缘层(氧化硅层)S2的蚀刻将在绝缘层(氮化硅层)S1处停止。也就是说，绝缘层(氮化硅层)S1将用作蚀刻停止件，从而防止绝缘层(氮化硅层)S1下面的绝缘层25被蚀刻。以此方式，设置在存储器柱MP与绝缘层(氮化硅层)S1之间的绝缘层控制可经控制以具有预定厚度。
此后，形成用于待耦合到存储器柱MP的触点CP1的孔。此时，由于存储器柱MP与绝缘层(氮化硅层)S1之间的绝缘层具有预定厚度，因此在确定待蚀刻的触点CP1形成孔的深度时无需考虑处理变化。因此，可抑制在形成触点CP1期间易于发生的任何缺陷，例如触点CP1错误地耦合到漏极侧选择栅极线SGD。
另外，在存储器块101之间(或存储器单元阵列之间或存储器柱之间)设置狭缝(隔离区)ST，并且每一狭缝ST将存储器块101彼此隔离。绝缘层(氮化硅层)S1形成在狭缝ST的侧壁上及绝缘层25的上表面上。在随后的热处理中，氢从此氮化硅层扩散。扩散的氢可有效地终止存在于存储器晶体管MT的沟道中的悬空键。因此，通过用绝缘层(氮化硅层)S1覆盖其中布置有存储器晶体管MT的存储器块101，可有效地处置出现在存储器晶体管MT中的单元电流。
如上文论述，根据第一实施例，可改进半导体存储器装置的可靠性。
[2]第二实施例
接下来，将解释根据第二实施例的半导体存储器装置。在第二实施例中，在形成存储器柱MP之后，在相同过程中形成触点CP1及贯通触点CP3。第二实施例的解释将主要集中在与第一实施例不同的点上。
[2-1]半导体存储器装置的结构
根据第二实施例的半导体存储器装置的平面图与图1相同。图13是沿图1的线A-A'截取根据第二实施例的结构的横截面图。图14是沿图1的B-B'线截取的结构的横截面图。
如图13及14中所说明，触点CP1设置在绝缘层24中的存储器柱MP上。此外，通孔V1设置在绝缘层25、S1、26及27中的触点CP1上。存储器柱MP借此耦合到通孔V1，其间插入有触点CP1。通孔V3设置在绝缘层25、S1、26及27中的贯通触点CP3上。通孔触点CP3耦合到通孔V3。
[2-1-1]第二实施例的主结构
将参考图15解释根据第二实施例的半导体存储器装置的主结构。图15是沿Y方向截取的根据第二实施例的主结构的横截面图。为简单起见，狭缝ST、存储器柱MP及贯通触点CP3说明为在此图中对准。
存储器柱MP设置在导电层(源极线SL)15上的多个绝缘层16、导电层17到22及绝缘层23中。绝缘层24设置在存储器柱MP上面及绝缘层23上。触点CP1设置在绝缘层24中的存储器柱MP上。
贯通触点CP3设置在导电层15、绝缘层16、导电层17到22及绝缘层23及24中。也就是说，贯通触点CP3经形成以穿透导电层15、绝缘层16、导电层17到22及绝缘层23及24。绝缘层25设置在触点CP1、贯通触点CP3及绝缘层24上。
如图14中所说明，在存储器块101之间设置狭缝ST。参考图15，绝缘层S1设置在绝缘层16、导电层17到22及绝缘层23、24及25的侧壁上。绝缘层S1也设置在绝缘层25上。此外，绝缘层S2形成在狭缝ST中的绝缘层S1的侧壁上。绝缘层S1包含例如氮化硅层、碳化硅(SiC)层或金属氧化物层(例如，氧化铝层及氧化铪层)。绝缘层S2包含例如氧化硅层。
绝缘层26及27依此顺序形成在绝缘层S1及S2上。通孔V1设置在绝缘层25、S1、26及27中的触点CP1上。通孔V3设置在绝缘层25、S1、26及27中的贯通触点CP3上。
[2-2]半导体存储器装置的制造方法
接下来，将参考图16到22及图15解释根据第二实施例的半导体存储器装置的制造方法。图16到22是结构的横截面图，其表示用于制造根据第二实施例的半导体存储器装置的方法的过程。
首先，在绝缘层16、绝缘层28及绝缘层23中的导电层15上形成存储器柱MP，如图16中所说明。此后，通过CVD在存储器柱MP及绝缘层23上形成绝缘层24，且接着通过RIE在绝缘层23及24、绝缘层16、绝缘层28及导电层15中形成触点形成孔29。通过CVD在触点形成孔29的侧壁上及绝缘层24的上表面上形成绝缘层CP3a。绝缘层CP3a包含例如氧化硅层。
接下来，通过RIE在绝缘层24及存储器柱MP上的绝缘层CP3a上形成触点形成孔，并且去除触点形成孔29的底部上及绝缘层24上的绝缘层CP3a。接下来，导电层CP3b形成在存储器柱MP上的触点形成孔中以及触点形成孔29中，如图17中所说明。导电层CP3b包含例如钨。以此方式，形成触点CP1及贯通触点CP3。
接下来，通过CVD在触点CP1、贯通触点CP3及绝缘层24上形成绝缘层25，如图18中所说明。
此后，通过RIE蚀刻包含绝缘层23到25、绝缘层(氧化硅层)16及绝缘层(氮化硅层)28的堆叠体，以制备狭缝形成沟槽40，如图19中所说明。
此后，使用例如从狭缝形成沟槽40引入的磷酸溶液通过湿式蚀刻去除绝缘层(氮化硅层)28。另一方面，保留而不去除绝缘层16、23到25，其结果是在绝缘层16之间形成间隙。绝缘层16之间的这些间隙通过CVD用例如钨的导电材料填充，如图20中所说明。因此，形成导电层(源极侧选择栅极线SGS)17、导电层(字线WL0到WL3)18到21及导电层(漏极侧选择栅极线SGD)22。
接下来，如图21中所说明，通过CVD在狭缝形成沟槽40的侧壁上及绝缘层25的上表面上形成绝缘层(氮化硅层)S1。为了用绝缘层(氧化硅层)S2填充狭缝形成沟槽40，通过CVD在绝缘层S1上沉积绝缘层S2。如图22中所说明，通过回蚀刻去除绝缘层S2在狭缝形成沟槽40上方及绝缘层S1上的部分，使得狭缝ST及绝缘层S1的表面可彼此平坦化。
接下来，通过CVD在绝缘层S1及S2上形成绝缘层26及27，如图15中所说明。此后，通过RIE蚀刻触点CP1上的绝缘层25、S1、26及27的部分，以形成用于通孔形成的孔。还蚀刻贯通触点CP3上的绝缘层25、S1、26及27的部分以形成通孔形成孔。通过CVD用钨填充通孔形成孔。以此方式，通孔V1形成在触点CP1上，并且通孔V3形成在贯通触点CP3上。此后，形成位线、其它互连件及绝缘层，并完成半导体存储器装置的制造过程。
[2-3]第二实施例的效果
根据第二实施例，与上文第一实施例中一样，可增强半导体存储器装置的可靠性。
另外，根据第二实施例，可在相同过程中制备触点CP1及贯通触点CP3。因此，与第一实施例相比，可减少过程的数目。其它效果与第一实施例中相同。
[3]其它修改实例
在上文实施例中，“耦合”不仅指示组件彼此直接耦合，而且还指示组件通过插入其间的另一组件彼此耦合。
虽然已经描述某些实施例，但这些实施例仅通过实例的方式呈现，并且不希望限制本发明的范围。实际上，本文描述的新颖实施例可以各种其它形式体现；此外，在不脱离本发明的精神的情况下，可对本文描述的实施例的形式进行各种省略、替换及改变。所附权利要求书及其等效物希望覆盖如将落入本发明的范围及精神内的此类形式或修改。

Claims (20)

1.一种半导体存储器装置，其包括：
堆叠体，其设置在衬底上方，其中导电层彼此隔离并沿与所述衬底的表面交叉的第一方向堆叠；
存储器柱，其沿所述第一方向延伸穿过所述堆叠体；
第一绝缘层，其设置在所述存储器柱上方；
隔离区，其沿所述第一方向设置为高于所述堆叠体中的所述存储器柱的上表面，所述隔离区在与所述第一方向交叉的第二方向上隔离所述堆叠体；及
第二绝缘层，其设置在所述第一绝缘层及所述隔离区的侧壁上。
2.根据权利要求1所述的半导体存储器装置，
其中所述存储器柱中的每一者具有在所述第一方向上延伸的柱形形状，且所述隔离区具有在所述第一方向上延伸的板形状，且所述第二绝缘层布置在所述存储器柱与所述隔离区之间。
3.根据权利要求1所述的半导体存储器装置，
其中所述第二绝缘层从所述第一绝缘层的上表面连续地布置到所述隔离区的所述侧壁。
4.根据权利要求1所述的半导体存储器装置，
其中所述第一绝缘层及所述隔离区包括氧化硅，且所述第二绝缘层包括氮化硅。
5.根据权利要求1所述的半导体存储器装置，
其中所述存储器柱及所述导电层的交叉点分别充当存储器单元。
6.根据权利要求1所述的半导体存储器装置，
其中所述存储器柱中的每一者包含电荷存储膜、隧道绝缘膜及半导体层。
7.根据权利要求1所述的半导体存储器装置，
其进一步包括在所述第二绝缘层及所述第一绝缘层中沿所述第一方向设置在所述存储器柱上方的触点或通孔。
8.根据权利要求1所述的半导体存储器装置，
其进一步包括沿所述第一方向设置在所述第一绝缘层及所述堆叠体中的触点，所述触点延伸穿过所述堆叠体。
9.一种半导体存储器装置，其包括：
存储器柱，其设置在衬底上方；
导电层，其设置在所述存储器柱周围，所述导电层彼此隔离并堆叠在所述衬底上方；
第一绝缘层，其设置在所述存储器柱上方；及
第二绝缘层，其设置在所述导电层的侧壁及所述第一绝缘层的侧壁上，并且设置在所述第一绝缘层的上表面上。
10.根据权利要求9所述的半导体存储器装置，
其中所述存储器柱中的每一者具有在与所述衬底的表面交叉的第一方向上延伸的柱形形状。
11.根据权利要求9所述的半导体存储器装置，
其中所述第二绝缘层从所述第一绝缘层的所述上表面连续地布置到所述第一绝缘层及所述导电层的所述侧壁。
12.根据权利要求9所述的半导体存储器装置，
其中所述第一绝缘层包括氧化硅，且所述第二绝缘层包括氮化硅。
13.根据权利要求9所述的半导体存储器装置，
其中所述存储器柱及所述导电层的交叉点分别充当存储器单元。
14.根据权利要求9所述的半导体存储器装置，
其中所述存储器柱中的每一者包含电荷存储膜、隧道绝缘膜及半导体层。
15.根据权利要求9所述的半导体存储器装置，
其进一步包括在所述第二绝缘层及所述第一绝缘层中沿与所述衬底的表面交叉的第一方向设置在所述存储器柱上方的触点或通孔。
16.根据权利要求9所述的半导体存储器装置，
其进一步包括沿与所述衬底的表面交叉的第一方向设置在所述第一绝缘层及所述导电层中的触点，所述触点延伸穿过所述导电层。
17.一种制造半导体存储器装置的方法，其包括：
形成堆叠体，其中第一绝缘层及第二绝缘层沿与所述衬底的表面交叉的第一方向堆叠在衬底上方；
形成沿所述第一方向延伸穿过所述堆叠体的存储器柱；
在所述存储器柱上形成第三绝缘层；
沿与所述第一方向交叉的第二方向在所述堆叠体及所述第三绝缘层中形成沟槽；
在所述沟槽的侧壁上及在所述第三绝缘层上形成第四绝缘层；
在所述沟槽中及在所述第四绝缘层上形成第五绝缘层；以及
去除所述沟槽上面及所述第四绝缘层上的所述第五绝缘层。
18.根据权利要求17所述的制造半导体存储器装置的方法，
其中当去除所述第五绝缘层时，通过蚀刻去除所述第五绝缘层，并且所述第四绝缘层充当用于所述蚀刻的停止件。
19.根据权利要求17所述的制造半导体存储器装置的方法，
其进一步包括形成在所述存储器柱上沿所述第一方向延伸穿过所述第四绝缘层及所述第三绝缘层的触点。
20.根据权利要求17所述的制造半导体存储器装置的方法，
其中所述第四绝缘层从所述沟槽的所述侧壁到所述第三绝缘层的所述上表面连续形成。
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