TWI772875B - 記憶體裝置及其製造方法 - Google Patents

Abstract

記憶體裝置及其製造方法。記憶體裝置包括一堆疊體結構及一階梯狀結構。堆疊體結構包括一第一子堆疊體結構及一第二子堆疊體結構。階梯狀結構電性連接至堆疊體結構。階梯狀結構包括一第一子階梯狀結構及一第二子階梯狀結構。第一子階梯狀結構及第二子階梯狀結構各包括一第一階梯狀部與一第二階梯狀部。第一子堆疊體結構與第二子堆疊體結構分別連接至第一子階梯狀結構的第一階梯狀部與第二子階梯狀結構的第一階梯狀部。

Description

記憶體裝置及其製造方法

本發明是有關於一種記憶體裝置及其製造方法。

近年來，半導體裝置的尺寸已逐漸縮小。在半導體技術中，特徵尺寸的縮小、速度、效能、密度與每單位積體電路之成本的改良皆為相當重要的目標。在實際應用上，裝置尺寸縮小的同時，仍須保持裝置的電性以符合商業需求。

本發明係有關於一種記憶體裝置及其製造方法。

根據本發明之一方面，提出一種記憶體裝置，其包括一堆疊體結構及一階梯狀結構。堆疊體結構包括一第一子堆疊體結構及一第二子堆疊體結構。階梯狀結構電性連接至堆疊體結構。階梯狀結構包括一第一子階梯狀結構及一第二子階梯狀結構。第一子階梯狀結構及第二子階梯狀結構各包括一第一階梯狀部與一第二階梯狀部。第一子堆疊體結構與第二子堆疊體結構分別連接至第一子階梯狀結構的第一階梯狀部與第二子階梯狀結構的第一階梯狀部。

根據本發明之另一方面，提出一種記憶體裝置的製造方法，其包括以下步驟。沿一垂直方向交錯堆疊數個導電層與數個絕緣層以形成一堆疊結構。堆疊結構包括配置在一第一方向上的一第一堆疊部、一第二堆疊部與另一第一堆疊部。第一堆疊部與另一第一堆疊部分別在第二堆疊部的相反側上。第一堆疊部與另一第一堆疊部在一階梯狀接觸區中。第二堆疊部在一記憶體陣列區中。利用複數個光阻層對第一堆疊部與另一第一堆疊部進行蝕刻以形成一階梯狀結構。在階梯狀接觸區中，光阻層在第一方向及/或一第二方向上的尺寸是彼此不同。第一方向、第二方向及垂直方向是互相垂直。記憶體裝置包括一堆疊體結構及階梯狀結構。堆疊體結構包括一第一子堆疊體結構及一第二子堆疊體結構。第一子堆疊體結構及第二子堆疊體結構包括第二堆疊部。階梯狀結構電性連接至堆疊體結構，並包括一第一子階梯狀結構及一第二子階梯狀結構。第一子階梯狀結構及第二子階梯狀結構各包括一第一階梯狀部與一第二階梯狀部。第一子堆疊體結構與第二子堆疊體結構分別連接至第一子階梯狀結構的第一階梯狀部與第二子階梯狀結構的第一階梯狀部。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各自細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。

請參照第1圖，其為根據一實施例之記憶體裝置的上視示意圖。記憶體裝置包括堆疊體結構100與階梯狀結構200。階梯狀結構200電性連接堆疊體結構100。階梯狀結構200與堆疊體結構100包括在垂直方向Z上交錯堆疊的導電層與絕緣層。階梯狀結構200與堆疊體結構100的導電層電性相連。垂直方向Z、第一方向D1與第二方向D2可彼此垂直。

一實施例中，階梯狀結構200與堆疊體結構100具有數量為96層的導電層。階梯狀結構200的導電層具有呈階梯狀配置之96階層的導電階梯層，如第1圖所示。階梯狀結構200的導電層包括階層由下至上的第一階層(底階層)的導電階梯層1、第二階層的導電階梯層2、第三階層的導電階梯層3…至第九十四階層的導電階梯層94、第九十五階層的導電階梯層95與第九十六階層(頂階層)的導電階梯層96。階梯狀結構200具有96個階梯單元，分別具有導電階梯層1、導電階梯層2、導電階梯層3…至導電階梯層94、導電階梯層95與導電階梯層96。階梯單元具有在第一方向D1上的階梯尺寸E，並具有在第二方向D2上的階梯尺寸F。但本揭露不限於此。

堆疊體結構100可包括第一子堆疊體結構110、第二子堆疊體結構120、第三子堆疊體結構130與第四子堆疊體結構140。第一子堆疊體結構110、第二子堆疊體結構120、第三子堆疊體結構130與第四子堆疊體結構140在記憶體陣列區M中。第一子堆疊體結構110、第二子堆疊體結構120、第三子堆疊體結構130與第四子堆疊體結構140可排列在第二方向D2上。此實施例中，第一子堆疊體結構110、第二子堆疊體結構120、第三子堆疊體結構130與第四子堆疊體結構140各自在第二方向D2上具有相同的尺寸T1。舉例來說，子堆疊體結構(例如第一子堆疊體結構110、第二子堆疊體結構120、第三子堆疊體結構130與第四子堆疊體結構140)包括第一堆疊體部101。亦即，第一子堆疊體結構110包括第一堆疊體部111。第二子堆疊體結構120包括第一堆疊體部121。第三子堆疊體結構130包括第一堆疊體部131。第四子堆疊體結構140包括第一堆疊體部141。第一堆疊體部101(第一堆疊體部111、第一堆疊體部121、第一堆疊體部131、第一堆疊體部141)在第二方向D2上可具有一致的尺寸T1。

記憶胞定義在第一子堆疊體結構110、第二子堆疊體結構120、第三子堆疊體結構130與第四子堆疊體結構140的第一堆疊體部101中。舉例來說，柱狀元件300可形成在堆疊體結構100中。柱狀元件300在垂直方向Z上延伸穿過堆疊體結構100。一實施例中，柱狀元件300包括通道柱。記憶材料層配置在通道柱與導電層之間。NAND快閃記憶體陣列的記憶胞定義在通道柱與導電層交錯處的記憶材料層中。導電層用作字元線。通道柱電性連接至位元線。一實施例中，NAND晶片可為捕捉層設計。一實施例中，NAND晶片可為浮動閘設計。一實施例中，NAND晶片可為陣列下電路設計。

階梯狀結構200可包括第一子階梯狀結構210、第二子階梯狀結構220、第三子階梯狀結構230及第四子階梯狀結構240。第一子階梯狀結構210、第二子階梯狀結構220、第三子階梯狀結構230及第四子階梯狀結構240在階梯狀接觸區C中。第一子階梯狀結構210包括第一階梯狀部211與第二階梯狀部212。第一階梯狀部211的階梯階層(即第四十九階層至第九十六階層)高於第二階梯狀部212的階梯階層(即第一階層至第四十八階層)。第一子堆疊體結構110連接至第一子階梯狀結構210的第一階梯狀部211。第一子階梯狀結構210的第一階梯狀部211電性連接在第一子階梯狀結構210的第二階梯狀部212與第一子堆疊體結構110之間。

第二子階梯狀結構220包括第一階梯狀部221與第二階梯狀部222。第一階梯狀部221的階梯階層(即第四十九階層至第九十六階層)高於第二階梯狀部222的階梯階層(即第一階層至第四十八階層)。第二子堆疊體結構120連接至第二子階梯狀結構220的第一階梯狀部221。第二子階梯狀結構220的第一階梯狀部221電性連接在第二子階梯狀結構220的第二階梯狀部222與第二子堆疊體結構120之間。

第一子堆疊體結構110在第一子階梯狀結構210的第一階梯狀部211與第二子階梯狀結構220的第二階梯狀部222之間。第二子堆疊體結構120在第一子階梯狀結構210的第二階梯狀部212與第二子階梯狀結構220的第一階梯狀部221之間。第一子階梯狀結構210在第二方向D2上的尺寸H1可大於第一子堆疊體結構110的尺寸T1。例如，尺寸H1可約為尺寸T1的兩倍。

第三子堆疊體結構130、第四子堆疊體結構140、第三子階梯狀結構230與第四子階梯狀結構240之間的關係類似第一子堆疊體結構110、第二子堆疊體結構120、第一子階梯狀結構210與第二子階梯狀結構220之間的關係。舉例來說，第三子階梯狀結構230可包括第一階梯狀部231與第二階梯狀部232。第四子階梯狀結構240可包括第一階梯狀部241與第二階梯狀部242。第三子堆疊體結構130連接至第三子階梯狀結構230的第一階梯狀部231。第四子堆疊體結構140連接至第四子階梯狀結構240的第一階梯狀部241。可以此類推其它結構特徵。

第一子堆疊體結構110與第一子階梯狀結構210的導電層可藉由絕緣元件410電性絕緣第二子堆疊體結構120與第二子階梯狀結構220的導電層。絕緣元件410在第一子堆疊體結構110與第二子階梯狀結構220的第二階梯狀部222之間，在第一子堆疊體結構110與第二子堆疊體結構120之間，並在第二子堆疊體結構120與第一子階梯狀結構210的第二階梯狀部212之間。可以此類推絕緣元件420相對於第三子堆疊體結構130、第四子堆疊體結構140、第三子階梯狀結構230與第四子階梯狀結構240之間的關係。絕緣元件410與絕緣元件420可具有

形狀。

第一子階梯狀結構210、第二子堆疊體結構120與第二子階梯狀結構220的導電層可藉由介電元件500電性絕緣第三子階梯狀結構230、第三子堆疊體結構130與第四子階梯狀結構240的導電層。介電元件500可在第一子階梯狀結構210的第二階梯狀部212與第三子階梯狀結構230的第一階梯狀部231之間，在絕緣元件410與第三子堆疊體結構130之間，在第二子堆疊體結構120與第三子堆疊體結構130之間，在第二子堆疊體結構120與絕緣元件420之間，並在第二子階梯狀結構220的第一階梯狀部221與第四子階梯狀結構240的第二階梯狀部242之間。

第一子堆疊體結構110與第一子階梯狀結構210的導電層(字元線)可經過由第一子階梯狀結構210的導電階梯層1~96及其上的導電插塞(未顯示)電性連接至字元線驅動器610。第二子堆疊體結構120與第二子階梯狀結構220的導電層(字元線)可經過由第二子階梯狀結構220的導電階梯層1~96及其上的導電插塞(未顯示)電性連接至字元線驅動器620。第三子堆疊體結構130與第三子階梯狀結構230的導電層(字元線)可經過由第三子階梯狀結構230的導電階梯層1~96及其上的導電插塞(未顯示)電性連接至字元線驅動器630。第四子堆疊體結構140與第四子階梯狀結構240的導電層(字元線)可經過由第四子階梯狀結構240的導電階梯層1~96及其上的導電插塞(未顯示)電性連接至字元線驅動器640。也就是說，第一子階梯狀結構210、第二子階梯狀結構220、第三子階梯狀結構230與第四子階梯狀結構240可稱作有效的(effective)階梯狀結構。實施例中，並沒有虛置(dummy)階梯狀結構(其導電層為電性浮接)設置在第一子階梯狀結構210與第三子階梯狀結構230之間，也沒有虛置階梯狀結構設置在第二子階梯狀結構220與第四子階梯狀結構240之間。因此能夠提升晶圓上有效記憶體裝置的密度。定義在各第一子堆疊體結構110、第二子堆疊體結構120、第三子堆疊體結構130與第四子堆疊體結構140中的一個區塊(one block)的記憶胞可由對應的字元線驅動器610、字元線驅動器620、字元線驅動器630或字元線驅動器640其中之一選擇或控制，或同時進行抹除。

請參照第2圖，其為根據另一實施例之記憶體裝置的上視示意圖。第2圖的記憶體裝置與第1圖的記憶體裝置之間的差異說明如下。第一子堆疊體結構110、第二子堆疊體結構120、第三子堆疊體結構130與第四子堆疊體結構140各更包括第二堆疊體部102連接第一堆疊體部101。第一子堆疊體結構110的第一堆疊體部111與第二堆疊體部112相連接。第二子堆疊體結構120的第一堆疊體部121與第二堆疊體部122相連接。第三子堆疊體結構130的第一堆疊體部131與第二堆疊體部132相連接。第四子堆疊體結構140的第一堆疊體部141與第二堆疊體部142相連接。

舉例來說，第一子堆疊體結構110的第二堆疊體部112是在第二子堆疊體結構120的第一堆疊體部121與第一子階梯狀結構210的第二階梯狀部212之間。第二子堆疊體結構120的第二堆疊體部122是在第一子堆疊體結構110的第一堆疊體部111與第二子階梯狀結構220的第二階梯狀部222之間。第一子堆疊體結構110的第二堆疊體部112連接至第一子階梯狀結構210的第二階梯狀部212，因此能提供至第一子階梯狀結構210更短的電連接路徑且降低電阻。第二子堆疊體結構120的第二堆疊體部122連接至第二子階梯狀結構220的第二階梯狀部222，因此能提供至第二子階梯狀結構220更短的電連接路徑且降低電阻。第三子堆疊體結構130、第四子堆疊體結構140、第三子階梯狀結構230與第四子階梯狀結構240之間的關係類似第一子堆疊體結構110、第二子堆疊體結構120、第一子階梯狀結構210與第二子階梯狀結構220之間的關係。因此可類推第三子堆疊體結構130的第二堆疊體部132及第四子堆疊體結構140的第二堆疊體部142的其它結構特徵及其與其它元件之間的關係。

第一子堆疊體結構110、第二子堆疊體結構120、第三子堆疊體結構130與第四子堆疊體結構140各自在第二方向D2上具有不同的尺寸。舉例來說，第一子堆疊體結構110、第二子堆疊體結構120、第三子堆疊體結構130與第四子堆疊體結構140獨立具有L形狀。第一子堆疊體結構110遠離第一子階梯狀結構210的部分在第二方向D2上的尺寸T11(等於第一堆疊體部111在第二方向D2上的尺寸T1)是小於靠近第一子階梯狀結構210的部分在第二方向D2上的尺寸T12(即第一堆疊體部111在第二方向D2上的尺寸T1與第二堆疊體部112在第二方向D2上的尺寸的總和)。第一子階梯狀結構210在第二方向D2上的尺寸H1可小於第一子堆疊體結構110遠離第一子階梯狀結構210的部分在第二方向D2上的尺寸T11。例如，尺寸H1可約為尺寸T11的兩倍。第一子階梯狀結構210的尺寸H1可等於第一子堆疊體結構110靠近第一子階梯狀結構210的部分在第二方向D2上的尺寸T12。類似以上，第二子堆疊體結構120遠離第二子階梯狀結構220的部分在第二方向D2上的尺寸T21(等於第一堆疊體部121在第二方向D2上的尺寸T1)是小於靠近第二子階梯狀結構220的部分在第二方向D2上的尺寸T22(即第一堆疊體部121在第二方向D2上的尺寸T1與第二堆疊體部122在第二方向D2上的尺寸的總和)。第二子階梯狀結構220在第二方向D2上的尺寸H2可大於第二子堆疊體結構120遠離第二子階梯狀結構220的部分在第二方向D2上的尺寸T21。例如，尺寸H2可約為尺寸T21的兩倍。第二子階梯狀結構220的尺寸H2可等於第二子堆疊體結構120靠近第二子階梯狀結構220的部分在第二方向D2上的尺寸T22。可以此類推第三子堆疊體結構130與第四子堆疊體結構140的尺寸特徵。

此實施例中，第一子階梯狀結構210的第一階梯狀部211的階梯階層(即第四十九階層至第九十六階層)是高於第二階梯狀部212的階梯階層(即第一階層至第四十八階層)。第二子階梯狀結構220的第一階梯狀部221的階梯階層(即第一階層至第四十八階層)是低於第二階梯狀部222的階梯階層(即第四十九階層至第九十六階層)。第三子階梯狀結構230的第一階梯狀部231的階梯階層(即第四十九階層至第九十六階層)是高於第二階梯狀部232的階梯階層(即第一階層至第四十八階層)。第四子階梯狀結構240的第一階梯狀部241的階梯階層(即第一階層至第四十八階層)是低於第二階梯狀部242的階梯階層(即第四十九階層至第九十六階層)。但本揭露不限於此。階梯階層的數量及配置可視實際製程或產品實際需求做調變。

絕緣元件410在第一子堆疊體結構110的第一堆疊體部111與第二子堆疊體結構120的第二堆疊體部122之間，在第一子堆疊體結構110的第一堆疊體部111與第二子堆疊體結構120的第一堆疊體部121之間，並在第一子堆疊體結構110的第二堆疊體部112與第二子堆疊體結構120的第一堆疊體部121之間。可以此類推絕緣元件420與第三子堆疊體結構130及第四子堆疊體結構140之間的關係。

第一子階梯狀結構210、第一子堆疊體結構110、第二子堆疊體結構120與第二子階梯狀結構220的導電層可藉由介電元件500電性絕緣第三子階梯狀結構230、第三子堆疊體結構130、第四子堆疊體結構140與第四子階梯狀結構240的導電層。介電元件500可在第一子階梯狀結構210的第二階梯狀部212與第三子階梯狀結構230的第一階梯狀部231之間，在第一子堆疊體結構110的第二堆疊體部112與第三子堆疊體結構130的第一堆疊體部131之間，在絕緣元件410與第三子堆疊體結構130的第一堆疊體部131之間，在第二子堆疊體結構120的第一堆疊體部121與第三子堆疊體結構130的第一堆疊體部131之間，在第二子堆疊體結構120的第一堆疊體部121與絕緣元件420之間，在第二子堆疊體結構120的第一堆疊體部121與第四子堆疊體結構140的第二堆疊體部142之間，並在第二子階梯狀結構220的第一階梯狀部221與第四子階梯狀結構240的第二階梯狀部242之間。

第3A圖至第3T圖繪示一實施例之記憶體裝置的製造方法，其包括對堆疊結構700進行利用不同分佈之光阻層的多個黃光微影蝕刻製程，從而形成階梯狀結構的製造步驟。

請參照第3A圖。可在一基底(未顯示)上沿垂直方向Z交錯堆疊導電層707與絕緣層708以形成堆疊結構700。此實施例中，堆疊結構700可包括數量為96層的導電層707，藉由絕緣層708相互絕緣。堆疊結構700包括排列在第一方向D1上的第一堆疊部701與第二堆疊部702。第一堆疊部701包括第一堆疊部701-1與第一堆疊部701-2，分別在第二堆疊部702的相反側上。第一堆疊部701-1與第一堆疊部701-2在階梯狀接觸區C中。第二堆疊部702在記憶體陣列區M中。第二堆疊部702可為堆疊體結構100。一實施例中，可形成光阻層(未顯示)覆蓋在第二堆疊部702的絕緣層708(例如頂絕緣層)上，並以此光阻層(未顯示)作為蝕刻遮罩進行蝕刻步驟，以移除露出的第一堆疊部701的絕緣層708(例如頂絕緣層)，從而露出第一堆疊部701的第九十六階層的導電層707(例如導電階梯層96)。然後可移除光阻層。

請參照第3B圖。形成光阻層PR1在堆疊結構700上。光阻層PR1覆蓋第二堆疊部702與第一堆疊部701(包括第一堆疊部701-1與第一堆疊部701-2)的第一子堆疊部7011，並露出第一堆疊部701的第二子堆疊部7012的第九十六階層的導電層(即導電階梯層96)。以光阻層PR1作為蝕刻遮罩，從第二子堆疊部7012的第九十六階層的導電層(即導電階梯層96)向下蝕刻第二子堆疊部7012的48階層，以露出第四十八階層的導電層(即導電階梯層48)。然後可移除光阻層PR1。如此，形成了如第3C圖所示的半導體結構。

請參照第3D圖，形成光阻層PR2在堆疊結構700上。光阻層PR2覆蓋第二堆疊部702，並在第一方向D1上延伸而覆蓋在部分的第一堆疊部701上。亦即，光阻層PR2覆蓋第一堆疊部701較靠近第二堆疊部702的內堆疊部701G1，並露出較遠離第二堆疊部702的外堆疊部701K1。以光阻層PR2作為蝕刻遮罩，從露出的外堆疊部701K1的第九十六階層的導電層(即導電階梯層96)與第四十八階層的導電層(即導電階梯層48)向下蝕刻4階層，以分別露出第九十二階層的導電層(即導電階梯層92)與第四十四階層的導電層(即導電階梯層44)。然後可削減光阻層PR2(先前光阻層)在第一方向D1上的階梯尺寸E以形成第3E圖所示的光阻層PR3(後續光阻層)。可不削減光阻層PR2在第二方向D2上的尺寸，因此光阻層PR3在第二方向D2的尺寸是相同於光阻層PR2在第二方向D2的尺寸。

請參照第3E圖，光阻層PR3在堆疊結構700上。光阻層PR3覆蓋第二堆疊部702與第一堆疊部701的內堆疊部701G2，並露出第一堆疊部701的外堆疊部701K2。以光阻層PR3作為蝕刻遮罩，從露出的外堆疊部701K2的導電層(即導電階梯層96、導電階梯層92、導電階梯層48與導電階梯層44)向下蝕刻4階層。如此，可形成如第3F圖所示的半導體結構。然後可削減光阻層PR3(先前光阻層)在第一方向D1上的階梯尺寸E以形成第3G圖所示的光阻層PR4(後續光阻層)。可不削減光阻層PR3在第二方向D2上的尺寸，因此光阻層PR4在第二方向D2的尺寸是相同於光阻層PR3在第二方向D2的尺寸。

請參照第3G圖，光阻層PR4在堆疊結構700上。光阻層PR4覆蓋第二堆疊部702與第一堆疊部701的內堆疊部701G3，並露出第一堆疊部701的外堆疊部701K3。以光阻層PR4作為蝕刻遮罩，從露出的外堆疊部701K3的導電層(例如第3F圖所示的導電階梯層96、92、88、48、44、40)向下蝕刻4階層，以形成如第3G圖所示之外堆疊部701K3的導電階梯層92、88、84、44、40、36。然後可削減光阻層PR4(先前光阻層)在第一方向D1上的階梯尺寸E以形成第3H圖所示的光阻層PR5(後續光阻層)。可不削減光阻層PR4在第二方向D2上的尺寸，因此光阻層PR5在第二方向D2的尺寸是相同於光阻層PR4在第二方向D2的尺寸。

請參照第3H圖，光阻層PR5在堆疊結構700上。光阻層PR5覆蓋第二堆疊部702與第一堆疊部701的內堆疊部701G4，並露出第一堆疊部701的外堆疊部701K4。以光阻層PR5作為蝕刻遮罩，從露出的外堆疊部701K4的導電層(即導電階梯層96、92、88、84、48、44、40、36)向下蝕刻4階層，以形成如第3H圖所示之外堆疊部701K4的導電階梯層92、88、84、80、44、40、36、32。然後可削減光阻層PR5(先前光阻層)在第一方向D1上的階梯尺寸E以形成第3I圖所示的光阻層PR6(後續光阻層)。可不削減光阻層PR5在第二方向D2上的尺寸，因此光阻層PR6在第二方向D2的尺寸是相同於光阻層PR5在第二方向D2的尺寸。

請參照第3I圖，光阻層PR6在堆疊結構700上。光阻層PR6覆蓋第二堆疊部702與第一堆疊部701的內堆疊部701G5，並露出第一堆疊部701的外堆疊部701K5。以光阻層PR6作為蝕刻遮罩，從露出的導電層(即導電階梯層96、92、88、84、80、48、44、40、36、32)向下蝕刻4階層，以形成如第3I圖所示之外堆疊部701K5的導電階梯層92、88、84、80、76、44、40、36、32、28。然後可削減光阻層PR6(先前光阻層)在第一方向D1上的階梯尺寸E以形成第3J圖所示的光阻層PR7(後續光阻層)。可不削減光阻層PR6在第二方向D2上的尺寸，因此光阻層PR7在第二方向D2的尺寸是相同於光阻層PR6在第二方向D2的尺寸。

請參照第3J圖，光阻層PR7在堆疊結構700上。光阻層PR7覆蓋第二堆疊部702與第一堆疊部701的內堆疊部701G6，並露出第一堆疊部701的外堆疊部701K6。以光阻層PR7作為蝕刻遮罩，從露出的外堆疊部701K6的導電層(即導電階梯層92、88、84、80、76、44、40、36、32、28) 向下蝕刻4階層，以形成如第3J圖所示之外堆疊部701K6的導電階梯層92、88、84、80、76、72、44、40、36、32、28、24。然後可削減光阻層PR7(先前光阻層)在第一方向D1上的階梯尺寸E以形成第3K圖所示的光阻層PR8(後續光阻層)。可不削減光阻層PR7在第二方向D2上的尺寸，因此光阻層PR8在第二方向D2的尺寸是相同於光阻層PR7在第二方向D2的尺寸。

請參照第3K圖，光阻層PR8在堆疊結構700上。光阻層PR8覆蓋第二堆疊部702與第一堆疊部701的內堆疊部701G7，並露出第一堆疊部701的外堆疊部701K7。以光阻層PR8作為蝕刻遮罩，從露出的外堆疊部701K7的導電層(即導電階梯層92、88、84、80、76、72、44、40、36、32、28、24)向下蝕刻4階層，以形成如第3K圖所示之外堆疊部701K7的導電階梯層92、88、84、80、76、72、68、44、40、36、32、28、24、20。然後可削減光阻層PR8(先前光阻層)在第一方向D1上的階梯尺寸E以形成第3L圖所示的光阻層PR9(後續光阻層)。可不削減光阻層PR8在第二方向D2上的尺寸，因此光阻層PR9在第二方向D2的尺寸是相同於光阻層PR8在第二方向D2的尺寸。

請參照第3L圖，光阻層PR9在堆疊結構700上。光阻層PR9覆蓋第二堆疊部702與第一堆疊部701的內堆疊部701G8，並露出第一堆疊部701的外堆疊部701K8。以光阻層PR9作為蝕刻遮罩，從露出的外堆疊部701K8的導電層(即導電階梯層92、88、84、80、76、72、68、44、40、36、32、28、24、20)向下蝕刻4階層，以形成如第3L圖所示之外堆疊部701K8的導電階梯層92、88、84、80、76、72、68、64、44、40、36、32、28、24、20、16。然後可削減光阻層PR9 (先前光阻層)在第一方向D1上的階梯尺寸E以形成第3M圖所示的光阻層PR10(後續光阻層)。可不削減光阻層PR9在第二方向D2上的尺寸，因此光阻層PR10在第二方向D2的尺寸是相同於光阻層PR9在第二方向D2的尺寸。

請參照第3M圖，光阻層PR10在堆疊結構700上。光阻層PR10覆蓋第二堆疊部702與第一堆疊部701的內堆疊部701G9，並露出第一堆疊部701的外堆疊部701K9。以光阻層PR10作為蝕刻遮罩，從露出的外堆疊部701K9的導電層(即導電階梯層92、88、84、80、76、72、68、64、44、40、36、32、28、24、20、16)向下蝕刻4階層，以形成如第3M圖所示之外堆疊部701K9的導電階梯層92、88、84、80、76、72、68、64、60、44、40、36、32、28、24、20、16、12。然後可削減光阻層PR10(先前光阻層)在第一方向D1上的階梯尺寸E以形成第3N圖所示的光阻層PR11(後續光阻層)。可不削減光阻層PR10在第二方向D2上的尺寸，因此光阻層PR11在第二方向D2的尺寸是相同於光阻層PR10在第二方向D2的尺寸。

請參照第3N圖，光阻層PR11在堆疊結構700上。光阻層PR11覆蓋第二堆疊部702與第一堆疊部701的內堆疊部701G10，並露出第一堆疊部701的外堆疊部701K10。以光阻層PR11作為蝕刻遮罩，從露出的外堆疊部701K10的導電層(即導電階梯層92、88、84、80、76、72、68、64、60、44、40、36、32、28、24、20、16、12)向下蝕刻4階層，以形成如第3N圖所示之外堆疊部701K10的導電階梯層92、88、84、80、76、72、68、64、60、56、44、40、36、32、28、24、20、16、12、8。然後可削減光阻層PR11(先前光阻層)在第一方向D1上的階梯尺寸E以形成第3O圖所示的光阻層PR12(後續光阻層)。可不削減光阻層PR11在第二方向D2上的尺寸，因此光阻層PR12在第二方向D2的尺寸是相同於光阻層PR11在第二方向D2的尺寸。

請參照第3O圖，光阻層PR12在堆疊結構700上。光阻層PR12覆蓋第二堆疊部702與第一堆疊部701的內堆疊部701G11，並露出第一堆疊部701的外堆疊部701K11。以光阻層PR12作為蝕刻遮罩，從露出的外堆疊部701K11的導電層(即導電階梯層92、88、84、80、76、72、68、64、60、56、44、40、36、32、28、24、20、16、12、8)向下蝕刻4階層，以形成如第3O圖所示之外堆疊部701K11的導電階梯層92、88、84、80、76、72、68、64、60、56、52、44、40、36、32、28、24、20、16、12、8、4。然後可移除光阻層PR12。從而，可形成如第3P圖所示的半導體結構。

請參照第3Q圖，形成光阻層PR13在堆疊結構700上。光阻層PR13覆蓋第二堆疊部702，並在第一方向D1上延伸而覆蓋在部分的第一堆疊部701上。亦即，光阻層PR13覆蓋第一堆疊部701之第一子堆疊部7011與第二子堆疊部7012的堆疊部區701P1，並露出第一子堆疊部7011與第二子堆疊部7012的堆疊部區701Q1。以光阻層PR13作為蝕刻遮罩，從露出的導電層向下蝕刻1階層，以形成如第3Q圖所示之堆疊部區701Q1所具有的導電階梯層配置。然後可削減光阻層PR13(先前光阻層)在第二方向D1上的階梯尺寸F以形成第3R圖所示的光阻層PR14(後續光阻層)。可不削減光阻層PR13在第一方向D1上的尺寸，因此光阻層PR14在第一方向D1的尺寸是相同於光阻層PR13在第一方向D1的尺寸。

請參照第3R圖，形成光阻層PR14在堆疊結構700上。光阻層PR14覆蓋第二堆疊部702與第一堆疊部701之第一子堆疊部7011與第二子堆疊部7012的堆疊部區701P2，並露出堆疊部區701Q2。以光阻層PR14作為蝕刻遮罩，從露出的導電層向下蝕刻1階層，以形成如第3R圖所示之堆疊部區701Q2所具有的導電階梯層配置。然後可削減光阻層PR14(先前光阻層)在第二方向D1上的階梯尺寸F以形成第3S圖所示的光阻層PR15(後續光阻層)。可不削減光阻層PR14在第一方向D1上的尺寸，因此光阻層PR15在第一方向D1的尺寸是相同於光阻層PR14在第一方向D1的尺寸。

請參照第3S圖，形成光阻層PR15在堆疊結構700上。光阻層PR15覆蓋第二堆疊部702與第一堆疊部701之第一子堆疊部7011與第二子堆疊部7012的堆疊部區701P3，並露出堆疊部區701Q3。以光阻層PR15作為蝕刻遮罩，從露出的導電層向下蝕刻1階層，以形成如第3S圖所示之堆疊部區701Q3所具有的導電階梯層配置。然後可移除光阻層PR15。從而，可形成如第3T圖所示的半導體結構，其包括類似參照第1圖所述的堆疊體結構100與階梯狀結構200。

根據上述製造方法，是利用不同分佈之光阻層作為蝕刻遮罩蝕刻第一堆疊部701從而形成階梯狀結構200。舉例來說，在階梯狀接觸區C中，光阻層在第一方向D1及/或第二方向D2上的尺寸是彼此不同。第3B圖的光阻層PR1、第3Q圖的光阻層PR13、第3R圖的光阻層PR14與第3S圖的光阻層PR15其在階梯狀接觸區C中的光阻部分是在第一方向D1上具有相同的尺寸，而在第二方向D2上具有不同的尺寸。第3D圖的光阻層PR2、第3E圖與第3F圖的光阻層PR3、第3G圖的光阻層PR4、第3H圖的光阻層PR5、第3I圖的光阻層PR6、第3J圖的光阻層PR7、第3K圖的光阻層PR8、第3L圖的光阻層PR9、第3M圖的光阻層PR10、第3N圖的光阻層PR11與第3O圖的光阻層PR12其在階梯狀接觸區C中的光阻部分是在第二方向D2上具有相同的尺寸，而在第一方向D1上具有不同的尺寸。亦可參照圖式理解所謂不同分佈的光阻層其它可能的解讀。

本揭露並不限於上述製造方法。例如，可視實際製程經驗，使用其它種類的光阻層配置、蝕刻順序等製程參數。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1~96:導電階梯層 100:堆疊體結構 101:第一堆疊體部 102:第二堆疊體部 110:第一子堆疊體結構 111:第一堆疊體部 112:第二堆疊體部 120:第二子堆疊體結構 121:第一堆疊體部 122:第二堆疊體部 130:第三子堆疊體結構 131:第一堆疊體部 132:第二堆疊體部 140:第四子堆疊體結構 141:第一堆疊體部 142:第二堆疊體部 200:階梯狀結構 210:第一子階梯狀結構 211:第一階梯狀部 212:第二階梯狀部 220:第二子階梯狀結構 221:第一階梯狀部 222:第二階梯狀部 230:第三子階梯狀結構 231:第一階梯狀部 232:第二階梯狀部 240:第四子階梯狀結構 241:第一階梯狀部 242:第二階梯狀部 300:柱狀元件 410,420:絕緣元件 500:介電元件 610,620,630,640:字元線驅動器 700:堆疊結構 701,701-1,701-2:第一堆疊部 701G1~701G11:內堆疊部 701K1~701K11:外堆疊部 701P1~701P3,701Q1~701Q3:堆疊部區 702:第二堆疊部 707:導電層 708:絕緣層 7011:第一子堆疊部 7012:第二子堆疊部 C:階梯狀接觸區 D1:第一方向 D2:第二方向 E,F:階梯尺寸 H1,H2,T1,T11,T12,T21,T22:尺寸 M:記憶體陣列區 PR1~,PR15:光阻層 Z:垂直方向

第1圖為根據一實施例之記憶體裝置的上視示意圖。 第2圖為根據另一實施例之記憶體裝置的上視示意圖。 第3A圖至第3T圖繪示一實施例之記憶體裝置的製造方法。

1~96:導電階梯層

100:堆疊體結構

101:第一堆疊體部

110:第一子堆疊體結構

111:第一堆疊體部

120:第二子堆疊體結構

121:第一堆疊體部

130:第三子堆疊體結構

131:第一堆疊體部

140:第四子堆疊體結構

141:第一堆疊體部

200:階梯狀結構

210:第一子階梯狀結構

211:第一階梯狀部

212:第二階梯狀部

220:第二子階梯狀結構

221:第一階梯狀部

222:第二階梯狀部

230:第三子階梯狀結構

231:第一階梯狀部

232:第二階梯狀部

240:第四子階梯狀結構

241:第一階梯狀部

242:第二階梯狀部

300:柱狀元件

410,420:絕緣元件

500:介電元件

610,620,630,640:字元線驅動器

C:階梯狀接觸區

D1:第一方向

D2:第二方向

E,F:階梯尺寸

H1,T1:尺寸

M:記憶體陣列區

Z:垂直方向

Claims (14)

1. 一種記憶體裝置，包括：一堆疊體結構，包括一第一子堆疊體結構及一第二子堆疊體結構，其中該第一子堆疊體結構與該第二子堆疊體結構獨立具有L形狀；及一階梯狀結構，電性連接至該堆疊體結構，並包括一第一子階梯狀結構及一第二子階梯狀結構，其中該第一子階梯狀結構及該第二子階梯狀結構各包括一第一階梯狀部與一第二階梯狀部，該第一子堆疊體結構與該第二子堆疊體結構分別連接至該第一子階梯狀結構的該第一階梯狀部與該第二子階梯狀結構的該第一階梯狀部。
2. 如請求項1所述的記憶體裝置，其中該第一子堆疊體結構與該第一子階梯狀結構排列在一第一方向上，該第一子堆疊體結構在一第二方向上具有一致的尺寸，該第一方向垂直於該第二方向。
3. 如請求項1所述的記憶體裝置，其中該第一子堆疊體結構與該第一子階梯狀結構排列在一第一方向上，該第一子堆疊體結構在一第二方向上具有不同的尺寸，該第一方向垂直於該第二方向。
4. 如請求項3所述的記憶體裝置，其中該第一子堆疊體結構遠離該第一子階梯狀結構的一部分在該第二方向上的尺寸是小於靠近該第一子階梯狀結構的另一部分在該第二方向上的尺寸。
5. 如請求項1所述的記憶體裝置，其中該第一子堆疊體結構在該第一子階梯狀結構的該第一階梯狀部與該第二子階梯狀結構的該第二階梯狀部之間，該第二子堆疊體結構在該第一子階梯狀結構的該第二階梯狀部與該第二子階梯狀結構的該第一階梯狀部之間。
6. 如請求項1所述的記憶體裝置，其中該些第一階梯狀部的階梯階層高於該些第二階梯狀部的階梯階層。
7. 如請求項1所述的記憶體裝置，更包括一絕緣元件，其中該第一子堆疊體結構與該第一子階梯狀結構藉由該絕緣元件電性絕緣該第二子堆疊體結構與該第二子階梯狀結構。
8. 如請求項7所述的記憶體裝置，其中該絕緣元件具有

   

   形狀。
9. 如請求項1所述的記憶體裝置，其中該第一子堆疊體結構與該第二子堆疊體結構各包括一第一堆疊體部與一第二堆疊體部。
10. 如請求項9所述的記憶體裝置，其中該第一子堆疊體結構的該第二堆疊體部是在該第二子堆疊體結構的該第一堆疊體部與該第一子階梯狀結構的該第二階梯狀部之間。
11. 如請求項9所述的記憶體裝置，其中該第一子堆疊體結構的該第二堆疊體部連接至該第一子階梯狀結構的該第二階梯狀部，該第二子堆疊體結構的該第二堆疊體部連接至該第二子階梯狀結構的該第二階梯狀部。
12. 如請求項11所述的記憶體裝置，其中該第一子堆疊體結構的該第一堆疊體部連接至該第一子階梯狀結構的該第一階梯狀部，該第二子堆疊體結構的該第一堆疊體部連接至該第二子階梯狀結構的該第一階梯狀部。
13. 如請求項12所述的記憶體裝置，其中該第一子階梯狀結構與該第二子階梯狀結構其中之一子階梯狀結構的該第一階梯狀部的階梯階層是高於該一子階梯狀結構的該第二階梯狀部的階梯階層，或者是低於該一子階梯狀結構的該第二階梯狀部的階梯階層。
14. 一種記憶體裝置的製造方法，包括：沿一垂直方向交錯堆疊數個導電層與數個絕緣層以形成一堆疊結構，其中該堆疊結構包括配置在一第一方向上的一第一堆疊部、一第二堆疊部與另一第一堆疊部，該第一堆疊部與該另一第一堆疊部分別在該第二堆疊部的相反側上，該第一堆疊部與該另一第一堆疊部在一階梯狀接觸區中，該第二堆疊部在一記憶體陣列區中；及利用複數個光阻層對該第一堆疊部與該另一第一堆疊部進行蝕刻以形成一階梯狀結構，其中在該階梯狀接觸區中，該些光阻層在該第一方向及/或一第二方向上的尺寸是彼此不同，該第一方向、該第二方向及該垂直方向是互相垂直，其中該記憶體裝置包括：一堆疊體結構，包括一第一子堆疊體結構及一第二子堆疊體結構，其中該第一子堆疊體結構及該第二子堆疊體結構包括該第二堆疊部；及 該階梯狀結構，電性連接至該堆疊體結構，並包括一第一子階梯狀結構及一第二子階梯狀結構，其中該第一子階梯狀結構及該第二子階梯狀結構各包括一第一階梯狀部與一第二階梯狀部，該第一子堆疊體結構與該第二子堆疊體結構分別連接至該第一子階梯狀結構的該第一階梯狀部與該第二子階梯狀結構的該第一階梯狀部。

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