TWI837642B - 記憶體元件及其製造方法 - Google Patents

Abstract

一種記憶體元件，可以應用於三維AND快閃記憶體元件。記憶體元件包括閘極堆疊結構、通道柱、多個導體柱以及電荷儲存結構。所述閘極堆疊結構位於介電基底上方。所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層。所述通道柱延伸穿過所述閘極堆疊結構。每一所述導體柱包括主體部與延伸部。所述主體部延伸穿過所述閘極堆疊結構，且與所述通道柱電性連接。所述延伸部在所述主體部下方且與所述主體部連接，且與所述通道柱電性隔離。電荷儲存結構，位於所述通道柱與所述多個閘極層之間。

Description

記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。

非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式（NOR）記憶體以及反及式（NAND）記憶體。此外，另一種三維記憶體為及式（AND）記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。然而，仍存在許多與三維記憶體元件相關的挑戰。

本發明實施例提出一種記憶體元件可以避免源極柱與接地的導體層之間或汲極柱與接地的導體層之間發生短路。

依據本發明實施例提出一種記憶體元件，包括閘極堆疊結構、通道柱、多個導體柱以及電荷儲存結構。所述閘極堆疊結構位於介電基底上方。所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層。所述通道柱延伸穿過所述閘極堆疊結構。每一所述導體柱包括主體部與延伸部。所述主體部延伸穿過所述閘極堆疊結構。所述主體部與所述通道柱電性連接。所述延伸部在所述主體部下方且與所述主體部連接。所述延伸部與所述通道柱電性隔離。電荷儲存結構，位於所述通道柱與所述多個閘極層之間。

依據本發明實施例提出一種記憶體元件，包括保護層、導體層、閘極堆疊結構、通道柱、多個導體柱以及電荷儲存結構。所述保護層位於介電基底上方。所述導體層位於所述保護層上。所述閘極堆疊結構位於導體層上方，所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個閘極層。所述通道柱延伸穿過所述閘極堆疊結構、所述導體層與所述保護層。所述多個導體柱延伸穿過所述閘極堆疊結構、所述導體層與所述保護層。所述電荷儲存結構位於所述通道柱與所述多個閘極層之間。

依據本發明提出一種記憶體元件的製造方法，包括以下步驟。形成停止件於介電基底上。形成導體層於所述停止件上。形成堆疊結構於所述導體層上。所述堆疊結構包括彼此交替堆疊的多個中間層與多個絕緣層。形成開口於所述堆疊結構中。形成通道柱於所述開口中。形成絕緣填充層於所述開口中。形成絕緣柱於所述開口剩餘的空間中。於所述絕緣填充層中形成多個第一孔，其中所述停止件裸露於所述多個開口。形成多個延伸部於所述多個第一孔中。移除部分所述絕緣填充層以形成多個第二孔，其中所述多個延伸部的頂面裸露於所述多個第二孔。於所述多個第二孔中形成多個主體部，其中所述主體部與所述延伸部連接，且與所述延伸部共同形成多個導體柱。將所述多個中間層取代為多個閘極層。形成多個電荷儲存結構，於所述多個閘極層與所述通道柱之間。

在本發明實施例之記憶體元件中，藉由將源極柱或汲極柱的下部的徑長縮小且與通道柱電性絕緣，或藉由在接地導體層下方設置保護層，可以避免源極柱或汲極柱與接地的導體層發生短路。

本發明實施例之記憶體元件的製造方法可以與現有製程整合，並且可以增加製程的裕度。

圖1A示出根據一些實施例的記憶體陣列的電路圖。記憶體陣列可以是3D AND快閃記憶體陣列。以下以3D AND快閃記憶體陣列為例來說明，但本發明不限於此。圖1B示出圖1A中記憶體陣列的局部三維視圖。圖1C與圖1D示出圖1B的切線I-I’的剖面圖。圖1E示出圖1B、圖1C與圖1D的切線II-II’的上視圖。圖1F示出圖1B與圖1C的切線III-III’的上視圖。圖1G至圖1L示出圖1A中記憶體陣列的各種局部的剖面圖。

圖1A為包括配置成列及行的垂直AND記憶體陣列10的2個區塊BLOCK ⁽ⁱ⁾與BLOCK ⁽ⁱ⁺¹⁾的示意圖。區塊BLOCK ⁽ⁱ⁾中包括記憶體陣列A ⁽ⁱ⁾。記憶體陣列A ⁽ⁱ⁾的一列（例如是第m+1列）是具有共同字元線（例如WL ⁽ⁱ⁾ _m+1）的AND記憶單元20集合。記憶體陣列A ⁽ⁱ⁾的每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL ⁽ⁱ⁾ _m+1），且耦接至不同的源極柱（例如SP ⁽ⁱ⁾ _n與SP ⁽ⁱ⁾ _n+1）與汲極柱（例如DP ⁽ⁱ⁾ _n與DP ⁽ⁱ⁾ _n+1），從而使得AND記憶單元20沿共同字元線（例如WL ⁽ⁱ⁾ _m+1）邏輯地配置成一列。

記憶體陣列A ^{( i )}的一行（例如是第n行）是具有共同源極柱（例如SP ^{( i )} _n）與共同汲極柱（例如DP ^{( i )} _n）的AND記憶單元20集合。記憶體陣列A ⁽ⁱ⁾的每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL ⁽ⁱ⁾ _m+1與WL ⁽ⁱ⁾ _m），且耦接至共同的源極柱（例如SP ⁽ⁱ⁾ _n）與共同的汲極柱（例如DP ⁽ⁱ⁾ _n）。因此，記憶體陣列A ⁽ⁱ⁾的AND記憶單元20沿共同源極柱（例如SP ⁽ⁱ⁾ _n）與共同汲極柱（例如DP ⁽ⁱ⁾ _n）邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。

在圖1A中，在區塊BLOCK ⁽ⁱ⁾中，記憶體陣列A ⁽ⁱ⁾的第n行的AND記憶單元20共用共同的源極柱（例如SP ^{( i )} _n）與共同的汲極柱（例如DP ^{( i )} _n）。第n+1行的AND記憶單元20共用共同的源極柱（例如SP ⁽ⁱ⁾ _n+1）與共同的汲極柱（例如DP ⁽ⁱ⁾ _n+1）。

共同的源極柱（例如SP ^{( i )} _n）耦接至共同的源極線（例如SL _n）；共同的汲極柱（例如DP ^{( i )} _n）耦接至共同的位元線（例如BL _n）。共同的源極柱（例如SP ⁽ⁱ⁾ _n+1）耦接至共同的源極線（例如SL _n+1）；共同的汲極柱（例如DP ⁽ⁱ⁾ _n+1）耦接至共同的位元線（例如BL _n+1）。

相似地，區塊BLOCK ⁽ⁱ⁺¹⁾包括記憶體陣列A ⁽ⁱ⁺¹⁾，其與在區塊BLOCK ⁽ⁱ⁾中的記憶體陣列A ⁽ⁱ⁾相似。記憶體陣列A ⁽ⁱ⁺¹⁾的一列（例如是第m+1列）是具有共同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1）的AND記憶單元20集合。記憶體陣列A ⁽ⁱ⁺¹⁾的每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1），且耦接至不同的源極柱（例如SP ⁽ⁱ⁺¹⁾ _n與SP ⁽ⁱ⁺¹⁾ _n+1）與汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n與DP ⁽ⁱ⁺¹⁾ _n+1）。記憶體陣列A ⁽ⁱ⁺¹⁾的一行（例如是第n行）是具有共同源極柱（例如SP ⁽ⁱ⁺¹⁾ _n）與共同汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n）的AND記憶單元20集合，這些AND記憶單元20集合彼此並聯，又稱為記憶體串。記憶體陣列A ⁽ⁱ⁺¹⁾的每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1與WL ⁽ⁱ⁺¹⁾ _m），且耦接至共同的源極柱（例如SP ⁽ⁱ⁺¹⁾ _n）與共同的汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n）。因此，記憶體陣列A ⁽ⁱ⁺¹⁾的AND記憶單元20沿共同源極柱（例如SP ⁽ⁱ⁺¹⁾ _n）與共同汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n）邏輯地配置成一行。

區塊BLOCK ⁽ⁱ⁺¹⁾與區塊BLOCK ⁽ⁱ⁾共用源極線（例如是SL _n與SL _n+1）與位元線（例如BL _n與BL _n+1）。因此，源極線SL _n與位元線BL _n耦接至區塊BLOCK ⁽ⁱ⁾的AND記憶體陣列A ⁽ⁱ⁾中的第n行AND記憶單元20，且耦接至區塊BLOCK ⁽ⁱ⁺¹⁾中的AND記憶體陣列A ⁽ⁱ⁺¹⁾中的第n行AND記憶單元20。同樣，源極線SL _n+1與位元線BL _n+1耦接至區塊BLOCK ⁽ⁱ⁾的AND記憶體陣列A ⁽ⁱ⁾中的第n+1行AND記憶單元20，且耦接至區塊BLOCK ⁽ⁱ⁺¹⁾中的AND記憶體陣列A ⁽ⁱ⁺¹⁾中的第n+1行AND記憶單元20。

請參照圖1B至圖1D，記憶體陣列10可安置於半導體晶粒的內連線結構上，諸如，安置於在半導體基底上形成的一或多個主動元件（例如電晶體）上方。因此，介電基底50例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。記憶體陣列10可包括閘極堆疊結構GSK、多個通道柱16、多個第一導體柱（又可稱為源極柱）32a與多個第二導體柱（又可稱為汲極柱）32b和多個電荷儲存結構40。

請參照圖1B，閘極堆疊結構GSK形成在陣列區（未示出）與階梯區（未示出）的介電基底50上。閘極堆疊結構GSK包括在介電基底50的表面50s上垂直堆疊的多個閘極層（又稱為字元線）38與多層的絕緣層54。在Z方向上，這些閘極層38藉由設置在其彼此之間的絕緣層54電性隔離。閘極層38在與介電基底50的表面平行的方向上延伸。階梯區的閘極層38可具有階梯結構（未示出）。因此，下部的閘極層38比上部閘極層38長，且下部的閘極層38的末端橫向延伸出上部閘極層38的末端。用於連接閘極層38的接觸窗（未示出）可著陸於閘極層38的末端，藉以將各層閘極層38連接至各個導線。

請參照圖1B至圖1D，記憶體陣列10還包括在Z方向上堆疊的多個通道柱16。在一些實施例中，通道柱16於上視角度來看可具有環形的輪廓。通道柱16的材料可以是半導體材料，例如是未摻雜的多晶矽。

請參照圖1B至圖1D，記憶體陣列10還包括絕緣柱28、多個第一導體柱32a與多個第二導體柱32b。在此例中，第一導體柱32a做為源極柱；第二導體柱32b做為汲極柱。第一導體柱32a與第二導體柱32b以及絕緣柱28各自在垂直於閘極層38的表面的方向（即Z方向）上延伸。第一導體柱32a與第二導體柱32b藉由絕緣柱28分隔。第一導體柱32a與第二導體柱32b電性連接該通道柱16。第一導體柱32a與第二導體柱32b包括摻雜的多晶矽或金屬材料。絕緣柱28例如是氮化矽。

請參照圖1C與圖1D，電荷儲存結構40設置於通道柱16與多層閘極層38之間。電荷儲存結構40可以包括穿隧層（或稱為能隙工程穿隧氧化層）14、電荷儲存層12以及阻擋層36。電荷儲存層12位於穿隧層14與阻擋層36之間。在一些實施例中，穿隧層14以及阻擋層36包括氧化矽。電荷儲存層12包括氮化矽，或其他包括可以捕捉以電荷的材料。在一些實施例中，如圖1C所示，電荷儲存結構40的一部分（穿隧層14與電荷儲存層12）在垂直於閘極層38的方向（即Z方向）上連續延伸，而電荷儲存結構40的另一部分（阻擋層36）環繞於閘極層38的周圍。在另一些實施例中，如圖1D所示，電荷儲存結構40（穿隧層14、電荷儲存層12與阻擋層36）環繞於閘極層38的周圍。

請參照圖1E，電荷儲存結構40、通道柱16以及源極柱32a與汲極柱32b被閘極層38環繞，並且界定出記憶單元20。記憶單元20可藉由不同的操作方法進行1位元操作或2位元操作。舉例來說，在對源極柱32a與汲極柱32b施加電壓時，由於源極柱32a與汲極柱32b與通道柱16連接，因此電子可沿著通道柱16傳送並儲存在整個電荷儲存結構40中，如此可對記憶單元20進行1位元的操作。此外，對於利用福勒-諾德漢穿隧（Fowler-Nordheim tunneling）的操作來說，可使電子或是電洞被捕捉在源極柱32a與汲極柱32b之間的電荷儲存結構40中。對於源極側注入（source side injection）、通道熱電子（channel-hot-electron）注入或帶對帶穿隧熱載子（band-to-band tunneling hot carrier）注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極柱32a與汲極柱32b中的一者的電荷儲存結構40中，如此可對記憶單元20進行單位晶胞（SLC，1位元）或多位晶胞（MLC，大於或等於2位元）的操作。

請參照圖1A與圖1B，在進行操作時，將電壓施加至所選擇的字元線（閘極層）38，例如施加高於對應記憶單元20的相應起始電壓（V _th）時，與所選擇的字元線38相交的通道柱16被導通，而允許電流從位元線BL _n或BL _n+1（示於圖1B）進入汲極柱32b，並經由導通的通道區流至源極柱32a（例如，在由箭頭60所指示的方向上），最後流到源極線SL _n或SL _n+1（示於圖1B）。

請參照圖1C與圖1D，在本發明的一些實施例中，源極柱32a與汲極柱32b還延伸穿過位於閘極堆疊結構GSK與介電基底50之間的導體層53。導體層53又可以稱為虛設閘極，其可以用來關閉漏電路徑。導體層53的材料例如是多晶矽。

請參照圖1C與圖1D，源極柱32a包括主體部33a與延伸部31a。汲極柱32b包括主體部33b與延伸部31b。主體部33a與33b延伸穿過閘極堆疊結構GSK，且與通道柱16電性連接。

請參照圖1C與圖1D，延伸部31a與31b位於主體部33a與33b下方且分別與主體部33a與33b連接。在一些實施例中，延伸部31a、31b還向上延伸至主體部33a與33b之中，使得延伸部31a、31b的頂面以及上側壁被主體部33a與33b包覆。因此，延伸部31a、31b的頂面以及上側壁與主體部33a與33b之間具有界面。

請參照圖1C、圖1D、圖1E與圖1F，延伸部31a、31b的徑長D1分別比主體部33a與33b的徑長D2小。延伸部31a、31b與通道柱16之間側向間隔開第一非零距離。延伸部31a、31b與絕緣柱28之間側向間隔第二非零距離。第一非零距離與第二非零距離可以相同或不同。延伸部31a、31b（未被主體部33a與33b包覆的部分）與通道柱16之間以隔離件24電性隔離，且延伸部31a、31b與絕緣柱28之間也以隔離件24電性隔離。

請參照圖1C與圖1D，延伸部31a、31b的材料與主體部33a與33b的材料不同。延伸部31a、31b的晶相數低於主體部33a與33b的晶相數。延伸部31a、31b的材料包括單晶矽，主體部33a與33b的材料包括摻雜的多晶矽。

請參照圖1C與圖1D，延伸部31a與31b延伸穿過導體層53，且著陸在位於導體層53下方的停止件52上。停止件52可以做為蝕刻停止層。此外，停止件52有助於延伸部31a、31b的形成。舉例來說，停止件52可以做為晶種層，而延伸部31a、31b可以磊晶成長製程形成。停止件52的材料包括多晶矽、單晶矽或其組合。

請參照圖1C與圖1D，換言之，延伸部31a、31b各自分別包括第一部分P1、第二部分P2與第三部分P3。第一部分P1與主體部33a或33b連接，且第一部分P1的頂面與側壁被主體部33a與33b包覆。第二部分P2位於第一部分P1與第三部分P3之間且與其二者連接。第二部分P2的側壁被隔離件24包覆，且第二部分P2與通道柱16以第一非零距離分離，且第二部分P2與絕緣柱28以第二非零距離分離。第三部分P3的底與停止件52連接，且第三部分P3的側壁被介電基底50側向包覆。

停止件52可以是停止塊52a、停止層52b、停止顆粒52c、基底52d或其組合，分別如圖2A至圖2D所示。

請參照圖2A，停止件52為多個停止塊52a。多個停止塊52a彼此電性隔離，且分別連接源極柱32a與汲極柱32b。停止塊52a可以是先形成停止膜再經由微影蝕刻製程進行圖案化而成。在一些實施例中，源極柱32a與汲極柱32b的延伸部31a、31b可以在多個停止塊52a上經由磊晶成長製程而成。

請參照圖2B，停止件52為停止層52b。記憶體元件的同一平面（plane）的源極柱32a與汲極柱32b可以著陸在同一停止層52b上。停止層52b可以是先形成停止膜再經由微影蝕刻製程進行圖案化而成。在一些實施例中，源極柱32a與汲極柱32b的延伸部31a、31b可以在停止層52b上經由磊晶成長製程而成。

請參照圖2C，停止件52為停止顆粒52c。停止件52可以為單個或是多個停止顆粒52c。停止顆粒52c可以用化學氣相沉積法來形成。在一些實施例中，源極柱32a與汲極柱32b的延伸部31a、31b可以在停止顆粒52c上磊晶成長而成。

請參照圖2D，停止件52為基底52d。換言之，源極柱32a與汲極柱32b可以著陸在基底52d上。在一些實施例中，源極柱32a與汲極柱32b的延伸部31a、31b可以在基底52d上經由磊晶成長製程而成。

請參照圖1G與圖1H，在一些實施例中，在導體層53與介電基底50之間還包括保護層49。在一些實施例中，保護層49包括單層或多層。保護層49包括絕緣材料。舉例來說，絕緣材料包括氮化矽、氧化矽或其組合。在另一些實施例中，保護層49還可以更包括導體材料，導體材料在絕緣材料之中或夾在兩層或多層絕緣材料之間。保護層49可以避免源極柱32a與汲極柱32b的延伸部31a、31b因為側向延伸而與導體層53電性連接。

請參照圖1I與圖1J，在另一些實施例中，源極柱32a與汲極柱32b在其延伸方向上（例如垂直介電基底50的方向上）可為連續的。源極柱32a與汲極柱32b包括彼此電性連接的主體部32l與足部32f。主體部32l延伸穿過閘極堆疊結構GSK、導體層53與保護層49。主體部32l與通道柱16的側壁電性接觸。足部32f的頂面與主體部32l連接。足部32f的底面著陸在停止件52上。源極柱32a與汲極柱32b的主體部32l與足部32f可以是由相同的材料形成，例如是摻雜的多晶矽。

請參照圖1I與圖1J，在一些實施例中，足部32f還略微側向延伸至保護層49下方，使得保護層49可以分隔足部32f與電荷儲存結構40，避免足部32f與電荷儲存結構40之間發生短路。

請參照圖1K與圖1L，在另一些實施例中，由於蝕刻製程的底切因素，導致所形成的足部32f更進一步過度地側向延伸至導體層53的下方。結果，使得足部32f的最大徑長D3大於主體部32l的底部的徑長D4。由於保護層49的設置，保護層49可以夾在足部32f與導體層53之間，以電性隔離足部32f與導體層53。

圖3A至圖3I是依照本發明的實施例的一種記憶體元件的製造流程的剖面示意圖。記憶體元件可以是三維AND快閃記憶體元件。以下以三維AND快閃記憶體元件為例來說明之，但本發明不限於此。

參照圖3A，提供介電基底100。介電基底100例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。介電基底100包括陣列區（未示出）與階梯區（未示出）。於陣列區與階梯區的介電基底100上形成堆疊結構SK1。堆疊結構SK1又可稱為中間堆疊結構SK1。在本實施例中，堆疊結構SK1由依序交錯堆疊於介電基底100上的絕緣層104與中間層106所構成。在其他實施例中，堆疊結構SK1可由依序交錯堆疊於介電基底100上的中間層106與絕緣層104所構成。此外，在本實施例中，堆疊結構SK1的最上層為絕緣層104。中間層106可作為犧牲層，在後續的製程中被局部移除之。在本實施例中，堆疊結構SK1具有6層絕緣層104與5層中間層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的絕緣層104與更多層的中間層106。中間層106例如為氮化矽，絕緣層104例如為氧化矽。

在一些實施例中，在形成堆疊結構SK1之前，在介電基底100上先形成絕緣層101、停止件102與導體層103。絕緣層101例如是氧化矽。停止件102形成在絕緣層101中。停止件102例如是停止層、停止塊、停止顆粒、基底或其組合。停止件102的材料例如是多晶矽。導體層103例如是接地的多晶矽層。導體層103又可以稱為虛設閘極，其可以用來關閉漏電路徑。之後，將堆疊結構SK1圖案化，以在階梯區（未示出）形成階梯結構（未示出）。

接著，參照圖3B，於陣列區的堆疊結構SK1中形成多個開口108。在本實施例中，開口108延伸穿過堆疊結構SK1與導體層103。在本實施例中，以上視角度來看，開口108具有圓形的輪廓（未示出），但本發明不限於此。在其他實施例中，開口108可具有其他形狀的輪廓，例如多邊形（未示出）。

參照圖3C，在開口108之中形成襯層110與通道柱116。襯層110的材料例如是氧化矽。通道柱116的材料可為半導體，例如未摻雜多晶矽。襯層110與通道柱116的形成方法例如是在堆疊結構SK1上以及開口108之中形成襯材料以及通道材料。接著，進行回蝕製程，以局部移除襯材料以及通道材料層，以形成襯層110與通道柱116。襯層110與通道柱116覆蓋在開口108的側壁上，裸露出開口108的底部。襯層110與通道柱116可延伸穿過堆疊結構SK1並延伸至絕緣層101中，但本發明不限於此。襯層110與通道柱116在其延伸方向上（例如垂直介電基底100的方向上）可分別為連續的。也就是說，襯層110與通道柱116各自在其延伸方向上為整體的，並未分成多個不相連的部分通道柱116的上視圖例如為環形（未示出）。在一些實施例中，通道柱116於上視角度來看可具有圓形的輪廓（未示出），但本發明不限於此。在其他實施例中，通道柱116以上視角度來看也可具有其他形狀（例如多邊形）的輪廓。

參照圖3C，在堆疊結構SK1上以及開口108之中填入絕緣填充材料。絕緣填充材料例如是低溫氧化矽。填入開口108中的絕緣填充材料形成絕緣填充層124且在絕緣填充層124中央會留下一圓形孔隙。然後，進行非等向性蝕刻製程，以使圓形孔隙擴大而形成孔109。

參照圖3C，在絕緣填充層124上以及孔109之中形成絕緣材料層。然後，進行非等向性蝕刻製程，移除部分的絕緣材料層，以在孔109之中形成絕緣柱128。絕緣柱128的材料與絕緣填充層124的材料不同。絕緣柱128的材料例如是氮化矽。

參照圖3D，進行圖案化製程，例如是微影與蝕刻製程，以在絕緣填充層124中形成孔129a與129b。在進行蝕刻的過程中，可以停止件102做為蝕刻停止層。因此，所形成的孔129a與129b穿過堆疊結構SK1並延伸至裸露出停止件102為止。孔129a與129b的側壁被絕緣填充層124環繞，孔129a與129b的底面裸露出停止件102。

參照圖3E，在孔129a與129b中分別形成延伸部131a與131b。延伸部131a與131b的材料包括單晶矽。延伸部131a與131b的形成方法例如是磊晶成長製程。在一些實施例中，停止件102為單晶矽，因此停止件102可以做為晶種，經由磊晶成長可以形成延伸部131a與131b。延伸部131a與131b的頂面可以接近導體層103的頂面或是高於導體層103的頂面。若是延伸部131a與131b的頂面低於導體層103的底面，則後續形成的主體部133a與133b（示於圖3G）很可能會與導體層103發生短路的問題。因此，延伸部131a與131b的頂面至少高於導體層103的底面。延伸部131a與131b的高度較高（例如延伸部131a與131b的頂面高於導體層103的頂面）時，後續的絕緣填充層124的蝕刻製程裕度較大，且留下來的絕緣填充層124a（示於圖3F）可以完全保護延伸部131a與131b。延伸部131a與131b可以藉由絕緣填充層124a與通道柱116完全隔離，並藉由絕緣層101與導體層103電性隔離。

參照圖3F，對絕緣填充層124進行蝕刻製程，例如是濕式蝕刻製程，以移除延伸部131a與131b以上的絕緣填充層124，形成孔130a與130b，並留下絕緣填充層124a。在進行蝕刻製程時，延伸部131a與131b可以做為蝕刻停止層。換言之，延伸部131a與131b佔據了孔130a與130b的一部分的空間，減少蝕刻劑與絕緣填充層124接觸的量，進而更精準地控制留下來的絕緣填充層124a的量（或高度）。因此，可以避免絕緣填充層124被嚴重地過度蝕刻，甚至可以避免絕緣填充層124被過度側向蝕刻而裸露出導體層103，導致後續形成的源極柱132a（示於圖3G）與導體層103之間或汲極柱132b（示於圖3G）與導體層103之間發生短路的問題。在一實施例中，孔130a與130b裸露出通道柱116的側壁以及延伸部131a與131b的頂面，但未裸露出延伸部131a與131b的上側壁（未示出）。在另一實施例中，為了確保延伸部131a與131b可以被裸露出來，會進行過度蝕刻製程，以使得孔130a與130b可以裸露出通道柱116的側壁以及延伸部131a與131b的頂面與上側壁，如圖3F所示。

在絕緣填充層124進行蝕刻製程之後，所留下來的絕緣填充層124a的頂面高於導體層103的底面。在一些實施例中，絕緣填充層124a的頂面介於導體層103的頂面與底面之間（未示出）。但本發明不以此為限。在另一些實施例中，絕緣填充層124a的頂面可以高於導體層103的頂面，且延伸部131a與131b的頂面可以被裸露出來，如圖3F所示。

參照圖3F，絕緣填充層124a側向環繞在延伸部131a與131b的側壁周圍。絕緣填充層124a可以做為隔離件，以側向隔離延伸部131a與131b與通道柱116，並側向隔離延伸部131a與131b與絕緣柱128。在一些實施例中，絕緣填充層124a的頂面的高度等於延伸部131a與131b的頂面的高度，使得延伸部131a與131b的頂面被絕緣填充層124a裸露出來。在另一些實施例中，絕緣填充層124a的頂面的高度低於延伸部131a與131b的頂面的高度，使得延伸部131a與131b的頂面與上側壁凸出於絕緣填充層124a的頂面。由於絕緣柱128的蝕刻速率小於絕緣填充層124的蝕刻速率，因此，絕緣柱128幾乎不會遭受蝕刻劑的破壞而保留下來。

參照圖3G，在孔130a與130b中形成主體部133a與133b。主體部133a與133b可分別與延伸部131a與131b共同形成導體柱132a與132b。導體柱132a與132b可以分別做為源極柱與汲極柱，以分別與通道柱116電性連接。主體部133a與133b可以是在基底100之上以及孔130a與130b中形成導體材料，然後再經由回蝕刻製程而形成。主體部133a與133b可以是摻雜的多晶矽。

參照圖3H，接著，在堆疊結構SK1、通道柱116、導體柱132a與132b、絕緣填充層124以及絕緣柱128上形成頂蓋絕緣層115。頂蓋絕緣層115的材料例如是氧化矽。

參照圖3I，接著，對頂蓋絕緣層115以及堆疊結構SK1進行圖案化製程，例如是微影與蝕刻製程，以形成分隔溝槽（未示出）。在進行蝕刻製程時，可以絕緣層101做為蝕刻停止層，使得分隔溝槽裸露出絕緣層101。分隔溝槽使頂蓋絕緣層115以及堆疊結構SK1分割成多個區塊（未示出）。

參照圖3I，進行蝕刻製程，例如濕式蝕刻製程，以將多層絕緣層104局部移除。蝕刻製程所採用的蝕刻劑（例如熱磷酸）注入於分隔溝槽之中，再將分隔溝槽所裸露的多層絕緣層104移除。進行蝕刻製程，藉由時間模式的控制，將大部分的多層絕緣層104移除，以形成多個水平開口（未示出）。

參照圖3I，進行取代製程，以將多層中間層106取代為多個閘極層138以及多個電荷儲存結構140。電荷儲存結構140包括穿隧層114、電荷儲存層112以及阻擋層136。襯層110可以被移除或留下來。在襯層110未被移除的實施例中，襯層110可以做為穿隧層114，在多個水平開口134中可以省略或額外形成多層額外的穿隧層的步驟。在襯層110被移除的實施例中，在多個水平開口134中還需另外形成多層穿隧層114。電荷儲存層112例如是氮化矽。阻擋層136例如為介電常數大於或等於7的高介電常數的材料，例如氧化鋁（Al ₂O ₃）、氧化鉿（HfO ₂）、氧化鑭（La ₂O ₅）、過渡金屬氧化物、鑭系元素氧化物或其組合。閘極層138例如是包括鎢。在一些實施例中，在形成多層閘極層138之前，還形成阻障層137。阻障層137例如為鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。

參照圖3I，穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138的形成方法例如是在分隔溝槽與水平開口134之中依序形成穿隧材料層、儲存材料層、阻擋材料層、阻障材料層以及導體材料層，然後，再進行回蝕刻製程，移除多個分隔溝槽中的穿隧材料層、儲存材料層、阻擋材料層、阻障材料層以及導體材料層，以在多個水平開口134中形成穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138。至此，形成閘極堆疊結構GSK。閘極堆疊結構GSK，設置於介電基底100上，且包括彼此交互堆疊的多層閘極層138與多層絕緣層104。

參照圖3I，在分隔溝槽中形成分隔狹縫結構（未示出）。分隔狹縫結構的形成方法包括在閘極堆疊結構GSK上以及分隔溝槽中填入絕緣襯層材料以及導體材料。絕緣材料例如氧化矽。導體材料例如是多晶矽。然後經由回蝕刻製程或是平坦化製程移除閘極堆疊結構GSK上多餘的絕緣襯層材料以及導體材料，以形成襯層與導體層。襯層與導體層合稱為分隔狹縫結構。在另一些實施例中，分隔狹縫結構也可以是被絕緣材料填滿，而無任何導體層。在又一些實施例中，分隔狹縫結構也可以是襯層，且襯層包覆著氣隙（air gap）而無任何導體層。

之後，在階梯區中形成多個接觸窗（未示出）。接觸窗著陸於階梯區的閘極層138的末端，並分別與閘極層138電性連接。

圖4A至圖4F是依照本發明的另一實施例的一種記憶體元件的製造流程的剖面示意圖。圖5A至圖5C是依照本發明的又一實施例的一種記憶體元件的製造流程的剖面示意圖。記憶體元件可以是三維AND快閃記憶體元件。以下以三維AND快閃記憶體元件為例來說明之，但本發明不限於此。

參照圖4A，依照上述的方法在基底100上形成絕緣層101、停止件102、導體層103與堆疊結構SK1。在本實施例中，在形成導體層103之前，先在絕緣層101上形成保護層149。保護層149的材料與導體層103以及絕緣層101的材料不同。保護層149包括單層或多層。保護層149包括絕緣材料。絕緣材料包括氮化矽、氧化矽或其組合。保護層149還可以更包括導體材料，位於絕緣材料中。保護層149的形成方法例如是化學氣相沉積法。

參照圖4B，在陣列區的堆疊結構SK1中形成多個開口108。在本實施例中，開口108延伸穿過堆疊結構SK1、導體層103以及保護層149。

參照圖4C，在開口108之中形成襯層110與通道柱116。接著，在開口108之中形成絕緣填充層124與絕緣柱128。襯層110、通道柱116、絕緣填充層124與絕緣柱128可以採用上述相同的方法來形成。

參照圖4D，進行圖案化製程，例如是微影與蝕刻製程，以在絕緣填充層124中形成孔130a與130b。在進行蝕刻的過程中，可以停止件102做為蝕刻停止層。所形成的孔130a與130b穿過堆疊結構SK1並延伸至裸露出停止件102。蝕刻製程例如是先進行非等向性蝕刻製程，例如是乾式蝕刻製程。接著，再進行等向性蝕刻製程，例如是濕式蝕刻製程。在進行等向性蝕刻製程中，蝕刻劑會側向蝕刻絕緣層101，而造成底切，而形成孔130f。孔130l穿過堆疊結構SK1並縱向延伸裸露出停止件102。孔130f在孔130l下方且在空間上彼此連通而形成孔130a與130b。在一些實施例中，孔130f側向延伸而裸露出襯層110的底部，如圖4D所示。在另一些實施例中，孔130f側向延伸，不僅裸露出襯層110的底部，甚至還延伸至導體層103的下方，如圖5A所示。參照圖5A，延伸至導體層103的下方的孔130f裸露出保護層149。換言之，保護層149可以保護導體層103，避免導體層103在形成孔130a與130b的過程中裸露出來，進而避免在孔130a、130b中形成的導體柱132a、132b與導體層103之間發生短路的問題。

參照圖4E與圖5B，在孔130a與130b中形成導體柱132a與132b。導體柱132a與132b包括摻雜的多晶矽。導體柱132a與132b可以分別做為源極柱與汲極柱，以分別與通道柱116電性連接。導體柱132a與132b可以包括彼此連接的主體部132l與足部132f。主體部132l填充在孔130f之中。足部132f填入於孔130f之中。參照圖5B，足部132f與導體層103在縱向上重疊，但彼此藉由保護層149來電性隔離，因此，可以避免短路的問題。

參照圖4F與圖5C，依照上述方法對中間層106進行取代製程，以形成電荷儲存結構140與閘極層138。

上述的保護層149也可以用於前面所述的實施例中，所形成的記憶體元件如圖6所示。

以上是以三維AND快閃記憶體元件為例來說明。然而，本發明不限於此。在其他的實施例中，也可以應用於三維NOR快閃記體元件等。

在本發明實施例之記憶體元件中，藉由將導體柱（例如是源極柱或汲極柱）的下部的徑長縮小且與通道柱電性絕緣，或藉由在接地導體層下方設置保護層，以避免導體柱（例如是源極柱或汲極柱）與接地的導體層發生短路。

本發明實施例之記憶體元件的製造方法可以與現有製程整合，並且可以增加製程的裕度。

10:記憶體陣列 12、112:電荷儲存層 14、114:穿隧層 16、116:通道柱 20:記憶單元 24:隔離件 28、128:絕緣柱 31a、31b、131a、131b:延伸部 32a:第一導體柱/源極柱 32b:第二導體柱/汲極柱 32f、132f:足部 32l、33a、33b、132l、133a、133b:主體部 36、136:阻擋層 38:閘極層/字元線 138:閘極層 40、140:電荷儲存結構 49、149:保護層 50:介電基底 50s:表面 52、102:停止件 52a:停止塊 52b:停止層 52c:停止顆粒 52d、100:基底 53、103:導體層 54、101、107:絕緣層 60:箭頭 104:絕緣層 106:中間層 108:開口 109、129a、129b、130a、130b:孔 110:襯層 115:頂蓋絕緣層 122:絕緣層 124、124a:絕緣填充層 130l:孔 130f:孔 132a、132b:導體柱 134:水平開口 137:阻障層 A ⁽ⁱ⁾、A ⁽ⁱ⁺¹⁾:記憶體陣列 BLOCK、BLOCK ⁽ⁱ⁾、BLOCK ⁽ⁱ⁺¹⁾:區塊 BL _n、BL _n+1:位元線 SL _n、SL _n+1:源極線 SP ^{( i )} _n、SP ⁽ⁱ⁾ _n+1、SP ^{( i+1 )} _n、SP ⁽ⁱ⁺¹⁾ _n+1:源極柱 DP ⁽ⁱ⁾ _n、DP ⁽ⁱ⁾ _n+1、DP ⁽ⁱ⁺¹⁾ _n、DP ⁽ⁱ⁺¹⁾ _n+1:源極柱 WL ⁽ⁱ⁾ _m、WL ⁽ⁱ⁾ _m+1、WL ⁽ⁱ⁺¹⁾ _m、WL ⁽ⁱ⁺¹⁾ _m+1:字元線 X、Y、Z:方向 D1、D2、D3、D4:徑長 GSK:閘極堆疊結構 P1:第一部分 P2:第二部分 P3:第三部分 SK1:堆疊結構 I-I’、II-II’、III-III’:切線

圖1A示出根據一些實施例的記憶體陣列的電路圖。 圖1B示出圖1A中的記憶體陣列的局部三維視圖。 圖1C與圖1D示出圖1B的切線I-I’的剖面圖。 圖1E示出圖1B、圖1C、圖1D的切線II-II’的上視圖。 圖1F示出圖1B與圖1C的切線III-III’的上視圖。 圖1G至圖1L示出圖1A中記憶體陣列的各種局部的剖面圖。 圖2A至圖2D是依照本發明的實施例的各種記憶體元件的剖面示意圖。 圖3A至圖3I是依照本發明的實施例的一種記憶體元件的製造流程的剖面示意圖。 圖4A至圖4F是依照本發明的另一實施例的一種記憶體元件的製造流程的剖面示意圖。 圖5A至圖5C是依照本發明的又一實施例的一種記憶體元件的製造流程的剖面示意圖。 圖6是依照本發明的又一實施例的一種記憶體元件的剖面示意圖。

12:電荷儲存層

14:穿隧層

16:通道柱

20:記憶單元

24:絕緣填充層

28:絕緣柱

31a、31b:延伸部

32a:源極柱/導體柱

32b:汲極柱/導體柱

53:導體層

D1、D2:徑長

Claims (10)

1. 一種記憶體元件，包括：閘極堆疊結構，位於介電基底上方，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；通道柱，延伸穿過所述閘極堆疊結構；多個導體柱，其中每一導體柱包括：主體部，延伸穿過所述閘極堆疊結構，其中所述主體部與所述通道柱電性連接；以及延伸部，在所述主體部下方且與所述主體部連接，其中所述延伸部與所述通道柱電性隔離；電荷儲存結構，位於所述通道柱與所述多個閘極層之間；以及隔離件，位於所述延伸部與所述通道柱之間。
2. 如請求項1所述之記憶體元件，其中所述延伸部與所述主體部之間具有界面。
3. 如請求項1所述之記憶體元件，其中所述延伸部的晶相數低於所述主體部的晶相數。
4. 如請求項1所述之記憶體元件，其中所述延伸部的材料包括單晶矽，所述主體部的材料包括摻雜的多晶矽。
5. 如請求項1所述之記憶體元件，其中所述延伸部的頂面以及上側壁被所述主體部包覆。
6. 如請求項1所述之記憶體元件，更包括： 導體層，位於所述閘極堆疊結構與所述介電基底之間；停止件，位於所述導體層與所述介電基底之間，其中所述延伸部延伸穿過所述導體層且著陸於所述停止件；以及絕緣柱，延伸穿過所述閘極堆疊結構與所述導體層，其中所述絕緣柱分離所述多個導體柱且與所述延伸部側向間隔一非零距離。
7. 如請求項2所述之記憶體元件，其中所述停止件包括停止層、停止塊、停止顆粒、基底或其組合。
8. 一種記憶體元件的製造方法，包括：形成停止件於介電基底上；形成導體層於所述停止件上；形成堆疊結構於所述導體層上，其中所述堆疊結構包括彼此交替堆疊的多個中間層與多個絕緣層；形成開口於所述堆疊結構中；形成通道柱於所述開口中；形成絕緣填充層於所述開口中；形成絕緣柱於所述開口剩餘的空間中；於所述絕緣填充層中形成多個第一孔，其中所述停止件裸露於所述多個第一孔；形成多個延伸部於所述多個第一孔中；移除被所述多個第一孔裸露的部分的所述絕緣填充層以形成多個第二孔，其中所述多個延伸部的頂面裸露於所述多個第二 孔，其中所留下的另一部分所述絕緣填充層形成隔離件，位於所述延伸部與所述通道柱之間；於所述多個第二孔中形成多個主體部，其中所述主體部與所述延伸部連接，且與所述延伸部共同形成多個導體柱；將所述多個中間層取代為多個閘極層；以及形成多個電荷儲存結構，於所述多個閘極層與所述通道柱之間。
9. 如請求項8所述之記憶體元件的製造方法，其中所述停止件包括多晶矽，且形成所述多個延伸部的方法包括磊晶成長製程。
10. 如請求項8所述之記憶體元件的製造方法，更包括形成保護層於所述導體層與所述停止件之間。