TW201539721A - 高深寬比蝕刻方法 - Google Patents
高深寬比蝕刻方法 Download PDFInfo
- Publication number
- TW201539721A TW201539721A TW103137993A TW103137993A TW201539721A TW 201539721 A TW201539721 A TW 201539721A TW 103137993 A TW103137993 A TW 103137993A TW 103137993 A TW103137993 A TW 103137993A TW 201539721 A TW201539721 A TW 201539721A
- Authority
- TW
- Taiwan
- Prior art keywords
- conductive
- trenches
- layer
- storage
- stacks
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 30
- 238000005530 etching Methods 0.000 title claims description 18
- 239000004020 conductor Substances 0.000 claims abstract description 68
- 238000003860 storage Methods 0.000 claims description 177
- 238000004519 manufacturing process Methods 0.000 claims description 23
- 239000000203 mixture Substances 0.000 claims description 19
- 239000011232 storage material Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 130
- 238000001020 plasma etching Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000000151 deposition Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000011149 active material Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 229910052729 chemical element Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
數層之第一導電材料係被蝕刻以界定在第一組溝槽之左右的第一組堆疊之導電條帶，於此，一堆疊具有大於目標寬度的兩倍之寬度。第一儲存層係形成於第一組溝槽中之導電條帶之側表面上，而第二導電材料之第一層係形成在第一儲存層上面。第一組堆疊係被蝕刻以界定在第二組溝槽之間的第二組堆疊之導電條帶，其中，一堆疊具有等於目標寬度之寬度。第二儲存層係形成於第二組溝槽中之導電條帶之側表面上，而第二導電材料之第二層係形成在第二儲存層上面。
Description
本發明是有關於三維(Three-Dimensional, 3D)儲存裝置，且特別是有關於這些儲存裝置之製造方法。
高密度儲存裝置被設計成包括快閃記憶胞或其他型式之記憶胞之陣列。於某些例子中，記憶胞包括薄膜電晶體，其可被配置成3D架構。
在一個例子中，一種3D儲存裝置包括被絕緣材料隔開之數個堆疊之多晶體主動條帶。主動條帶可作為位元線或字元線。3D儲存裝置可包括數個字元線結構，正交地配置在作為位元線之數個堆疊之主動條帶上。或者，3D儲存裝置可包括數個位元線結構，正交地配置在作為字元線之數個堆疊之主動條帶上面。包括電荷儲存結構之記憶胞，係形成於在數個堆疊中之主動條帶之側表面與字元線結構或位元線結構之間的交點。記憶胞之通道區係形成於主動材料條帶中。當儲存裝置中之數個堆疊包括更多層之記憶胞時，使用小尺寸記憶胞(包括垂直閘極(Vertical Gage, VG)3D NAND儲存裝置)之3D儲存裝置會在製造這些儲存裝置時出現挑戰。
理想上，欲改善製造這些儲存裝置之方法。
本發明提供一種儲存裝置之製造方法。與絕緣層交錯之第一導電材料之數層係形成於一積體電路基板上。第一導電材料之數層係被蝕刻以界定在第一組溝槽之左右的第一組堆疊之導電條帶，於此第一組堆疊中之一堆疊具有大於一目標寬度的兩倍之寬度。
如於本發明說明書所使用的一目標寬度，係表示可作為儲存裝置中之位元線之數個堆疊之導電條帶之一平均寬度。目標寬度實質上可等於一被稱為半導體製造技術之習知技藝之'1F'之臨界尺寸。如於本發明說明書所使用的"實質上等於"意指在如熟習本項技藝者所理解之半導體製造技術之製造公差之內。例如，臨界尺寸可具有在靠近堆疊之上端與靠近堆疊之底部之導電條帶之間的從26nm至33nm之平均值之範圍。儲存層係形成於在鄰近堆疊之間的溝槽中，且可作為字元線之傳導線係被界定在儲存層上面。在本發明說明書中，雖然靠近堆疊之上端及靠近堆疊之底部之溝槽的寬度之平均值之範圍可以不同於導電條帶之臨界尺寸之平均值之範圍，但溝槽之寬度亦被稱為'1F'。一溝槽與一合成的儲存裝置中之鄰近的堆疊之一種結合的寬度可被稱為'2F'。
在界定第一組堆疊之後，一第一儲存層係形成於第一組溝槽之第一組堆疊中的導電條帶之側表面上，且一第二導電材料之第一層係形成在第一儲存層上面並具有一個與第一儲存層共形之表面。
在第一儲存層與第二導電材料之第一層形成於第一組溝槽中之後，第一組堆疊係被蝕刻，以將第一組堆疊中之每個堆疊分成導電條帶之第二組堆疊中。第二組堆疊中之每個堆疊，係界定在第一組溝槽中之一第一溝槽與第二組溝槽中之一第二溝槽之間。第二組堆疊中之一堆疊具有實質上等於目標寬度之寬度。
在第二組堆疊界定在第二組溝槽之間之後，一第二儲存層係形成於第二組溝槽之第二組堆疊中之導電條帶之側表面上，且一第二導電材料之第二層係形成在第二儲存層上面並具有一與第二儲存層共形之表面。
在第二儲存層形成於第二組溝槽之第二組堆疊中的導電條帶之側表面上，且第二導電材料之第二層係形成在第二儲存層上面並具有一與第二儲存層共形之表面之後，第二導電材料之第一層係被蝕刻，以界定第一組溝槽中之第一組傳導線。第一組溝槽之數條傳導線中的傳導線係正交地被配置在第一儲存層上面，並具有數個與第一儲存層共形之表面，藉以界定在位於第一組堆疊中之導電條帶之側表面與第一組溝槽中之第一組傳導線之間的交點之介面區域之記憶胞。
在數條傳導線係被界定在第一組溝槽中之後，第二導電材料之第二層係被蝕刻，以界定一在第二組溝槽中之第二組傳導線。第二組溝槽之數條傳導線中的傳導線係正交地被配置在第二儲存層上面，並具有數個與第二儲存層共形之表面，藉以界定在位於第二組堆疊中之導電條帶之側表面與第二組溝槽中之第二組傳導線之間的交點之介面區域之記憶胞。
可形成水平傳導線，以將第一組溝槽中之第一組傳導線及第二組溝槽中之第二組傳導線連接至儲存裝置中之一列解碼器。可形成位元線結構，以將第二組堆疊之導電條帶中之導電條帶連接至儲存裝置中之一行解碼器。
亦提供一種實質上如於此所說明的儲存裝置。
本發明之其他實施樣態及優點可在檢閱下述附圖、詳細說明與申請專利範圍時獲得瞭解。
ML1、ML2、ML3‧‧‧金屬層
102、103、104、105‧‧‧導電條帶
102B、103B、104B、105B‧‧‧位元線結構
109‧‧‧SSL閘極結構
112、113、114、115‧‧‧導電條帶
112A、113A、114A、115A‧‧‧位元線結構
119‧‧‧SSL閘極結構
125-1 WL至125-N WL‧‧‧字元線
126、127‧‧‧接地端選擇線GSL
128‧‧‧源極線
172、173、174、175‧‧‧層間連接器
200‧‧‧結構
201‧‧‧積體電路基板
211、213、215‧‧‧導電層/第一導電材料
212、214、216‧‧‧絕緣層
290‧‧‧第一可移除硬性遮罩
310、320、330‧‧‧第一組堆疊之導電條帶
311、313‧‧‧導電條帶
312、314、316‧‧‧絕緣條帶
315‧‧‧導電條帶/溝槽
325‧‧‧溝槽
330‧‧‧堆疊
331、333、335‧‧‧導電條帶
332、334、336‧‧‧絕緣條帶
410‧‧‧第一儲存層
420‧‧‧第二導電材料之第一層
590‧‧‧第二可移除硬性遮罩
611、613、615‧‧‧導電條帶
612、614、616‧‧‧絕緣條帶
631、633、635‧‧‧導電條帶
632、634、636‧‧‧絕緣條帶
640、642、650、652、660、662‧‧‧堆疊之導電條帶
641、651、661‧‧‧第二溝槽
650‧‧‧堆疊
652、660‧‧‧堆疊
710‧‧‧第二儲存層
720‧‧‧第二導電材料
890‧‧‧第三可移除硬性遮罩
911、912‧‧‧第一儲存組成物
921、922‧‧‧第一組傳導線
930‧‧‧孔洞
1090‧‧‧第四可移除硬性遮罩
1111、1112‧‧‧第二儲存組成物
1121、1122‧‧‧傳導線
1130‧‧‧孔洞
1210、1220‧‧‧水平傳導線
1310、1320至1390‧‧‧步驟
1400‧‧‧積體電路
1405‧‧‧資料輸入線
1410‧‧‧控制器
1420‧‧‧區塊
1430‧‧‧匯流排
1440‧‧‧列解碼器
1445‧‧‧字元線
1450‧‧‧儲存體解碼器
1455‧‧‧匯流排
1460‧‧‧儲存器陣列
1465‧‧‧位元線
1470‧‧‧行解碼器
1475‧‧‧資料匯流排
1480‧‧‧區塊
1485‧‧‧資料線
1490‧‧‧輸出電路
102、103、104、105‧‧‧導電條帶
102B、103B、104B、105B‧‧‧位元線結構
109‧‧‧SSL閘極結構
112、113、114、115‧‧‧導電條帶
112A、113A、114A、115A‧‧‧位元線結構
119‧‧‧SSL閘極結構
125-1 WL至125-N WL‧‧‧字元線
126、127‧‧‧接地端選擇線GSL
128‧‧‧源極線
172、173、174、175‧‧‧層間連接器
200‧‧‧結構
201‧‧‧積體電路基板
211、213、215‧‧‧導電層/第一導電材料
212、214、216‧‧‧絕緣層
290‧‧‧第一可移除硬性遮罩
310、320、330‧‧‧第一組堆疊之導電條帶
311、313‧‧‧導電條帶
312、314、316‧‧‧絕緣條帶
315‧‧‧導電條帶/溝槽
325‧‧‧溝槽
330‧‧‧堆疊
331、333、335‧‧‧導電條帶
332、334、336‧‧‧絕緣條帶
410‧‧‧第一儲存層
420‧‧‧第二導電材料之第一層
590‧‧‧第二可移除硬性遮罩
611、613、615‧‧‧導電條帶
612、614、616‧‧‧絕緣條帶
631、633、635‧‧‧導電條帶
632、634、636‧‧‧絕緣條帶
640、642、650、652、660、662‧‧‧堆疊之導電條帶
641、651、661‧‧‧第二溝槽
650‧‧‧堆疊
652、660‧‧‧堆疊
710‧‧‧第二儲存層
720‧‧‧第二導電材料
890‧‧‧第三可移除硬性遮罩
911、912‧‧‧第一儲存組成物
921、922‧‧‧第一組傳導線
930‧‧‧孔洞
1090‧‧‧第四可移除硬性遮罩
1111、1112‧‧‧第二儲存組成物
1121、1122‧‧‧傳導線
1130‧‧‧孔洞
1210、1220‧‧‧水平傳導線
1310、1320至1390‧‧‧步驟
1400‧‧‧積體電路
1405‧‧‧資料輸入線
1410‧‧‧控制器
1420‧‧‧區塊
1430‧‧‧匯流排
1440‧‧‧列解碼器
1445‧‧‧字元線
1450‧‧‧儲存體解碼器
1455‧‧‧匯流排
1460‧‧‧儲存器陣列
1465‧‧‧位元線
1470‧‧‧行解碼器
1475‧‧‧資料匯流排
1480‧‧‧區塊
1485‧‧‧資料線
1490‧‧‧輸出電路
第1圖係為一種三維(3D)NAND-快閃儲存裝置之立體圖。
第2圖顯示用於製造如同第1圖的一儲存裝置之一製程中之一階段。
第3圖顯示用於製造如同第1圖的一儲存裝置之一製程中之一第一蝕刻階段。
第4圖顯示用於製造如同第1圖的一儲存裝置之一製程中之一第一填補階段。
第5圖顯示在第4圖所顯示之結構上面之一可移除硬性遮罩。
第6圖顯示用於製造如同第1圖的一儲存裝置之一製程中之一第二蝕刻階段。
第7圖顯示用於製造如同第1圖的一儲存裝置之一製程中之一第二填補階段。
第8圖顯示在第7圖所顯示之結構上面之一可移除硬性遮罩。
第9圖顯示一第三蝕刻階段，用於界定第一組溝槽中之數條傳導線。
第10圖顯示在第9圖所顯示之結構上面之一可移除硬性遮罩。
第11圖顯示一第四蝕刻階段，用於界定第二組溝槽中之數條傳導線。
第12圖顯示數條連接字元線之水平傳導線。
第13A及13B圖顯示用於製造一儲存裝置之方法之一實施例之簡化流程圖。
第14圖係為依據一實施例之一積體電路儲存裝置之簡化方塊圖。
以下參考圖式而提供本發明之實施例之詳細說明。下述說明將參照特定構造實施例及方法。吾人應理解到，不存在有意圖將本發明限制於詳細揭露的實施例及方法，但本發明可藉由使用其他特徵、元件、方法及實施例而實行。較佳實施例係被描述以說明本發明，而非限制其由申請專利範圍所界定之範疇。熟習本項技藝者將認定關於以下說明之各種等效變化。各種實施例中之相同元件通常是以相同的參考數字提及。
第1圖係為一種三維(3D)NAND-快閃儲存裝置之立體圖。第1圖所顯示之裝置包括數個與絕緣條帶交錯之堆疊的導電條帶。絕緣材料係從此圖中被移除以暴露出額外結構。舉例而言，絕緣條帶係在堆疊中之導電條帶之間被移除，以及在堆疊之導電條帶之間被移除。於此說明這個結構的某些細節，作為與基板上之周邊電路(未顯示)結合，可在半導體基板上被製造之一種三維(3D)儲存器陣列之例子。其他多層電路結構亦可藉由使用於此所說明之技術而形成。
在第1圖所顯示之例子中，一種多層陣列係形成於一絕緣層上，並包括與數個堆疊共形之數條字元線125-1 WL至125-N WL(其中奇數頁的WL編號下降)。數個堆疊包括在數個平面中之導電條帶112、113、114及115。相同平面中之導電條帶係藉由位元線結構(例如102B)而電性耦接在一起。
位元線結構112A、113A、114A及115A截斷導電條帶，例如數個堆疊中之導電條帶112、113、114及115。如顯示的，這些位元線結構112A、113A、114A及115A係電性連接至不同的位元線，用於連接至解碼電路以選擇在陣列之內的平面。這些位元線結構112A、113A、114A及115A可在界定數個堆疊的同時被圖案化。
位元線結構102B、103B、104B及105B截斷導電條帶，例如導電條帶102、103、104及105。如顯示的，層間連接器172、173、174、175將位元線結構102B、103B、104B及105B電性連接至金屬層(例如一金屬層ML3)中之不同的位元線，用於連接至解碼電路以選擇在陣列之內的平面。這些位元線結構102B、103B、104B及105B可在界定數個堆疊的同時被圖案化。
任何既定堆疊之導電條帶係耦接至位元線結構112A、113A、114A及115A或位元線結構102B、103B、104B及105B，而非兩者。一疊半導體位元線具有位元線端往源極線端方位或源極線端往位元線端方位之兩個相反方位之其中一個。舉例而言，此堆疊之導電條帶112、113、114及115具有位元線端往源極線端方位；而導電條帶102、103、104及105之堆疊具有源極線端往位元線端方位。
此堆疊之導電條帶112、113、114及115係藉由位元線結構112A、113A、114A及115A而終止於一端，通過SSL閘極結構119、接地選擇線GSL 126、字元線125-1 WL至125-N WL、接地選擇線GSL 127，且藉由源極線128而終止於另一端。此堆疊之導電條帶112、113、114及115並未到達位元線結構102B、103B、104B及105B。
此堆疊之導電條帶102、103、104及105係藉由位元線結構102B、103B、104B及105B而終止於一端，通過SSL閘極結構109、接地選擇線GSL 127、字元線125-N WL至125-1 WL、接地選擇線GSL 126，且藉由一源極線(被圖式之其他部分遮蔽)而終止於另一端。導電條帶102、103、104及105之堆疊並未到達位元線結構112A、113A、114A及115A。
一層之儲存材料係被部署在位於導電條帶112-115及102-105之表面與數條字元線125-1 WL至125-N WL之間的交點之介面區域中。接地選擇線GSL 126及GSL 127係與數個堆疊共形，類似於字元線。
每個堆疊之導電條帶係藉由位元線結構而終止於一端並藉由一源極線而終止於另一端。舉例而言，此堆疊之導電條帶112、113、114及115係藉由位元線結構112A、113A、114A及115A而終止於一端，並藉由一源極線128而終止在另一端上。位於此圖之近端，每隔一個堆疊之導電條帶係藉由位元線結構102B、103B、104B及105B而終止，且每隔一個堆疊之導電條帶係藉由分離的源極線而終止。位於此圖之遠端，每隔一個堆疊之導電條帶係藉由位元線結構112A、113A、114A及115A而終止，且每隔一個堆疊之導電條帶係藉由分離的源極線而終止。
位元線及串列選擇線係形成於金屬層ML1、ML2及ML3。位元線係耦接至一平面解碼器(未顯示)。串列選擇線係耦接至一串列選擇線解碼器(未顯示)。
接地端選擇線GSL 126及127可在界定字元線125-1 WL至125-N WL之相同的步驟期間被圖案化。接地選擇裝置係形成於在數個堆疊之表面與接地選擇線GSL 126及127之間的交點。SSL閘極結構119及109可在界定字元線125-1 WL至125-N WL之相同的步驟期間被圖案化。串列選擇裝置係形成於在數個堆疊之表面及串列選擇(SSL)閘極結構119及109之間的交點。這些設備係耦接至解碼電路，用於選擇在此陣列中之特定堆疊之內的串列。
在第1圖所顯示之例子中，儲存器元件係形成於位於導電條帶112-115及102-105之表面與數條字元線125-1 WL至125-N WL之間的交點之介面區域中。在操作中，當電壓經由其中一條字元線被施加至一儲存器元件之一閘極結構時，在閘極結構之下對應於儲存器元件之一記憶胞中之一通道區係被導通。於此所說明之技術係針對改善一記憶胞中之通道區之性能，其可改善薄膜記憶胞之性能，例如使用於第1圖之3D陣列之那些記憶胞。
第2-9圖顯示用於製造如同第1圖的一儲存裝置之一基本製程中的階段。在第2-9圖所顯示之製程中，第一組堆疊之導電條帶係被界定在第一組溝槽之間，於此第一組堆疊中之每個堆疊具有一大於目標寬度的兩倍或'2F'之寬度。一第一儲存層係形成於溝槽中，而可作為字元線之傳導線係被界定在第一儲存層上面。然後，第一組堆疊之導電條帶係被蝕刻，以將第一組堆疊中之每個堆疊分成在第二組溝槽之間的導電條帶之第二組堆疊，於此第二組堆疊中之每個堆疊具有一實質上等於目標寬度或'1F'之寬度。接著，於第二組溝槽中形成一第二儲存層，且在第二儲存層上面界定可作為字元線之傳導線。
在第2圖中，一結構200係顯示成包括在一積體電路基板(例如201)上之與絕緣層(例如212、214、216)交錯之一第一導電材料(例如211、213、215)之數層，由絕緣層及導電層之交錯沉積所產生。導電層可藉由使用摻雜半導體而譬如在一毯覆式沉積(Blanket Deposition)中形成在一儲存裝置之一陣列區域中。依據實施例，導電層(例如211、213、215)可藉由使用具有N型或P型摻雜之多晶矽或磊晶單晶矽而被實施。層間絕緣層(例如212、214、216)可譬如藉由二氧化矽、其他氧化矽或氮化矽而被實施。這些層可利用各種方法來形成，包括習知技藝可得到的低壓化學氣相沉積LPCVD製程。
一第一可移除硬性遮罩(例如290)，例如先進圖案化薄膜(Advanced Patterning Film, APF)，係形成在一與絕緣層交錯之第一導電材料上，用於圖案化在第一組溝槽之間的第一組堆疊之導電條帶。第一可移除硬性遮罩具有分別對應於第一組堆疊之導電條帶中之堆疊與第一組溝槽中之溝槽之遮罩區域以及隔開的開放蝕刻區域。
第3圖顯示用於製造如同第1圖的一儲存裝置之一製程中之第一蝕刻階段。第一導電材料之數層係譬如藉由使用第一可移除硬性遮罩(例如290，第2圖)及反應性離子蝕刻(RIE)而在一第一平版印刷圖案化步驟中被蝕刻，用於界定在第一組溝槽(例如315、325)之間的第一組堆疊之導電條帶(例如310、320、330)。例如，一堆疊310可包括與絕緣條帶312、314及316交錯之導電條帶311、313及315，而一堆疊330可包括與絕緣條帶332、334及336交錯之導電條帶331、333及335。導電條帶可藉由使用第一導電材料而被實施。在界定第一組堆疊之導電條帶(例如310、320、330)之後，可移除硬性遮罩(例如290)係例如藉由使用O2
/H2
電漿灰化機而被移除，停止於在可移除硬性遮罩下方之一絕緣層。在半導體製造中，電漿灰化係為從一被蝕刻晶片移除光阻或可移除硬性遮罩之製程。藉由使用一電漿源，產生一單原子反應物質。氧及氫可被使用作為反應物質。反應物質與光阻或可移除硬性遮罩結合以形成接著被移除之氣體。
第一組堆疊中之一堆疊可具有大於目標寬度的兩倍或'2F'之寬度。如第3圖之例子所示，堆疊(例如310、320、330)具有大於目標寬度的兩倍或'2F'之寬度。
當儲存裝置中之堆疊包括更多層之記憶胞時，在堆疊之間的溝槽都必須更深並具有較高的深寬比。然而，當深寬比變得更高時，在溝槽之間的堆疊會具有包括彎曲及倒塌之機械問題。具有一較寬寬度(例如'3F')之堆疊係比具有一更狹小的寬度(例如'1F')之堆疊較不可能經驗彎曲或倒塌問題。藉由釋放堆疊之寬度，譬如從1F至3F，可更確實地製造儲存裝置中之堆疊以支援更多層之記憶胞。
第4圖顯示用於製造如同第1圖的一儲存裝置之一製程中之第一填補階段。第4圖顯示使第一儲存層(例如410)形成在第一組溝槽(例如315、325)之第一組堆疊中之導電條帶之側表面上，以及使一第二導電材料之第一層(例如420)形成在第一儲存層(例如410)上面並具有一與第一儲存層(例如410)共形之表面上面之結果。第一儲存層係以一保形方式被沉積在第一組堆疊之導電條帶中之堆疊上面。第一儲存層可藉由可包括電荷儲存結構之一儲存材料之毯覆式沉積而形成。
儲存裝置中之電荷儲存結構可包括從快閃儲存器技術得知之多層介電電荷補捉結構，例如ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS(矽-氧化物-氮化物-氧化物-矽)、BE-SONOS(能隙工程矽-氧化物-氮化物-氧化物-矽)、TANOS(鉭氮化物、氧化鋁、氮化矽、氧化矽、矽)以及MA BE-SONOS(金屬-高k帶間隙-工程矽-氧化物-氮化物-氧化物-矽)。
第二導電材料之第一層可包括具有N型或P型摻雜之高功函數金屬或多晶矽，且用於作為字元線之傳導線。一金屬之功函數(work function)表示需要從金屬移除一電子之最小熱力學功(亦即，能量)。功函數係為一種金屬之表面之特性。例如，高功函數金屬可包括化學元素TiN、TaN、Pt、W等。高深寬比沉積技術(例如多晶矽之低壓力化學氣相沉積)可被利用，以完全填滿在堆疊之間的溝槽，甚至完全填滿像具有高深寬比之10毫微米寬那樣的非常狹小的溝槽。
第5圖顯示在第4圖所顯示之結構上面之第二可移除硬性遮罩(例如590)，例如先進圖案化薄膜(Advanced Patterning Film, APF)。第二可移除硬性遮罩具有數個遮罩區域以及數個隔開的開放蝕刻區域，分別對應於導電條帶之第二組堆疊中之導電條帶之堆疊與第二組溝槽中之溝槽。
第6圖顯示用於製造如同第1圖的一儲存裝置之製程中之第二蝕刻階段。在第一儲存層(例如410)與一第二導電材料之第一層(例如420)形成於第一組溝槽(例如315、325)中之後，第一組堆疊係譬如藉由使用一第二可移除硬性遮罩(例如590，第5圖)及反應性離子蝕刻(Reactive Ion Etching, RIE)而被蝕刻，用於界定在第二組溝槽(例如641、651、661)之間的導電條帶之第二組堆疊(例如640、642、650、652、660、662)。第一組堆疊(例如310)中之每個堆疊係分為第二組堆疊之導電條帶中的兩個堆疊(例如640、642)。例如，一堆疊640可包括與絕緣條帶612、614及616交錯之導電條帶611、613及615，且一堆疊662可包括與絕緣條帶632、634及636交錯之導電條帶631、633及635。第二組堆疊中之每個堆疊(例如642)係被界定在第一組溝槽中之一第一溝槽(例如315)與第二組溝槽中之一第二溝槽(例如641)之間。第二組堆疊中之一堆疊具有一實質上等於目標寬度或'1F'之寬度。在界定第二組堆疊之導電條帶(例如640、642、650、652、660、662)之後，例如藉由使用O2
/H2
電漿灰化機而移除可移除硬性遮罩(例如590)，藉以停止於一在可移除硬性遮罩下方之絕緣層。
因為第一組溝槽中之溝槽係在界定第二組堆疊之導電條帶之前以第一儲存層及第二導電材料填滿，所以鄰近以第一儲存層及第二導電材料填滿之第一組溝槽中之一溝槽(例如315)之第二組堆疊中之兩個堆疊(例如642、650)，在結構上係比鄰近一並未被填滿之溝槽之兩個堆疊更強。因此，可利用較高的深寬比來蝕刻溝槽，且可製造出堆疊中之更多層之記憶胞。
第7圖顯示用於製造如同第1圖的一儲存裝置之製程中之一第二填補階段。第7圖顯示使第二儲存層(例如710)形成在第二組溝槽(例如641、651、661)之第二組堆疊中的導電條帶之側表面上，以及使第二層之第二導電材料(例如720)形成在第二儲存層(例如710)上面並具有與第二儲存層(例如710)共形之表面之結果。第二儲存層係以一種保形方式被沉積在第二組堆疊之導電條帶中之堆疊上面。第二儲存層(例如710)可藉由可包括電荷儲存結構之儲存材料之毯覆式沉積而形成，如同於第一儲存層(例如410，第4圖)所說明的。
第二導電材料之第二層可包括具有N型或P型摻雜之高功函數金屬或多晶矽，且用於作為字元線之傳導線。可利用高深寬比沉積技術(例如多晶矽之低壓力化學氣相沉積)以完全填滿在堆疊之間的溝槽。
第8圖顯示在第7圖所顯示之結構上面之第三可移除硬性遮罩(例如890)。第三可移除硬性遮罩具有遮罩區域以及隔開的開放蝕刻區域。遮罩區域對應於第二組堆疊中之導電條帶之堆疊，以及待被界定在第一組溝槽中之第一組溝槽中之第一組傳導線。空間隔開開放蝕刻區域對應於第二導電材料之第一層中之待被移除的導電材料，以及待被移除之第一儲存層中的儲存材料。
第9圖顯示一第三蝕刻階段以界定第一組溝槽中之數條傳導線。數條傳導線可作為供儲存裝置用之字元線。第三蝕刻階段可利用第三可移除硬性遮罩(例如890，第8圖)，以蝕刻在傳導線之間的高深寬比溝槽。多晶矽可藉由使用一種對氧化矽或氮化矽上面之多晶矽而言是高度選擇性的蝕刻製程而被蝕刻。在界定第一組溝槽中之數條傳導線之後，例如藉由使用O2
/H2
電漿灰化機而移除可移除硬性遮罩(例如890)，藉以停止於一在可移除硬性遮罩下方之絕緣層。
在第二儲存層(例如710)形成於第二組溝槽(例如641、651、661)之第二組堆疊(例如640、642、650、652、660、662)中之導電條帶之側表面上，且使第二導電材料之第二層(例如720)形成在第二儲存層上面並具有一與第二儲存層共形之表面之後，第二導電材料之第一層(例如420，第4圖)係被蝕刻，以界定在第一組溝槽(例如315、325)中之第一組傳導線(例如921、922)，第一組傳導線係正交地配置在第一組堆疊之導電條帶上面，並具有與第一儲存層(例如410)共形之表面，藉以界定在位於第一組堆疊中之導電條帶之側表面與第一組溝槽中之第一組傳導線之間的交點之介面區域的記憶胞。
在一個實施例中，於蝕刻第二導電材料之第一層以界定第一組傳導線的同時，第一儲存層係被蝕刻以界定第一組溝槽中之一第一儲存組成物(例如911、912)。第一儲存組成物包括如關於儲存裝置所說明的儲存材料，例如電荷儲存結構。第一儲存組成物係正交地配置在第一組堆疊中之導電條帶上面，並具有與第一組傳導線中之傳導線共形之表面。第一儲存組成物係被部署於第一組溝槽中之導電條帶之側表面以及第一組傳導線中之傳導線之間。第二導電材料之第一層中之待移除的導電材料，與在介面區域外部以及在第一組個溝槽中之第一儲存層之待移除的儲存材料係被移除。
此移除造成在第一組溝槽中之孔洞(例如930)，孔洞位在朝X方向之堆疊(例如652、660)之間、位在傳導線(例如921、922)之間以及位在朝一Y方向之第一儲存組成物(例如911、912)之間。在Z方向，孔洞係與第一組溝槽中之溝槽一樣深。因此，第一組傳導線中之鄰近的傳導線(例如921、922)及鄰近的第一儲存組成物(例如911、912)係被第一組溝槽中之孔洞(例如930)隔開。
第10圖顯示在第9圖所顯示之結構上面之第四可移除硬性遮罩(例如1090)。第四可移除硬性遮罩具有數個遮罩區域及隔開的開放蝕刻區域。遮罩區域對應於第二組堆疊之導電條帶之堆疊、第一組溝槽以及在待被界定在第二組溝槽中之第二組溝槽中之第二組傳導線。空間隔開開放蝕刻區域對應於第二導電材料之第二層待被移除之部分，以及待被移除第二儲存層中之儲存材料。
第11圖顯示第四蝕刻階段，用於界定在第二組溝槽中之數條傳導線。數條傳導線可作為供儲存裝置用之字元線。第四蝕刻階段可利用第四可移除硬性遮罩(例如1090，第10圖)，以蝕刻在傳導線之間的高深寬比溝槽。多晶矽可藉由使用一種對氧化矽或氮化矽上面之多晶矽而言是高度選擇性的蝕刻製程而被蝕刻。在界定第二組溝槽中之數條傳導線之後，可移除硬性遮罩(例如1090)係例如藉由使用O2
/H2
電漿灰化機而被移除，藉以停止於一在可移除硬性遮罩下方之絕緣層。
在數條傳導線(例如921、922，第9圖)被界定在第一組溝槽(例如315、325)中之後、第二導電材料之第二層(例如720)被蝕刻以界定在第二組溝槽(例如641、651、661)中之第二組傳導線(例如1121，1122)，第二組傳導線係正交地配置在第二組堆疊之導電條帶上面，並具有與第二儲存層(例如710)共形之表面，藉以界定在位於第二組堆疊中之導電條帶之側表面與第二組溝槽中之第二組傳導線之間的交點之介面區域的記憶胞。
在一個實施例中，於第二導電材料之第二層被蝕刻以界定第二組傳導線的同時，第二儲存層係被蝕刻以界定在第二組溝槽中之一第二儲存組成物(例如1111、1112)。第二儲存組成物包括如關於儲存裝置所說明之儲存材料，例如電荷儲存結構。第二儲存組成物係正交地配置在第二組堆疊中之導電條帶上面，並具有與第二組傳導線中之傳導線共形之表面。第二儲存組成物係被部署於第二組溝槽中之導電條帶之側表面以及第二組傳導線中之傳導線之間。第二導電材料之第二層中之非必要的導電材料與在介面區域外部以及在第二組溝槽中之第二儲存層之非必要的儲存材料係被移除。
此移除造成在第二組溝槽中之孔洞(例如1130)，孔洞位在朝一X方向之堆疊(例如660、662)之間、位在傳導線(例如1121、1122)之間以及位在朝一Y方向之第二儲存組成物(例如1111、1112)之間。朝一Z方向，孔洞係與第二組溝槽中之溝槽一樣深。因此，第二組傳導線中之鄰近的傳導線(例如1121、1122)及鄰近的第二儲存組成物(例如1111、1112)係被第二組溝槽中之孔洞(例如1130)隔開。
在一替代實施例中，可利用如第9圖所顯示之第三蝕刻階段以界定第一組溝槽中之數條傳導線，且可利用如第11圖所顯示之第四蝕刻階段以界定第二組溝槽中之數條傳導線。在另一個實施例中，在如與第7圖相關所說明之第二填補階段之後，亦可利用單一硬性遮罩以界定在第一組溝槽及第二組溝槽中之數條傳導線。
第12圖顯示水平傳導線(例如1210、1220)，水平傳導線連接作為字元線之第一組溝槽(例如315、325)中之數條傳導線(例如921、922，第9圖)以及第二組溝槽(例如641、651、661)中之數條傳導線(例如1121、1122，第11圖)。水平傳導線可以是多晶矽或金屬線，透過停止在第11圖所顯示之結構之堆疊的頂端上之一蝕刻製程而形成。水平傳導線可將字元線連接至儲存裝置中之一列解碼器(例如1440，第14圖)。
在與第2-9圖相關所說明的實施例中，界定第一組堆疊之導電條帶，於此第一組堆疊中之每個堆疊具有大於目標寬度的兩倍或'2F'之寬度。在一替代實施例中，第一組堆疊中之每個堆疊可具有實質上等於目標寬度的七倍或'7F'之寬度。
在替代實施例中，第一儲存層接著可形成於第一組溝槽中之溝槽中，且可作為字元線之傳導線係被界定在第一儲存層上面。然後，蝕刻第一組堆疊之導電條帶，以將第一組堆疊中之每個堆疊分成在第二組溝槽之間的導電條帶之第二組堆疊中之兩個堆疊，於此第二組堆疊中之每個堆疊具有大於目標寬度的兩倍或'2F'之寬度。接著形成一第二儲存層於第二組溝槽中，且在第二儲存層上面界定可作為字元線之傳導線。
最後，蝕刻第二組堆疊之導電條帶，以將第二組堆疊中之每個堆疊分成在第三組溝槽之間的導電條帶之第三組堆疊中之兩個堆疊，於此第三組堆疊中之每個堆疊具有實質上等於目標寬度或'1F'之寬度。接著形成一第三儲存層於第三數個溝槽中，且在第三儲存層上面界定可作為字元線之傳導線。
第13A及13B圖顯示用於製造一儲存裝置之方法之一實施例之簡化流程圖。一與絕緣層交錯之第一導電材料之數層係形成於一積體電路基板上(1310)。第一導電材料之數層係譬如藉由使用一第一可移除硬性遮罩及反應性離子蝕刻(RIE)而被蝕刻，用於界定在第一組溝槽之間的第一組堆疊之導電條帶，於此第一組堆疊中之一堆疊具有一大於目標寬度的兩倍或'2F'之寬度(1320)。在界定第一組堆疊之後，一第一儲存層係形成於第一組溝槽之第一組堆疊中的導電條帶之側表面上(1330)，然後使一第二導電材料之一第一層形成在第一儲存層上面，並具有一與第一儲存層共形之表面(1340)。
在第一儲存層與第二導電材料之第一層形成於第一組溝槽中之後，譬如使用一第二可移除硬性遮罩及反應性離子蝕刻(RIE)來蝕刻第一組堆疊，以界定在第二組溝槽之間的第二組堆疊之導電條帶(1350)。第一組堆疊中之每個堆疊係分為在第二組堆疊之導電條帶中之兩個堆疊。第二組堆疊中之每個堆疊，係被界定在第一組溝槽中之一第一溝槽與第二組溝槽中之一第二溝槽之間。第二組堆疊中之一堆疊具有一實質上等於目標寬度或'1F'之寬度。
在第二組堆疊被界定在第二組溝槽之間之後，一第二儲存層係形成於第二組溝槽之第二組堆疊中的導電條帶之側表面上(1360)，然後使一第二導電材料之第二層形成在第二儲存層上面，並具有一與第二儲存層共形之表面(1370)。
在使第二儲存層形成於第二組溝槽之第二組堆疊中的導電條帶之側表面上，以及使第二導電材料之第二層形成在第二儲存層上面並具有一與第二儲存層共形之表面之後，譬如藉由使用一第三可移除硬性遮罩及反應性離子蝕刻(RIE)來蝕刻第二導電材料之第一層，用於界定第一組溝槽中之第一組傳導線(1380)。第一組溝槽之數條傳導線中的傳導線係被正交地配置在第一組堆疊中之導電條帶上面，並具有與第一儲存層共形之表面，藉以界定在位於在第一組堆疊中之導電條帶之側表面與第一組溝槽中之第一組傳導線之間的交點之介面區域之記憶胞。
在一個實施例中，於蝕刻第二導電材料之第一層以界定第一組傳導線的同時，蝕刻第一儲存層係以界定第一組溝槽中之一第一儲存組成物。第一儲存組成物係被正交地配置在第一組堆疊中之導電條帶上面，並具有與第一組傳導線中之傳導線共形之表面。第二導電材料之第一層中之非必要的導電材料，與在介面區域外部以及在第一組溝槽中之第一儲存層中之非必要的儲存材料係被移除。
在數條傳導線被界定在第一組溝槽中之後，譬如藉由使用一第四可移除硬性遮罩及反應性離子蝕刻(RIE)來蝕刻第二導電材料之第二層，用於界定第二組溝槽中之第二組傳導線(1390)。第二組溝槽之數條傳導線中的傳導線係被正交地配置在第二儲存層上面，並具有與第二儲存層共形之表面，藉以界定在位於在第二組堆疊中之導電條帶之側表面與第二組溝槽中之第二組傳導線之間的交點之介面區域之記憶胞。
在一個實施例中，於蝕刻第二導電材料之第二層以界定第二組傳導線的同時，蝕刻第二儲存層以界定在第二組溝槽中之一第二儲存組成物。第二儲存組成物係正交地被配置在第二組堆疊中之導電條帶上面，並具有與第二組傳導線中之傳導線共形之表面。第二導電材料之第二層中之非必要的導電材料，與在介面區域外部以及在第二組溝槽中之第二儲存層中之非必要的儲存材料係被移除。
第14圖係為依據一實施例之一積體電路儲存裝置之簡化方塊圖。積體電路1400包括在一積體電路基板上之一3D儲存器陣列1460。儲存器陣列1460包括實質上如於此所說明的改良的高深寬比溝槽結構。
一列解碼器1440係耦接至數條字元線1445，並沿著儲存器陣列1460中的列被配置。一行解碼器1470係耦接至沿著行被配置在儲存器陣列1460中之數條位元線1465，用於從儲存器陣列1460中之記憶胞讀取並寫入資料。一儲存體解碼器1450係耦接至匯流排1455上之儲存器陣列1460中的數個儲存體。位址係在匯流排1430上被供應至行解碼器1470、列解碼器1440及儲存體解碼器1450。區塊1480中之感測放大器及資料輸入結構，於此例子中係經由資料匯流排1475而耦接至行解碼器1470。來自感測放大器之感測資料係經由輸出資料線1485被供應至輸出電路1490。輸出電路1490驅動感測資料至積體電路1400外部之目標。輸入資料係經由資料輸入線1405而從積體電路1400上之輸入/輸出埠，或從積體電路1400內部或外部之其他資料源(例如一通用處理器或特殊用途應用電路，或提供被3D儲存器陣列1460所支持之系統單芯片功能之模塊之一組合)被供應至區塊1480中之資料輸入結構。
在第14圖所顯示之例子中，使用一偏壓配置狀態機之一控制器1410，控制經由區塊1420中之電壓源(例如讀取及寫入電壓)而產生或提供之偏壓配置電源電壓之施加。控制器1410可包括數個操作模式，供給多階儲存式單元(Multi-Level Cell, MLC)寫入及讀取用。控制器1410可藉由使用如本領域已知的特殊用途邏輯電路系統而被實施。在替代實施例中，控制器包括一通用處理器，通用處理器可在相同的積體電路上被實施，並執行一電腦程式以控制此裝置之操作。在又其他實施例中，特殊用途邏輯電路系統及通用處理器之組合可被利用於控制器之實行。
本技術可被應用至三維(3D)儲存裝置，包括浮動閘極儲存器、電荷補捉儲存器以及其他非揮發性儲存器。本技術亦可被應用至利用製造上之高深寬比蝕刻之任何積體電路。
雖然本發明係參考上述詳細的較佳實施例及例子而揭露，但吾人應理解到這些例子係意圖呈現一種說明而非限制的意義。吾人考慮到，熟習本項技藝者將輕易地想起修改及組合，其修改及組合將是在本發明之精神及以下申請專利範圍之範疇之內。
1310、1320、1330、1340‧‧‧步驟
Claims (9)
- 【第1項】一種儲存裝置之製造方法，包括：
形成與數個絕緣層交錯之一第一導電材料之數層在一積體電路基板上；
蝕刻所述數層以界定在第一組溝槽之間的第一組堆疊之導電條帶，其中所述第一組堆疊中之一堆疊具有大於一目標寬度的兩倍之寬度；及
蝕刻所述第一組堆疊以將所述第一組堆疊中之每個堆疊分為第二組堆疊之導電條帶中之兩個堆疊，其中所述第二組堆疊中之每個堆疊，係界定在所述第一組溝槽中之一第一溝槽以及第二組溝槽中之一第二溝槽之間，其中所述第二組堆疊中之一堆疊具有實質上等於所述目標寬度之寬度。 - 【第2項】如申請專利範圍第1項所述之儲存裝置之製造方法，更包括：
在界定所述第一組堆疊之後並在界定所述第二組堆疊之前，
形成一第一儲存層在所述第一組溝槽之所述第一組堆疊中的導電條帶之側表面上；以及
使第二導電材料之第一層形成在所述第一儲存層上面，並具有一與所述第一儲存層共形之表面。 - 【第3項】如申請專利範圍第1項所述之儲存裝置之製造方法，更包括：
形成第二儲存層在所述第二組溝槽之所述第二組堆疊中的導電條帶之側表面上；以及
使第二導電材料之第二層形成在所述第二儲存層上面，並具有一與所述第二儲存層共形之表面。 - 【第4項】如申請專利範圍第2項所述之儲存裝置之製造方法，更包括：
在使一第二儲存層形成於所述第二組溝槽之所述第二組堆疊中之導電條帶之側表面上，且使所述第二導電材料之第二層形成在所述第二儲存層上面，並具有一與所述第二儲存層共形之表面之後，
蝕刻所述第二導電材料之所述第一層，以界定所述第一組溝槽中之第一組傳導線，所述第一組傳導線係正交地配置在所述第一組堆疊中之所述導電條帶上面，並具有與所述第一儲存層共形之表面，藉以界定在位於在所述第一組堆疊中之所述導電條帶之側表面與所述第一組溝槽中之所述第一組傳導線之間的交點之介面區域中的記憶胞；
蝕刻所述第一儲存層以界定所述第一組溝槽中之第一儲存組成物，所述第一儲存組成物正交地配置在所述第一組堆疊中之所述導電條帶上面，並具有與所述第一組傳導線中之傳導線共形之表面；
移除所述第二導電材料之所述第一層中不必要的導電材料，與所述介面區域外部以及在所述第一組溝槽中之所述第一儲存層中之不必要的儲存材料。 - 【第5項】如申請專利範圍第3項所述之儲存裝置之製造方法，更包括：
在數條傳導線被界定在所述第一組溝槽中之後，蝕刻所述第二導電材料之所述第二層，以界定所述第二組溝槽中之第二組傳導線，所述第二組傳導線正交地配置在所述第二儲存層上面，並具有與所述第二儲存層共形之表面，藉以界定在位於在所述第二組堆疊中之所述導電條帶之側表面與所述第二組溝槽中之所述第二組傳導線之間的交點之介面區域中的記憶胞；
蝕刻所述第二儲存層以界定所述第二組溝槽中之第二儲存組成物，所述第二儲存組成物正交地配置在所述第二組堆疊中之所述導電條帶上面，並具有與所述第二組傳導線中之傳導線共形之表面；
移除所述第二導電材料之所述第二層中不必要的導電材料，與所述介面區域外部以及在所述第二組溝槽中之所述第二儲存層中之不必要的儲存材料。 - 【第6項】如申請專利範圍第2項所述之儲存裝置之製造方法，更包括：
在形成所述第二導電材料之所述第一層之後，及
在使第二儲存層形成於所述第二組溝槽之所述第二組堆疊中的導電條帶之側表面上，以及使所述第二導電材料之第二層形成在所述第二儲存層上面，並具有一與所述第二儲存層共形之表面之後，
藉由使用單一硬性遮罩蝕刻所述第二導電材料之所述第一層及所述第二層，用於界定所述第一組溝槽中及所述第二組溝槽中之數條傳導線，所述數條傳導線係正交地配置在所述第一儲存層及所述第二儲存層上面，並具有與所述第一儲存層及所述第二儲存層共形之表面，藉以界定在位於在所述第一組與第二組堆疊中之所述導電條帶之側表面與所述數條傳導線之間的交點之介面區域中的記憶胞；
蝕刻所述第一儲存層及所述第二儲存層，以界定在所述第一組溝槽及所述第二組溝槽中之一儲存組成物，所述儲存組成物係正交地配置在所述第一組堆疊及所述第二組堆疊中之所述導電條帶上面，並具有與所述數條傳導線中之傳導線共形之表面；
移除所述第二導電材料之所述第一層中的過多的導電材料，與所述介面區域外部以及在所述第一組溝槽中之所述第一儲存層中之過多的儲存材料；及
移除所述第二導電材料之所述第二層中不必要的導電材料，與所述介面區域外部以及在所述第二組溝槽中之所述第二儲存層中之不必要的儲存材料。 - 【第7項】如申請專利範圍第1項所述之儲存裝置之製造方法，包括：
形成數條水平傳導線，將所述第一組溝槽中之第一組傳導線及所述第二組溝槽中之第二組傳導線連接至所述儲存裝置中之一列解碼器。 - 【第8項】如申請專利範圍第1項所述之儲存裝置之製造方法，包括：
形成數個位元線結構，將所述第二組堆疊之導電條帶中之導電條帶連接至所述儲存裝置中之一行解碼器。 - 【第9項】如申請專利範圍第1項所述之儲存裝置之製造方法，其中所述第一組堆疊中之所述堆疊具有實質上等於所述目標寬度的七倍之寬度。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201461944021P | 2014-02-24 | 2014-02-24 | |
| US201462016412P | 2014-06-24 | 2014-06-24 | |
| US14/488,937 US9419010B2 (en) | 2014-02-24 | 2014-09-17 | High aspect ratio etching method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201539721A true TW201539721A (zh) | 2015-10-16 |
| TWI550833B TWI550833B (zh) | 2016-09-21 |
Family
ID=53882983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103137993A TWI550833B (zh) | 2014-02-24 | 2014-11-03 | 高深寬比蝕刻方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9419010B2 (zh) |
| CN (1) | CN104867930B (zh) |
| TW (1) | TWI550833B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI572019B (zh) * | 2015-11-12 | 2017-02-21 | 旺宏電子股份有限公司 | 垂直通道結構 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9711522B2 (en) * | 2014-10-03 | 2017-07-18 | Sandisk Technologies Llc | Memory hole structure in three dimensional memory |
| US9401371B1 (en) * | 2015-09-24 | 2016-07-26 | Macronix International Co., Ltd. | Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash |
| US9576976B1 (en) | 2015-12-11 | 2017-02-21 | Macronix International Co., Ltd. | Three dimensional memory device |
| TWI611607B (zh) * | 2015-12-15 | 2018-01-11 | 旺宏電子股份有限公司 | 三維記憶體元件 |
| US10403637B2 (en) * | 2017-01-20 | 2019-09-03 | Macronix International Co., Ltd. | Discrete charge trapping elements for 3D NAND architecture |
| US11355697B2 (en) * | 2019-11-25 | 2022-06-07 | The Board Of Trustees Of The Leland Stanford Junior University | Nanometer scale nonvolatile memory device and method for storing binary and quantum memory states |
| US11532640B2 (en) | 2020-05-29 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing a three-dimensional memory |
| US11404091B2 (en) | 2020-06-19 | 2022-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array word line routing |
| US11903214B2 (en) | 2020-07-16 | 2024-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional ferroelectric random access memory devices and methods of forming |
| US11647634B2 (en) * | 2020-07-16 | 2023-05-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional memory device and method |
| US11355516B2 (en) | 2020-07-16 | 2022-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional memory device and method |
| US11423966B2 (en) | 2020-07-30 | 2022-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array staircase structure |
| US11987879B2 (en) * | 2022-02-16 | 2024-05-21 | Applied Materials, Inc. | High aspect ratio taper improvement using directional deposition |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8148763B2 (en) * | 2008-11-25 | 2012-04-03 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor devices |
| TWI433302B (zh) * | 2009-03-03 | 2014-04-01 | Macronix Int Co Ltd | 積體電路自對準三度空間記憶陣列及其製作方法 |
| US8258034B2 (en) * | 2009-08-26 | 2012-09-04 | Micron Technology, Inc. | Charge-trap based memory |
| KR101735810B1 (ko) * | 2010-08-20 | 2017-05-16 | 삼성전자주식회사 | 3차원 반도체 장치 |
| JP5651415B2 (ja) | 2010-09-21 | 2015-01-14 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| TWI473105B (zh) * | 2011-01-18 | 2015-02-11 | Macronix Int Co Ltd | 具有錯誤自動檢查與更正位元之三維記憶體結構 |
| US8363476B2 (en) | 2011-01-19 | 2013-01-29 | Macronix International Co., Ltd. | Memory device, manufacturing method and operating method of the same |
| CN102623457B (zh) * | 2011-01-26 | 2015-04-15 | 旺宏电子股份有限公司 | 半导体结构及其制造方法与操作方法 |
| TWI453897B (zh) * | 2011-03-03 | 2014-09-21 | Macronix Int Co Ltd | 記憶裝置、其製造方法與操作方法 |
| US20120327714A1 (en) * | 2011-06-23 | 2012-12-27 | Macronix International Co., Ltd. | Memory Architecture of 3D Array With Diode in Memory String |
| CN103295966B (zh) * | 2012-02-24 | 2016-01-27 | 旺宏电子股份有限公司 | 形成三维非易失存储单元阵列的方法 |
-
2014
- 2014-09-17 US US14/488,937 patent/US9419010B2/en active Active
- 2014-11-03 TW TW103137993A patent/TWI550833B/zh active
- 2014-11-14 CN CN201410653465.7A patent/CN104867930B/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI572019B (zh) * | 2015-11-12 | 2017-02-21 | 旺宏電子股份有限公司 | 垂直通道結構 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9419010B2 (en) | 2016-08-16 |
| CN104867930A (zh) | 2015-08-26 |
| CN104867930B (zh) | 2017-11-17 |
| US20150243674A1 (en) | 2015-08-27 |
| TWI550833B (zh) | 2016-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI550833B (zh) | 高深寬比蝕刻方法 | |
| US11309329B2 (en) | Three-dimensional NOR-type memory device and method of making the same | |
| TWI652805B (zh) | 立體記憶體元件的製作方法及其結構 | |
| TWI582964B (zh) | 記憶體元件及其製作方法 | |
| TWI713203B (zh) | 記憶體元件及其製作方法 | |
| EP3024027B1 (en) | Vertical and 3d memory devices and methods of manufacturing the same | |
| US11107834B2 (en) | Staircase and contact structures for three-dimensional memory | |
| WO2009119527A1 (ja) | 半導体メモリ及びその製造方法 | |
| TWI782391B (zh) | 用於三維儲存設備中的中心階梯結構的底部選擇閘極觸點 | |
| CN110808254B (zh) | 3d存储器件及其制造方法 | |
| US9741569B2 (en) | Forming memory using doped oxide | |
| TW201603229A (zh) | 接觸結構及形成方法以及應用其之回路 | |
| TWI759015B (zh) | 三維記憶體元件及其製造方法 | |
| US9356040B2 (en) | Junction formation for vertical gate 3D NAND memory | |
| TWI785804B (zh) | 三維and快閃記憶體元件及其製造方法 | |
| TWI602281B (zh) | 三維電容及其製造方法 | |
| US20190363098A1 (en) | Pitch scalable 3d nand | |
| KR20200060156A (ko) | 반도체 장치의 제조방법 | |
| CN109003984B (zh) | 3d存储器件及其制造方法 | |
| TWI837642B (zh) | 記憶體元件及其製造方法 | |
| TWI794974B (zh) | 三維and快閃記憶體元件及其製造方法 | |
| US20150091076A1 (en) | Isolation formation first process simplification | |
| TW202341447A (zh) | 記憶體元件及其製造方法 | |
| CN115835646A (zh) | 三维and快闪存储器元件及其制造方法 | |
| CN107958895A (zh) | 三维电容及其制造方法 |